JP2006050208A - 電源瞬断対応論理回路 - Google Patents

Abstract

【課題】 供給される電源の一時的な低下もしくは停止に対してデータを保持し続けることができる電源瞬断対応論理回路を提供する。
【解決手段】 第１スイッチＳＷ１を介して外部回路からデータ信号が入力されると共に、データ信号をラッチする第１ラッチ回路Ｌ１と、第２スイッチＳＷ２を介して第１ラッチ回路Ｌ１にてラッチされているデータ信号を入力し、そのデータ信号をラッチすると共に外部回路に出力する第２ラッチ回路Ｌ２と、を備える。また、第１、第２ラッチ回路Ｌ１、Ｌ２は、データ信号に対応した電圧を保持する第１、第２コンデンサＣＰ１、ＣＰ２と、第１、第２コンデンサＣＰ１、ＣＰ２にて保持される電圧の変動を抑制する第１、第２抵抗ＲＳ１、ＲＳ２と、をそれぞれ有する。さらに、第１、第２コンデンサＣＰ１、ＣＰ２は、その電極の一方が第１、第２抵抗ＲＳ１、ＲＳ２の電流出力側に接続されている。
【選択図】 図１

Description

本発明は、電源の瞬間的な低下または停止に対してデータを保持し続ける電源瞬断対応論理回路に関する。

従来より、入力された信号を、時間を遅延させて出力するＤフリップフロップ（以下ＤＦＦと記す）回路が知られている（例えば、特許文献１参照）。図６は、従来知られているＤＦＦ回路の回路図である。図６に示されるように、ＤＦＦ回路は、第１ラッチ回路Ｌ１および第２ラッチ回路Ｌ２と、第１スイッチＳＷ１および第２スイッチＳＷ２と、を備えて構成されている。これらは、例えばＭＯＳトランジスタにて形成される。

第１ラッチ回路Ｌ１は、入力する信号を一時的に保持する回路であり、第１および第２インバータＩＶ１、ＩＶ２と、第３スイッチＳＷ３と、を備えている。第２ラッチ回路Ｌ２は、第１ラッチ回路Ｌ１と同じ働きをするものであり、第３および第４インバータＩＶ３、ＩＶ４と、第４スイッチＳＷ４と、を備えている。

第１スイッチＳＷ１は、外部回路からのデータ信号を第１ラッチ回路Ｌ１に入力するものである。また、第２スイッチＳＷ２は、第１および第２ラッチ回路Ｌ１、Ｌ２を接続するものである。なお、上記第１〜第４スイッチＳＷ１〜ＳＷ４は、クロックパルスのハイレベルが入力されると接続、クロックパルスのローレベルが入力されると開放されるようになっている。

このようなＤＦＦ回路の作動を、図７を参照して説明する。図７は、図６に示されるＤＦＦ回路のタイムチャートである。このタイムチャートは、図６に示されるＤＦＦ回路図において、クロックパルスのハイレベルまたはローレベルに応じた第１ラッチ回路Ｌ１の電位Ｔ１、第２ラッチ回路Ｌ２の電位Ｔ２、および出力信号Ｑの各パルスを示している。

ＤＦＦ回路にクロックパルスのローレベルが入力される（図７の区間ＣＬ１）と、第１スイッチＳＷ１および第２ラッチ回路Ｌ２の第４スイッチＳＷ４が接続される。ＤＦＦ回路にクロックパルスのローレベルが入力されている期間にデータ信号ＤがＤＦＦ回路に入力されると、そのデータ信号Ｄは、第１ラッチ回路Ｌ１にラッチされる。これにより、電位Ｔ１はＴ１＝−Ｄとなる。

さらに、ＤＦＦ回路にクロックパルスのローレベルが入力される場合、第２スイッチＳＷ２および第１ラッチ回路Ｌ１の第３スイッチＳＷ３が開放される。これにより、第１ラッチ回路Ｌ１と第２ラッチ回路Ｌ２とは電気的に切断された状態になる。また、第４スイッチＳＷ４が接続されるため、第２ラッチ回路Ｌ２がループ回路となる。これにより、出力信号Ｑ＝―Ｔ２として外部回路に出力され続ける。

一方、ＤＦＦ回路にクロックパルスのハイレベルが入力される（図７の区間ＣＬ２）と、第２スイッチＳＷ２および第１ラッチ回路Ｌ１の第３スイッチＳＷ３が接続される。これにより、Ｔ２＝Ｔ１（＝―Ｄ）となり、第１ラッチ回路Ｌ１にラッチされていたデータ信号Ｄが第２ラッチ回路Ｌ２に移る。そして、出力信号Ｑ＝―Ｔ２（＝―Ｔ１＝Ｄ）として出力される。

再び、ＤＦＦ回路にクロックパルスのローレベルが入力される（図７の区間ＣＬ３）と、
第１および第４スイッチＳＷ１、ＳＷ４が開放される。これにより、外部回路からの入力が遮断されると共に、出力信号Ｑが出力され続ける。
特開２００２−９２４２号公報

上記のようなＤＦＦ回路を、車両に搭載するセンサ、例えば車輪速度センサに採用すると、以下の問題が生じることが発明者らの検討により明らかとなった。例えば車輪速度センサなどのセンサは、そのセンサを制御するＥＣＵから長い配線を介して車両の所定場所に設置される。つまり、配線のノイズや振動により、センサに供給される電源が変動しやすい状態となる。

ところが、上記従来の技術では、ＤＦＦ回路に供給される電源が一瞬でも途絶えると、第１ラッチ回路Ｌ１または第２ラッチ回路Ｌ２にて保持していたデータ信号が消えてしまうという問題が生じる。すなわち、電源が供給されなくなることでＭＯＳトランジスタ自体は作動しなくなり、データ信号は保持され続けると考えられるが、ＭＯＳトランジスタでＤＦＦ回路を構成しているため、いわゆるＰＮ接合が存在すると共に、この接合部位にて微少なリーク電流が流れることでラッチ回路の保持状態が解除されてしまう。

本発明は、上記点に鑑み、供給される電源の一時的な低下もしくは停止に対してデータを保持し続けることができる電源瞬断対応論理回路を提供することを目的とする。

上記目的を達成するため、請求項１に記載の発明では、入力されるデータ信号を一時的に保持すると共に、クロックパルスが入力される任意のタイミングでデータ信号を出力するフリップフロップ回路として構成される電源瞬断対応論理回路であって、データ信号に対応した電圧を保持するコンデンサ（ＣＰ１〜ＣＰ５）と、コンデンサに保持されている電圧の変動を抑制する抵抗（ＲＳ１〜ＲＳ５、ＩＶ５、ＩＶ６）と、を備え、フリップフロップ回路に対する電源供給が一時的に低下または停止した時、抵抗およびコンデンサにて形成されるＲＣ回路の時定数によって決まる時間、コンデンサに保持される電圧がフリップフロップ回路に保持されるデータ信号とされることを特徴としている。

このように、データ信号を保持するコンデンサと、コンデンサにて保持されている電圧の変動を抑制する抵抗と、を電源瞬断対応回路内に設ける。これにより、電源瞬断対応論理回路に対して電源供給が一時的に低下もしくは停止したとしても、コンデンサによって電源瞬断対応論理回路内にラッチされたデータ信号に対応した電圧を保持することができる。

さらに、コンデンサと共に電源瞬断対応論理回路内に設けられた抵抗によって、電源瞬断対応論理回路に対して電源供給が一時的に低下もしくは停止した時や、電源供給の復帰中における電源瞬断対応論理回路の不安定な動作状態によって、コンデンサに保持されていたデータ信号の電圧が変動してしまうことを防止することができる。

請求項２に記載の発明では、第１スイッチ（ＳＷ１）を介して外部回路からデータ信号が入力されると共に、データ信号をラッチする第１ラッチ回路（Ｌ１）と、第２スイッチ（ＳＷ２）を介して第１ラッチ回路にてラッチされているデータ信号を入力し、そのデータ信号をラッチすると共に外部回路に出力する第２ラッチ回路（Ｌ２）と、を備え、第１、第２ラッチ回路は、データ信号に対応した電圧を保持する第１、第２コンデンサ（ＣＰ１、ＣＰ２）と、第１、第２コンデンサにて保持される電圧の変動を抑制する第１、第２抵抗（ＲＳ１、ＲＳ２）と、をそれぞれ有し、第１、第２ラッチ回路に対する電源供給が一時的に低下または停止した時、第１、第２コンデンサおよび第１、第２抵抗にてそれぞれ形成されるＲＣ回路の時定数によって決まる時間、第１、第２コンデンサにそれぞれ保持される電圧が第１、第２ラッチ回路にそれぞれ保持されるデータ信号とされることを特徴としている。

このように、データ信号を保持する第１、第２ラッチ回路に、データ信号に対応した電圧を保持する第１、第２コンデンサを設ける。これにより、電源瞬断対応論理回路に対して電源供給が一時的に低下もしくは停止した場合、各ラッチ回路にラッチされているデータ信号を保持し続けることができる。また、第１、第２コンデンサにて保持される電圧の変動を抑制する抵抗も設ける。これにより、電源供給の一次停止時や復旧時に第１、第２コンデンサに保持されている電圧が変動してしまうことを防止することができる。

請求項３に記載の発明では、第１、第２コンデンサは、その電極の一方が第１、第２抵抗の電流出力側に接続されていることを特徴としている。

このように、第１、第２コンデンサを第１、第２抵抗の電流出力側に接続する。これにより、電源供給の一次停止時や復旧時に第１、第２ラッチ回路内にて起こる電流の逆流（いわゆる電流の吸い込み）に対して、第１、第２コンデンサに保持されていた電圧が消失されないようにすることができる。

請求項４に記載の発明では、第１、第２ラッチ回路において、第１、第２コンデンサおよび第１、第２抵抗によってそれぞれ決まる時定数は、第１、第２ラッチ回路に対する電源供給が一時的に低下または停止している時間よりも長くなるように、第１、第２コンデンサおよび第１、第２抵抗の値がそれぞれ設定されるようになっていることを特徴としている。

このように、第１、第２コンデンサおよび第１、第２抵抗でそれぞれ決まる時定数を、第１、第２ラッチ回路に対する電源供給が一時的に低下または停止している時間よりも長くなるように設定する。これにより、データ信号を時定数時間保持することができ、電源供給が一時的に低下または停止している期間、データ信号を保持し続けることができる。したがって、データ信号を消失させないようにすることができる。

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。以下では、図６に示す構成要素と同一のものには、同一符号を記してある。

図１は、本発明の一実施形態に係る電源瞬断対応論理回路の回路図である。図１に示されるように、電源瞬断対応論理回路は、入力されたデータ信号を一時的に保持すると共にそのデータ信号を任意のタイミングで出力する、いわゆるＤ−フリップフロップ回路であって、第１スイッチＳＷ１と、第１ラッチ回路Ｌ１と、第２スイッチＳＷ２と、第２ラッチ回路Ｌ２と、を備えて構成されている。

第１スイッチＳＷ１は、入力されるクロックパルスのハイレベルまたはローレベルに応じて第１スイッチＳＷ１の一端側と他端側とを接続（導通）または開放（断線）するものである。この第１スイッチＳＷ１は、例えば半導体基板にＭＯＳトランジスタとして形成される。

第１ラッチ回路Ｌ１は、入力される信号を一時的に保持するものであり、第１インバータＩＶ１と、第２インバータＩＶ２と、第３スイッチＳＷ３と、第１コンデンサＣＰ１と、第１抵抗ＲＳ１と、を備えて構成されている。

第１および第２インバータＩＶ１、ＩＶ２は、入力されたデジタル信号を反転して出力するものである。また、第３スイッチＳＷ３は、第１スイッチＳＷ１と同様のものである。これら、第１および第２インバータＩＶ１、ＩＶ２および第３スイッチＳＷ３は、例えば半導体基板にＭＯＳトランジスタとして形成される。

第１コンデンサＣＰ１は、電源瞬断対応論理回路に供給される電源が一時的に低下もしくは停止する場合、第１ラッチ回路Ｌ１にラッチされているデータ信号を保持し続けるためのものである。図１に示されるように、第１コンデンサＣＰ１の一方の電極が、第２インバータＩＶ２と第１抵抗ＲＳ１との間に接続され、他方の電極が接地された状態とされる。この第１コンデンサＣＰ１は、その電極の一方が後述する第１抵抗ＲＳ１の電流出力側に接続されている。

本実施形態では、第１コンデンサＣＰ１として２０ｐＦの容量のものが採用される。なお、ここでは第１コンデンサＣＰ１の容量を２０ｐＦとしているが、５〜５０ｐＦの範囲、より好ましくは２０ｐＦである。

第１抵抗ＲＳ１は、電源瞬断対応論理回路に供給される電源が一時的に低下もしくは停止した時、または、再び電源が供給される復旧時、第１コンデンサＣＰ１にて保持されている電圧の変動を抑制するものである。詳しくは、第１コンデンサＣＰ１に蓄積された電荷が第１インバータＩＶ１側に流れることを防止するものである。つまり、第１抵抗ＲＳ１は、第１インバータＩＶ１の電流吸い込みに耐えられる抵抗値を有するものが採用される。このような第１抵抗ＲＳ１は、例えばＮｉ等の金属、Ｐｏｌｙ―ＳｉやＳｉＣｒ等で形成される薄膜抵抗（もしくは非拡散抵抗）で構成され、０．５ＭΩのものが採用される。なお、ここでは第１抵抗ＲＳ１の抵抗を０．５ＭΩとしているが、０．２〜２ＭΩの範囲、より好ましくは０．５ＭΩである。

この第１抵抗ＲＳ１は、第１インバータＩＶ１と第２インバータＩＶ２との間に接続され、その一端側が第１インバータＩＶ１側に接続され、他端側が第１コンデンサＣＰ１の電極および第２インバータＩＶ２側に接続されている。このような第１抵抗ＲＳ１の配置により、電源の一時的な低下もしくは停止によって第１インバータＩＶ１側に電流が流れてしまうことを防止し、第１コンデンサＣＰ１に保持されているデータ信号を消失させないようにしている。

第２スイッチＳＷ２は、第１スイッチＳＷ１と同様に、入力されるクロックパルスに応じて第２スイッチＳＷ２の一端側（第１ラッチ回路Ｌ１側）と他端側（第２ラッチ回路Ｌ２側）とを接続または開放するものである。

第２ラッチ回路Ｌ２は、第１ラッチ回路Ｌ１と同様に、入力される信号を一時的に保持するものである。第２ラッチ回路Ｌ２の構成は、第１ラッチ回路Ｌ１と同様であり、第１ラッチ回路Ｌ１の第１インバータＩＶ１、第２インバータＩＶ２、第３スイッチＳＷ３、第１コンデンサＣＰ１、第１抵抗ＲＳ１がそれぞれ第２ラッチ回路Ｌ２の第３インバータＩＶ３、第４インバータＩＶ４、第４スイッチＳＷ４、第２コンデンサＣＰ２、第２抵抗ＲＳ２に対応し、それぞれが第１ラッチ回路Ｌ１と同様の機能を果たす。

なお、第２ラッチ回路Ｌ２において、第２抵抗ＲＳ２は第４インバータＩＶ４と第４スイッチＳＷ４との間に接続されている。また、第２コンデンサＣＰ２の一方の電極は、第２抵抗ＲＳ２と第４スイッチＳＷ４との間に接続されている。

以上が、電源瞬断対応論理回路の構成である。上記構成は、例えば１チップ内に作り込まれるようになっており、各構成要素は図示しない電源線から電源が供給されることで作動するようになっている。また、本実施形態では、第１〜第４スイッチＳＷ１〜ＳＷ４は、クロックパルスのハイレベルが入力されると接続、ローレベルが入力されると開放されるようになっている。

また、限定するものではないが、本発明に係る電源瞬断対応論理回路は、車両に搭載されるセンサ、例えば逆回転も検出できる車輪速度センサ、加速度センサ、ヨーレートセンサ等に採用される。

次に、第１および第２抵抗ＲＳ１、ＲＳ２の値、第１および第２コンデンサＣＰ１、ＣＰ２の値の設定方法について説明する。まず、上記第１および第２ラッチ回路Ｌ１、Ｌ２では、第１および第２抵抗ＲＳ１、ＲＳ２と第１および第２コンデンサＣＰ１、ＣＰ２によってＲＣ回路が構成され、これらの値に応じて第１および第２コンデンサＣＰ１、ＣＰ２の充放電時間、すなわち時定数（＝ＲＣ）が決まる。したがって、電源瞬断時に各ラッチ回路Ｌ１、Ｌ２にてデータ信号を保持し続けるためには、少なくとも、この時定数の値が、電源が一時的に低下する時間（例えば１〜２μｓ）よりも長くなければならない。

一般に、抵抗およびコンデンサの充放電時間波形が、ロジック回路の誤作動を引き起こす電圧値（≒電源電圧／２）に達する時間は、０．７×時定数である。このことから、電源が一時的に低下する時間の１．４４倍以上の抵抗の値およびコンデンサの容量を設定する必要がある。しかしながら、各抵抗ＲＳ１、ＲＳ２および各コンデンサＣＰ１、ＣＰ２の値を大きくし過ぎると、回路の要求される最大動作周波数（例えば１００μｓ）に、この電源瞬断対応論理回路が対応できなくなる。

そこで、各コンデンサＣＰ１、ＣＰ２への充放電電圧を電源電圧比でほぼ飽和していると考えられる０．９以上、もしくは０．１以下にするためには、最小クロック時間（＝1／最大クロック周波数）＞２．３×ＲＣとなる。実際の作動においては、最大動作周波数の３分の１程度の時間とすることで電源の一時的低下に十分に対応できる。よって、本実施形態で対応できる時間は（１／３）×最小クロック時間（ＲＣ＝（１／２．３）×最小クロック時間）となる。

上記のように、最大動作周波数を例えば１００μｓとすると、時定数をその３分の１である１０〜３０μｓ程度とすれば良い。この時間であれば、電源の一時的低下時間が例えば数μｓであるので、十分に対応できる。

本実施形態では、時定数を１０μｓとし、この時定数となるような各抵抗ＲＳ１、ＲＳ２および各コンデンサＣＰ１、ＣＰ２を設定する。具体的には、例えば半導体基板上に電源瞬断対応論理回路を設計する際、各抵抗ＲＳ１、ＲＳ２および各コンデンサＣＰ１、ＣＰ２をパターン面積のバランスを考慮して設定する。時定数を１０μｓとすると、抵抗の値を大きくした場合、２ＭΩ×５ｐＦとすることができる。一方、コンデンサの値を大きくした場合、０．２ＭΩ×５０ｐＦとすることができる。本実施形態では、０．５ＭΩ×２０ｐＦとしている。

上記のように、各抵抗ＲＳ１、ＲＳ２および各コンデンサＣＰ１、ＣＰ２を設定し、電源瞬断対応論理回路に対する電源供給が一時的に低下もしくは停止した場合（１〜２μｓ）、各ラッチ回路Ｌ１、Ｌ２にラッチされていたデータ信号は、各コンデンサＣＰ１、ＣＰ２によって時定数の時間（１０μｓ）保持される。そして、電源供給が一時的に低下もしくは停止している時、もしくは電源の復旧時において、各抵抗ＲＳ１、ＲＳ２の存在により、第１および第２コンデンサＣＰ１、ＣＰ２に蓄積された電荷が第１および第４インバータＩＶ１、ＩＶ４側に吸い込まれないようにして、データ信号が失われないようにする。

このようにして、電源瞬断対応論理回路に対する電源供給が一時的に低下もしくは停止した場合であっても、第１および第２抵抗ＲＳ１、ＲＳ２および第１および第２コンデンサＣＰ１、ＣＰ２にてそれぞれ形成されるＲＣ回路の時定数によって決まる時間、第１および第２コンデンサＣＰ１、ＣＰ２にそれぞれ保持される電圧が第１および第２ラッチ回路Ｌ１、Ｌ２に保持されるデータ信号とされる。

続いて、図１に示される電源瞬断対応論理回路の回路作動について、図２に示されるタームチャートを参照して説明する。図２においては、クロック（Ｃｌｋ）、Ｄ（データ信号）、図１に示される回路図の電位Ｔ１、電位Ｔ２、電位Ｔ３、そしてＱ（出力信号）の各パルスが示されている。ここで、電位Ｔ１は第１ラッチ回路Ｌ１にラッチされるデータ信号である。電位Ｔ２は電位Ｔ１と同電位であり、第２ラッチ回路Ｌ２にラッチされるデータ信号である。電位Ｔ３は電位Ｔ２と同電位であり、第２コンデンサＣＰ２の電位である。

なお、説明をわかりやすくするため、データ信号Ｄが第１ラッチ回路Ｌ１に入力される以前に、第１および第２ラッチ回路Ｌ１、Ｌ２にはデータ信号Ｄがラッチされていないものとする。

まず、電源瞬断対応論理回路にクロックパルスのローレベルが入力される（区間ＣＬ１）と、第１および第４スイッチＳＷ１、ＳＷ４が接続、第２および第３スイッチＳＷ２、ＳＷ３が開放される。この状態で、外部回路から電源瞬断対応論理回路にデータ信号Ｄのハイレベルが入力されると、第１ラッチ回路Ｌ１において、電位Ｔ１は第１インバータＩＶ１によってデータ信号Ｄが反転した信号（Ｔ１＝−Ｄ）となる。ここで、図２の区間ＣＬ１に示されるように、データ信号の立ち上がりに対して、電位Ｔ１は時定数の時間、すなわち本実施形態では１０μｓ遅れて立ち下がる。

一方、第２ラッチ回路Ｌ２においては、第１ラッチ回路Ｌ１と電気的に切断された状態になっているとともに、ループ回路が形成される。第２ラッチ回路Ｌ２にはデータ信号Ｄが保持されていないため、電位Ｔ２は図２に示されるようにハイレベルになっている。また、電位Ｔ３は電位Ｔ２と同電位であるため、ハイレベルになっている。なお、第２ラッチ回路Ｌ２にはデータ信号Ｄが保持されていないため、出力信号Ｑ（＝―Ｔ２＝―Ｔ３）はローレベルになっている。

次に、電源瞬断対応論理回路にクロックパルスのハイレベルが入力される（区間ＣＬ２）と、第１および第４スイッチＳＷ１、ＳＷ４が開放、第２および第３スイッチＳＷ２、ＳＷ３が接続される。第１ラッチ回路Ｌ１においては、ループ回路が形成され、区間ＣＬ１に第１ラッチ回路Ｌ１に入力されたデータ信号Ｄがラッチされる。したがって、図２の区間ＣＬ２に示されるように、電位Ｔ１はローレベルが保持される。

第２ラッチ回路Ｌ２においては、第２スイッチＳＷ２が接続されているので、電位Ｔ２は第１ラッチ回路Ｌ１に保持されているデータ信号Ｄと同電位、すなわち電位Ｔ１と同電位になる。同様に、電位Ｔ３は電位Ｔ２と同電位になる。このとき、電位Ｔ３は、ＲＣ回路によって時定数の時間だけ遅れて電位Ｔ２と同電位になる。そして、出力信号Ｑは、第３および第４インバータＩＶ３、ＩＶ４の存在により、電位Ｔ２および電位Ｔ３の反転信号（Ｑ＝―Ｔ３＝−Ｔ２＝−Ｔ１＝Ｄ）として出力される。

再び、電源瞬断対応論理回路にクロックパルスのローレベルが入力される（区間ＣＬ３）と、上記と同様にしてデータ信号のラッチおよび出力がなされる。

図２の電位Ｔ１、電位Ｔ３のパルス波形に示されるように、各ラッチ回路Ｌ１、Ｌ２に保持されるデータ信号Ｄは、時定数の時間だけ遅れて保持される。つまり、この時定数の時間の遅れによって、電源瞬断対応論理回路に対する電源供給の一時的な低下もしくは停止した場合であっても、第１および第２ラッチ回路Ｌ１、Ｌ２にてデータ信号Ｄを保持し続けることができるのである。

以上説明したように、本実施形態では、第１および第２ラッチ回路Ｌ１、Ｌ２において、データ信号を保持する第１および第２コンデンサＣＰ１、ＣＰ２と、第１および第２コンデンサＣＰ１、ＣＰ２にて保持されている電圧の変動を抑制する第１および第２抵抗ＲＳ１、ＲＳ２と、をそれぞれ設ける。これにより、電源瞬断対応論理回路に対して電源供給が一時的に低下もしくは停止したとしても、第１および第２コンデンサＣＰ１、ＣＰ２によって電源瞬断対応論理回路内にラッチされたデータ信号に対応した電圧を保持することができる。

また、第１および第２コンデンサＣＰ１、ＣＰ２と共に電源瞬断対応論理回路内に設けられた第１および第２抵抗ＲＳ１、ＲＳ２によって、電源供給の一時的低下および停止や、電源供給の復帰中などにおける電源瞬断対応論理回路の不安定な動作状態によって、第１および第２コンデンサＣＰ１、ＣＰ２に保持されていたデータ信号の電圧が変動してしまうことを防止することができる。

さらに、本実施形態では、第１および第２コンデンサＣＰ１、ＣＰ２を第１および第２抵抗ＲＳ１、ＲＳ２の電流出力側に接続している。これにより、電源供給の一次停止時や復旧時に第１および第２ラッチ回路Ｌ１、Ｌ２内にて起こる電流の逆流（いわゆる電流の吸い込み）に対して、第１および第２コンデンサＣＰ１、ＣＰ２に保持されていた電圧が消失されないようにすることができる。

そして、第１および第２コンデンサＣＰ１、ＣＰ２および第１および第２抵抗ＲＳ１、ＲＳ２でそれぞれ決まる時定数を、第１および第２ラッチ回路Ｌ１、Ｌ２に対する電源供給が一時的に低下または停止している時間よりも長くなるように設定する。これにより、データ信号を時定数時間保持することができ、電源供給が一時的に低下または停止している期間、データ信号を保持し続けることができる。

（第２実施形態）
本実施形態では、第１実施形態と異なる部分についてのみ説明する。本実施形態では、第１および第２コンデンサＣＰ１、ＣＰ２と、第１および第２抵抗ＲＳ１、ＲＳ２が各ラッチ回路Ｌ１、Ｌ２中に配置される場所が第１実施形態と異なる。

図３は、本実施形態に係る電源瞬断対応論理回路の回路図である。なお、第１実施形態と同じ構成要素には同じ符号を記してある。本実施形態では、第１実施形態に対して、第１ダイオードＤＩ１が加えられた構成となっている。

図３に示されるように、第１ラッチ回路Ｌ１においては、第３スイッチＳＷ３と第１インバータＩＶ１との間に第１抵抗ＲＳ１が配置されている。さらに、第１コンデンサＣＰ１の一方の電極が第１抵抗ＲＳ１と第１インバータＩＶ１との間に接続されている。

また、第２ラッチ回路Ｌ２においては、第３インバータＩＶ３と第４インバータＩＶ４との間に第２抵抗ＲＳ２が配置されている。さらに、第２コンデンサＣＰ２の一方の電極が第２抵抗ＲＳ２と第４インバータＩＶ４との間に接続されている。

そして、第２ラッチ回路Ｌ２から出力されるデータ信号は、第１ダイオードＤＩ１を通過して出力信号Ｑとして出力されるようになっている。この第１ダイオードＤＩ１は、第第２抵抗ＲＳ２および第２コンデンサＣＰ２によってアナログ信号とされたデータ信号を再びデジタル信号に変換する機能を有する。

このように、第１および第２ラッチ回路Ｌ１、Ｌ２において、第１および第２コンデンサＣＰ１、ＣＰ２、第１および第２抵抗ＲＳ１、ＲＳ２の配置場所を変更することができる。本実施形態のように各コンデンサＣＰ１、ＣＰ２および各抵抗ＲＳ１、ＲＳ２の設置場所を変更しても、上記第１実施形態と同様の効果が得られる。

（第３実施形態）
本実施形態では、第１および第２実施形態と異なる部分についてのみ説明する。本実施形態では、第１および第２抵抗ＲＳ１、ＲＳ２を無くしたことが第１および第２実施形態と異なる。

図４−１は、本実施形態に係る電源瞬断対応論理回路の回路図である。図４−１に示されるように、本実施形態では、第１ラッチ回路Ｌ１は、第３スイッチＳＷ３と、第２インバータＩＶ２と、第１コンデンサＣＰ１と、第５インバータＩＶ５と、を備え構成される。また、第２ラッチ回路Ｌ２は、第４スイッチＳＷ４と、第３インバータＩＶ３と、第２コンデンサＣＰ２と、第６インバータＩＶ６と、を備え構成される。

これら第５および第６インバータＩＶ５、ＩＶ６は、出力電流を制限する機能を有している。つまり、これら第５および第６インバータＩＶ５、ＩＶ６は、抵抗が含まれた構成であると言える。

具体的な回路例を図４−２に示す。図４−２は、図４−１に示される電源瞬断対応論理回路の等価回路図である。トランジスタＴＰ１、ＴＰ２とトランジスタＴＮ１、ＴＮ２はそれぞれゲートが共通に接続されており素子形状はゲート幅が１０：１と異なっている。トランジスタＴＰ１、ＴＮ１および抵抗Ｒ１により基準電流５０ｕＡが作られ、トランジスタＴＰ１とトランジスタＴＰ２（トランジスタＴＮ１とトランジスタＴＮ２も同様）とはカレントミラー動作をするため、素子サイズ比によりトランジスタＴＰ２、ＴＮ２は５uＡの電流しかソースもしくはシンク出来なくなる。トランジスタＴＰ３、ＴＮ３は通常のインバータ用素子であり入力によりどちらかが導通する。

このように、第１および第２抵抗ＲＳ１、ＲＳ２、第１および第４インバータＩＶ１、ＩＶ４それぞれの機能を備え、出力電流を制限する第５および第６インバータＩＶ５、ＩＶ６を採用することもできる。

このように、第１および第２実施形態で用いていた各抵抗ＲＳ１、ＲＳ２をインバータに内蔵した形態とすることもできる。このような構成としても、第１および第２実施形態と同様に、データ信号を保持することができる。

（他の実施形態）
上記第１実施形態では、第１および第２ラッチ回路Ｌ１、Ｌ２にてそれぞれ第１〜第４インバータＩＶ１〜ＩＶ４を採用しているが、第２および第３インバータＩＶ２、ＩＶ３をシュミットインバータとしても良い。これにより、抵抗およびコンデンサによってなだらかに立ち上がる波形を方形波に整形することができる。

第１および第２実施形態では、各抵抗ＲＳ１、ＲＳ２および各コンデンサＣＰ１、ＣＰ２の配置位置が異なるが、これらの配置位置を例えば第１実施形態の第１ラッチ回路Ｌ１の構成と第２実施形態の第２ラッチ回路Ｌ２との組み合わせ、または、第１実施形態の第２ラッチ回路Ｌ２と第２実施形態の第１ラッチ回路Ｌ１との組み合わせという構成にしても良い。

また、第１〜第３実施形態に対して、ＴＴＬロジック回路でのＤ−フリップフロップ回路に採用することもできる。このようなＴＴＬロジック回路を図５に示す。図５に示されるように、ＴＴＬロジック回路は、複数の抵抗Ｒ１０〜Ｒ２６と、複数のトランジスタＴＲ１〜ＴＲ１３と、を備えて構成されている。これら抵抗Ｒ１０〜Ｒ２６およびトランジスタＴＲ１〜ＴＲ１３群は、八の字型のループ回路を３つ形成しており、それぞれのループ回路にてデータ信号が保持されるようになっている。そして、それぞれのループ回路に第３〜第５抵抗ＲＳ３〜ＲＳ５および第３〜第５コンデンサＣＰ３〜ＣＰ５が配置されている。

具体的には、トランジスタＴＲ１、ＴＲ２の電流出力側に第３抵抗ＲＳ３および第３コンデンサＣＰ３が接続されている。同様に、トランジスタＴＲ５、ＴＲ６の電流出力側に第４抵抗ＲＳ４および第４コンデンサＣＰ４が接続され、トランジスタＴＲ１０、ＴＲ１１の電流出力側に第５抵抗ＲＳ５および第５コンデンサＣＰ５が接続されている。これにより、電源供給の一時的低下または停止時に各ループ回路にラッチされていたデータ信号は各抵抗ＲＳ３〜ＲＳ５および各コンデンサＣＰ３〜ＣＰ５によって決まる時定数の時間保持される。このように、ＴＴＬロジック回路に、各抵抗ＲＳ３〜ＲＳ５および各コンデンサＣＰ３〜ＣＰ５を備えるようにしても良い。

なお、反転信号を示す場合、本来ならば所望の記号の上にバー（−）を付すべきであるが、パソコン出願に基づく表現上の制限が存在するため、本明細書においては、所望の記号の前にバーを付すものとする。

本発明の一実施形態に係る電源瞬断対応論理回路の回路図である。 図１に示される電源瞬断対応論理回路のタイムチャートである。 本発明の第２実施形態に係る電源瞬断対応論理回路の回路図である。 本発明の第３実施形態に係る電源瞬断対応論理回路の回路図である。 図４−１に示す電源瞬断対応論理回路の等価回路図である。 他の実施形態に係るＴＴＬロジック回路の回路図である。 従来のＤＦＦ回路の回路図である。 図６に示されるＤＦＦ回路のタイムチャートである。

符号の説明

Ｌ１…第１ラッチ回路、Ｌ２…第２ラッチ回路、
ＳＷ１〜ＳＷ４…第１〜第４スイッチ、ＩＶ１〜ＩＶ６…第１〜第６インバータ、
ＣＰ１〜ＣＰ５…第１〜第５コンデンサ、ＲＳ１〜ＲＳ５…第１〜第５抵抗、
ＤＩ１…第１ダイオード、Ｒ１、Ｒ１０〜Ｒ２６…抵抗、
ＴＰ１〜ＴＰ３、ＴＮ１〜ＴＮ３、ＴＲ１〜ＴＲ１３…トランジスタ。

Claims (4)

1. 入力されるデータ信号を一時的に保持すると共に、クロックパルスが入力される任意のタイミングで前記データ信号を出力するフリップフロップ回路として構成される電源瞬断対応論理回路であって、
   前記データ信号に対応した電圧を保持するコンデンサ（ＣＰ１〜ＣＰ５）と、前記コンデンサに保持されている前記電圧の変動を抑制する抵抗（ＲＳ１〜ＲＳ５、ＩＶ５、ＩＶ６）と、を備え、
   前記フリップフロップ回路に対する電源供給が一時的に低下または停止した時、前記抵抗および前記コンデンサにて形成されるＲＣ回路の時定数によって決まる時間、前記コンデンサに保持される電圧が前記フリップフロップ回路に保持されるデータ信号とされることを特徴とする電源瞬断対応論理回路。
2. 第１スイッチ（ＳＷ１）を介して外部回路からデータ信号が入力されると共に、前記データ信号をラッチする第１ラッチ回路（Ｌ１）と、
   第２スイッチ（ＳＷ２）を介して前記第１ラッチ回路にてラッチされている前記データ信号を入力し、そのデータ信号をラッチすると共に外部回路に出力する第２ラッチ回路（Ｌ２）と、を備え、
   前記第１、第２ラッチ回路は、前記データ信号に対応した電圧を保持する第１、第２コンデンサ（ＣＰ１、ＣＰ２）と、前記第１、第２コンデンサにて保持される前記電圧の変動を抑制する第１、第２抵抗（ＲＳ１、ＲＳ２）と、をそれぞれ有し、
   前記第１、第２ラッチ回路に対する電源供給が一時的に低下または停止した時、前記第１、第２コンデンサおよび前記第１、第２抵抗にてそれぞれ形成されるＲＣ回路の時定数によって決まる時間、前記第１、第２コンデンサにそれぞれ保持される電圧が前記第１、第２ラッチ回路にそれぞれ保持されるデータ信号とされることを特徴とする請求項１に記載の電源瞬断対応論理回路。
3. 前記第１、第２コンデンサは、その電極の一方が前記第１、第２抵抗の電流出力側に接続されていることを特徴とする請求項２に記載の電源瞬断対応論理回路。
4. 前記第１、第２ラッチ回路において、前記第１、第２コンデンサおよび前記第１、第２抵抗によってそれぞれ決まる前記時定数は、前記第１、第２ラッチ回路に対する電源供給が一時的に低下または停止している時間よりも長くなるように、前記第１、第２コンデンサおよび前記第１、第２抵抗の値がそれぞれ設定されるようになっていることを特徴とする請求項２または３に記載の電源瞬断対応論理回路。

Images