JP4954639B2

JP4954639B2 - ラッチ回路及びこれを備えた半導体集積回路

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Publication number: JP4954639B2
Application number: JP2006229513A
Authority: JP
Inventors: 耕平福岡
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 2006-08-25
Filing date: 2006-08-25
Publication date: 2012-06-20
Anticipated expiration: 2026-08-25
Also published as: CN101132170B; US7612594B2; US20080048744A1; JP2008052847A; CN101132170A

Description

本発明はラッチ回路に関し、特に、ラッチ回路においてデータを安定的に保持する技術に関する。

従来から、ＳＲＡＭやキャッシュ等の高集積化が要求される回路では、記憶ノードの容量が小さいためα線や中性子線などの放射線によるデータの破壊が問題とされている。この問題はソフトエラーといわれている。一方、ラッチ回路は、記憶ノードの容量が比較的大きいため、これまでソフトエラーはあまり問題にされていなかった。しかし、近年の半導体装置の微細化に伴って、ラッチ回路の記憶ノードの容量も減少傾向となっており、ラッチ回路においてもソフトエラーに対する耐性を高める必要が生じている。

また、消費電力低減の観点から、回路を動作させないときは駆動電圧を下げる等の対策が講じられている。しかし、こうした低電圧化は、ラッチ回路の記憶ノードに蓄積される電荷量の低下を招くため、電源ノイズ等によるわずかな電荷の変動でもデータが反転する可能性がある。

ソフトエラーに対する対策として、複数の記憶ノードにデータを保持させておいて、１つのデータが反転したとき、残りの記憶ノードのデータを用いて反転したデータのリカバリーを行う技術が公知である（例えば、特許文献１参照）。また、ソフトエラーや低電圧化に対する対策として、記憶ノードに容量素子を接続することにより、ラッチ回路の記憶ノードの容量を大きくする技術が公知である（例えば、特許文献２参照）。
特開２００３−２７３７０９号公報米国特許第６，５０４，４１２号明細書

前者の技術では、半導体回路の高集積化が更に進むと、複数の記憶ノードが近接して配置されるため、放射線の照射範囲が局所的であっても複数の記憶ノードが被爆してデータが反転してしまい、正常なデータをリカバリーできなくなる恐れがある。また、回路構成上、低電圧化に伴うノイズによるデータ反転の問題は依然として残る。

後者の技術では、ソフトエラー及び低電圧化に対する対策はなされているものの、記憶ノード及び容量素子が保持する値の論理が異なる場合、記憶ノードと容量素子とを接続する際にチャージシェアが起こってしまう。このため、記憶ノードの値が中間電位となり、データの反転が起こる可能性がある。

上記問題に鑑み、本発明は、ラッチ回路に関して、記憶ノードと容量素子との間のチャージシェアを起こさず、かつ、データを安定的に保持することを課題とする。

上記課題を解決するために本発明が講じた手段は、ラッチ回路として、交差接続された第１及び第２のインバータ回路と、第１のインバータ回路の出力を受け、これの論理反転を出力する第３のインバータ回路と、第２のインバータ回路の出力端と第３のインバータ回路の出力端との間に接続されたスイッチング素子と、第３のインバータ回路の出力端と基準電圧ノードとの間に接続された容量素子とを備えたものとする。

これによると、記憶ノードとしての第２のインバータ回路の出力端にスイッチング素子を介して容量素子が接続されることによって、当該記憶ノードの容量が大きくなるため、データを安定的に保持することができる。また、容量素子には、第３のインバータ回路の出力値が保持されるが、これは第２のインバータ回路の出力値と同じ値であり、スイッチング素子がオン状態となったときに、第２のインバータ回路の出力端と容量素子との間でチャージシェアが起きることがない。

好ましくは、上記のラッチ回路は、第２のインバータ回路の出力を受け、これの論理反転を出力する第４のインバータ回路と、第１のインバータ回路の出力端と第４のインバータ回路の出力端との間に接続されたスイッチング素子と、第４のインバータ回路の出力端と基準電圧ノードとの間に接続された容量素子とを備えたものとする。

これによると、第１及び第２のインバータ回路の双方について、その出力端の容量の増大及びチャージシェアの抑制が達成され、当該ラッチ回路にデータがより安定的に保持される。

具体的には、第３のインバータ回路はトライステートインバータ回路である。

また、具体的には、スイッチング素子はＭＯＳトランジスタスイッチ又はトランスファーゲートである。

また、具体的には、容量素子はトレンチキャパシタ又はＭＯＳ容量である。

好ましくは、容量素子は、上記のラッチ回路を備えた半導体集積回路における空きスペースを埋めるように設けられたものとする。これによると、回路の集積率を高めることができる。

また、好ましくは、半導体集積回路として、上記のラッチ回路と、制御信号に基づいて、入力されたクロック信号の通過の有無を制御するクロックゲート回路と、クロックゲート回路の出力信号に同期して、ラッチ回路へのデータ信号の入力の有無を制御する入力制御回路とを備えたものとする。ここで、ラッチ回路におけるスイッチング素子は、クロックゲート回路に入力される制御信号を受けて動作する。

これによると、クロックゲート回路の制御信号とスイッチング素子の制御信号とを共用することができる。

また、好ましくは、半導体集積回路として、上記のラッチ回路と、ラッチ回路の動作周波数又は動作電圧の切り替わりに同期してスイッチング素子のスイッチング動作を制御するスイッチング制御回路とを備えたものとする。

これによると、所定の動作条件下において、データを安定的に保持することが可能となる。

また、好ましくは、半導体集積回路として、上記のラッチ回路と、ラッチ回路の動作電圧の切り替わりを検知して、当該切り替わり期間中、スイッチング素子をオン状態に制御するスイッチング制御回路とを備えたものとする。

これによると、ラッチ回路の動作電圧の切り替わり期間に記憶ノードの容量が大きくなるように制御されるため、動作電圧の受電部分に寄生するカップリング容量によるカップリングノイズの影響を受けにくくなり、データを安定的に保持することができる。

以上、本発明によると、記憶ノードと容量素子との間のチャージシェアを抑制しつつ、ラッチ回路にデータを安定的に保持することができる。

以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。

（第１の実施形態）
図１は、本発明に係るラッチ回路の構成の一例を示す。ラッチ回路１は、インバータ回路１１、１２、１３及び１４と、容量素子１５及び１６と、スイッチング素子１７及び１８とを備えている。ラッチ回路１は、交差接続されたインバータ回路１１及び１２の接続点である記憶ノード１９及び２０にデータを保持する。なお、データを保持するための構成は上記に限るものではない。

インバータ回路１３及び１４はそれぞれ、インバータ回路１２及び１１の出力を受け、これを論理反転して出力する。インバータ回路１３及び１４はトライステートインバータ回路であってもよい。トライステートインバータ回路では、出力をハイインピーダンスにすることができるため、その出力端における充放電を抑制でき、消費電力の低減が可能となる。

容量素子１５及び１６はそれぞれ、インバータ回路１３及び１４の出力端と基準電圧ノードとの間に接続され、インバータ回路Ｉ３及びＩ４から出力された値を記憶する。すなわち、容量素子１５と記憶ノード１９とに記憶される値は等しくなり、容量素子１６と記憶ノード２０とに記憶される値は等しくなる。なお、基準電圧ノードは、電源電圧でもグランド電圧でもよい。

容量素子１５及び１６は、トレンチキャパシタであってもよい。容量素子１５及び１６をトレンチキャパシタで構成することで、小面積かつ大容量の容量素子を形成することができる。また、容量素子１５及び１６はＭＯＳ容量であってもよい。ＭＯＳ容量は、ソース端子とドレイン端子とを短絡してこれを一端とし、ゲート端子を他端として構成される容量素子である。容量素子１５及び１６をＭＯＳ容量で構成することで、フリップフロップ回路やラッチ回路と同じプロセスで容量素子を形成することができるため、コストの低減が可能となる。

好ましくは、容量素子１５及び１６は、半導体集積回路にセルを配置したときに生じるデッドスペースを埋めるように配置する。通常、デッドスペースを埋めるためにスペースセルを配置することが多いが、当該スペースを利用して本発明の容量素子を配置することで、回路規模を増大させることなく本発明の構成を実現できる。

スイッチング素子１７及び１８は、記憶ノード１９と容量素子１５との間、記憶ノード２０と容量素子１６との間にそれぞれ接続され、制御信号ｓ１によってスイッチング動作が制御される。具体的には、スイッチング素子１７は、制御信号ｓ１の論理レベルが“Ｈ”のときオン状態となり、記憶ノード１９と容量素子１５とを電気的に接続する。また、制御信号ｓ１の論理レベルが“Ｌ”のときオフ状態となり、記憶ノード１９と容量素子１５とを電気的に遮断する。スイッチング素子１８についても同様である。

スイッチング素子１７及び１８はＭＯＳトランジスタスイッチであってもよい。ＭＯＳトランジスタスイッチは、ソース端子を一端とし、ドレイン端子を他端として構成され、ゲート端子に制御信号が与えられる。スイッチング素子１７及び１８をＭＯＳトランジスタスイッチで構成することで、スイッチング素子を小面積で実現できる。

また、スイッチング素子１７及び１８はトランスファーゲートであってもよい。トランスファーゲートは、ソース端子及びドレイン端子どうしが接続されたｎＭＯＳトランジスタ及びｐＭＯＳトランジスタによって構成され、これらトランジスタのゲート端子には互いに逆論理の制御信号が与えられる。スイッチング素子１７及び１８をトランスファーゲートにより構成することで、記憶ノードと容量素子とを低抵抗で接続することができるため、ノイズによる電位の揺らぎを早く抑えることができ、データの反転を起こりにくくすることができる。

以上、本実施形態によると、記憶ノードと容量素子との間に接続されたスイッチング素子をオン状態にすることで、当該記憶ノードの容量が大きくなるため、ソフトエラー及びノイズへの耐性が高くなりデータを安定的に保持することができる。また、スイッチング素子をオン状態にしたとき、記憶ノードと容量素子との間でチャージシェアが起こることがない。したがって、回路動作が安定し、回路の信頼性が向上する。

なお、インバータ回路１４、容量素子１６及びスイッチング素子１８を省略してもよい。また、スイッチング素子１７及び１８を互いに異なる制御信号で制御してもよい。スイッチング素子を別々に制御することで、記憶ノードに容量素子が接続されていない状態、１つだけ接続された状態、２つ接続された状態の３状態を切り替えることが可能となる。

また、記憶ノード１９及び容量素子１５、記憶ノード２０及び容量素子１６をそれぞれバッファ回路を用いて接続してもよい。本構成でも、記憶ノードとそれに接続された容量素子とが保持する論理値が等しくなるため、上記と同様の効果が奏される。

（第２の実施形態）
図２は、第２の実施形態に係る半導体集積回路の構成の一例を示す。半導体集積回路３０は、上記のラッチ回路１、クロックゲート回路３１及び入力制御回路３２を備えている。

クロックゲート回路３１は、スイッチング素子１７及び１８の制御信号ｓ１を受け、これに基づいて、入力されたクロック信号ｃｋの通過の有無を制御する。換言すると、クロックゲーティッドにおいて用いられる制御信号によって、スイッチング素子１７及び１８が制御される。入力制御回路３２は、クロックゲート回路３１の出力信号ｓ２に同期して、ラッチ回路１へのデータ信号ｄａの入力の有無を制御する。具体的には、信号ｓ１の論理レベルが“Ｈ”に設定され、クロック信号ｃｋの停止が指示される。このとき、クロックゲート回路３１はクロック信号ｃｋを通過させないため、入力制御回路３２は動作しない。すなわち、スイッチング素子１７及び１８は、ラッチ回路１がスタンバイ状態のとき記憶ノードの容量が大きくなるように制御される。

上記の構成によると、クロックゲート回路３１の制御信号とスイッチング素子１７及び１８との制御信号とを共用することができる。

（第３の実施形態）
図３は、第３の実施形態に係る半導体集積回路の構成の一例を示す。半導体集積回路４０は、上記のラッチ回路１及びスイッチング制御回路４１を備えている。ラッチ回路１のスイッチング素子１７及び１８は、スイッチング制御回路４１から出力される制御信号ｓ１によって制御されている。以下、本実施形態に係る半導体集積回路の制御例について説明する。

（第１の制御例）
図４は、ラッチ回路１の第１の制御例を示す。スイッチング制御回路４１は、ラッチ回路１の動作周波数がｆ１からｆ２へ切り替わると、制御信号ｓ１の論理レベルを“Ｈ”に設定してスイッチング素子をオン状態に制御する。一方、ラッチ回路１の動作周波数がｆ２からｆ１へ切り替わると、制御信号ｓ１の論理レベルを“Ｌ”に設定してスイッチング素子をオフ状態に制御する。これにより、例えば、ラッチ回路１がデータの安定保持よりも動作速度が要求される用途で動作する動作周波数ｆ１の期間は、スイッチング素子をオフ状態にして高速動作を実現する一方、動作速度よりもデータの安定保持が要求される用途で動作する動作周波数ｆ２の期間は、スイッチング素子をオン状態にしてデータを安定的に保持するといった制御が可能となる。

（第２の制御例）
図５は、ラッチ回路１の第２の制御例を示す。スイッチング制御回路４１は、ラッチ回路１の動作電圧がｖｄｄ１からｖｄｄ２へ切り替わると、制御信号ｓ１の論理レベルを“Ｈ”に設定してスイッチング素子をオン状態に制御する。一方、ラッチ回路１の動作電圧がｖｄｄ２からｖｄｄ１へ切り替わると、制御信号ｓ１の論理レベルを“Ｌ”に設定してスイッチング素子をオフ状態に制御する。これにより、低電圧によってノイズ耐性が低下する動作電圧ｖｄｄ２期間に、スイッチング素子をオン状態に制御することにより、記憶ノードの容量を大きくしてデータを安定的に保持することが可能となる。なお、スイッチング素子をオン状態にするタイミングは、記憶ノードの容量が大きくなっても回路動作が可能であれば、動作電圧の切り替わり前であってもよい。

（第３の制御例）
図６は、ラッチ回路１の第３の制御例を示す。スイッチング制御回路４１は、ラッチ回路１の動作電圧のｖｄｄ１からｖｄｄ３及びｖｄｄ３からｖｄｄ１への切り替わりを検知して、動作電圧の切り替わり期間中、制御信号ｓ１の論理レベルを“Ｈ”に設定することによりスイッチング素子をオン状態に制御する。これにより、ラッチ回路の動作電圧の受電部分に寄生するカップリング容量によるカップリングノイズの影響でノイズ耐性が低下する動作電圧の切り替わり期間に、記憶ノードの容量を大きくしてデータを安定的に保持することが可能となる。

（第４の実施形態）
図７は、第４の実施形態に係るＳＲＡＭの構成例である。ＳＲＡＭセル５０は、ラッチ回路１、ｎＭＯＳトランジスタ５１及び５２、データアクセスのためのワード線５３、データの読み出し書き込みのためのディジット線５４及びこれと対をなすディジット線５５を備えた６トランジスタセルである。ｎＭＯＳトランジスタ５１及び５２が、ラッチ回路１の記憶ノード１９及び２０に接続され、データの読み出し及び書き込みが行われる。本発明に係るラッチ回路は従来よりもデータを安定的に保持でき、安定動作が可能であるため、ＳＲＡＭ５０についてもまた安定動作が可能となる。

なお、インバータ回路１１及び１２におけるｐＭＯＳトランジスタに代えて抵抗を用いて４トランジスタセルとしてもよい。

（第５の実施形態）
図８は、第５の実施形態に係るフリップフロップ回路の構成例である。フリップフロップ回路６０は、マスターラッチ回路６１及びスレーブラッチ回路６２を備えており、これらの一方又は両方がラッチ回路１で構成されている。本発明に係るラッチ回路は従来よりもデータを安定的に保持でき、安定動作が可能であるため、フリップフロップ回路６０についてもまた安定動作が可能となる。なお、フリップフロップ回路６０の構成は、上記の構成に限定されるものではなくその他の構成であっても適用可能である。

（応用製品）
図９は、本発明に係るラッチ回路を備えた情報機器の概観を示す。ノートＰＣ１００は、ラッチ回路１を有するＣＰＵ１５０を備えている。本発明に係るラッチ回路は従来よりもデータを安定的に保持でき、安定動作が可能であるため、ＣＰＵ１５０及びこれを備えたノートＰＣ１００についてもまた安定動作が可能となり、機器の信頼性が向上する。なお、本発明に係るラッチ回路は、携帯情報端末、携帯音楽プレーヤなどの情報機器全般に適用可能である。

図１０は、本発明に係るラッチ回路を備えた通信機器の概観を示す。携帯電話機２００は、ラッチ回路１を有するベースバンドＬＳＩ２０１及びアプリケーションＬＳＩ２０２を備えている。本発明に係るラッチ回路は従来よりもデータを安定的に保持でき、安定動作が可能であるため、ベースバンドＬＳＩ２０１及びアプリケーションＬＳＩ２０２並びにこれらを備えた携帯電話２００についてもまた安定動作が可能となる。なお、本発明に係るラッチ回路は、通信システムにおける送信機、受信機及びモデム装置などの通信機器全般に適用可能である。すなわち、本発明によって、有線・無線や光通信・電気通信の別を問わず、また、デジタル方式・アナログ方式の別を問わず、あらゆる通信機器について安定動作が可能となり、機器の信頼性が向上する。

図１１は、本発明に係るラッチ回路を備えたＡＶ機器の概観を示す。テレビジョン受像機３００は、ラッチ回路１を有する画像・音声処理ＬＳＩ３０１及びディスプレイ・音源制御ＬＳＩ３０２を備えている。本発明に係るラッチ回路は従来よりもデータを安定的に保持でき、安定動作が可能であるため、画像・音声処理ＬＳＩ３０１及びディスプレイ・音源制御ＬＳＩ３０２並びにこれらを備えたテレビジョン受像機３００もまた安定動作が可能となる。なお、本発明に係るラッチ回路は、光ディスク記録装置、デジタルスチルカメラ、デジタルビデオカメラなどのＡＶ機器全般に適用可能である。

図１２は、本発明に係るラッチ回路を備えた移動体の概観を示す。自動車４００は、電子制御装置４１０を備えている。電子制御装置４１０は、ラッチ回路１を有するエンジン・トランスミッション制御ＬＳＩ４１１を備えている。また、自動車４００は、ナビゲーション装置４２０を備えている。ナビゲーション装置４２０もまたラッチ回路１を有するナビゲーションＬＳＩ４２１を備えている。本発明に係るラッチ回路は従来よりもデータを安定的に保持でき、安定動作が可能であるため、エンジン・トランスミッション制御ＬＳＩ４１１及びこれを備えた電子制御装置４１０もまた安定動作が可能となる。同様に、ナビゲーションＬＳＩ４２１及びこれを備えたナビゲーション装置４２０もまた安定動作が可能となる。そして、電子制御装置４１０が安定動作することによって、自動車４００の動作も安定し、信頼性が向上する。なお、本発明に係るラッチ回路は、列車や飛行機など、およそ動力源であるエンジンやモータなどを備えた移動体全般に適用可能である。

本発明のラッチ回路は、記憶ノードと容量素子との間のチャージシェアを抑制しつつ、データを安定的に保持することができるため、特に、動作の信頼性が求められる半導体記憶装置に有用である。

本発明に係るラッチ回路の構成の一例を示す図である。第２の実施形態に係る半導体集積回路の構成の一例を示す図である。第３の実施形態に係る半導体集積回路の構成の一例を示す図である。第３の実施形態に係る半導体集積回路の第１の制御例を示す図である。第３の実施形態に係る半導体集積回路の第２の制御例を示す図である。第３の実施形態に係る半導体集積回路の第３の制御例を示す図である。第４の実施形態に係るＳＲＡＭの構成例を示す図である。第５の実施形態に係るフリップフロップ回路の構成例を示す図である。本発明に係るラッチ回路を備えた情報機器の概観図である。本発明に係るラッチ回路を備えた通信機器の概観図である。本発明に係るラッチ回路を備えたＡＶ機器の概観図である。本発明に係るラッチ回路を備えた移動体の概観図である。

符号の説明

１ラッチ回路
１１、１２、１３、１４インバータ回路
１５、１６容量素子
１７、１８スイッチング素子
３０、４０半導体集積回路
３１クロックゲート回路
３２入力制御回路
４１スイッチング制御回路
５０ＳＲＡＭセル
６０フリップフロップ回路
１００ノートＰＣ（情報機器）
２００携帯電話機（通信機器）
３００テレビジョン受信機（ＡＶ機器）
４００自動車（移動体）

Claims

交差接続された第１及び第２のインバータ回路と、
前記第１のインバータ回路の出力を受け、これの論理反転を出力する第３のインバータ回路と、
前記第２のインバータ回路の出力端と前記第３のインバータ回路の出力端との間に接続されたスイッチング素子と、
前記第３のインバータ回路の出力端と基準電圧ノードとの間に接続された容量素子と、
前記第２のインバータ回路の出力を受け、これの論理反転を出力する第４のインバータ回路と、
前記第１のインバータ回路の出力端と前記第４のインバータ回路の出力端との間に接続されたスイッチング素子と、
前記第４のインバータ回路の出力端と前記基準電圧ノードとの間に接続された容量素子とを備えている
ことを特徴とするラッチ回路。
交差接続された第１及び第２のインバータ回路と、前記第１のインバータ回路の出力を受け、これの論理反転を出力する第３のインバータ回路と、前記第２のインバータ回路の出力端と前記第３のインバータ回路の出力端との間に接続されたスイッチング素子と、前記第３のインバータ回路の出力端と基準電圧ノードとの間に接続された容量素子とを備えたラッチ回路と、
制御信号に基づいて、入力されたクロック信号の通過の有無を制御するクロックゲート回路と、
前記クロックゲート回路の出力信号に同期して、前記ラッチ回路へのデータ信号の入力の有無を制御する入力制御回路とを備え、
前記スイッチング素子は前記制御信号を受けて動作する
ことを特徴とする半導体集積回路。
交差接続された第１及び第２のインバータ回路と、前記第１のインバータ回路の出力を受け、これの論理反転を出力する第３のインバータ回路と、前記第２のインバータ回路の出力端と前記第３のインバータ回路の出力端との間に接続されたスイッチング素子と、前記第３のインバータ回路の出力端と基準電圧ノードとの間に接続された容量素子とを備えたラッチ回路と、
前記ラッチ回路の動作周波数の切り替わりに同期して前記スイッチング素子のスイッチング動作を制御するスイッチング制御回路とを備えた
ことを特徴とする半導体集積回路。
交差接続された第１及び第２のインバータ回路と、前記第１のインバータ回路の出力を受け、これの論理反転を出力する第３のインバータ回路と、前記第２のインバータ回路の出力端と前記第３のインバータ回路の出力端との間に接続されたスイッチング素子と、前記第３のインバータ回路の出力端と基準電圧ノードとの間に接続された容量素子とを備えたラッチ回路と、
前記ラッチ回路の動作電圧の切り替わりに同期して前記スイッチング素子のスイッチング動作を制御するスイッチング制御回路とを備えた
ことを特徴とする半導体集積回路。
交差接続された第１及び第２のインバータ回路と、前記第１のインバータ回路の出力を受け、これの論理反転を出力する第３のインバータ回路と、前記第２のインバータ回路の出力端と前記第３のインバータ回路の出力端との間に接続されたスイッチング素子と、前記第３のインバータ回路の出力端と基準電圧ノードとの間に接続された容量素子とを備えたラッチ回路と、
前記ラッチ回路に印加される電源電圧の切り替わりを検知して、当該切り替わり期間中、前記スイッチング素子をオン状態に制御するスイッチング制御回路とを備えた
ことを特徴とする半導体集積回路。