JP2011113619A - Ｎａｎｄ型フラッシュメモリ - Google Patents

Abstract

【課題】１つのメモリセルアレイの２つの異なるブロックに対して並行して読み出しや書き込み等の制御動作をすることが可能なＮＡＮＤ型フラッシュメモリを提供する。
【解決手段】ＮＡＮＤ型フラッシュメモリは、第１または第３のドレイン側選択ＭＯＳトランジスタのうち一方をオンし他方をオフし、且つ、第２または第４のドレイン側選択ＭＯＳトランジスタのうち一方をオンし他方をオフする。
【選択図】図２

Description

本発明は、ＮＡＮＤ型フラッシュメモリに関する。

従来、全てのビット線ＢＬに対してセンスアンプが設けられ、同時に全てのビット線ＢＬに対してセンスするＡＢＬ（ＡＬＬ Ｂｉｔ Ｌｉｎｅ）センス方式のＮＡＮＤ型フラッシュメモリが知られている（例えば、特許文献１参照）。このようなＮＡＮＤ型フラッシュメモリにおいて、従来技術では、１つのウェルに形成された１つのメモリセルアレイの１つのブロック中の１つのワード線(すなわち、１つのページアドレス)に接続された複数のメモリセル対し、同時に読み出し・書き込みを行っていた。

ＡＢＬ方式を用いることで、ビット線ＢＬ１本おきにセンスアンプを設けて偶数ビット線ＢＬｅ、奇数ビット線ＢＬｏに対して交互にセンスする方式に比較して、同時にセンス可能なメモリセル数、即ち１ページ内の記憶容量（ページ長）を増加させることになり、単位あたりの読み出し速度を向上させることが可能となる。

一方、近年、ランダムなページアドレスに対する読み出し・書き込みの要求が増えている。ページ長の過度な増加はランダムアクセス性能の向上に対して不利であるため、単位あたりの読み出し速度向上とのトレードオフを考慮しつつ、ランダムなページアドレスに対する読み出し・書き込み速度を向上させる必要がある。

ここで、例えば、従来のＮＡＮＤ型フラッシュメモリには、２つのメモリセルアレイに対して、１つのロウデコーダが同一のアドレスのワード線を同時に選択して書き込みするものがある（例えば、特許文献２参照）。

なお、この従来のＮＡＮＤ型フラッシュメモリは、上記２つのメモリセルアレイに対しては、それぞれデータラッチ回路が設けられている。すなわち、これらのメモリセルアレイ同士は、ビット線が共通に接続されていない。また、この従来のＮＡＮＤ型フラッシュメモリは、１つのメモリセルアレイのランダムなページアドレスに対する動作を規定するものではない。
特開２００９−１５８０４８号公報 特開平１１−２２４４９２号公報

本発明は、１つのメモリセルアレイの２つの異なるブロックに対して並行して読み出しや書き込み等の制御動作をすることが可能なＮＡＮＤ型フラッシュメモリを提供する。

本発明の一態様に係る実施例に従ったＮＡＮＤ型フラッシュメモリは、
メモリセルトランジスタがマトリクス状に配置された複数のブロックで構成されるメモリセルアレイを有するＮＡＮＤ型フラッシュメモリであって、
第１のビット線と、
前記第１のビット線に接続され、前記第１のビット線の電位をセンスしまたは制御する第１のセンスアンプと、
第２のビット線と、
前記第２のビット線に接続され、前記第２のビット線の電位をセンスしまたは制御する第２のセンスアンプと、
第１のドレイン側選択ゲート線と、
第２のドレイン側選択ゲート線と、
第３のドレイン側選択ゲート線と、
第４のドレイン側選択ゲート線と、
第１のソース側選択ゲート線と、
第２のソース側選択ゲート線と、
前記第１のドレイン側選択ゲート線にゲートが接続され、前記第１のビット線にドレイン拡散層が接続された第１のドレイン側選択ＭＯＳトランジスタと、前記第１のソース側選択ゲート線にゲートが接続された第１のソース側選択ＭＯＳトランジスタと、前記第１のドレイン側選択ＭＯＳトランジスタのソース拡散層と前記第１のソース側選択ＭＯＳトランジスタのドレイン拡散層との間に直列に接続された複数の第１のメモリセルトランジスタと、前記第２のドレイン側選択ゲート線にゲートが接続され、前記第２のビット線にドレイン拡散層が接続された第２のドレイン側選択ＭＯＳトランジスタと、前記第１のソース側選択ゲート線にゲートが接続された第２のソース側選択ＭＯＳトランジスタと、前記第２のドレイン側選択ＭＯＳトランジスタのソース拡散層と前記第２のソース側選択ＭＯＳトランジスタのドレイン拡散層との間に直列に接続された複数の第２のメモリセルトランジスタと、を含む第１のブロックと、
前記第３のドレイン側選択ゲート線にゲートが接続され前記第１のビット線にドレイン拡散層が接続された第３のドレイン側選択ＭＯＳトランジスタと、前記第２のソース側選択ゲート線にゲートが接続された第３のソース側選択ＭＯＳトランジスタと、前記第３のドレイン側選択ＭＯＳトランジスタのソース拡散層と前記第３のソース側選択ＭＯＳトランジスタのドレイン拡散層との間に直列に接続された複数の第３のメモリセルトランジスタと、前記第４のドレイン側選択ゲート線にゲートが接続され、前記第２のビット線にドレイン拡散層が接続された第４のドレイン側選択ＭＯＳトランジスタと、前記第２のソース側選択ゲート線にゲートが接続された第４のソース側選択ＭＯＳトランジスタと、前記第４のドレイン側選択ＭＯＳトランジスタのソース拡散層と前記第４のソース側選択ＭＯＳトランジスタのドレイン拡散層との間に直列に接続された複数の第４のメモリセルトランジスタと、を含む第２のブロックと、
前記第１または第３のドレイン側選択ＭＯＳトランジスタのうち一方をオンし他方をオフし、且つ、前記第２または第４のドレイン側選択ＭＯＳトランジスタのうち一方をオンし他方をオフするデコーダと、を備えることを特徴とする。

本発明に係るＮＡＮＤ型フラッシュメモリによれば、１つのメモリセルアレイの２つの異なるブロックに対して並行して読み出しや書き込み等の制御動作をすることができる。

本発明の一態様である実施例１に係るＮＡＮＤ型フラッシュメモリ１００の構成の一例を示すブロック図である。 図１に示すメモリセルアレイ１、ビット線制御回路２、およびロウデコーダ６を含む実施例１に係る構成の一例を示す回路図である。 図２に示すメモリセルアレイ１の１つのメモリセルトランジスタＭの断面を示す断面図である。 図２に示すメモリセルアレイ１のドレイン側選択ＭＯＳトランジスタＳＧＤＥＴｒ、ＳＧＤＯＴｒ、ソース側選択ＭＯＳトランジスタＳＧＳＴｒの断面を示す断面図である。 図１に示すブロックＢＬＫＯｎのビット線ＢＬＥｎに接続されたＮＡＮＤセルユニット１ａＥ近傍のビット線ＢＬＥｎに沿った断面図である。 図１に示すブロックＢＬＫＯｎのビット線ＢＬＯｎに接続されたＮＡＮＤセルユニット１ａＯ近傍のビット線ＢＬＯｎに沿った断面図である。 図１に示すブロックＢＬＫＯｎのビット線ＢＬＥｎ＋１に接続されたＮＡＮＤセルユニット１ａＥ近傍のビット線ＢＬＥｎ＋１に沿った断面図である。 ブロックＢＬＫＯｎのドレイン側選択ＭＯＳトランジスタＳＧＤＥＴｒ、ＳＧＤＯＴｒ近傍の平面図である。 ＮＡＮＤ型フラッシュメモリの書き込み動作または読み出し動作時におけるドレイン側選択ＭＯＳトランジスタのオンオフの状態のモデルの一例を示す図である。 ＮＡＮＤ型フラッシュメモリの書き込み動作または読み出し動作時におけるドレイン側選択ＭＯＳトランジスタのオンオフの状態のモデルの他の例を示す図である。 図１１は、ＮＡＮＤ型フラッシュメモリ１００のコマンド入力と動作との関係の一例を示すフロー図である。 図１に示すメモリセルアレイ１、ビット線制御回路２、およびロウデコーダ６を含む実施例２に係る構成の一例を示す回路図である。 図１２に示すドライバ回路の選択信号ＳＥＬ０、ＳＥＬ１、ＳＥＬ２を生成するための論理回路６００の構成の一例を示す図である。 図１２に示すＮＡＮＤ型フラッシュメモリ１００の書き込み動作または読み出し動作時におけるドレイン側選択ＭＯＳトランジスタのオンオフの状態のモデルの一例を示す図である。 図１２に示すＮＡＮＤ型フラッシュメモリ１００の書き込み動作または読み出し動作時におけるドレイン側選択ＭＯＳトランジスタのオンオフの状態のモデルの他の例を示す図である。 図１に示すメモリセルアレイ１、ビット線制御回路２、およびロウデコーダ６を含む実施例３に係る構成の一例を示す回路図である。

以下、本発明に係る各実施例について図面に基づいて説明する。

図１は、本発明の一態様である実施例１に係るＮＡＮＤ型フラッシュメモリ１００の構成の一例を示すブロック図である。また、図２は、図１に示すメモリセルアレイ１、ビット線制御回路２、およびロウデコーダ６を含む実施例１に係る構成の一例を示す回路図である。

図１に示すように、ＮＡＮＤ型フラッシュメモリ１００は、メモリセルアレイ１と、ビット線制御回路２と、カラムデコーダ３と、データ入出力バッファ４と、データ入出力端子５と、ロウデコーダ６と、制御回路７と、制御信号入力端子８と、ソース線制御回路９と、ウェル制御回路１０と、を備える。

メモリセルアレイ１は、複数のビット線と複数のワード線とソース線を含む。このメモリセルアレイ１は、例えば、ＥＥＰＲＯＭセルからなる電気的にデータを書き換え可能なメモリセルトランジスタがマトリクス状に配置された複数のブロック（図２）で構成されている。

このメモリセルアレイ１には、ビット線の電圧を制御するためのビット線制御回路２と、ワード線の電圧を制御するためのロウデコーダ６とが接続されている。データの消去動作時には、何れかのブロックがロウデコーダ６により選択され、残りのブロックが非選択とされる。

ビット線制御回路２は、メモリセルアレイ１内のビット線の電圧をセンス増幅するセンスアンプＳＡ（図２）と、書き込みを行うためのデータをラッチするためのデータラッチ回路との両方の役割を持つデータ記憶回路（図示せず）とを含む。

このビット線制御回路２は、ビット線を介してメモリセルアレイ１中のメモリセルトランジスタのデータを読み出したり、ビット線を介して該メモリセルトランジスタの状態を検出したり、ビット線を介して該メモリセルトランジスタに書き込み制御電圧を印加して該メモリセルトランジスタに書き込みを行う。

また、ビット線制御回路２には、カラムデコーダ３、データ入出力バッファ４が接続されている。ビット線制御回路２内の該データ記憶回路は、カラムデコーダ３により選択され、このデータ記憶回路に読み出されたメモリセルトランジスタのデータは、データ入出力バッファ４を介してデータ入出力端子５から外部へ出力される。

また、外部からデータ入出力端子５に入力された書き込みデータは、データ入出力バッファ４を介して、カラムデコーダ３によって選択された該データ記憶回路に記憶される。データ入出力端子５からは、書き込みデータの他に、書き込み、読み出し、消去、およびステータスリード等の各種コマンド、アドレスも入力される。

ロウデコーダ６は、メモリセルアレイ１に接続されている。このロウデコーダ６は、メモリセルアレイ１のワード線に、読み出し或いは書き込み或いは消去に必要な電圧を、印加する。

ソース線制御回路９は、メモリセルアレイ１に接続されている。このソース線制御回路９は、ソース線の電圧を制御するようになっている。

ウェル制御回路１０は、メモリセルアレイ１に接続されている。このウェル制御回路１０は、メモリセルトランジスタが形成される半導体基板（ウェル）の電圧を制御するようになっている。

制御回路７は、メモリセルアレイ１、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、ロウデコーダ６、ソース線制御回路９、および、ウェル制御回路１０を、制御するようになっている。

ここでは、この制御回路７には、電源電圧を昇圧する昇圧回路（図示せず）が含まれているものとする。制御回路７は、該昇圧回路により電源電圧を必要に応じて昇圧し、ビット線制御回路２、カラムデコーダ３、データ入出力バッファ４、ロウデコーダ６、ソース線制御回路９、および、ウェル制御回路１０に、供給するようになっている。

この制御回路７は、外部から制御信号入力端子８を介して入力される制御信号（コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、レディ／ビジー信号ＲＹ／ＢＹ等）およびデータ入出力端子５からデータ入出力バッファ４を介して入力されるコマンドに応じて制御動作する。すなわち、制御回路７は、該制御信号およびコマンドに応じて、データのプログラム、ベリファイ、読み出し、消去時に、所望の電圧を発生し、メモリセルアレイ１の各部に供給する。

ここで、図２に示すように、メモリセルアレイ１は、偶数列の複数のＮＡＮＤセルユニット１ａＥおよび奇数列の複数のＮＡＮＤセルユニット１ａＯが接続されて構成されるブロックＢＬＫＯｎ、ＢＬＫＩｎ、ＢＬＫＯｎ−１、ＢＬＫＩｎ−１、ＢＬＫＯｎ−２、ＢＬＫＩｎ−２を有する。

偶数列のＮＡＮＤセルユニット１ａＥは、直列接続されたｘ（例えば６４）個のメモリセルトランジスタＭと、ドレイン側選択ＭＯＳトランジスタＳＧＤＥＴｒと、ソース側選択ＭＯＳトランジスタＳＧＳＴｒとにより、構成されている。偶数列のドレイン側選択ＭＯＳトランジスタＳＧＤＥＴｒは、偶数列のビット線ＢＬＥｎ、ＢＬＥｎ＋１に接続されている。また、ソース側選択ＭＯＳトランジスタＳＧＳＴｒは、ソース線ＳＲＣに接続されている。

同様に、奇数列のＮＡＮＤセルユニット１ａＯは、直列接続されたｘ個のメモリセルトランジスタＭと、ドレイン側選択ＭＯＳトランジスタＳＧＤＯＴｒと、ソース側選択ＭＯＳトランジスタＳＧＳＴｒとにより、構成されている。奇数列のドレイン側選択ＭＯＳトランジスタＳＧＤＯＴｒは、偶数列のビット線ＢＬＯｎ、ＢＬＯｎ＋１に接続されている。また、ソース側選択ＭＯＳトランジスタＳＧＳＴｒは、ソース線ＳＲＣに接続されている。

各行に配置されたメモリセルトランジスタＭの制御ゲートは、それぞれ、ワード線ＷＬ０〜ＷＬｘに接続されている。

ビット線ＢＬＥｎ、ＢＬＥｎ＋１、ＢＬＯｎ、ＢＬＯｎ＋１は、ワード線ＷＬ０〜ＷＬｘおよび共通ソース線ＳＲＣと直行するように配置されている。

なお、図２では、簡単のため、ワード線ＷＬ０、ＷＬｘのみを、表記しており、その間に配置されるワード線は省略している。

また、ドレイン側選択ＭＯＳトランジスタＳＧＤＥＴｒのゲートは、ドレイン側選択ゲート線ＳＧＤＥに接続されている。ドレイン側選択ＭＯＳトランジスタＳＧＤＯＴｒのゲートは、ドレイン側選択ゲート線ＳＧＤＯに接続されている。ソース側選択ＭＯＳトランジスタＳＧＳＴｒのゲートは、ソース側選択ゲート線ＳＧＳに接続されている。

また、ビット線制御回路２のセンスアンプＳＡＥｎ、ＳＡＯｎ、ＳＡＥｎ＋１、ＳＡＯｎ＋１は、それぞれ、ビット線ＢＬＥｎ、ＢＬＯｎ、ＢＬＥｎ＋１、ＢＬＯｎ＋１に接続されている。さらに、センスアンプＳＡＥｎ、ＳＡＯｎ、ＳＡＥｎ＋１、ＳＡＯｎ＋１は、 接続されたビット線ＢＬＥｎ、ＢＬＯｎ、ＢＬＥｎ＋１、ＢＬＯｎ＋１の電位をセンスしまたは制御するようになっている。

また、図２に示すように、ロウデコーダ６は、ドライバ回路６ａＯ、６ａＩと、複数の（ブロック）デコーダ６ｂＯｎ、６ｂＯｎ−１、６ｂＯｎ−２、６ｂＩｎ、６ｂＩｎ−１、６ｂＩｎ−２と、コントロール線ＣＧＳＧＳ、ＣＧＳＧＤＥ、ＣＧＳＧＤＯ、ＣＧＷＬと、を有する。デコーダ６ｂＯｎ、６ｂＯｎ−１、６ｂＯｎ−２、６ｂＩｎ、６ｂＩｎ−１、および６ｂＩｎ−２は、例えば、メモリセルアレイ１をワード線方向ＷＬに挟んで対向するように、メモリセルアレイ１の左右（Ｏｕｔｅｒ側／Ｉｎｎｅｒ側）に、２ブロックピッチで配置されている。

すなわち、偶数番目のブロックＢＬＫＯｎを選択するためのデコーダ６ｂＯｎは、偶数番目のブロックＢＬＫＯｎおよび奇数番目のブロックＢＬＫＩｎの左側のスペースに配置される。奇数番目のブロックＢＬＫＩｎを選択するためのデコーダ６ｂＩｎは、偶数番目のブロックＢＬＫＯｎおよび奇数番目のブロックＢＬＫＩｎの右側のスペースに配置される。

同様に、偶数番目のブロックＢＬＫＯｎ−１を選択するためのデコーダ６ｂＯｎ−１は、偶数番目のブロックＢＬＫＯｎ−１および奇数番目のブロックＢＬＫＩｎ−１の左側のスペースに配置される。奇数番目のブロックＢＬＫＩｎ−１を選択するためのデコーダ６ｂＩｎ−１は、偶数番目のブロックＢＬＫＯｎ−１および奇数番目のブロックＢＬＫＩｎ−１の右側のスペースに配置される。

同様に、偶数番目のブロックＢＬＫＯｎ−２を選択するためのデコーダ６ｂＯｎ−２は、偶数番目のブロックＢＬＫＯｎ−２および奇数番目のブロックＢＬＫＩｎ−２の左側のスペースに配置される。奇数番目のブロックＢＬＫＩｎ−２を選択するためのデコーダ６ｂＩｎ−２は、偶数番目のブロックＢＬＫＯｎ−２および奇数番目のブロックＢＬＫＩｎ−２の右側のスペースに配置される。

デコーダ６ｂＯｎ〜６ｂＯｎ−２、６ｂＩｎ〜６ｂＩｎ−２は、各ブロックＢＬＫＯｎ、ＢＬＫＩｎ、ＢＬＫＯｎ−１、ＢＬＫＩｎ−１、ＢＬＫＯｎ−２、ＢＬＫＩｎ−２に対応して、ｎ型ＭＯＳトランジスタである複数の転送ＭＯＳトランジスタＴＳＧＳ、ＴＳＧＤＥ、ＴＳＧＤＯ、ＴＷＬ０〜ＴＷＬｘを含む。

なお、図２では、簡単のため、デコーダ６ｂＯｎ、６ｂＩｎにおいて、ワード線に接続されるトランジスタとして、転送ＭＯＳトランジスタＴＷＬ０、ＴＷＬｘのみを、表記しており、その間に配置される転送ＭＯＳトランジスタは省略している。

転送ＭＯＳトランジスタＴＳＧＳ、ＴＳＧＤＥ、ＴＳＧＤＯのドレインは、ソース側選択ゲート線ＳＧＳ、ドレイン側選択ゲート線ＳＧＤＥ、ＳＧＤＯにそれぞれ接続されている。転送ＭＯＳトランジスタＴＷＬ０〜ＴＷＬｘのドレインは、各メモリセルトランジスタＭの制御ゲートに接続されたワード線ＷＬ０〜ＷＬｘにそれぞれ接続されている。

この転送ＭＯＳトランジスタＴＳＧＳ、ＴＳＧＤＥ、ＴＳＧＤＯ、ＴＷＬ０〜ＴＷＬｘのソースは、ドライバ回路６ａＯ、６ａＩに接続されたコントロール線ＣＧＳＧＳ、ＣＧＳＧＤＥ、ＣＧＳＧＤＯ、ＣＧＷＬにそれぞれ接続されている。

すなわち、デコーダ６ｂＯｎ、６ｂＯｎ−１、６ｂＯｎ−２に対し、コントロール線ＣＧＳＧＳ、ＣＧＳＧＤＥ、ＣＧＳＧＤＯ、ＣＧＷＬが共通になるように配置されている。さらに、デコーダ６ｂＩｎ、６ｂＩｎ−１、６ｂＩｎ−２に対し、コントロール線ＣＧＳＧＳ、ＣＧＳＧＤＥ、ＣＧＳＧＤＯ、ＣＧＷＬが共通になるように配置されている。

また、ドライバ回路６ａＯ、６ａＩは、制御回路７の出力に応じて、転送ＭＯＳトランジスタＴＳＧＳ、ＴＳＧＤＥ、ＴＳＧＤＯ、ＴＷＬ０〜ＴＷＬｘのゲート電圧およびソース電圧を制御するようになっている。例えば、転送ＭＯＳトランジスタＴＳＧＳ、ＴＳＧＤＥ、ＴＳＧＤＯ、ＴＷＬ０〜ＴＷＬｘのゲートには、図示せぬ内部アドレス線からドライバ回路６ａＯ、６ａＩに入力されるアドレスに従ってブロック選択信号が入力される。

すなわち、ロウデコーダ６は、ドライバ回路６ａＯで該ゲート電圧および該ソース電圧を制御することにより、デコーダ６ｂＯｎ〜６ｂＯｎ−２の転送ＭＯＳトランジスタＴＳＧＳ、ＴＳＧＤＥ、ＴＳＧＤＯ、ＴＷＬ０〜ＴＷＬｘを制御する。これにより、メモリセルアレイ１の各ブロックＢＬＫＯｎ、ＢＬＫＯｎ−１、ＢＬＫＯｎ−２を選択し、選択したブロックの書き込み・読み出し動作を制御する。

また、ロウデコーダ６は、ドライバ回路６ａＩで該ゲート電圧および該ソース電圧を制御することにより、デコーダ６ｂＩｎ〜６ｂＩｎ−２の転送ＭＯＳトランジスタＴＳＧＳ、ＴＳＧＤＥ、ＴＳＧＤＯ、ＴＷＬ０〜ＴＷＬｘを制御する。これにより、メモリセルアレイ１の各ブロックＢＬＫＩｎ、ＢＬＫＩｎ−１、ＢＬＫＩｎ−２を選択し、選択したブロックの書き込み・読み出し動作を制御する。

このように、メモリセルアレイ１の左側（Ｏｕｔｅｒ側）に２ブロックピッチで配置された（ブロック）デコーダ６ｂＯｎ〜６ｂＯｎ−２は、ドライバ回路６ａＯから出力される第１の系統の制御信号に基づいてブロックＢＬＫＯｎ、ＢＬＫＯｎ−１、ＢＬＫＯｎ−２の動作を制御する。なお、ドライバ回路６ａＯには、ブロックＢＬＫＯｎ、ＢＬＫＯｎ−１、ＢＬＫＯｎ−２のうち１つを選択するために、図示せぬ第１の内部アドレス線が接続されている。ドライバ回路６ａＯは、第１の内部アドレス線から入力されるアドレスに従って、ブロックＢＬＫＯｎ、ＢＬＫＯｎ−１、ＢＬＫＯｎ−２のうち１つを選択する。

また、メモリセルアレイ１の左側（Ｏｕｔｅｒ側）に２ブロックピッチで配置された（ブロック）デコーダ６ｂＩｎ〜６ｂＩｎ−２は、第１の系統の制御信号と異なる第２の系統の制御信号に基づいてブロックＢＬＫＩｎ、ＢＬＫＩｎ−１、ＢＬＫＩｎ−２の動作を制御する。なお、ドライバ回路６ａＩには、ブロックＢＬＫＩｎ、ＢＬＫＩｎ−１、ＢＬＫＩｎ−２のうち１つを選択するために、第１の内部アドレス線と異なる図示せぬ第２の内部アドレス線が接続されている。ドライバ回路６ａＩは、第２の内部アドレス線から入力されるアドレスに従って、ブロックＢＬＫＩｎ、ＢＬＫＩｎ−１、ＢＬＫＩｎ−２のうち１つを選択する。

このように、デコーダ６ｂＯｎ〜６ｂＯｎ−２のうち１つと、デコーダ６ｂＩｎ〜６ｂＩｎ−２のうち１つとを駆動させ、かつ、偶数列のセンスアンプと奇数列のセンスアンプとを独立して制御することができる。これにより、同一のメモリセルアレイ１における異なる２ブロックに対し、並行して、読み出し、或いは書き込み動作が実現可能になる。

また、例えば、デコーダ６ｂＯｎ〜６ｂＯｎ−２のうち１つと、デコーダ６ｂＩｎ〜６ｂＩｎ−２のうち１つとを並行して駆動させることにより、ブロックＢＬＫＯｎ、ＢＬＫＯｎ−１、ＢＬＫＯｎ−２のうち１つと、ＢＬＫＩｎ、ＢＬＫＩｎ−１、ＢＬＫＩｎ−２のうち１つに対して並行して消去動作することができる。

ここで、図３は、図２に示すメモリセルアレイ１の１つのメモリセルトランジスタＭの断面を示す断面図である。

図３に示すように、メモリセルトランジスタＭは、浮遊ゲートＦＧと、制御ゲートＣＧ（ＷＬ）と、拡散層４２と、を有する。なお、制御ゲートＣＧは、ワード線ＷＬと電気的に接続され、複数のメモリセルトランジスタＭ間において共通となっている。

半導体基板に形成されたウェル（ここではｐウェル）４１には、メモリセルトランジスタＭのソース・ドレイン拡散層（ここではｎ＋拡散層）となる拡散層４２が形成されている。また、ウェル４１の上にはゲート絶縁膜（トンネル絶縁膜）４３を介して浮遊ゲートＦＧが形成されている。この浮遊ゲートＦＧ上には、ゲート絶縁膜４５を介して制御ゲートＣＧが形成されている。

このメモリセルトランジスタＭは、閾値電圧に応じてデータを記憶し且つ閾値電圧を制御することにより記憶されているデータを書き換え可能になっている。この閾値電圧は、浮遊ゲートＦＧに蓄えられる電荷量により決まる。浮遊ゲートＦＧ中の電荷量は、ゲート絶縁膜４３を通るトンネル電流で変化させることができる。

すなわち、ウェル４１と拡散層（ソース拡散層／ドレイン拡散層）４２とに対して、制御ゲートＣＧを十分高い電圧にすると、ゲート絶縁膜４３を通して電子が浮遊ゲートＦＧに注入される。これにより、メモリセルトランジスタＭの閾値電圧が高くなる（例えば、記憶されるデータが２値の場合、書き込み状態に相当する）。

一方、制御ゲートＣＧに対して、ウェル４１と拡散層（ソース拡散層／ドレイン拡散層）４２とを十分高い電圧にすると、ゲート絶縁膜４３を通して電子が浮遊ゲートＦＧから放出される。これにより、メモリセルトランジスタＭの閾値電圧が低くなる（例えば、記憶されるデータが２値の場合、消去状態に相当する）。

このように、メモリセルトランジスタＭは、浮遊ゲートＦＧに蓄積する電荷量を制御することにより、記憶するデータを書き換え可能である。

また、図４は、図２に示すメモリセルアレイ１のドレイン側選択ＭＯＳトランジスタＳＧＤＥＴｒ、ＳＧＤＯＴｒ、ソース側選択ＭＯＳトランジスタＳＧＳＴｒの断面を示す断面図である。

図４に示すように、ウェル４１には、ドレイン側選択ＭＯＳトランジスタＳＧＤＥＴｒ、ＳＧＤＯＴｒ、ソース側選択ＭＯＳトランジスタＳＧＳＴｒのソース拡散層／ドレイン拡散層となる拡散層４７が形成されている。また、ウェル４１の上にはゲート絶縁膜４８を介して制御ゲート４９（転送ＭＯＳトランジスタＳＧＳ、ＳＧＤＥ、ＳＧＤＯ）が形成されている。

なお、上述のメモリセルアレイ１のドレイン側選択ＭＯＳトランジスタＳＧＤＥＴｒ、ＳＧＤＯＴｒ、ソース側選択ＭＯＳトランジスタＳＧＳＴｒ、およびメモリセルトランジスタＭが形成されたウェル（基板）と、転送ＭＯＳトランジスタＴＳＧ１、ＴＳＧ２、ＴＷＬ０〜ＴＷＬ６３（図２）が形成されたウェル（基板）とは、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）等により素子分離されている。

したがって、ドレイン側選択ＭＯＳトランジスタＳＧＤＥＴｒ、ＳＧＤＯＴｒ、ソース側選択ＭＯＳトランジスタＳＧＳＴｒ、およびメモリセルトランジスタＭの基板（ウェル）電圧と、転送ＭＯＳトランジスタＴＳＧＤＥ、ＴＳＧＤＥ、ＴＳＧＳ、ＴＷＬ０〜ＴＷＬｘの基板（ウェル）電圧と、を別々に制御することができるようになっている。

ここで、図５は、図１に示すブロックＢＬＫＯｎのビット線ＢＬＥｎに接続されたＮＡＮＤセルユニット１ａＥ近傍のビット線ＢＬＥｎに沿った断面図である。また、図６は、図１に示すブロックＢＬＫＯｎのビット線ＢＬＯｎに接続されたＮＡＮＤセルユニット１ａＯ近傍のビット線ＢＬＯｎに沿った断面図である。また、図７は、図１に示すブロックＢＬＫＯｎのビット線ＢＬＥｎ＋１に接続されたＮＡＮＤセルユニット１ａＥ近傍のビット線ＢＬＥｎ＋１に沿った断面図である。

なお、図５ないし図７においては、一例として、図２のブロックＢＬＫＯｎ近傍に注目しているが、他のブロックにおいても同様の構成になる。

図５に示すように、複数のメモリセルトランジスタＭは、ドレイン側選択ＭＯＳトランジスタＳＧＤＥＴｒのソース拡散層４７とソース側選択ＭＯＳトランジスタＳＧＳＴｒのドレイン拡散層４７との間に直列に接続されている。

ドレイン側選択ＭＯＳトランジスタＳＧＤＥＴｒは、ドレイン側選択ゲート線ＳＧＤＥにゲートが接続され（ドレイン側選択ゲート線ＳＧＤＥとゲートが共通）、ビット線ＢＬＥｎにドレイン拡散層４７、５０が接続されている。

ここで、ドレイン側選択ゲート線ＳＧＤＯの一部は、絶縁膜４８を介してドレイン側選択ＭＯＳトランジスタＳＧＤＥＴｒの拡張されたドレイン拡散層５０上に位置している。

これにより、ビット線ＢＬＥｎに沿った断面近傍においては、ドレイン側選択ゲート線ＳＧＤＯはＭＯＳトランジスタを構成しない。

また、図６に示すように、複数のメモリセルトランジスタＭは、ドレイン側選択ＭＯＳトランジスタＳＧＤＯＴｒのソース拡散層４７、５１、とソース側選択ＭＯＳトランジスタＳＧＳＴｒのドレイン拡散層４７との間に直列に接続されている。

ドレイン側選択ＭＯＳトランジスタＳＧＤＯＴｒは、ドレイン側選択ゲート線ＳＧＤＯにゲートが接続され（ドレイン側選択ゲート線ＳＧＤＯとゲートが共通）、ビット線ＢＬＯｎにドレイン拡散層４７が接続されている。

ここで、ドレイン側選択ゲート線ＳＧＤＥの一部は、絶縁膜４８を介してドレイン側選択ＭＯＳトランジスタＳＧＤＯＴｒの拡張されたドレイン拡散層５１上に位置している。

これにより、ビット線ＢＬＯｎに沿った断面近傍においては、ドレイン側選択ゲート線ＳＧＤＥはＭＯＳトランジスタを構成しない。

また、図７に示すように、複数のメモリセルトランジスタＭは、ドレイン側選択ＭＯＳトランジスタＳＧＤＥＴｒのソース拡散層４７とソース側選択ＭＯＳトランジスタＳＧＳＴｒのドレイン拡散層４７との間に直列に接続されている。

ドレイン側選択ＭＯＳトランジスタＳＧＤＥＴｒは、ドレイン側選択ゲート線ＳＧＤＥにゲートが接続され（ドレイン側選択ゲート線ＳＧＤＥとゲートが共通）、ビット線ＢＬＥｎ＋１にドレイン拡散層４７、５０が接続されている。

ここで、ドレイン側選択ゲート線ＳＧＤＥの一部は、絶縁膜４８を介してドレイン側選択ＭＯＳトランジスタＳＧＤＥＴｒの拡張されたドレイン拡散層５０上に位置している。

これにより、ビット線ＢＬＥｎ＋１に沿った断面近傍においては、ドレイン側選択ゲート線ＳＧＤＯはＭＯＳトランジスタを構成しない。

また、図８は、ブロックＢＬＫＯｎのドレイン側選択ＭＯＳトランジスタＳＧＤＥＴｒ、ＳＧＤＯＴｒ近傍の平面図である。なお、図８において、簡単のため、ビット線ＢＬＥｎ、ＢＬＯｎ、ＢＬＥｎ＋１、ＢＬＯｎ＋１についてはコンタクト部分のみ表している。

図８に示すように、ウェル４１の素子領域ＡＡＥｎ、ＡＡＥｎ＋１、ＡＡＯｎ、ＡＡＯｎ＋１は、ビット線方向に延びて形成されている。これらの素子領域ＡＡＥｎ、ＡＡＥｎ＋１、ＡＡＯｎ、ＡＡＯｎ＋１は、ＳＴＩ等により互いに素子分離されている。

素子領域ＡＡＥｎ、ＡＡＥｎ＋１には、ビット線方向に対して垂直なワード線方向に延びるドレイン側選択ゲート線ＳＧＤＯと交差する領域に、拡散層５０が形成されている。同様に、素子領域ＡＡＯｎ、ＡＡＯｎ＋１には、ビット線方向に対して垂直なワード線方向に延びるドレイン側選択ゲート線ＳＧＤＥと交差する領域に、拡散層５１が形成されている。

このように、拡散層５０、５１が千鳥状にウェル４１に形成されている。なお、図５ないし図８に示すように、ブロックＢＬＫＯｎ、ＢＬＫＩｎは、同じウェル４１上に形成されている。

ここで、以上のような構成を有するＮＡＮＤ型フラッシュメモリ１００の動作の一例について説明する。

図９は、図２に示すＮＡＮＤ型フラッシュメモリ１００の書き込み動作または読み出し動作時におけるドレイン側選択ＭＯＳトランジスタのオンオフの状態のモデルの一例を示す図である。また、図１０は、図２に示すＮＡＮＤ型フラッシュメモリ１００の書き込み動作または読み出し動作時におけるドレイン側選択ＭＯＳトランジスタのオンオフの状態のモデルの他の例を示す図である。

なお、図９、１０においては、簡単のため、図２に示す構成のうち、ブロックＢＬＫＯｎ、ＢＬＫＩｎ、ＢＬＫＯｎ＋１、ＢＬＫＩｎ＋１に関係する構成を表している。また、黒丸は、ドレイン側選択ＭＯＳトランジスタがオン状態であることを示し、白丸は、ドレイン側選択ＭＯＳトランジスタがオフ状態であることを示す。

図９に示すように、デコーダ６ｂＯｎが、ブロックＢＬＫＯｎのドレイン側選択ゲート線ＳＧＤＯ、ＳＧＤＥの電位を制御し、且つ、デコーダ６ｂＩｎが、ブロックＢＬＫＩｎのドレイン側選択ゲート線ＳＧＤＯ、ＳＧＤＥの電位を制御する。

これにより、ブロックＢＬＫＯｎにおいて、ドレイン側選択ＭＯＳトランジスタＳＧＤＥＴｒがオンし、ドレイン側選択ＭＯＳトランジスタＳＧＤＯＴｒがオフする。さらに、ブロックＢＬＫＩｎにおいて、ドレイン側選択ＭＯＳトランジスタＳＧＤＥＴｒがオフし、ドレイン側選択ＭＯＳトランジスタＳＧＤＯＴｒがオンする。

すなわち、ブロックＢＬＫＯｎに対しては偶数列のセンスアンプＳＡＥｎ、ＳＡＥｎ＋１が選択された状態になり、ブロックＢＬＫＩｎに対しては奇数列のセンスアンプＳＡＯｎ、ＳＡＯｎ＋１が選択された状態になる。

したがって、該第１、第２の系統の制御信号に応じて、デコーダ６ｂＯｎ、６ｂＩｎがそれぞれソース側選択ゲート線ＳＧＳ、ドレイン側選択ゲート線ＳＧＤＥ、ＳＧＤＯ、ワード線ＷＬ０〜ＷＬｘの電位を制御することにより、２つの異なるブロックＢＬＫＯｎ、ＢＬＫＩｎに対して、並行して書き込み動作または読み出し動作を制御することができる。

また、該第１、第２の系統の制御信号に応じて、２つのデコーダ６ｂＯｎ、６ｂＩｎがそれぞれソース側選択ゲート線ＳＧＳ、ドレイン側選択ゲート線ＳＧＤＥ、ＳＧＤＯ、ワード線ＷＬ０〜ＷＬｘの電位を制御することにより、選択された２つの異なるブロックＢＬＫＯｎ、ＢＬＫＩｎ内の全てのメモリセルトランジスタに対して、並行して消去動作を制御することができる。

また、図１０に示すように、デコーダ６ｂＯｎが、ブロックＢＬＫＯｎのドレイン側選択ゲート線ＳＧＤＯ、ＳＧＤＥの電位を制御し、且つ、デコーダ６ｂＩｎ−１が、ブロックＢＬＫＩｎ−１のドレイン側選択ゲート線ＳＧＤＯ、ＳＧＤＥの電位を制御する。

これにより、ブロックＢＬＫＯｎにおいて、ドレイン側選択ＭＯＳトランジスタＳＧＤＥＴｒがオンし、ドレイン側選択ＭＯＳトランジスタＳＧＤＯＴｒがオフする。さらに、ブロックＢＬＫＩｎ−１において、ドレイン側選択ＭＯＳトランジスタＳＧＤＥＴｒがオフし、ドレイン側選択ＭＯＳトランジスタＳＧＤＯＴｒがオンする。

すなわち、ブロックＢＬＫＯｎに対しては偶数列のセンスアンプＳＡＥｎ、ＳＡＥｎ＋１が選択された状態になり、ブロックＢＬＫＩｎ−１に対しては奇数列のセンスアンプＳＡＯｎ、ＳＡＯｎ＋１が選択された状態になる。

したがって、該第１、第２の系統の制御信号に応じて、デコーダ６ｂＯｎ、６ｂＩｎ−１がそれぞれソース側選択ゲート線ＳＧＳ、ドレイン側選択ゲート線ＳＧＤＥ、ＳＧＤＯ、ワード線ＷＬ０〜ＷＬｘの電位を制御することにより、２つの異なるブロックＢＬＫＯｎ、ＢＬＫＩｎ−１に対して、並行して書き込み動作または読み出し動作を制御することができる。

また、該第１、第２の系統の制御信号に応じて、２つのデコーダ６ｂＯｎ、６ｂＩｎ−１がそれぞれソース側選択ゲート線ＳＧＳ、ドレイン側選択ゲート線ＳＧＤＥ、ＳＧＤＯ、ワード線ＷＬ０〜ＷＬｘの電位を制御することにより、選択された２つの異なるブロックＢＬＫＯｎ、ＢＬＫＩｎ−１内の全てのメモリセルトランジスタに対して、並行して消去動作を制御することができる。

ここで、図１１は、ＮＡＮＤ型フラッシュメモリ１００のコマンド入力と動作との関係の一例を示すフロー図である。

図１１に示すように、先ず、制御回路７に、データ入出力端子５およびデータ入出力バッファ４を介して、コマンド６０ｈが入力され、続けて、選択する１つめのブロックとワード線（ロウアドレス）とを指定するページアドレスａが入力される。このページアドレスａは、偶数列のセンスアンプをアドレス指定するようになっている。そして、制御回路７から出力された制御信号に応じて、ロウデコーダ６は、ブロック、ワード線、センスアンプを選択する。

次に、制御回路７に、データ入出力端子５およびデータ入出力バッファ４を介して、コマンド６０ｈが再度入力され、続けて、選択する２つめのブロックとワード線（ロウアドレス）とを指定するページアドレスｂが入力される。このページアドレスｂは、奇数列のセンスアンプをアドレス指定するようになっている。そして、制御回路７から出力された制御信号に応じて、ロウデコーダ６は、ブロック、ワード線、センスアンプを選択する。

次に、制御回路７に、データ入出力端子５およびデータ入出力バッファ４を介して、コマンド３０ｈが入力されると、レディ／ビジー信号ＲＹ／ＢＹが“Ｈｉｇｈ”レベルから“Ｌｏｗ”レベルに遷移する。レディ／ビジー信号ＲＹ／ＢＹが“Ｌｏｗ”レベルの期間ｔＲ、制御回路７は、内部読み出し動作を制御する。読み出し対象のメモリセルトランジスタＭが保持するデータがビット線制御回路２のデータ記憶回路に読み出されると、レディ／ビジー信号ＲＹ／ＢＹが“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに遷移する。

次に、制御回路７に、データ入出力端子５およびデータ入出力バッファ４を介して、コマンド００ｈが入力され、データを出力する１つめのブロックとワード線とを指定するページアドレスａと、シリアルデータ出力を開始する偶数列のセンスアンプを指定するカラムアドレスと、が入力される。

そして、制御回路７に、データ入出力端子５およびデータ入出力バッファ４を介して、コマンドＥ０ｈが入力されると、制御回路７から出力された制御信号に応じて、ページアドレスａに対応するデータの半分（偶数列のセンスアンプに対応する分）が、ビット線制御回路２、データ入出力バッファ４、データ入出力端子５を介して出力される。

次に、制御回路７に、データ入出力端子５およびデータ入出力バッファ４を介して、コマンド００ｈが再度入力され、データを出力する２つめのブロックとワード線とを指定するページアドレスｂと、シリアルデータ出力を開始する奇数列のセンスアンプを指定するカラムアドレスと、が入力される。

そして、制御回路７に、データ入出力端子５およびデータ入出力バッファ４を介して、コマンドＥ０ｈが再度入力されると、制御回路７から出力された制御信号に応じて、ページアドレスｂに対応するデータの半分（奇数列のセンスアンプに対応する分）が、ビット線制御回路２、データ入出力バッファ４、データ入出力端子５を介して出力される。

このようにして、同一メモリセルアレイ内の２つの異なるブロックから、互いに異なるページアドレスに属するデータが並行して読み出される。なお、本実施例では主に読み出し動作を並行して行う場合について説明したが、書き込み動作についても同様に、同一メモリセルアレイ内の２つの異なるブロックに対して、互いに異なるページアドレスに属するデータを並行して書き込むことが可能である。

以上のように、本実施例に係るＮＡＮＤ型フラッシュメモリによれば、１つのメモリセルアレイの２つの異なるブロックに対して並行して読み出しや書き込み等の制御動作をすることができる。従って、大容量に加えて、ランダムなページアドレスに対するアクセス性能を重視するユーザにとっても利便性の高いＮＡＮＤ型フラッシュメモリを提供することができる。

既述の実施例１においては、奇数番目のブロックと偶数番目のブロックとに対して、並行して制御動作するＮＡＮＤ型フラッシュメモリの構成の一例について説明した。すなわち、メモリセルアレイ１の左側（Ｏｕｔｅｒ側）に配置されたドライバ回路６ａＯによって偶数番目のブロックＢＬＫＯｎ、ＢＬＫＯｎ−１、ＢＬＫＯｎ−２から１つを選択し、メモリセルアレイの右側（Ｉｎｎｅｒ側）に配置されたドライバ回路６ａＩによって奇数番目のブロックＢＬＫＩｎ、ＢＬＫＩｎ−１、ＢＬＫＩｎ−２から１つを選択する場合について説明した。

本実施例２においては、奇数番目のブロックと偶数番目のブロックとの組に対してのみ並行した制御動作が可能であるという実施例１に係るブロック選択の制約を排除し、２つの奇数番目のブロックまたは２つの偶数番目のブロックに対しても、並行して制御動作することが可能なＮＡＮＤ型フラッシュメモリの構成の一例ついて説明する。

なお、本実施例２のＮＡＮＤ型フラッシュメモリの全体的な構成は、実施例１の図１に示す構成と同様である。

図１２は、図１に示すメモリセルアレイ１、ビット線制御回路２、およびロウデコーダ６を含む実施例２に係る構成の一例を示す回路図である。なお、図１２において実施例１の図２の符号と同じ符号は実施例１と同様の構成を示す。また、図１２において、簡単のため、右側のロウデコーダ６のドライバ回路６ａＩに接続された配線およびデコーダ６ｂＩｎ、６ｂＩｎ−１、６ｂＩｎ−２の回路構成は、省略されているが、左側のロウデコーダ６のドライバ回路６ａＯに接続された配線およびデコーダ６ｂＯｎ、６ｂＯｎ−１、６ｂＯｎ−２の回路構成と同様である。

図１２に示すように、ロウデコーダ６の構成が図２に示す実施例１の構成と異なり、メモリセルアレイ１、センスアンプＳＡＥｎ、ＳＡＥＮ＋１、ＳＡＯｎ、ＳＡＯｎ＋１の構成は、図２に示す実施例１の構成と同様である。

ここで、ロウデコーダ６は、ドライバ回路６ａＯ、６ａＩと、複数の（ブロック）デコーダ６ｂＯｎ、６ｂＯｎ−１、６ｂＯｎ−２、６ｂＩｎ、６ｂＩｎ−１、６ｂＩｎ−２と、コントロール線ＣＧＳＧＳ、ＣＧＳＧＤＥ、ＣＧＳＧＤＯ、ＣＧＷＬと、を有する。また、各デコーダ６ｂＯｎ、６ｂＯｎ−１、６ｂＯｎ−２、６ｂＩｎ、６ｂＩｎ−１、６ｂＩｎ−２毎に、セレクト線ＳＥＬ０、ＳＥＬ１、ＳＥＬ２が配置されている。

デコーダ６ｂＯｎは、ブロックＢＬＫＯｎに対応して、ｎ型ＭＯＳトランジスタである複数の転送ＭＯＳトランジスタＴＳＧＳ、ＴＳＧＤＥ１、ＴＳＧＤＥ２、ＴＳＧＤＯ１、ＴＳＧＤＯ２、ＴＷＬ０〜ＴＷＬｘを含む。同様に、デコーダ６ｂＯｎ＋１〜６ｂＯｎ−２、６ｂＩｎ〜６ｂＩｎ−２は、それぞれ、ブロックＢＬＫＯｎ、ＢＬＫＩｎ、ＢＬＫＯｎ−１、ＢＬＫＩｎ−１、ＢＬＫＯｎ−２、ＢＬＫＩｎ−２に対応して、ｎ型ＭＯＳトランジスタである複数の転送ＭＯＳトランジスタを含む。

なお、図１２では、簡単のため、デコーダ６ｂＯｎにおいて、ワード線に接続されるトランジスタとして、転送ＭＯＳトランジスタＴＷＬ０、ＴＷＬｘのみを、表記しており、その間に配置される転送ＭＯＳトランジスタは省略している。

転送ＭＯＳトランジスタＴＳＧＳ、ＴＳＧＤＥ１、ＴＳＧＤＥ２、ＴＳＧＤＯ１、ＴＳＧＤＯ２のドレインは、ソース側選択ゲート線ＳＧＳ、ドレイン側選択ゲート線ＳＧＤＥ、ＳＧＤＯにそれぞれ接続されている。転送ＭＯＳトランジスタＴＷＬ０〜ＴＷＬｘのドレインは、各メモリセルトランジスタＭの制御ゲートに接続されたワード線ＷＬ０〜ＷＬｘにそれぞれ接続されている。

この転送ＭＯＳトランジスタＴＳＧＳ、ＴＳＧＤＥ１、ＴＳＧＤＥ２、ＴＳＧＤＯ１、ＴＳＧＤＯ２、ＴＷＬ０〜ＴＷＬｘのソースは、ドライバ回路６ａＯに接続されたコントロール線ＣＧＳＧＳ、ＣＧＳＧＤＥ１、ＣＧＳＧＤＥ２、ＣＧＳＧＤＯ１、ＣＧＳＧＤＯ２、ＣＧＷＬにそれぞれ接続されている。

すなわち、デコーダ６ｂＯｎ、６ｂＯｎ−１、６ｂＯｎ−２に対し、コントロール線ＣＧＳＧＳ、ＣＧＳＧＤＥ１、ＣＧＳＧＤＥ１、ＣＧＳＧＤＯ２、ＣＧＳＧＤＯ２、ＣＧＷＬが共通になるように配置されている。同様に、デコーダ６ｂＩｎ、６ｂＩｎ−１、６ｂＩｎ−２に対し、コントロール線が共通になるように配置されている。

また、ドライバ回路６ａＯは、制御回路７の出力に応じて、転送ＭＯＳトランジスタＴＳＧＳ、ＴＳＧＤＥ１、ＴＳＧＤＥ２、ＴＳＧＤＯ１、ＴＳＧＤＯ２、ＴＷＬ０〜ＴＷＬｘのゲート電圧およびソース電圧を制御するようになっている。

すなわち、ロウデコーダ６は、ドライバ回路６ａＯで該ゲート電圧および該ソース電圧を制御することにより、デコーダ６ｂＯｎ〜６ｂＯｎ−２の転送ＭＯＳトランジスタＴＳＧＳ、ＴＳＧＤＥ１、ＴＳＧＤＥ２、ＴＳＧＤＯ１、ＴＳＧＤＯ２、ＴＷＬ０〜ＴＷＬｘを制御する。

例えば、ドライバ回路６ａＯは、デコーダ６ｂＯｎのセレクト線ＳＥＬ０、ＳＥＬ１の電位を“Ｈｉｇｈ”レベルにし、デコーダ６ｂＯｎのセレクト線ＳＥＬ２の電位を“Ｌｏｗ”レベルにする。これにより、デコーダ６ｂＯｎの転送ＭＯＳトランジスタＴＳＧＳ、ＴＳＧＤＥ１、ＴＳＧＤＯ１、ＴＷＬ０〜ＴＷＬｘがオンし、デコーダ６ｂＯｎの転送ＭＯＳトランジスタＴＳＧＤＥ２、ＴＳＧＤＯ２がオフする。ブロックＢＬＫＯｎのドレイン側選択ＭＯＳトランジスタＳＧＤＥＴｒのゲートにはコントロール線ＣＧＳＧＤＥ１が電気的に接続され、ドレイン側選択ＭＯＳトランジスタＳＧＤＯＴｒのゲートにはコントロール線ＣＧＳＧＤＯ１が電気的に接続される。さらに、コントロール線ＣＧＳＧＤＥ１、ＣＧＳＧＤＯ１の電位を制御することにより、ドレイン側選択ＭＯＳトランジスタＳＧＤＯＴｒ、ＳＧＤＥＴｒのオン／オフを制御することができる。

以上により、偶数番目のブロックＢＬＫＯｎが選択され、偶数列のセンスアンプＳＡＥｎ、ＳＡＥｎ＋１により読み出しおよび書き込みを行うこと可能となる。

同様に、ドライバ回路６ａＯは、並行して、デコーダ６ｂＯｎ−１のセレクト線ＳＥＬ０、ＳＥＬ２の電位を“Ｈｉｇｈ”レベルにし、デコーダ６ｂＯｎのセレクト線ＳＥＬ１の電位を“Ｌｏｗ”レベルにする。これにより、デコーダ６ｂＯｎ−１の転送ＭＯＳトランジスタＴＳＧＳ、ＴＳＧＤＥ２、ＴＳＧＤＯ２、ＴＷＬ０〜ＴＷＬｘがオンし、デコーダ６ｂＯｎ−１の転送ＭＯＳトランジスタＴＳＧＤＥ１、ＴＳＧＤＯ１がオフする。ブロックＢＬＫＯｎ−１のドレイン側選択ＭＯＳトランジスタＳＧＤＥＴｒのゲートにはコントロール線ＣＧＳＧＤＥ２が電気的に接続され、ドレイン側選択ＭＯＳトランジスタＳＧＤＯＴｒのゲートにはコントロール線ＣＧＳＧＤＯ２が電気的に接続される。さらに、コントロール線ＣＧＳＧＤＥ２、ＣＧＳＧＤＯ２の電位を制御することにより、ドレイン側選択ＭＯＳトランジスタＳＧＤＯＴｒ、ＳＧＤＥＴｒのオン／オフを制御することができる。

以上により、偶数番目のブロックＢＬＫＯｎと並行して、偶数番目のブロックＢＬＫＯｎ−１が選択され、奇数列のセンスアンプＳＡＯｎ、ＳＡＯｎ＋１により読み出しおよび書き込みを行うこと可能となる。

すなわち、ドライバ回路６ａＯは、メモリセルアレイ１の偶数番目のブロックＢＬＫＯｎ、ＢＬＫＯｎ−１、ＢＬＫＯｎ−２のうちから２を選択し、選択したブロックの書き込みおよび読み出し動作を制御することができる。本実施例２では、ドライバ回路６ａＯから出力される第１の系統の制御信号のうちコントロール線ＣＧＳＧＤＥおよびＣＧＳＧＤＯを、更に、コントロール線ＣＧＳＧＤＥ１およびＣＧＳＧＤＥ２、ＣＧＳＧＤＯ１およびＣＧＳＧＤＯ２の２系統に分割し、デコーダ６ｂＯｎ、６ｂＯｎ−１、６ｂＯｎ−２内に２重のスイッチ（転送ＭＯＳトランジスタＴＳＧＤＥ１、ＴＳＧＤＥ２、ＴＳＧＤＯ１、ＴＳＧＤＯ２）を設けて排他制御を行うことで、同一側のドライバ回路による多重選択を実現している。

このように、デコーダ６ｂＯｎ〜６ｂＯｎ−２のうち２つを駆動させ、かつ、偶数列のセンスアンプと奇数列のセンスアンプとを独立して制御することができる。これにより、メモリセルアレイ１の左側（Ｏｕｔｅｒ側）に配置されたドライバ回路６ａＯによって偶数番目のブロックＢＬＫＯｎ、ＢＬＫＯｎ−１、ＢＬＫＯｎ−２から１つを選択し、メモリセルアレイの右側（Ｉｎｎｅｒ側）に配置されたドライバ回路６ａＩによって奇数番目のブロックＢＬＫＩｎ、ＢＬＫＩｎ−１、ＢＬＫＩｎ−２から１つを選択するのみならず、左側のドライバ回路６ａＯによって偶数番目のブロックＢＬＫＯｎ、ＢＬＫＯｎ−１、ＢＬＫＯｎ−２から選択した２つのブロックに対し、並行して、読み出し、或いは書き込み動作が実現可能になる。

また、例えば、デコーダ６ｂＯｎ〜６ｂＯｎ−２のうち２つを並行して駆動させることにより、ブロックＢＬＫＯｎ、ＢＬＫＯｎ−１、ＢＬＫＯｎ−２のうち２つに対して並行して消去動作することができる。

なお、デコーダ６ｂＩｎ〜６ｂＩｎ−２の制御動作は、デコーダ６ｂＯｎ〜６ｂＯｎ−２の制御動作と同様である。すなわち、メモリセルアレイ１の左側（Ｏｕｔｅｒ側）に配置されたドライバ回路６ａＯによって偶数番目のブロックＢＬＫＯｎ、ＢＬＫＯｎ−１、ＢＬＫＯｎ−２から１つを選択し、メモリセルアレイの右側（Ｉｎｎｅｒ側）に配置されたドライバ回路６ａＩによって奇数番目のブロックＢＬＫＩｎ、ＢＬＫＩｎ−１、ＢＬＫＩｎ−２から１つを選択するのみならず、右側のドライバ回路６ａＩによって奇数番目のブロックＢＬＫＩｎ、ＢＬＫＩｎ−１、ＢＬＫＩｎ−２から選択された２つのブロックに対し、並行して、読み出し、或いは書き込み動作が実現可能になる。

図１３は、図１２に示すドライバ回路の選択信号ＳＥＬ０、ＳＥＬ１、ＳＥＬ２を生成するための論理回路６００の構成の一例を示す図である。上述の多重選択動作を実現するためには、内部アドレス線についてもドライバ回路６ａＯ、６ａＩ毎に２系統に分割することが必要である。すなわち、実施例１で説明した図示せぬ第１の内部アドレス線をアドレス線ａｄ１およびａｄ２の２系統とし、第２の内部アドレス線も同様にアドレス線ａｄ１およびａｄ２の２系統とする。アドレス線ａｄ１は図１１で説明した選択する１つ目のブロックとワード線を指定するためのページアドレスａに従って活性化し、アドレス線ａｄ２は図１１で説明した選択する２つ目のブロックとワード線を指定するためのページアドレスｂに従って活性化する。

図１３に示すように、論理回路６００は、アドレス線ａｄ１に入力が接続され、セレクト線ＳＥＬ１に出力が接続されたＡＮＤ回路６ａ１と、アドレス線ａｄ２に入力が接続され、セレクト線ＳＥＬ２に出力が接続されたＡＮＤ回路６ａ２と、セレクト線ＳＥＬ１、ＳＥＬ２に入力が接続され、セレクト線ＳＥＬ０に出力が接続されたＯＲ回路６ａ３と、を含む。この論理回路６００は、各デコーダ６ｂＯｎ〜６ｂＯｎ−２、６ｂＩｎ〜６ｂＩｎ−２に対応して、それぞれドライバ回路６ａＯ、６ａＩに設けられている。

例えば、デコーダ６ｂＯｎに対応する論理回路６００の場合を考える。外部から入力されたページアドレスａがブロックＢＬＫＯｎを指定している場合、アドレス線ａｄ１が活性化され、セレクト線ＳＥＬ１の電位が“Ｈｉｇｈ”レベルとなり、一方、アドレス線ａｄ２は活性化されず、ＳＥＬ２の電位が“Ｌｏｗ”レベルとなる。従って、セレクト線ＳＥＬ０の電位が“Ｈｉｇｈ”レベルになる。これによりブロックＢＬＫＯｎが選択される。

このとき、ドライバ回路６ａＯにより、コントロール線ＣＧＳＧＤＥ１の電位を“Ｈｉｇｈ”レベルにし、コントロール線ＣＧＳＧＤＯ１の電位を“Ｌｏｗ”レベルにする。デコーダ６ｂＯｎの転送ＭＯＳトランジスタＴＳＧＳ、ＴＳＧＤＥ１、ＴＳＧＤＯ１、ＴＷＬ０〜ＴＷＬｘがオンし、デコーダ６ｂＯｎの転送ＭＯＳトランジスタＴＳＧＤＥ２、ＴＳＧＤＯ２がオフしているので、コントロール線ＣＧＳＧＳ、ＣＧＷＬ、ＣＧＳＧＤＥ１、ＣＧＳＧＤＯ１の電位が転送され、偶数列のセンスアンプＳＡＥｎ、ＳＡＥｎ＋１により、読み出しおよび書き込み動作が実現可能となる。

また例えば、デコーダ６ｂＯｎ−１に対応する論理回路６００の場合を考える。外部から入力されたページアドレスｂがブロックＢＬＫＯｎを指定している場合、アドレス線ａｄ２が活性化され、セレクト線ＳＥＬ２の電位が“Ｈｉｇｈ”レベルとなり、一方、アドレス線ａｄ１は活性化されず、ＳＥＬ１の電位が“Ｌｏｗ”レベルとなる。従って、セレクト線ＳＥＬ０の電位が“Ｈｉｇｈ”レベルになる。これによりブロックＢＬＫＯｎ−１が選択される。

このとき、ドライバ回路６ａＯにより、コントロール線ＣＧＳＧＤＥ２の電位を“Ｈｉｇｈ”レベルにし、コントロール線ＣＧＳＧＤＯ２の電位を“Ｌｏｗ”レベルにする。デコーダ６ｂＯｎの転送ＭＯＳトランジスタＴＳＧＳ、ＴＳＧＤＥ２、ＴＳＧＤＯ２、ＴＷＬ０〜ＴＷＬｘがオンし、デコーダ６ｂＯｎの転送ＭＯＳトランジスタＴＳＧＤＥ１、ＴＳＧＤＯ１がオフしているので、コントロール線ＣＧＳＧＳ、ＣＧＷＬ、ＣＧＳＧＤＥ２、ＣＧＳＧＤＯ２の電位が転送され、奇数列のセンスアンプＳＡＯｎ、ＳＡＯｎ＋１により、読み出しおよび書き込み動作が実現可能となる。

ここで、以上のような構成を有するＮＡＮＤ型フラッシュメモリ１００の動作の一例について説明する。

図１４は、図１２に示すＮＡＮＤ型フラッシュメモリ１００の書き込み動作または読み出し動作時におけるドレイン側選択ＭＯＳトランジスタのオンオフの状態のモデルの一例を示す図である。また、図１５は、図１２に示すＮＡＮＤ型フラッシュメモリ１００の書き込み動作または読み出し動作時におけるドレイン側選択ＭＯＳトランジスタのオンオフの状態のモデルの他の例を示す図である。

なお、図１４、１５においては、簡単のため、図１２に示す構成のうち、ブロックＢＬＫＯｎ、ＢＬＫＩｎ、ＢＬＫＯｎ＋１、ＢＬＫＩｎ＋１に関係する構成を表している。また、黒丸は、ドレイン側選択ＭＯＳトランジスタがオン状態であることを示し、白丸は、ドレイン側選択ＭＯＳトランジスタがオフ状態であることを示す。

図１４に示すように、デコーダ６ｂＯｎが、ブロックＢＬＫＯｎのドレイン側選択ゲート線ＳＧＤＯ、ＳＧＤＥの電位を制御し、且つ、デコーダ６ｂＯｎ−１が、ブロックＢＬＫＯｎ−１のドレイン側選択ゲート線ＳＧＤＯ、ＳＧＤＥの電位を制御する。

これにより、ブロックＢＬＫＯｎにおいて、ドレイン側選択ＭＯＳトランジスタＳＧＤＥＴｒがオンし、ドレイン側選択ＭＯＳトランジスタＳＧＤＯＴｒがオフする。さらに、ブロックＢＬＫＯｎ−１において、ドレイン側選択ＭＯＳトランジスタＳＧＤＥＴｒがオフし、ドレイン側選択ＭＯＳトランジスタＳＧＤＯＴｒがオンする。

すなわち、ブロックＢＬＫＯｎに対しては偶数列のセンスアンプＳＡＥｎ、ＳＡＥｎ＋１が選択された状態になり、ブロックＢＬＫＯｎ−１に対しては奇数列のセンスアンプＳＡＯｎ、ＳＡＯｎ＋１が選択された状態になる。

したがって、第１の系統の制御信号のうち、少なくともコントロール線ＣＧＳＧＤＥおよびＣＧＳＧＤＯを更に異なる２つの系統に分割し、第１の内部アドレス線もアドレス線ａｄ１およびａｄ２の２系統に分割し、デコーダ６ｂＯｎ、６ｂＯｎ−１がそれぞれソース側選択ゲート線ＳＧＳ、ドレイン側選択ゲート線ＳＧＤＥ、ＳＧＤＯ、ワード線ＷＬ０〜ＷＬｘの電位を制御することにより、２つの異なるブロックＢＬＫＯｎ、ＢＬＫＯｎ−１に対して、並行して書き込み動作または読み出し動作を制御することができる。

また、第１の系統の制御信号のうち、少なくともコントロール線ＣＧＳＧＤＥおよびＣＧＳＧＤＯを更に異なる２つの系統に分割し、第１の内部アドレス線もアドレス線ａｄ１およびａｄ２の２系統に分割し、２つのデコーダ６ｂＯｎ、６ｂＯｎ−１がそれぞれソース側選択ゲート線ＳＧＳ、ドレイン側選択ゲート線ＳＧＤＥ、ＳＧＤＯ、ワード線ＷＬ０〜ＷＬｘの電位を制御することにより、選択された２つの異なるブロックＢＬＫＯｎ、ＢＬＫＯｎ−１内の全てのメモリセルトランジスタに対して、並行して消去動作を制御することができる。

また、図１５に示すように、デコーダ６ｂＩｎが、ブロックＢＬＫＩｎのドレイン側選択ゲート線ＳＧＤＯ、ＳＧＤＥの電位を制御し、且つ、デコーダ６ｂＩｎ−１が、ブロックＢＬＫＩｎ−１のドレイン側選択ゲート線ＳＧＤＯ、ＳＧＤＥの電位を制御する。

これにより、ブロックＢＬＫＩｎにおいて、ドレイン側選択ＭＯＳトランジスタＳＧＤＥＴｒがオンし、ドレイン側選択ＭＯＳトランジスタＳＧＤＯＴｒがオフする。さらに、ブロックＢＬＫＩｎ−１において、ドレイン側選択ＭＯＳトランジスタＳＧＤＥＴｒがオフし、ドレイン側選択ＭＯＳトランジスタＳＧＤＯＴｒがオンする。

すなわち、ブロックＢＬＫＩｎに対しては偶数列のセンスアンプＳＡＥｎ、ＳＡＥｎ＋１が選択された状態になり、ブロックＢＬＫＩｎ−１に対しては奇数列のセンスアンプＳＡＯｎ、ＳＡＯｎ＋１が選択された状態になる。

したがって、第２の系統の制御信号のうち、少なくともコントロール線ＣＧＳＧＤＥおよびＣＧＳＧＤＯを更に異なる２つの系統に分割し、第２の内部アドレス線もアドレス線ａｄ１およびａｄ２の２系統に分割し、デコーダ６ｂＩｎ、６ｂＩｎ−１がそれぞれソース側選択ゲート線ＳＧＳ、ドレイン側選択ゲート線ＳＧＤＥ、ＳＧＤＯ、ワード線ＷＬ０〜ＷＬｘの電位を制御することにより、２つの異なるブロックＢＬＫＩｎ、ＢＬＫＩｎ−１に対して、並行して書き込み動作または読み出し動作を制御することができる。

また、第２の系統の制御信号のうち、少なくともコントロール線ＣＧＳＧＤＥおよびＣＧＳＧＤＯを更に異なる２つの系統に分割し、第２の内部アドレス線もアドレス線ａｄ１およびａｄ２の２系統に分割し、２つのデコーダ６ｂＩｎ、６ｂＩｎ−１がそれぞれソース側選択ゲート線ＳＧＳ、ドレイン側選択ゲート線ＳＧＤＥ、ＳＧＤＯ、ワード線ＷＬ０〜ＷＬｘの電位を制御することにより、選択された２つの異なるブロックＢＬＫＩｎ、ＢＬＫＩｎ−１内の全てのメモリセルトランジスタに対して、並行して消去動作を制御することができる。

以上のように、本実施例に係るＮＡＮＤ型フラッシュメモリによれば、１つのメモリセルアレイの２つの異なるブロックに対して並行して読み出しや書き込み等の制御動作をすることができる。

また、本実施例に係るＮＡＮＤ型フラッシュメモリによれば、メモリセルアレイの両側にドライバ回路を配置し、一側のドライバ回路と他側のドライバ回路とが１つおきにブロック選択を行う場合において、一側のドライバ回路と他側のドライバ回路とでブロックの多重選択を行う場合に加え、一側のドライバ回路でブロックの多重選択を行う場合、他側のドライバ回路でブロックの多重選択を行う場合についても並行して制御動作をすることができる。

既述の実施例２においては、２つの奇数番目のブロックまたは２つの偶数番目のブロックに対して、並行して制御動作することが可能なＮＡＮＤ型フラッシュメモリの構成の一例ついて説明した。

本実施例３においては、実施例２の応用として、２つの奇数番目のブロックまたは２つの偶数番目のブロックに対して、それぞれワード線に印加する電位を個別に並行して制御動作することが可能なＮＡＮＤ型フラッシュメモリの構成の一例ついて説明する。

なお、本実施例３のＮＡＮＤ型フラッシュメモリの全体的な構成は、実施例１の図１に示す構成と同様である。

図１６は、図１に示すメモリセルアレイ１、ビット線制御回路２、およびロウデコーダ６を含む実施例３に係る構成の一例を示す回路図である。なお、図１６において実施例２の図１２の符号と同じ符号は実施例２と同様の構成を示す。また、図１６において、簡単のため、右側のロウデコーダ６のドライバ回路６ａＩに接続された配線およびデコーダ６ｂＩｎ、６ｂＩｎ−１、６ｂＩｎ−２の回路構成は、省略されているが、左側のロウデコーダ６のドライバ回路６ａＯに接続された配線およびデコーダ６ｂＯｎ、６ｂＯｎ−１、６ｂＯｎ−２の回路構成と同様である。

図１６に示すように、ロウデコーダ６の構成が図１２に示す実施例２の構成と異なり、メモリセルアレイ１、センスアンプＳＡＥｎ、ＳＡＥＮ＋１、ＳＡＯｎ、ＳＡＯｎ＋１の構成は、図２に示す実施例１の構成と同様である。

ここで、ロウデコーダ６は、ドライバ回路６ａＯ、６ａＩと、複数の（ブロック）デコーダ６ｂＯｎ、６ｂＯｎ−１、６ｂＯｎ−２、６ｂＩｎ、６ｂＩｎ−１、６ｂＩｎ−２と、コントロール線ＣＧＳＧＳ、ＣＧＳＧＤＥ、ＣＧＳＧＤＯ、ＣＧＷＬと、を有する。なお、コントロール線ＣＧＷＬは、コントロール線ＣＧＷＬ０ａ、ＣＧＷＬ０ｂ、ＣＧＷＬｘａ、ＣＧＷＬｘｂを含む。また、各デコーダ６ｂＯｎ、６ｂＯｎ−１、６ｂＯｎ−２、６ｂＩｎ、６ｂＩｎ−１、６ｂＩｎ−２毎に、セレクト線ＳＥＬ０、ＳＥＬ１、ＳＥＬ２が配置されている。

デコーダ６ｂＯｎは、ブロックＢＬＫＯｎに対応して、ｎ型ＭＯＳトランジスタである複数の転送ＭＯＳトランジスタＴＳＧＳ、ＴＳＧＤＥ１、ＴＳＧＤＥ２、ＴＳＧＤＯ１、ＴＳＧＤＯ２、ＴＷＬ０ａ、ＴＷＬ０ｂ〜ＴＷＬｘａ、ＴＷＬ０ｂを含む。

同様に、デコーダ６ｂＯｎ＋１〜６ｂＯｎ−２、６ｂＩｎ〜６ｂＩｎ−２は、それぞれ、ブロックＢＬＫＯｎ、ＢＬＫＩｎ、ＢＬＫＯｎ−１、ＢＬＫＩｎ−１、ＢＬＫＯｎ−２、ＢＬＫＩｎ−２に対応して、ｎ型ＭＯＳトランジスタである複数の転送ＭＯＳトランジスタを含む。

すなわち、実施例３のデコーダ６ｂＯｎ〜６ｂＯｎ−２、６ｂＩｎ〜６ｂＩｎ−２は、実施例２と比較して、１つワード線に接続された転送ＭＯＳトランジスタの数が２つに成っている点が異なる。

なお、図１６では、簡単のため、デコーダ６ｂＯｎにおいて、ワード線に接続されるトランジスタとして、転送ＭＯＳトランジスタＴＷＬ０ａ、ＴＷＬ０ｂ、ＴＷＬｘａＴＷＬｘｂのみを、表記しており、その間に配置される転送ＭＯＳトランジスタは省略している。

転送ＭＯＳトランジスタＴＷＬ０ａ、ＴＷＬ０ｂのドレインは、メモリセルトランジスタＭの制御ゲートに接続されたワード線ＷＬ０に接続されている。また、転送ＭＯＳトランジスタＴＷＬｘａ、ＴＷＬｘｂのドレインは、メモリセルトランジスタＭの制御ゲートに接続されたワード線ＷＬｘに接続されている。

この転送ＭＯＳトランジスタＴＷＬ０ａ、ＴＷＬ０ｂ、ＴＷＬｘａ、ＴＷＬｘｂのソースは、ドライバ回路６ａＯに接続されたコントロール線ＣＧＷＬ０ａ、ＣＧＷＬ０ｂ、ＣＧＷＬｘａ、ＣＧＷＬｘｂにそれぞれ接続されている。

なお、実施例３のロウデコーダ６のその他の構成は、実施例２のロウデコーダ６の構成と同様である。

ここで、ドライバ回路６ａＯは、制御回路７の出力に応じて、転送ＭＯＳトランジスタＴＳＧＳ、ＴＳＧＤＥ１、ＴＳＧＤＥ２、ＴＳＧＤＯ１、ＴＳＧＤＯ２、ＴＷＬ０ａ〜ＴＷＬｘｂのゲート電圧およびソース電圧を制御するようになっている。

すなわち、ロウデコーダ６は、ドライバ回路６ａＯで該ゲート電圧および該ソース電圧を制御することにより、デコーダ６ｂＯｎ〜６ｂＯｎ−２の転送ＭＯＳトランジスタＴＳＧＳ、ＴＳＧＤＥ１、ＴＳＧＤＥ２、ＴＳＧＤＯ１、ＴＳＧＤＯ２、ＴＷＬ０ａ〜ＴＷＬｘｂを制御する。

例えば、ドライバ回路６ａＯは、デコーダ６ｂＯｎのセレクト線ＳＥＬ０、ＳＥＬ１の電位を“Ｈｉｇｈ”レベルにし、デコーダ６ｂＯｎのセレクト線ＳＥＬ２の電位を“Ｌｏｗ”レベルにする。これにより、デコーダ６ｂＯｎの転送ＭＯＳトランジスタＴＷＬ０ａ、ＴＷＬｘａがオンし、デコーダ６ｂＯｎの転送ＭＯＳトランジスタＴＷＬ０ｂ、ＴＷＬｘｂがオフする。

これにより、ブロックＢＬＫＯｎのワード線ＷＬ０はコントロール線ＣＧＷＬ０ａと電気的に接続され、ワード線ＷＬｘはコントロール線ＣＧＷＬａが電気的に接続される。さらに、コントロール線ＣＧＷＬ０ａ、ＣＧＷＬｘａの電位を制御することにより、ブロックＢＬＫＯｎのワード線ＷＬ０、ＷＬｘの電位を制御することができる。

同様に、ドライバ回路６ａＯは、デコーダ６ｂＯｎ−１のセレクト線ＳＥＬ０、ＳＥＬ２の電位を“Ｈｉｇｈ”レベルにし、デコーダ６ｂＯｎ−１のセレクト線ＳＥＬ１の電位を“Ｌｏｗ”レベルにする。これにより、デコーダ６ｂＯｎ−１の転送ＭＯＳトランジスタＴＷＬ０ｂ、ＴＷＬｘｂがオンし、デコーダ６ｂＯｎの転送ＭＯＳトランジスタＴＷＬ０ａ、ＴＷＬｘａがオフする。

これにより、ブロックＢＬＫＯｎ−１のワード線ＷＬ０はコントロール線ＣＧＷＬ０ｂと電気的に接続され、ワード線ＷＬｘはコントロール線ＣＧＷＬｂが電気的に接続される。さらに、コントロール線ＣＧＷＬ０ｂ、ＣＧＷＬｘｂの電位を制御することにより、ブロックＢＬＫＯｎ−１のワード線ＷＬ０、ＷＬｘの電位を制御することができる。

なお、ロウデコーダ６のその他の動作は、実施例２のロウデコーダ６の動作と同様である。

以上のように、本実施例に係るＮＡＮＤ型フラッシュメモリによれば、実施例２と同様に、１つのメモリセルアレイの２つの異なるブロックに対して並行して読み出しや書き込み等の制御動作をすることができる。さらに、１つのメモリセルアレイの２つの異なるブロックに対して、ワード線の電位を異なるように制御することができる。

１ メモリセルアレイ
２ ビット線制御回路
３ カラムデコーダ
４ データ入出力バッファ
５ データ入出力端子
６ ロウデコーダ
７ 制御回路
８ 制御信号入力端子
９ ソース線制御回路
１０ ウェル制御回路
１００ ＮＡＮＤ型フラッシュメモリ

Claims (10)

1. メモリセルトランジスタがマトリクス状に配置された複数のブロックで構成されるメモリセルアレイを有するＮＡＮＤ型フラッシュメモリであって、
   第１のビット線と、
   前記第１のビット線に接続され、前記第１のビット線の電位をセンスしまたは制御する第１のセンスアンプと、
   第２のビット線と、
   前記第２のビット線に接続され、前記第２のビット線の電位をセンスしまたは制御する第２のセンスアンプと、
   第１のドレイン側選択ゲート線と、
   第２のドレイン側選択ゲート線と、
   第３のドレイン側選択ゲート線と、
   第４のドレイン側選択ゲート線と、
   第１のソース側選択ゲート線と、
   第２のソース側選択ゲート線と、
   前記第１のドレイン側選択ゲート線にゲートが接続され、前記第１のビット線にドレイン拡散層が接続された第１のドレイン側選択ＭＯＳトランジスタと、前記第１のソース側選択ゲート線にゲートが接続された第１のソース側選択ＭＯＳトランジスタと、前記第１のドレイン側選択ＭＯＳトランジスタのソース拡散層と前記第１のソース側選択ＭＯＳトランジスタのドレイン拡散層との間に直列に接続された複数の第１のメモリセルトランジスタと、前記第２のドレイン側選択ゲート線にゲートが接続され、前記第２のビット線にドレイン拡散層が接続された第２のドレイン側選択ＭＯＳトランジスタと、前記第１のソース側選択ゲート線にゲートが接続された第２のソース側選択ＭＯＳトランジスタと、前記第２のドレイン側選択ＭＯＳトランジスタのソース拡散層と前記第２のソース側選択ＭＯＳトランジスタのドレイン拡散層との間に直列に接続された複数の第２のメモリセルトランジスタと、を含む第１のブロックと、
   前記第３のドレイン側選択ゲート線にゲートが接続され前記第１のビット線にドレイン拡散層が接続された第３のドレイン側選択ＭＯＳトランジスタと、前記第２のソース側選択ゲート線にゲートが接続された第３のソース側選択ＭＯＳトランジスタと、前記第３のドレイン側選択ＭＯＳトランジスタのソース拡散層と前記第３のソース側選択ＭＯＳトランジスタのドレイン拡散層との間に直列に接続された複数の第３のメモリセルトランジスタと、前記第４のドレイン側選択ゲート線にゲートが接続され、前記第２のビット線にドレイン拡散層が接続された第４のドレイン側選択ＭＯＳトランジスタと、前記第２のソース側選択ゲート線にゲートが接続された第４のソース側選択ＭＯＳトランジスタと、前記第４のドレイン側選択ＭＯＳトランジスタのソース拡散層と前記第４のソース側選択ＭＯＳトランジスタのドレイン拡散層との間に直列に接続された複数の第４のメモリセルトランジスタと、を含む第２のブロックと、
   前記第１または第３のドレイン側選択ＭＯＳトランジスタのうち一方をオンし他方をオフし、且つ、前記第２または第４のドレイン側選択ＭＯＳトランジスタのうち一方をオンし他方をオフするデコーダと、
   を備えることを特徴とするＮＡＮＤ型フラッシュメモリ。
2. 前記デコーダは、前記第１および第２のブロックに対して並行して書き込み動作または読み出し動作する場合に、前記第１または第３のドレイン側選択ＭＯＳトランジスタのうち一方をオンし他方をオフし、且つ、前記第２または第４のドレイン側選択ＭＯＳトランジスタのうち一方をオンし他方をオフする
   ことを特徴とする請求項１に記載のＮＡＮＤ型フラッシュメモリ。
3. 前記デコーダは、前記第１および第４のドレイン側選択ＭＯＳトランジスタをオンし、且つ、前記第２および第３のドレイン側選択ＭＯＳトランジスタをオフする
   ことを特徴とする請求項１または２に記載のＮＡＮＤ型フラッシュメモリ。
4. 前記デコーダは、
   第１の系統の制御信号に基づいて前記第１のブロックの動作を制御する第１のデコーダと、
   前記第１の系統の制御信号と異なる第２の系統の制御信号に基づいて前記第２のブロックの動作を制御する第２のデコーダと、を含む
   ことを特徴とする請求項１に記載のＮＡＮＤ型フラッシュメモリ。
5. 前記第１のデコーダおよび前記第２のデコーダを用いて、前記第１および第２のブロックに対して並行して消去動作する
   ことを特徴とする請求項４に記載のＮＡＮＤ型フラッシュメモリ。
6. 前記第１のデコーダが、前記第１のドレイン側選択ゲート線および前記第２のドレイン側選択ゲート線の電位を制御し、且つ、前記第２のデコーダが、前記第３のドレイン側選択ゲート線および前記第４のドレイン側選択ゲート線の電位を制御することにより、前記第１または第３のドレイン側選択ＭＯＳトランジスタのうち一方をオンし他方をオフし、且つ、前記第２または第４のドレイン側選択ＭＯＳトランジスタのうち一方をオンし他方をオフする
   ことを特徴とする請求項４に記載のＮＡＮＤ型フラッシュメモリ。
7. 前記第１のドレイン側選択ゲート線の一部は絶縁膜を介して前記第２のドレイン側選択ＭＯＳトランジスタの前記ドレイン拡散層上に位置し、
   前記第２のドレイン側選択ゲート線は前記第１のドレイン側選択ゲート線と平行に配置され、且つ、その一部は絶縁膜を介して前記第１のドレイン側選択ＭＯＳトランジスタの前記ドレイン拡散層上に位置し、
   前記第３のドレイン側選択ゲート線は前記第１のドレイン側選択ゲート線と平行に配置され、且つ、その一部は絶縁膜を介して前記第４のドレイン側選択ＭＯＳトランジスタの前記ドレイン拡散層上に位置し、
   前記第４のドレイン側選択ゲート線は前記第１のドレイン側選択ゲート線と平行に配置され、且つ、その一部は、絶縁膜を介して前記第３のドレイン側選択ＭＯＳトランジスタのドレイン拡散層上に位置する
   ことを特徴とする請求項１に記載のＮＡＮＤ型フラッシュメモリ。
8. 前記第１のブロックおよび前記第２のブロックは、同じウェル上に形成されていることを特徴とする請求項１に記載のＮＡＮＤ型フラッシュメモリ。
9. 前記デコーダは、
   第１のコントロール線と、
   第２のコントロール線と、
   第３のコントロール線と、
   第４のコントロール線と、
   前記第１のコントロール線に一端が接続され、前記第１のドレイン側選択ゲート線に他端が接続された第１の転送ＭＯＳトランジスタと、
   前記第２のコントロール線に一端が接続され、前記第１のドレイン側選択ゲート線に他端が接続された第２の転送ＭＯＳトランジスタと、
   前記第３のコントロール線に一端が接続され、前記第２のドレイン側選択ゲート線に他端が接続された第３の転送ＭＯＳトランジスタと、
   前記第４のコントロール線に一端が接続され、前記第２のドレイン側選択ゲート線に他端が接続された第４の転送ＭＯＳトランジスタと、を含む
   ことを特徴とする請求項１に記載のＮＡＮＤ型フラッシュメモリ。
10. 前記デコーダは、
    第１のコントロール線と、
    第２のコントロール線と、
    前記第１のコントロール線に一端が接続され、前記第１のメモリセルトランジスタの制御ゲートに接続されたワード線に他端が接続された第１の転送ＭＯＳトランジスタと、
    前記第２のコントロール線に一端が接続され、前記ワード線に他端が接続された第２の転送ＭＯＳトランジスタと、を含み、
    前記第１または前記第２の転送ＭＯＳトランジスタのうち一方をオンし他方をオフし、前記第１および前記第２のコントロール線の電位を制御することにより、前記ワード線の電位を制御する
    ことを特徴とする請求項１に記載のＮＡＮＤ型フラッシュメモリ。

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