JP2009158048A - 半導体記憶装置 - Google Patents

Abstract

【課題】 センスアンプを構成するＭＯＳトランジスタのばらつきによるセンス誤差を低減することができ、書き込み及び読み出しのスループットの向上をはかる。
【解決手段】 半導体メモリセルの記憶内容を読み出すセンスアンプのセンスタイミングを制御するタイミング制御回路を備えた半導体記憶装置であって、タイミング制御回路は、センスアンプと同様の構成の複数のダミーセンスアンプ４１と、ダミーセンスアンプ４１の各入力側に共通接続された定電流源４２と、ダミーセンスアンプ４１の各出力信号を入力とし、ダミーセンスアンプ４１の各出力信号の内の所定個数が反転した時点をセンスアンプのセンスタイミングとして判定する判定回路４３とを備えた。
【選択図】 図６

Description

半導体メモリの記憶状態を判定するセンスアンプを備えた半導体記憶装置に係わり、特にセンスアンプのセンスタイミングを制御するためにダミーセンスアンプを用いた半導体記憶装置に関する。

ＮＡＮＤ型フラッシュメモリは、モバイル機器などで画像や動画などの大容量のデータを扱う用途の増加と共に需要が急増している。フラッシュメモリでは、１つのメモリセルにおいて２ビットの情報を記憶することのできる多値技術により、小さなチップ面積で、より多くの情報を記憶することを可能としている。ＮＡＮＤ型はメモリセルを直列接続したＮＡＮＤストリング構造をとるためセル電流が小さく、少ないセル電流を精度良くセンスする必要がある。

ＮＡＮＤ型フラッシュメモリは、基本的に、２ｋＢなどのページ単位での、書き込みや読み出し動作を行う。１回の読み出し動作には２５μｓ程度必要であるが、同時に２ｋＢ程度のデータを読み出した後、シリアルにデータを出力することによって、データスループットを上げている。よって、ページ単位で動作させる場合は、一度に書き込み、読み出しするデータを２ｋＢから２倍の４ｋＢなどにすることによって、書き込み、読み出しのスループットを上げることが可能となる。

書き込み、読み出しのスループットを上げるには、メモリセルの記憶状態（オン・オフ）を判定するセンスアンプの動作が重要である。ｐＭＯＳの閾値電圧をセンスノード（ＳＥＮ）が超えるかどうかでオンかオフかを決定するセンスアンプでは、ある設定された一定時間でセンスノードを放電させる場合、温度やプロセス条件によってｐＭＯＳの閾値が変動するためメモリセルのオン・オフの判定が温度やプロセス条件で変わってしまう。

この問題に対して、センスノードの放電時間を一定時間とするのではなく、センスアンプのレプリカ回路を用いて、実際にセンスアンプにおける回路閾値を基にセンスノードを放電する時間を決める方式が提案されている（例えば、特許文献１参照）。これにより、メモリセルのオン・オフの判定が温度やプロセス条件に依存しない回路を実現している。

しかし、トランジスタサイズの縮小に従いセンスアンプやそのレプリカ回路で用いられるトランジスタの寸法も小さくなり、特にゲート面積縮小による局所的な閾値のばらつきが顕在化している。この局所的な閾値電圧のばらつきは、センスアンプ自体が持つと同時にそのレプリカ回路も持つものである。このため、レプリカ回路を用いて決められたセンスノードの放電時間がばらつく一方、センスアンプ毎に回路閾値（この例ではｐＭＯＳの閾値）がばらつくことになる。そして、これらのばらつきによりメモリセルのオン・オフの判定がばらつくことになり、これがセンス誤差を生じる要因となる。
米国特許 US 7,023,736 B2

本発明は、センスアンプを構成するＭＯＳトランジスタのばらつきによるセンス誤差を低減することができ、書き込み及び読み出しのスループットの向上をはかり得る半導体記憶装置を提供することを目的とする。

本発明の一態様は、半導体メモリセルの記憶内容を読み出すセンスアンプのセンスタイミングを制御するタイミング制御回路を備えた半導体記憶装置であって、前記タイミング制御回路は、前記センスアンプと同様の構成の複数のダミーセンスアンプと、前記ダミーセンスアンプの各入力側に共通接続された定電流源と、前記ダミーセンスアンプの各出力信号を入力とし、前記ダミーセンスアンプの各出力信号の内の所定個数が反転した時点を前記センスアンプのセンスタイミングとして判定する判定回路と、を具備してなることを特徴とする。

本発明によれば、複数のダミーセンスアンプを用いて、これらの出力信号の内の所定個数が反転した時点をセンスアンプのセンスタイミングとして利用することにより、センスアンプを構成するＭＯＳトランジスタのばらつきによるセンス誤差を低減することができ、これにより書き込み及び読み出しのスループットの向上をはかることができる。

以下、本発明の詳細を図示の実施形態によって説明する。

（第１の実施形態）
図１は、本発明の第１の実施形態に係わる不揮発性半導体記憶装置の基本構成を示すブロック図である。

半導体基板１０上に、複数のメモリセルを配置したメモセルアレイ２０、メモリセルの記憶状態を判定するセンスアンプ（ＳＡ）群３０、及びセンスアンプのセンスタイミングを制御するタイミング制御回路４０が設けられている。なお、図１は、本実施形態の特徴的な部分のみを示しており、その他の回路部分については省略している。

メモリセルアレイ２０は、図２に示すように、複数の不揮発性メモリセルＭ１〜Ｍｍを直列接続したＮＡＮＤセルユニット２１を複数個配置して構成される。ＮＡＮＤセルユニット２１は、複数の不揮発性メモリセルＭ１〜Ｍｍを直列接続すると共に、直列接続部の一方が選択ゲートＳ１を介してソース線に接続され、他方は選択ゲートＳ２を介してビット線ＢＬに接続されている。そして、各ビット線ＢＬにセンスアンプ（ＳＡ）３１が接続されている。

センスアンプ３１は、図３に示すように、ビット線１本おきにセンスするものではなく、全てのビット線を同時にセンスするＡＢＬ方式である。この回路自体は公知であり、Ｔ１〜Ｔ４，Ｔ８，Ｔ９はｎＭＯＳトランジスタ、Ｔ５〜Ｔ７はｐＭＯＳトランジスタ、Ｉ１，Ｉ２はラッチ回路を構成するインバータ、Ｃ１はセンス部（ＳＥＮ）に接続されたキャパシタである。

Ｔ１，Ｔ２，Ｔ３はビット線を充電するためのｎＭＯＳトランジスタであり、Ｔ１のゲートには信号Ｈ００，Ｔ２のゲートには信号ＢＬＸ、Ｔ３のゲートには信号ＸＸ０が与えられる。Ｔ４はセンスアンプとビット線ＢＬの間に設けられたｎＭＯＳトランジスタであり、Ｔ４のゲートには信号ＢＬＣが与えられる。Ｔ５はビット線を充電するためのｐＭＯＳトランジスタであり、Ｔ５のゲートには信号ＩＮＶが与えられる。Ｔ６はセンス電位に応じてオン・オフするｐＭＯＳトランジスタであり、Ｔ６のゲートはセンス部（ＳＥＮ）に接続されている。Ｔ７はセンス時に駆動されるｐＭＯＳトランジスタであり、Ｔ７のゲートには信号ＳＴＢが与えられる。Ｔ８はデータラッチのＩＮＶのノードをリセットするｎＭＯＳトランジスタであり、Ｔ８のゲートには信号ＲＳＴが与えられる。Ｔ９はビット線ＢＬの電荷を放電するためのｎＭＯＳトランジスタであり、Ｔ９のゲートには信号ＩＮＶが与えられる。

上記のセンスアンプ３１を用いたセンス動作は、次の通りである。

各ｎＭＯＳトランジスタの閾値をＶthn とすると、ｎＭＯＳトランジスタＴ１，Ｔ２，Ｔ３，Ｔ４の設定電圧は、ＢＬＣ＝０．５Ｖ＋Ｖthn、ＢＬＸ＝０．７Ｖ＋Ｖthn、ＸＸ０＝０．９Ｖ＋Ｖthn、Ｈ００＝ＶＤＤ＋Ｖthnとする。Ｈ００＝Ｖdd＋Ｖth にすることによってＳＥＮのノードはＶddまでプリチャージされる。また、ＸＸ０＝０．９Ｖ＋Ｖthn、ＢＬＸ＝０．７Ｖ＋Ｖthn に設定され、ＢＬＣ＝０．５Ｖ＋Ｖthn であるため、ＢＬ電圧は最大で０．５Ｖ程度まで充電され、定常状態となる。

プリチャージ中のＢＬ電圧の波形を、図４に示す。オフ状態である“０”セルに接続されたビット線は電流を流さないため、ビット線電圧は０．５Ｖ程度まで充電され、定常状態となる。また、オン状態である“１”セルに接続されたビット線はメモリセルの流す電流とセンスアンプから流す電流のつり合った点で定常状態となり、ビット線電圧は０．５Ｖと０Ｖの間の中間電圧になる。この状態でのビット線へ流れる電流の電流経路は、図５の(1)である。即ち、Ｔ５，Ｔ１，Ｔ３，Ｔ４を介してビット線がプリチャージされる。

ビット線電圧が定常状態となった時点で、Ｈ００＝０ＶにしてＳＥＮのノードへのキャパシタへの充電をストップさせる。これにより、ビット線へ流れる電流の電流経路は図５の(2)となる。電圧レベルがＸＸ０＞ＢＬＸの関係より優先的にＳＥＮのノードのキャパシタからビット線にチャージが供給される。セル電流に従い、ＳＥＮのノードは変化し、その変化の様子を、図４に示す。

ＳＥＮレベルが下がり０．７Ｖまで達した時点で、ＢＬＸ＝０．７Ｖ＋Ｖthn であるため、それ以後は、ゲート信号がＢＬＸのＴｒを介してＢＬへチャージが供給されることになる。このときのビット線へ流れる電流の電流経路は、図５の(3)である。即ち、Ｔ５，Ｔ２，Ｔ４を介してビット線がプリチャージされる。これにより、ＣＯＭのレベルは０．７Ｖに保持される。

設定された一定時間経過後、ＳＥＮの電圧レベルは、セル電流によって決まるレベルになっている。セル電流が大きいビット線に接続されたセンスアンプのＳＥＮは０．７Ｖ程度まで下がっており、ゲートがＳＥＮに接続されたｐＭＯＳの閾値を超えるため、ＳＴＢ＝“Ｌ”とするとＩＮＶのノードがＶddに充電され、ラッチされる。このとき、メモリセルはオンであると認識される。また、非道通なセル或いはセル電流の少ないビット線に接続されたセンスアンプ回路のＳＥＮは、設定された時間内にＳＥＮのレベルがｐＭＯＳの閾値を越えず、ＳＴＢ＝“Ｌ”にしても、ＩＮＶのノードはＧＮＤのままである。このとき、メモリセルはオフと認識される。

このように、メモリセルのオン・オフをセンスアンプが判断する際にこのセンスアンプの例では、ｐＭＯＳの閾値電圧をセンスノードＳＥＮが超えるかどうかで決定している。この例ではｐＭＯＳの閾値で決まるが、ｎＭＯＳやインバータや差動増幅回路の場合も同様である。ここで問題となるのが、ある設定された一定時間でセンスノードＳＥＮを放電させる場合、温度やプロセス条件によってｐＭＯＳの閾値が変動するため、メモリセルのオン・オフの判定が温度やプロセス条件で変わってしまうことである。

センスアンプでメモリセルの状態をセンスするタイミングはＳＴＢ，ＸＸ０によって決定されるため、センスアンプにおいては特にＳＴＢ，ＸＸ０のタイミングを制御することが重要である。このセンスタイミングが早過ぎると、オンセルの場合のＳＥＮの電位が十分に下がりきらず、誤判定を生じることになる。これとは逆に、センスタイミングが遅すぎると、センスに要する時間が増大し、書き込み、読み出しのスループットの低下を招くことになる。

この問題に対して、センスアンプのレプリカ回路を用いて、実際にセンスアンプにおける回路閾値（この例では、ｐＭＯＳの閾値）を基にセンスノードＳＥＮを放電する時間を決める方式が既に提案され、メモリセルのオン・オフの判定が温度やプロセス条件に依存しない回路を実現している。しかし、（背景技術）の項で説明したように、この種の方式では、ゲート面積縮小による局所的な閾値のばらつきが顕在化しており、このばらつきによりメモリセルのオン・オフの判定がばらついてセンス誤差を招くことになる。

そこで本実施形態では、トランジスタの局所的なばらつきによるセンス誤差を考慮したタイミング制御回路４０によりセンスアンプ３１のセンスタイミングを制御している。

図６は、本実施形態に用いたタイミング制御回路４０の構成を示すブロック図である。

前記図３に示したセンスアンプと同様の構成のダミーセンスアンプ４１が複数個（Ｎ個）と、ダミーセンスアンプ４１の入力側に接続された定電流源４２と、ダミーセンスアンプ４１のＮ個の出力ＬＡＴ＜１，２，…，Ｎ＞を受ける判定回路４３と、を備えている。

Ｎ個のダミーセンスアンプ４１は、局所的なトランジスタのばらつきによって、それぞれの回路閾値を持っているものとする。このとき、各ダミーセンスアンプ４１のＴ７のゲートに与えるＳＴＢは駆動開始時からＴ７をオンするような電位に保持されており、各ダミーセンスアンプ４１の判定ポイントはそれぞれの回路閾値で決まり、それぞれの判定タイミングで信号ＬＡＴが出力される。

判定回路４３は、各ダミーセンスアンプ４１の出力端にそれぞれ接続された第１及び第２のバッファ回路４４，４５及び比較回路４６から構成されている。第１のバッファ回路４４は、対応するダミーセンスアンプの出力が“Ｈ”レベルのときに“Ｌ”レベルの信号を出力し、“Ｌ”レベルのときに“Ｈ”レベルの信号を出力するものである。第２のバッファ回路４５は、対応するダミーセンスアンプの出力が“Ｈ”レベルのときに“Ｈ”レベルの信号を出力し、“Ｌ”レベルのときに“Ｌ”レベルの信号を出力するものである。比較回路４６は、第１のバッファ回路４４の各出力を加算した信号を第１の入力（非反転入力）とし、第２のバッファ回路４５の各出力を加算した信号を第２の入力（反転入力）とし、第１の入力と第２の入力との大小関係で出力を変化させる作動増幅器からなるものである。

この判定回路４３では、Ｎ個のダミーセンスアンプ４１の出力ＬＡＴ＜１，２，…，Ｎ＞のうちＫ個が“Ｈ”から“Ｌ”になったときに信号ＯＵＴが“Ｈ”となる。この判定回路４３は、何れのＫ個のＬＡＴが“Ｌ”になったときに信号ＯＵＴを出力する回路である。この値Ｋを自由に設定することで、局所的なトランジスタのばらつきによる信号ＳＥＮの遷移時間（センス時間）のばらつきに対して判定ポイントを設定することを可能としている。

第１のバッファ回路４４は、図７に示すように、一つのダミーセンスアンプ毎に、ダミーセンスアンプ４１の出力信号をゲート入力とし、ソースが接地された第１のｎＭＯＳトランジスタＱn1と、第１のｎＭＯＳトランジスタＱn1のドレインと出力端との間に接続された第２のｎＭＯＳトランジスタＱn2と、出力端と電源端との間に接続されたｐＭＯＳトランジスタＱｐで構成されている。第２のｎＭＯＳトランジスタＱn2のゲートにはｎ側の基準バイアスＩＲＥＦＮが印加され、ｐＭＯＳトランジスタＱｐのゲートにはｐ側の基準バイアスＩＲＥＦＰが印加され、各バッファ回路４４の出力端は共通接続されている。

第２のバッファ回路４５は、図８に示すように、一つのダミーセンスアンプ毎に、ダミーセンスアンプの出力信号をインバータＩにより反転した信号をゲート入力とし、ドレインが電源端に接続された第１のｐＭＯＳトランジスタＱp1と、第１のｐＭＯＳトランジスタＱp1のソースと出力端との間に接続された第２のｐＭＯＳトランジスタＱp2と、出力端と接地端との間に接続されたｎＭＯＳトランジスタＱｎで構成されている。第２のｐＭＯＳトランジスタＱp2のゲートにはｐ側の基準バイアスＩＲＥＦＰが印加され、ｎＭＯＳトランジスタＱｎのゲートにはｎ側の基準バイアスＩＲＥＦＮが印加され、各バッファ回路４５の出力端は共通接続されている。

タイミング制御回路４０では、ダミーセンスアンプのＮ個のうちＫ個が反転したら比較回路４６からタイミング信号が出力され、この出力を基にセンスアンプ３１のタイミングを制御する。具体的には、センスアンプ群３０の各センスアンプ３１の信号ＳＴＢ，ＸＸ０のタイミングを制御する。

このように本実施形態によれば、複数のダミーセンスアンプ４１，定電流源４２，及び判定回路４３からなるタイミング制御回路４０を設け、複数のダミーセンスアンプ４１の反転個数を基にセンスアンプ３１のセンスタイミングを決定しているため、センスアンプ３１を最適なタイミングで駆動することができる。従って、メモリセルからのリード時にセンスアンプ３１がビット線をセンスする際、温度やプロセス条件によるセンス誤差を回避することができ、加えてセンスアンプ３１の局所的なトランジスタのバラつきなどによるセンス誤差を低減することができる。これにより、メモリセルの書き込み、読み出しのスループットの向上をはかることができる。

（第２の実施形態）
次に、本発明の第２の実施形態について説明する。

本実施形態は、前記図６に示した判定回路４６において、センスアンプ３１のセンスタイミングとして判定するためのダミーセンスアンプ４１の各出力信号の反転個数を可変設定可能にしたものである。

先に説明した第１の実施形態の判定回路４０において、ダミーセンスアンプ４１の個数Ｎをある程度大きく（例えば３０以上）し、値ＫをＮ／２とすることで、このダミーセンスアンプ４１の反転ポイントを局所的なばらつきを持つセンスアンプ３１の回路閾値のメディアン値に合わせることが可能となる。また、値ＫをＮとすることで回路閾値の浅い（反転が早い）センスアンプ３１に合わせることができ、値Ｋを１とすることで回路閾値の深い（反転が遅い）センスアンプ３１に合わせることが可能となる。

このように本実施形態では、値Ｋを制御することで、センスアンプ３１の局所的なトランジスタのばらつきによるセンス誤差を低減することが可能となる。

（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、メモリアレイとして不揮発性メモリセルを用いたＮＡＮＤセルユニットを用いたが、他のメモリに適用することができるのは勿論のことである。さらに、不揮発性メモリセルに限らずＤＲＡＭ等の揮発性メモリセルに適用することも可能である。

また、センスアンプのセンスタイミングを制御するタイミング制御回路は、複数のダミーセンスアンプの各出力信号の内の所定個数が反転した時を判定するものであれば良く、回路構成は図５〜図８に何ら限定されるものではなく、適宜変更可能である。

また、センスアンプとしては、必ずしも前記図２に示すようなＡＢＬ方式の構成に限定されるものではなく、ＳＴＢによってセンスタイミングが制御される各種の方式が適用可能である。

その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。

第１の実施形態に係わる不揮発性半導体記憶装置の基本構成を示すブロック図。 第１の実施形態に用いたメモリセルアレイの構成を示す回路構成図。 第１の実施形態に用いたセンスアンプの一例を示す回路構成図。 図３のセンスアンプ動作波形を示す図。 図３のセンスアンプの動作を説明するための模式図 第１の実施形態に用いたタイミング制御回路の構成を示すブロック図。 図６の判定回路に用いた第１のバッファ回路を示す回路構成図。 図６の判定回路に用いた第２のバッファ回路を示す回路構成図。

符号の説明

１０…半導体基板
２０…メモリアレイ
２１…ＮＡＮＤセルユニット
３０…センスアンプ群
３１…センスアンプ
４０…タイミング制御回路
４１…ダミーセンスアンプ
４２…定電流源
４３…判定回路
４４…第１のバッファ回路
４５…第２のバッファ回路
４６…比較回路
Ｔ１〜Ｔ９…ＭＯＳトランジスタ
Ｉ１，Ｉ２…インバータ
Ｃ１…キャパシタ
Ｑｎ，Ｑn1，Ｑn2…ｎＭＯＳトランジスタ
Ｑｐ，Ｑp1，Ｑp2…ｐＭＯＳトランジスタ

Claims (5)

1. 半導体メモリセルの記憶内容を読み出すセンスアンプのセンスタイミングを制御するタイミング制御回路を備えた半導体記憶装置であって、前記タイミング制御回路は、
   前記センスアンプと同様の構成の複数のダミーセンスアンプと、
   前記ダミーセンスアンプの各入力側に共通接続された定電流源と、
   前記ダミーセンスアンプの各出力信号を入力とし、前記ダミーセンスアンプの各出力信号の内の所定個数が反転した時点を前記センスアンプのセンスタイミングとして判定する判定回路と、
   を具備してなることを特徴とする半導体記憶装置。
2. 前記判定回路は、
   前記ダミーセンスアンプの各出力端にそれぞれ接続され、対応するダミーセンスアンプの出力が“Ｈ”レベルのときに“Ｌ”レベルの信号を出力し、“Ｌ”レベルのときに“Ｈ”レベルの信号を出力する第１のバッファ回路と、
   前記ダミーセンスアンプの各出力端にそれぞれ接続され、対応するダミーセンスアンプの出力が“Ｈ”レベルのときに“Ｈ”レベルの信号を出力し、“Ｌ”レベルのときに“Ｌ”レベルの信号を出力する第２のバッファ回路と、
   前記第１のバッファ回路の各出力信号を加算した信号を第１の入力とし、前記第２のバッファ回路の各出力信号を加算した信号を第２の入力とし、第１の入力と第２の入力との大小関係が反転したことを検出する比較回路と、
   を含むことを特徴とする半導体記憶装置。
3. 前記第１のバッファ回路は、前記ダミーセンスアンプの出力信号をゲート入力とし、ソースが接地された第１のｎＭＯＳトランジスタと、この第１のｎＭＯＳトランジスタのドレインと出力端との間に接続され、ゲートにｎＭＯＳ用基準バイアス電圧が入力される第２のｎＭＯＳトランジスタと、前記出力端と電源端との間に接続され、ゲートにｐＭＯＳ用基準バイアス電圧が入力されるｐＭＯＳトランジスタとからなり、
   前記第２のバッファ回路は、前記ダミーセンスアンプの出力を反転した信号ゲート入力とし、ドレインが電源端に接続された第１のｐＭＯＳトランジスタと、この第１のｐＭＯＳトランジスタのソースと出力端との間に接続され、ゲートにｐＭＯＳ用基準バイアス電圧が入力される第２のｐＭＯＳトランジスタと、前記出力端と接地端との間に接続され、ゲートにｎＭＯＳ用基準バイアス電圧が入力されるｎＭＯＳトランジスタとからなり、
   前記比較回路は、反転入力端と非反転入力端を有する差動増幅器からなる、
   ことを特徴とする請求項２記載の半導体記憶装置。
4. 前記判定回路は、前記センスアンプのセンスタイミングとして判定するための前記ダミーセンスアンプの各出力信号の反転個数が可変設定可能であることを特徴とする請求項１記載の半導体記憶装置。
5. 前記メモリセルは不揮発性メモリセルであり、該不揮発性メモリセルを複数個直列接続してＮＡＮＤセルユニットが構成されていることを特徴とする請求項１記載の半導体記憶装置。

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