JP5249394B2 - 半導体記憶装置 - Google Patents

Description

本発明は、半導体記憶装置に関し、特に、ＮＡＮＤ型フラッシュメモリのワード線の駆動方式に関する。

フラッシュメモリは、マスストレージデバイスとして、デジタルカメラ、スマートフォン、等の電子機器に広く利用されている。こうした市場では、フラッシュメモリは、小型化、大容量化を要求され、かつ高速化、低消費電力化が求められている。

ＮＡＮＤ型フラッシュメモリは、複数のＮＡＮＤストリングを行列方向に配置したメモリブロックアレイを含み、ＮＡＮＤストリングは、直列に接続された複数のメモリセルとその両端に接続されたビット選択トランジスタおよびソース線選択トランジスタとを含んでいる。

典型的に、メモリセルへのデータのプログラム（書込み）では、メモリセル基板のＰウエルとドレインおよびソースを０Ｖにし、コントロールゲートに高電圧のプログラム電圧Vpgm（例えば、２０Ｖ）を印加し、消去動作では、コントロールゲートに０Ｖを与え、Ｐウエルに高電圧（例えば、２０Ｖ）を印加しブロック単位でデータを消去し、読出し動作では、選択メモリセルのコントロールゲートは０Ｖにし、他のメモリセルのコントロールゲートには電源電圧Vccよりも高いVreadが印加される。このように、フラッシュメモリでは、電源電圧Vccよりも高い種々の電圧を生成し、これをワード線等を介してメモリセルに印加することが必要とされる。

電圧を昇圧する方法の１つに電荷ポンプによるものがある。ワード線デコーダが電荷ポンプを備えると、キャパシタの占有面積によりワード線デコーダが大きくなってしまう。この問題を解消するため、特許文献１は、電荷ポンプを省略することでレイアウト面積を小さくしたワード線デコーダを開示している。このワード線デコーダは、ワード線をイネーブルさせるワード線イネーブル信号をセルフブーストし、ワード線イネーブル信号の電圧降下を抑制している。

また、プログラム電圧VpgmやVreadを電荷ポンプにより昇圧させる場合、ポンピング動作が行われるにつれて、ＮＭＯＳトランジスタのしきい値電圧がボディ効果によって増加し、十分に昇圧させることが難しくなる。特許文献２のワード線デコーダは、この問題に対処するものであり、ワード線に接続されたパストランジスタのゲートおよびドレインに異なるタイミングで電圧を印加することで、パストランジスタのセルフブーストを利用し、動作電圧の低下を防止するとともに、回路面積の縮小を図っている。

特開２００２−１９７８８２号公報 特開２００６−１０７７０１号公報

しかしながら、従来のフラッシュメモリのワード線デコーダには、次のような課題がある。図１（Ａ）は、従来のフラッシュメモリのワード線デコーダのレイアウトを示している。メモリアレイ１０の行方向の一方の端部には、ワード線デコーダおよびレベルシフタ２０（以下、ワード線デコーダという）とワード線駆動回路２２とが配置され、列方向の一方の端部にはページバッファ３０が配置される。この例では、メモリアレイ１０は、左右の２つのメモリバンク１０Ａ、１０Ｂに分割されている。ワード線デコーダ２０は、アドレス情報に応じて選択されたワード線および非選択のワード線に所望の動作電圧を供給する。動作電圧は、プログラムの際に選択ワード線に供給されるプログラム電圧Vpgm、非選択ワード線に供給されるパス電圧、読出し動作の際に選択ワード線に供給される接地電圧、非選択ワード線に供給される読出し電圧Vreadなどである。

ワード線駆動回路２２は、ワード線デコーダ２０からの動作電圧をメモリセルのゲート（ワード線）に伝達するためのパストランジスタを含み、パストランジスタをオンすることで、動作電圧を対応するメモリセルへ供給する。ワード線駆動回路２２は、パストランジスタのゲートに高電圧を印加することで、動作電圧の低下を抑制している。

図１（Ａ）に示すレイアウトの場合、ワード線駆動回路２２に接続されたワード線WLは、メモリアレイ１０の行方向の全体に亘って配線されなければならない。ワード線WLは、例えば、プログラム動作時には２０Ｖ程度の高いプログラム電圧Vpgmが印加されるため、ワード線WLの負荷容量（ＲＣ）が大きくなると、ワード線末端まで所望の電圧が到達するのに時間を大きく要する。他方、末端のメモリセルに所望のプログラム電圧Vpgmを供給するためには、ワード線により大きなプログラム電圧Vpgmを印加しなければならず、消費電力が大きくなってしまう。また、ワード線WLの配線抵抗を下げるために、一定の配線幅を確保すると、メモリアレイの縮小が難しくなってしまう。

一方、ワード線駆動回路２２のパストランジスタは、ＮチャンネルＭＯＳトランジスタから構成されるが、プログラム電圧Vpgmのしきい値の電圧降下を抑制するためには、ゲートにプログラム電圧Vpgm以上の電圧を印加しなければならず、ゲート酸化膜の耐圧をあげるためには、ゲート酸化膜を厚くしなければならず（例えば、４００Å）、結果としてトランジスタが大きくなり、ワード線駆動回路２２の回路面積も大きくなってしまう。また、ワード線線駆動回路２２が狭ピッチで配置されると、隣接するパストランジスタ間でラッチアップが生じやすくなるため、パストランジスタの間隔を取る必要が生じ、結果としてチップ面積が大きくなってしまう。

図１（Ｂ）は、従来の他のレイアウト例を示している。この例では、メモリアレイの左右両側にワード線デコーダ２０Ａ、２０Ｂと、ワード線駆動回路２２Ａ、２２Ｂとが配置されている。ワード線デコーダ２２Ａおよびワード線駆動回路２２Ａは、メモリアレイ２２Ａのために動作され、ワード線デコーダ２２Ｂおよびワード線駆動回路２２Ｂは、左側のメモリアレイ１０Ｂのために動作される。また、下方のページバッファ３０Ａは、奇数ビット線のデータの読出しまたは書込みを行い、上方のページバッファ３０Ｂは、偶数ビット線のデータの読出しまたは書込みを行う。

図１（Ｂ）に示すレイアウトでは、ワード線WLの行方向の配線長を、図１（Ａ）のときの半分にすることができるが、その反面、メモリアレイの両側にワード線デコーダとワード線駆動回路をそれぞれ配置しなければならず、その分だけ、チップ面積が大きくなってしまう。

本発明の目的は、上記従来の課題を解決するものであり、メモリアレイ上のワード線に印加される電界を低減し、かつ、メモリアレイおよび周辺回路を含むチップ面積を低減可能な半導体記憶装置を提供することを目的とする。

本発明に係る半導体記憶装置は、電気的に書き換え可能なメモリセルが直列に接続されたセルユニットが複数配置されたメモリアレイと、アドレス信号に基づきメモリアレイ内の特定のメモリブロックを選択し、選択されたメモリブロックに選択信号を出力するワード線デコード手段と、前記選択信号に基づきメモリセルに供給される動作電圧のスイッチングを行うスイッチ回路、および前記選択信号を昇圧する昇圧回路を含むワード線駆動手段とを有し、前記スイッチ回路は、前記動作電圧に応じて前記選択信号をセルフブーストするトランジスタを含む。

好ましくは前記スイッチ回路は、前記動作電圧をメモリセルのゲートに伝達するための複数の伝達トランジスタを含み、複数の伝達トランジスタのゲートには、前記選択信号が供給され、複数の伝達トランジスタは、前記動作電圧が供給されたことに応答して前記選択信号をセルフブーストする。好ましくは前記ワード線駆動手段は、行方向に延びる第１および第２のメモリアレイ間に配置され、かつ前記ワード線駆動手段は、前記第１および第２のメモリアレイに共通である。

好ましくは前記昇圧回路は、電源電圧以上にプリチャージされたノードと、当該ノードにゲートが接続された昇圧トランジスタとを含み、前記昇圧トランジスタは、前記選択信号がドレインに供給されたことに応答して前記ノードの電位を昇圧する。好ましくは前記ワード線デコード手段は、昇圧回路を含み、電源電圧よりも昇圧された選択信号を前記ワード線駆動手段に供給する。さらに好ましくは前記ワード線デコード手段は、前記セルユニットのビット線選択トランジスタおよびソース線選択トランジスタを駆動する駆動回路を含む。

好ましくは前記メモリアレイは、行方向に２分割され、前記ワード線駆動手段は、分割されたメモリアレイの間に配置され、前記ワード線デコード手段は、前記メモリアレイの一方の端部に配置され、前記ワード線デコード手段は、前記選択信号を搬送する配線層を含み、当該配線層は、前記ワード線デコード手段から前記ワード線駆動手段まで一方のメモリアレイ上を行方向に延在する。好ましくはワード線は、前記ワード線駆動手段からそれぞれのメモリアレイ上に延在する。

本発明によれば、ワード線駆動手段における選択信号の昇圧を、トランジスタのセルフブーストにより行うことで、従来と比較してトランジスタの耐圧を下げることができ、トランジスタの小型化を図ることができる。さらに、セルフブーストによる昇圧を用いることで、従来よりも電荷ポンプ等の昇圧回路の低減をすることができ、その結果、ワード線駆動手段のレイアウト面積もしくはワード線デコード手段のレイアウト面積を小さくすることができる。さらに、電荷ポンピングによるボディ効果の影響を考慮して選択信号を必要以上に昇圧させる必要もなくなる。また、ワード線駆動手段を、行方向のメモリアレイ間に配置することで、ワード線デコード手段からの選択信号の配線長が短くなり、その負荷を低減することができ、他方、選択信号によるメモリアレイへの電界の影響も低減することができる。

従来のフラッシュメモリのレイアウトを説明する図である。 本発明のフラッシュメモリのレイアウトを説明する図である。 ワード線デコーダおよびワード線駆動回路の内部構成を示すブロック図である。 ＮＡＮＤストリングの構成を示す回路図である。 本発明の実施例に係るワード線駆動回路の構成を示す図である。 本発明の実施例に係るワード線駆動回路の昇圧部の構成を示す図である。 本発明の実施例に係るワード線の駆動動作を説明する図である。 本発明のワード線駆動回路の他のレイアウトを示す図である。

次に、本発明の実施の形態について図面を参照して詳細に説明する。本発明の好ましい形態では、ＮＡＮＤ型のフラッシュメモリを例示する。なお、図面は、分かり易くするために各部を強調して示してあり、実際のデバイスのスケールとは異なることに留意すべきである。

図２は、本発明の実施例に係るフラッシュメモリの概略レイアウト構成を示す図である。同図に示すように、フラッシュメモリ１００は、少なくとも２つに分割されたメモリアレイ（メモリバンク）１１０Ａ、１１０Ｂを有するメモリアレイ１１０と、メモリアレイ１１０の行方向の端部に配置されたワード線デコーダおよびレベルシフタ（以下、ワード線デコーダという）１２０と、メモリアレイ１１０Ａと１１０Ｂとの間に配置されたワード線駆動回路１３０と、メモリアレイ１１０の列方向の端部に配置され、ビット線から読み出されたデータを感知しまたは書込みデータを保持する、センスアンプを備えたページバッファ１４０とを含んで構成される。なお、ここには図示しないが、フラッシュメモリ１００は、外部とデータの送受を行う入出力バッファ、外部からのコマンドに従い各部を制御するコントローラなどを含んでいる。

メモリアレイ１１０Ａ、１１０Ｂは、列方向に複数のメモリブロックBLK(0)、BLK(1)、・・・、BLK(m)に分割され、各メモリブロックは、複数のページを含んで構成される。図４は、メモリブロック内に形成されるＮＡＮＤストリングの構成を示す回路図である。１つのページ内には、複数のメモリセルを直列に接続したＮＡＮＤストリング（以下、セルユニットＮＵという）が行方向に複数形成される。図に示す例では、１つのセルユニットＮＵは、直列に接続された３２個のメモリセルMCi(i=０、１、・・・、３１)と、その両端に接続されたビット線選択トランジスタBSTとソース線選択トランジスタSSTとを含んで構成される。ビット線選択トランジスタBSTのドレインは、対応する１つのビット線GBLに接続され、ソース線選択トランジスタSSTのソースは、共通ソース線SLに接続される。メモリセルMCiのコントロールゲートは、ワード線WLiに対応する。ビット線選択トランジスタBST、ソース線選択トランジスタSSTのゲートは、ワード線WLiと並行に走る選択ゲート線SGD、SGSに対応する。

メモリセルは、典型的に、Ｎ型の拡散領域であるソース／ドレインと、ソース／ドレイン間のチャンネル上に形成されたトンネル酸化膜と、トンネル酸化膜上に形成された電荷と蓄積するフローティングゲート（電荷蓄積層）と、フローティングゲート上に誘電体膜を介して形成されたコントロールゲートとを含むＭＯＳ構造を有する。典型的に、フローティングゲートに電荷が蓄積されていないとき、つまりデータ「１」が書込まれているとき、しきい値は負状態にあり、メモリセルは、ノーマリオンである。フローティングゲートに電子が蓄積されたとき、つまりデータ「０」が書込まれているとき、しきい値は正にシフトし、メモリセルは、ノーマリオフである。

図３は、ワード線デコーダ１２０およびワード線駆動回路１３０の構成を示すブロック図である。但し、ここでの説明では、１つのメモリブロックは、便宜上、メモリアレイ１１０Ａ、１１０Ｂの左右１ページ（合計２ページ）から構成されるものとし、図３には、隣接する２つのメモリブロックBLK(0)、BLK(1)が示されている。

ワード線デコーダ１２０は、アドレス情報Ａｘに基づきメモリブロックを選択するブロック選択部１２２と、コントローラ（図示されない）からの制御信号Ｃに基づき所望の動作電圧を生成するレベルシフタ１２４と、ビット線選択トランジスタBSTおよびソース線選択トランジスタのゲートに接続されるゲート選択信号SGS/SGDを供給するSGS/SGD駆動回路１２６とを含む。

さらにワード線デコーダ１２０は、アドレス情報Ａｘおよび制御信号Ｃに基づき、レベルシフタ１２４を利用して、対応するワード線WL(1:31)に供給される動作電圧GWL(0:31)を生成する。すなわち、プログラムの際には、選択ワード線に約２０Ｖのプログラム電圧Vpgmを供給し、非選択ワード線に約１０Ｖのパス電圧を供給し、読出し動作の際に、選択ワード線に接地電位を供給し、非選択ワード線に約４．５Ｖの読出し電圧Vreadを供給する。

ブロック選択部１２２−０は、例えば、ブロックBLK(0)が選択されたとき、選択信号PASSV(0)をワード線駆動回路１３０のスイッチ部１３２−０へ供給する。選択信号PASSV(0)は、レベルシフタ１２４によって、電源電圧Vcc以上に昇圧された電圧、例えば１０Ｖを有する。また、SGS/SGD駆動回路１２６−０は、ブロックBLK(0)のビット線選択トランジスタBSTおよびソース線選択トランジスタSSTに対し、５〜６Ｖ程度に昇圧されたゲート選択信号SGS/SGDを供給する。同様に、ブロックBLK(1)が選択されたとき、ブロック選択部１２２−１は、選択信号PASSV(1)をワード線駆動回路１３０のスイッチ部１３２−１へ供給し、SGS/SGD駆動回路１２６−１は、ブロックBLK(1)のビット線選択トランジスタBSTおよびソース線選択トランジスタSSTに対し、５〜６Ｖ程度に昇圧されたゲート選択信号SGS/SGDを供給する。なお、ビット線選択トランジスタBSTへのゲート選択信号SGD_01は、図に示すように、SGS/SGD駆動回路１２６−０および１２６−１において共通とすることができる。

ここで、図２を参照すると、ｉ番目のメモリブロックにおけるワード線デコーダ１２０とワード線駆動回路１３０(i)の配線のレイアウトが例示されている。ワード線デコーダ１２０のｉ番目のブロック選択部１２０−ｉは、メモリアレイ１１０Ｂ上を延在する金属配線WR(i)によってワード線駆動回路１３０のスイッチ部１３２−ｉに接続されている。この金属配線WR(i)は、選択信号PASSV(i)を搬送する。また、メモリブロックBLK(i)のメモリアレイ１１０Ａ、１１０Ｂ上を行方向に延在するように、金属配線WD/WSが形成され、金属配線WD/WSは、SGS/SGD駆動回路１２６−ｉからのゲート選択信号SGD/SGSを搬送する。金属配線WD/WSは、ワード線駆動回路３０にコンタクトされることなくメモリアレイの行方向の全体に渡って延在する。

図５は、ワード線駆動回路のスイッチ部の構成を示す図である。同図に示すように、ワード線駆動回路１３０−０の左側には、メモリアレイ１１０Ａのメモリセル等と接続されるスイッチ部１３２Ａ−０が形成され、右側には、メモリアレイ１１０Ｂのメモリセル等と接続されるスイッチ部１３２Ｂ−０が形成される。同様に、ワード線駆動回路１３０−１の左側には、スイッチ部１３２Ａ−１が形成され、右側には、スイッチ部１３２Ｂ−１が形成される。各スイッチ部１３２Ａ−０、１３２Ｂ−０、１３２Ａ−１、１３２Ｂ−１は、同様の構成をしているので、ここでは、スイッチ部１３２Ａ−０を説明する。

スイッチ部１３２Ａ−０は、セルユニットＮＵのワード線WL0〜WL31に接続されるＮチャンネルの複数のパストランジスタを含んでいる。これらのパストランジスタの各ゲートには、ワード線駆動回路１３０−０からの選択信号PASSV_INTが共通に接続される。選択信号PASSV_INTは、後述するように、ワード線デコーダ１２０からの選択信号PASSVに応答して生成される信号であり、従って、メモリブロックが選択されたとき、選択信号PASSV_INTは、パストランジスタが十分に導通することができる電圧であり、ワード線デコーダ１２０からの動作電圧GWL(0:31)が対応するワード線WL（0:31）に伝達される。一方、ブロックが非選択のときは、選択信号PASSVは不活性レベル（Ｌレベル）であるため、選択信号PASSV_INTも不活性レベルであり、パストランジスタはオフ状態である。

図６は、ワード線駆動回路１３０の構成を示す回路図を示している。ワード線駆動回路１３０は、上記したように、選択信号PASSV_INTによってスイッチングされるスイッチ部１３２と、選択信号PASSVに応答してノードを昇圧する昇圧部１３４とを有する。昇圧部１３４は、高耐圧のＮチャンネルの第１のトランジスタTR1と、トランジスタTR1にゲートが接続された高耐圧のＮチャンネルの第２のトランジスタTR2とを含む。動作時に、第１のトランジスタTR1のゲートに電源電圧Vcc（例えば３Ｖ）以上の電位Vpにレベルシフトされた信号VXDが印加され、ドレインに、同様に高電位Vpである信号LPVBSTが印加されると、ソースに接続されたノードLPVBST_1には、Vp-Vt（Vtは、トランジスタTR1のしきい値）の電位が生成される。

第２のトランジスタTR2のゲートには、ノードLPVBST_1が接続され、ドレインには、ワード線デコーダ１２０からの選択信号PASSVが供給され、ソースは、スイッチ部１３２の各トランジスタPTRのゲートに接続されている。ノードLPVBST_1にVp-Vtの電圧が生成され、ドレインに、Vp-Vtよりも大きな電圧である選択信号PASSVが印加されると、トランジスタTR2のゲート／ドレイン間の容量結合によりノードLPVBST_1がセルフブーストされる。第２のトランジスタTR2は、セルフブーストされたゲート電圧によりオンすることで、選択信号PASSVに電圧降下を生じさせることなく選択信号PASSV_INTを生成する。

また、スイッチ部１３２において、各パストランジスタPTRのゲートには、選択信号PASSV_INTが印加され、ドレインに動作電圧GWL（例えば、プログラム電圧Vpgm）が印加されると、パストランジスタPTRのゲートに接続された選択信号PASSV_INTがセルフブーストされる。このため、パストランジスタPTRによる電圧降下を生じさせることなく動作電圧が対応するワード線に伝達される。

図７は、本実施例のワード線駆動回路のプログラム時の動作を説明するタイミングチャートである。まず、時刻ｔ１において、第１のトランジスタTR1のゲートに、６Vに昇圧された信号VXDが印加され、次いで、時刻ｔ２において、第１のトランジスタTR1のドレインに、６Vに昇圧された信号LPVBSTが印加される。これにより、ノードLPVBST_1が６V-Vtにプリチャージされる。次に、時刻ｔ３において、第２のトランジスタTR2のドレインに、選択信号PASSVとして約１６Vのプログラム電圧Vpgmが供給されると、ノードLPVBST_1がブーストされる（６V-Vt+Boost）。これにより、昇圧部１３４からは、プログラム電圧Vpgmを電圧降下させることなく、プログラム電圧Vpgmと等しい電圧の選択信号PASSV_INTがスイッチ部１３２へ供給される。

次に、時刻ｔ４において、信号LPVBSTがVccに降下することで、ノードLPVBST_Iが第１のトランジスタTR1を介して放電されてVccとなる。次に、時刻ｔ５において、動作電圧GWLがパストランジスタTPRのドレインに印加される。すなわち、選択ワード線WL_SELには、パス電圧Vpassとそれに引き続きプログラム電圧Vpgmが印加され、非選択ワード線WL_USELには、パス電圧Vpassが印加される。パス電圧Vpassは、例えば１０Vである。動作電圧GWLがパストランジスタPTRに印加されることに応答して、選択信号PASSV_INTがVpgm＋Boostにセルフブーストされる。これにより、パストランジスタPTRが強くオンされ、動作電圧GWLが対応するワード線へ伝達される。以後、同様にして次の動作が開始される。なお、読出し動作の場合は、非選択ワード線に電源電圧Vccよりも大きな約４．５Ｖの読出し電圧が供給されるが、この場合には同様の動作が行われる。

本実施例によれば、パストランジスタPTRは、昇圧部１３４からの選択信号PASSV_INTをゲートに印加し、ドレインに動作電圧GWLを印加することで、ゲート／ドレイン・ソース間の容量結合により選択信号PASSV_INTをセルフブーストするため、パストランジスタPTRの耐圧を、従来のセルフブーストを用いないゲート／ソース間に大きな電圧が印加される選択トランジスタの耐圧より小さくすることができ、パストランジスタPTRを小型化することができ、その結果、スイッチ部１３２の回路面積を低減することができる。また、このような駆動方法により、ワード線に印加される昇圧電圧を従来よりも低減させることができる。

なお上記実施例では、１つのワード線デコーダ１２０が、メモリアレイ１１０のすべてのブロックBLK(0)・・・BLK(ｍ)に共通になるように配置されているが、各メモリブロック毎に複数のワード線デコーダが配置されるようにしてもよい。この場合には、アドレス情報に従い、複数のワード線デコーダの中から特定のワード線デコーダが選択されるようにする。

また上記実施例では、ワード線駆動回路１３０は、行方向の２つのメモリアレイ１１０Ａと１１０Ｂとの間に配置する例を示したが、これに限らず、図８（Ａ）のようにメモリアレイ１１０の片側にワード線駆動回路１３０配置するものであってもよい。さらに、図８（Ｂ）のようにメモリアレイ１１０Ａ、１１０Ｂ、１１０Ｃ、１１０Ｄを分割し、分割されたメモリアレイ間の行方向に複数のワード線駆動回路１３０Ａ、１３０Ｂが配置されるものであってもよい。

本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１００：フラッシュメモリ
１１０Ａ、１１０Ｂ：メモリアレイ
１２０：ワード線デコーダ
１３０：ワード線駆動回路
１３２：スイッチ部
１３４：昇圧部
１４０：ページバッファ

Claims (7)

1. 電気的に書き換え可能なメモリセルが直列に接続されたセルユニットが複数配置されたメモリアレイと、
   アドレス信号に基づきメモリアレイ内の特定のメモリブロックを選択し、選択されたメモリブロックに選択信号を出力するワード線デコード手段と、
   前記選択信号に基づきメモリセルに供給される動作電圧のスイッチングを行うスイッチ回路、および前記選択信号を昇圧する昇圧回路を含むワード線駆動手段とを有し、
   前記スイッチ回路は、前記動作電圧に応じて前記選択信号をセルフブーストするトランジスタを含み、
   前記ワード線駆動手段は、行方向に延びる第１および第２のメモリアレイ間に配置され、かつ前記ワード線駆動手段は、前記第１および第２のメモリアレイに共通である、半導体記憶装置。
2. 前記スイッチ回路は、前記動作電圧をメモリセルのゲートに伝達するための複数の伝達トランジスタを含み、複数の伝達トランジスタのゲートには、前記選択信号が供給され、複数の伝達トランジスタは、前記動作電圧が供給されたことに応答して前記選択信号をセルフブーストする、請求項１に記載の半導体記憶装置。
3. 前記昇圧回路は、電源電圧以上にプリチャージされたノードと、当該ノードにゲートが接続された昇圧トランジスタとを含み、前記昇圧トランジスタは、前記選択信号がドレインに供給されたことに応答して前記ノードの電位を昇圧する、請求項１または２に記載の半導体記憶装置。
4. 前記ワード線デコード手段は、昇圧回路を含み、電源電圧よりも昇圧された選択信号を前記ワード線駆動手段に供給する、請求項１ないし３いずれか１つに記載の半導体記憶装置。
5. 前記ワード線デコード手段は、前記セルユニットのビット線選択トランジスタおよびソース線選択トランジスタを駆動する駆動回路を含む、請求項１ないし４いずれか１つに記載の半導体記憶装置。
6. 電気的に書き換え可能なメモリセルが直列に接続されたセルユニットが複数配置されたメモリアレイと、
   アドレス信号に基づきメモリアレイ内の特定のメモリブロックを選択し、選択されたメモリブロックに選択信号を出力するワード線デコード手段と、
   前記選択信号に基づきメモリセルに供給される動作電圧のスイッチングを行うスイッチ回路、および前記選択信号を昇圧する昇圧回路を含むワード線駆動手段とを有し、
   前記スイッチ回路は、前記動作電圧に応じて前記選択信号をセルフブーストするトランジスタを含み、
   前記メモリアレイは、行方向に２分割され、前記ワード線駆動手段は、分割されたメモリアレイの間に配置され、前記ワード線デコード手段は、前記メモリアレイの一方の端部に配置され、前記ワード線デコード手段は、前記選択信号を搬送する配線層を含み、当該配線層は、前記ワード線デコード手段から前記ワード線駆動手段まで一方のメモリアレイ上を行方向に延在する、半導体記憶装置。
7. ワード線は、前記ワード線駆動手段からそれぞれのメモリアレイ上に延在する、請求項６に記載の半導体記憶装置。

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