JP2011216169A

JP2011216169A - 半導体メモリ

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Publication number: JP2011216169A
Application number: JP2010086043A
Authority: JP
Inventors: Masaru Yano; 勝矢野; Munehiro Yoshida; 宗博吉田; Minoru Aoki; 実青木
Original assignee: ETERNA MEMORY KK
Current assignee: ETERNA MEMORY KK
Priority date: 2010-04-02
Filing date: 2010-04-02
Publication date: 2011-10-27

Abstract

【課題】低消費電力、高集積化を図ることができる不揮発性メモリ装置を提供する。
【解決手段】行列状に配置されたメモリセルを含み、メモリセルのゲートにワード線が接続され、ドレインにローカルビット線LBLdが接続され、ソースに第１または第２のローカルビット線LBLSが接続される。メモリセルMC12、MC19の読み出しを行うとき、ビット線選択トランジスタTRd1、TRd5によって選択されたローカルビット線LBLd1、LBLd5に読出し電圧Vreadを印加し、第１の選択トランジスタTRs0、TRs2によって選択された第１のローカルビット線LBLs0、LBLs2に0vを印加する。隣接するメモリセルMC13、MC18のソースは、第２の選択トランジスタTRs4、TRs5によって一定電位にクランプされ、隣接するメモリセルMC11、MC1Aのソースは、ビット線選択トランジスタTRd0、TRd5によって0vに印加される。
【選択図】図４

Description

本発明は、半導体メモリ（半導体記憶装置）に関し、特に、仮想接地方式の不揮発性半導体メモリに関する。

不揮発性半導体メモリとして、電気的にプログラムすることができるＥＰＲＯＭや、電気的なプログラムおよび消去をすることができるＥＥＰＲＯＭが知られている。また、ＥＥＰＲＯＭをさらに進化させ、データの一括消去等を可能にしたフラッシュ型ＥＥＰＲＯＭが広く実用化されている。フラッシュ型ＥＥＰＲＯＭ（以下、フラッシュメモリという）には、大別して、ＮＡＮＤ型とＮＯＲ型が存在する。ＮＡＮＤ型のフラッシュメモリは、複数のメモリセルを直列接続したＮＡＮＤストリングからなるメモリセルアレイを有する。このフラッシュメモリは、ＮＡＮＤストリングに対してビット線コンタクトを形成するため、事実上、１ビット当たりのメモリセルの占有面積を削減することができ、集積度の高いメモリセルアレイを実現することができる。このようなＮＡＮＤ型のフラッシュメモリは、主として大容量のデータを記憶する記憶装置に利用される。

他方、ＮＯＲ型のフラッシュメモリは、ビット線とソース線との間に１つのメモリセルを配置する構成であるため、１つのメモリセルへのランダムアクセスが可能となる反面、メモリセル毎にコンタクトを取る必要があるため、ＮＡＮＤ型に比べると１ビット当たりのメモリセルの占有面積が大きくなる。ＮＯＲ型のフラッシュメモリは、高速なランダムアクセスが可能でありかつ低消費電力であるという利点を活かして、主として携帯電話等の電子機器のプログラムメモリなどに利用される。

ＮＯＲ型のフラッシュメモリでは、その集積度の向上を図るために、仮想接地方式や多値方式を採用している。典型的な仮想接地方式では、メモリセルトランジスタ（以下、メモリセルという）のソース／ドレインが行方向に隣接するメモリセルのソース／ドレインと共通に形成され、それぞれの共通のソースおよびドレインがビット線として電気的に接続されている。読出しを行うとき、選択されたメモリセルのソースが接地電位に、ドレインが読出し電圧に印加され、隣接するメモリセルのソース／ドレインがフローティング状態にされ、隣接するメモリセルへのリーク電流を防止している（特許文献１、特許文献２）。

多値方式では、フローティングゲートまたは電荷をトラップする電荷蓄積領域への電荷を制御することでメモリセルに複数のしきい値を設定する。例えば、電荷トラップ型の多値メモリとして、特許文献３は、ミラービットタイプの不揮発性半導体メモリを開示している。この半導体メモリは、シリコン基板表面とゲート電極との間に、酸化膜−窒化膜−酸化膜のＯＮＯを形成し、酸化膜と窒化膜との界面に電荷を捕獲する。ソース／ドレインに印加する電圧を入れ替えることで、窒化膜（電荷蓄積層）のソース側、ドレイン側にそれぞれ電荷を保持させ、１つのメモリセルに２ビットの情報を記憶する。また、ゲート電極の両端近傍に分離したＯＮＯ膜を形成し、電荷を蓄積する領域を物理的に切り離す構成も提案されている。

特開２００３−１０００９２号公報特開平１１−１１０９８７号公報特開２００９−２８３７４０号公報

しかしながら、上記特許文献にあるような従来の不揮発性半導体メモリでは、微細化加工技術によりメモリセルのサイズが小さくなると、チャンネル長が短くなり、ゲート電極の両端近傍に電荷を蓄積することが困難になる。電荷の蓄積が正確でなくなると、読出しエラーや書込みエラーなどの原因となる。

図１は、従来の仮想接地方式のフラッシュメモリのメモリアレイの一部のブロックARRAY0, ARRAY1の回路図を示している。メモリセルMC0, MC1,・・・MC4のゲートには、ワード線WL00, WL01,・・・WL0n、WL10, WL11,・・・WL1nが接続され、各メモリセルのソースおよびドレインには、ローカルビット線LBL00, LBL01,・・・LBL05が接続されている。但し、ローカルビット線は、ソース／ドレインと共通の拡散領域であってもよい。ローカルビット線LBL00, LBL01,・・・LBL05は、ブロック選択トランジスタSG0,SG1を介してグローバルビット線GBL0, GBL1,・・・GBL5から分割されている。グローバルビット線GBL0, GBL1,・・・GBL5は、各ブロックのローカルビット線に対し共通に使用されるように、各ブロック上に列方向にレイアウトされる。

ブロックARRAY0のメモリセルMC2のデータを読出す場合、ワード線WL00が読出し電圧Ｖcgに印加され、ブロック選択トランジスタSG0がオンされ、グローバルビット線GBL3、ローカルビット線LBL03を介してメモリセルMC2のドレインに読出し電圧Ｖreadが印加される。また、グローバルビット線GBL2、ローカルビット線LBL02を介してメモリセルMC2のソースに接地電位（GND）が印加される。選択されたメモリセルMC2の一方に隣接するメモリセルMC3のソースは、グローバルビット線GBL4、ローカルビット線LBL04によってフローティング状態にされ、他方に隣接するメモリセルMC1のドレインは、グローバルビット線GBL1、ローカルビット線LBL01によってフローティング状態またはGNDにされる。メモリセルMC0のソースも同様にフローティング状態またはGNDにされ、グローバルビット線GBL4以降がフローティング状態にされる。こうして、選択されたメモリセルMC2の読出し電流が隣接するメモリセルからリークするのを防止している。

メモリセルMC2へデータを書込む場合、ワード線WL00にプログラム用ワード線電圧Vppが印加され、ブロック選択トランジスタSG0がオンされ、グローバルビット線GBL3、ローカルビット線LBL03を介してメモリセルMC2のドレインにプログラム電圧Vprogが印加され、グローバルビット線GBL2、ローカルビット線LBL02を介してメモリセルMC2のソースに接地電位（GND）が印加される。隣接するメモリセルMC3、MC1のソースは、読出しのときと同様にフローティング状態またはGNDにされ、グローバルビット線GBL4以降がフローティング状態にされる。

しかし、このようなメモリセルアレイの構成では、読出しまたは書込み対象のメモリセルに隣接するメモリセルのローカルビット線がブロック選択トランジスタSG0を介してグローバルビット線GBLに導通しているため、ローカルビット線のみならずグローバルビット線GBLをフローティングにしなければならない。ローカルビット線LBL04は、隣接するメモリセルMC3がオンしないようにプリチャージした状態からフローティング状態にする。これが幾つかのローカルビット線LBL05,LBL06,・・・においてプリチャージレベルが徐々に下がるように繰返され、最後のローカルビット線はGNDにされるが、グローバルビット線GBLは、各ブロックARRAY00,ARRAY01, ・・・に共通であるため負荷容量が大きく、プリチャージに大きな電力が必要となり、消費電力が大きくなってしまう。

また、図１に示すメモリセルアレイにおいて、同一ワード線上の複数のメモリセルを同時に読出す場合には、複数のグローバルビット線を介してローカルビット線に読出し電圧を印加し、かつ読出し対象のメモリセル間に挟まれたメモリセルのローカルビット線の電圧制御をグローバルビット線単位に行わなければならない。このため、読出し時や書込み時のメモリセルへのアクセス時間を短縮することや消費電力の削減をすることが難しくなってしまう。

本発明は、上記従来の課題を解決するものであり、低消費電力、アクセス時間の短縮を図ることができる、半導体メモリを提供することを目的とする。

本発明に係る半導体メモリは、行列状に配置された複数のメモリセルを有し、各メモリセルは、第１導電型の半導体領域内に第２導電型の第１および第２の拡散領域を含み、メモリセルの第１または第２の拡散領域が行方向に隣接する他のメモリセルの第１または第２の拡散領域と共通である、メモリセルアレイと、メモリセルアレイの行方向に延び、かつメモリセルのゲートに接続された複数のワード線と、メモリセルアレイの列方向に延び、かつ各メモリセルの第１の拡散領域に電気的に接続された複数の第1のローカルビット線と、メモリセルアレイの列方向に延び、前記第１のローカルビット線の第１の側に隣接し、かつ各メモリセルの第２の拡散領域に電気的に接続された複数の第２のローカルビット線と、メモリセルアレイの列方向に延び、前記第１のローカルビット線の前記第１の側と反対の第２の側に隣接し、かつ各メモリセルの第２の拡散領域に電気的に接続された複数の第３のローカルビット線と、アドレス情報に基づきワード線を選択するワード線デコード手段と、アドレス情報に基づき第１のローカルビット線を選択し、選択された第１のローカルビット線に決められた電圧を印加する第１の選択手段と、アドレス情報に基づき第２のローカルビット線を選択し、選択された第２のローカルビット線に決められた電圧を印加する第２の選択手段と、アドレス情報に基づき第３のローカルビット線を選択し、選択された第３のローカルビット線に決められた電圧を印加する第３の選択手段とを有する。そして、選択されたワード線上の少なくとも２つのメモリセルの読出しを同時に行う場合において、前記第１の選択手段は、読出し対象のメモリセルに接続された第１のローカルビット線に第１の読出し電圧を印加し、前記第２の選択手段は、読出し対象のメモリセルに接続された第２のローカルビット線に第２の読出し電圧を印加し、前記第３の選択手段は、読出し対象のメモリセル間であってかつ読出し対象のメモリに隣接するメモリセルに接続された第３のローカルビット線に第３の読出し電圧をプリチャージする。

好ましくは前記第１の選択手段は、読出し対象のメモリセル間の少なくとも１つの第１のローカルビット線をフローティング状態にする。好ましくは前記第２の選択手段は、読出し対象のメモリセル間の少なくとも１つの第２のローカルビット線をフローティング状態にする。また、前記第１の選択手段は、読出し対象のメモリセル間の隣接するメモリセルと反対側で隣接するメモリセルに接続された第１のローカルビット線に、前記第２の読出し電圧に等しい第４の読出し電圧を印加することができる。

さらに本発明に係る半導体メモリは、選択されたワード線上の少なくとも２つのメモリセルに連続的にデータを書込む場合において、前記第１の選択手段は、最初の書込み対象のメモリセルに接続された第１のローカルビット線に第１の書込み電圧を印加し、次の書込み対象のメモリセルに接続された第１のローカルビット線に第１のプリチャージ電圧を印加し、前記第２の選択手段は、最初の書込み対象のメモリセルに接続された第２のローカルビット線に第２の書込み電圧を印加し、次の書込み対象のメモリセルに接続された第２のローカルビット線をフローティング状態にし、前記第３の選択手段は、最初の書込み対象のメモリセルに隣接するメモリセルに接続された第３のローカルビット線に第３の書込み電圧をプリチャージし、次の書込み対象のメモリセルに隣接するメモリセルに接続された第３のローカルビット線に第２のプリチャージ電圧を印加する。さらに次の書込み対象のメモリセルにデータを書込むとき、前記第１の選択手段は、第１のプリチャージ電圧が印加された第１のローカルビット線に前記第１の書込み電圧を印加し、前記第２の選択手段は、フローティング状態の第２のローカルビット線に前記第２の書込み電圧を印加し、前記第３の選択手段は、隣接するメモリセルに接続された第３のローカルビット線の状態を維持する。

さらに本発明に係る半導体メモリは、選択されたワード線上の少なくとも２つのメモリセルに同時にデータを書込む場合において、前記第１の選択手段は、書込み対象のメモリセルに接続された第１のローカルビット線に第１の書込み電圧を印加し、前記第２の選択手段は、書込み対象のメモリセルに接続された第２のローカルビット線に第２の書込み電圧を印加し、前記第３の選択手段は、書込み対象のメモリセル間であってかつ書込み対象のメモリに隣接するメモリセルに接続された第３のローカルビット線に第３の書込み電圧をプリチャージする。好ましくは前記第１の選択手段は、書込み対象のメモリセル間の隣接するメモリセルと反対側で隣接するメモリセルに接続された第１のローカルビット線に、前記第２の書込み電圧に等しい第４の書込み電圧を印加する。

さらに本発明に係る半導体メモリは、選択されたワード線上の少なくとも２つのメモリセルのデータを連続的に消去する場合において、前記第１の選択手段は、最初の消去対象のメモリセルに接続された第１のローカルビット線に第１の消去電圧を印加し、次の消去対象のメモリセルに接続された第１のローカルビット線に第１のプリチャージ電圧を印加し、前記第２の選択手段は、最初の消去対象のメモリセルに接続された第２のローカルビット線に第２の消去電圧を印加し、次の消去対象のメモリセルに接続された第２のローカルビット線に第２のプリチャージ電圧を印加し、前記第３の選択手段は、消去対象のメモリセルに隣接するメモリセルに接続された第３のローカルビット線に第３の消去電圧をプリチャージし、次の消去対象のメモリセルに隣接するメモリセルに接続された第３のローカルビット線に第３のプリチャージ電圧を印加する。次の消去対象のメモリセルのデータを消去するとき、前記第１のデコード手段は、第１のプリチャージ電圧が印加された第１のローカルビット線に前記第１の消去電圧を印加し、前記第２のデコード手段は、第２のプリチャージ電圧が印加された第２のローカルビット線に前記第２の消去電圧を印加し、前記第３のデコード手段は、隣接するメモリセルに接続された第３のローカルビット線の状態を維持する。

さらに本発明に係る半導体メモリは、選択されたワード線上の少なくとも２つのメモリセルのデータを同時に消去する場合において、前記第１の選択手段は、消去対象のメモリセルに接続された第１のローカルビット線に第１の消去電圧を印加し、前記第２の選択手段は、消去対象のメモリセルに接続された第２のローカルビット線に第２の消去電圧を印加し、前記第３の選択手段は、消去対象のメモリセルに接続された第３のローカルビット線に第３の消去電圧を印加する。好ましくは前記少なくとも２つのメモリセルは行方向において隣接する。また、前記第２の消去電圧は、前記第３の消去電圧に等しい。

さらに本発明に係る半導体メモリは、セクタ内の全てのメモリセルのデータを消去する場合において、前記ワード線デコード手段は、セクタ内のすべてのワード線を選択し、前記第１の選択手段は、奇数番号または偶数番号の第１のローカルビット線に第１の消去電圧を印加し、前記第２の選択手段は、第２のローカルビット線に第２の消去電圧を印加し、前記第３の選択手段は、第３のローカルビット線に第３の消去電圧を印加し、かつ第１のローカルビット線に第１の消去電圧を印加した状態で、前記第２の選択手段は、第２のローカルビット線に第３の消去電圧を印加し、かつ前記第３の選択手段は、第３のローカルビット線に第２の消去電圧を印加し、次いで、前記第１の選択手段は、偶数番号または奇数番号の第１のローカルビット線に第１の消去電圧を印加し、前記第２の選択手段は、第２のローカルビット線に第２の消去電圧を印加し、前記第３の選択手段は、第３のローカルビット線に第３の消去電圧を印加し、かつ第１のローカルビット線に第１の消去電圧を印加した状態で、前記第２の選択手段は、第２のローカルビット線に第３の消去電圧を印加し、かつ前記第３の選択手段は、第３のローカルビット線に第２の消去電圧を印加する。

さらに本発明に係る半導体メモリは、セクタ内の全てのメモリセルのデータを消去する場合において、前記ワード線デコード手段は、セクタ内のすべてのワード線を選択し、前記第１の選択手段は、奇数番号または偶数番号の第１のローカルビット線に第１の消去電圧を印加し、前記第２の選択手段は、第２のローカルビット線に第２の消去電圧を印加し、前記第３の選択手段は、第３のローカルビット線に第３の消去電圧を印加し、次いで、前記第１の選択手段は、偶数番号または奇数番号の第１のローカルビット線に第１の消去電圧を印加し、前記第２の選択手段は、第２のローカルビット線に第２の消去電圧を印加し、前記第３の選択手段は、第３のローカルビット線に第３の消去電圧を印加し、前記第３の消去電圧は、前記第２の消去電圧に等しい。

好ましくは本発明のメモリセルは、ゲートとシリコン基板表面との間に電荷をトラップする誘電体層を有するトラップ型のトランジスタから構成される。

本発明によれば、新規なメモリセルアレイ構成およびデコード方式を採用することにより、従来の半導体メモリと比較して、低消費電力、高速アクセスが可能な半導体メモリを提供することができる。

従来の仮想接地方式の不揮発性半導体メモリの一部のブロックの回路構成を示す図である。本発明の実施例に係る不揮発性半導体メモリの全体構成を示すブロック図である。本発明の実施例に係る不揮発性半導体メモリのメモリセルアレイの回路構成を示す図である。メモリセルMC12、MC19を同時に読み出すときの動作を説明する図である。読出し動作を行うときのタイミングチャートである。本実施例の不揮発性半導体メモリにおいて読出し、プログラムおよび消去を行うときに印加される電圧の例を示したテーブルである。読出し動作時のローカルビット線のデコード例を示す図である。メモリセルMC12をプログラムするときの動作を説明する図である。メモリセルMC12、MC19を同時にプログラムするときの動作を説明する図である。プログラム動作を行うときのタイミングチャートである。プログラム動作時のローカルビット線のデコード例を示す図である。ビット単位でメモリセルのデータを消去するときの動作を説明する図である。ローカルビット線LBLdの両側に位置するメモリセルMC12、MC13のデータを同時に消去するときの動作を説明する図である。ビット単位でメモリセルのデータを消去する時のローカルビット線のデコード例を示す図である。隣接する２つのメモリセルのデータを同時に消去するときのローカルビット線のデコード例を示す図である。セクタ単位でメモリセルのデータを消去するときの動作を説明する図である。セクタ単位でメモリセルのデータを消去するときの他の動作を説明する図である。

次に、本発明の実施の形態について図面を参照して詳細に説明する。本実施形態では、仮想接地方式の不揮発性半導体メモリを例示する。なお、図面は、発明の説明を容易にするために描かれており、図面に示された各部のスケールは、実際のデバイスのスケールと必ずしも一致しないことに留意すべきである。

図２は、本発明の実施例に係る不揮発性メモリの要部の構成を示すブロック図である。
本実施例に係る不揮発性メモリ１０は、好ましくは単一のシリコン基板上に、メモリセルアレイ１００、アドレスバッファ１１０、選択ゲート１２０、ワード線デコーダ１３０、Ｙデコーダ１４０、入出力回路１５０、および読み書き制御回路１６０などの回路素子を含んで構成される。なお、図２には、主要な構成を示しており、電圧生成回路等は省略してある。

メモリセルアレイ１００は、複数のセクタ（またはブロック）１、２、・・・セクタｐに分割され、各セクタには、複数のメモリセルアレイが行列状に配列され、１つのセクタは、ｎページ×ｍ×２ビットから構成される。各セクタ内の各行方向のメモリセルのゲートは、ワード線WL_00,WL_01,・・・WL_0ｎ、WL_10,WL_11,・・・WL_1ｎ、・・・、WL_p0,WL_p1,・・・WL_pｎにそれぞれ接続され、列方向のメモリセルのソースは、後述するように（図３を参照）、ソース側のローカルビット線LBLs0、LBLs1、・・・LBLsmに接続され、列方向のメモリセルのドレインは、ドレイン側のローカルビット線LBLd0、LBLd1、・・・LBLdmに接続される。ローカルビット線LBLs0、LBLs1、・・・LBLsmは、第１および第２の選択トランジスタTRs0、TRs1・・・TRsmを介して第１および第２のグローバルソース線GARVSS_0、GARVSS_1に接続される。また、ドレイン側のローカルビット線LBLd0、LBLd1、・・・LBLdmは、ビット線選択トランジスタTRd0、TRd1・・・TRdmを介してグローバルビット線GBL0、GBL1,GBL2・・・GBLｍに接続される。

アドレスバッファ１１０は、図示しないアドレスバスADDBUSから供給されるアドレスデータを受け取り、列アドレスデータを、選択ゲート１２０およびＹデコーダ１４０に提供する。選択ゲート１２０は、列アドレスデータをデコードし、デコード結果に基づき第１および第２の選択トランジスタTRs0、TRs1・・・TRsmのゲートに接続された第１および第２の選択信号SELS_0、SELS_1、・・・SELS_7の動作電圧を選択する。また、選択ゲート１２０は、デコード結果に基づきビット線選択トランジスタTRd0、TRd1・・・TRdmのゲートに接続された選択信号SSEL_0、SSEL_1、SSEL_2、SSEL_3の動作電圧を選択する。さらに選択ゲート１２０は、第１および第２のグローバルソース線GARVSS_0、GARVSS_1の動作電圧を、読み書き制御回路１６０からの制御信号S2に応じて制御する。第１および第２の選択信号SELS_0、SELS_1、・・・SELS_7、および第１および第２のグローバルソース線GARVSS_0、GARVSS_1、選択信号SSEL_0、SSEL_1、SSEL_2、SSEL_3は、行方向（Ｘ方向）に即ちワード線と平行に延びる。

Ｙデコーダ１４０は、列アドレスデータをデコードし、デコード結果に基づきグローバルビット線GBL_0、GBL_1、・・・GBL_ｍを選択する。また、選択されたグローバルビット線GBLには、読み書き制御回路１６０の制御信号S3に従い、読出し、プログラム（書込み）、消去などの動作に応じて読出し電圧Vread、プログラム電圧Vprog、消去電圧Versなどの電圧が適宜印加される。

ワード線デコーダ１３０は、アドレスバッファ１１０から行アドレスデータを受け取り、デコード結果に基づきいずれかのセクタを選択し、かつ選択されたセクタ内のワード線WLを選択する。選択されたワード線には、読み書き制御回路１６０からの制御信号S1に従い、読出し電圧Vcg、プログラム（書込み）電圧Vpp、消去電圧Versなどが供給される。なお、セクタ内のメモリセルのデータをすべて消去する場合には、セクタ内の全てのワード線が選択される。

入出力回路１５０は、図示しないデータバスDATABUSに接続され、メモリセルアレイから読み出されたデータを出力したり、受け取ったデータをメモリセルに書き込む。さらにデータバスからのコマンドは、読み書き制御回路１６０によって解読され、読み書き制御回路１６０は、制御信号S1、S2、S3等を介してワード線デコーダ１３０、選択ゲート１２０およびＹデコーダ１４０を制御し、選択されたワード線WL、選択されたグローバルビット線GBL、選択信号SELS_0〜SELS_7、SSEL_0〜SSEL_3、第１および第２のグローバルソース線GARVSS_0、GARVSS_1の電圧を制御する。また、読み書き制御回路１６０は、メモリセルから読み出したデータを感知するためのセンスアンプや、読出し電圧Vread、書込み電圧Vprog、消去電圧Vers、行選択電圧（Vcg、Vpp、Vers）、ドレイン電圧Vddなど種々の電圧を生成するための電圧生成回路を含むことができる。

図３は、図２に示すメモリセルアレイの回路構成を示す図である。図に示すメモリセルアレイは、１つのセクタ内の一部を示している。１つのメモリセルは、好ましくはｐ型のシリコン基板、またはｐ型のウェルを含み、そのようなｐ型の半導体領域内にｎ型の拡散領域からなるソース、ドレインが形成される。基板表面上には、電荷をトラップするための領域として機能することができる酸化膜−窒化膜−酸化膜（ＯＮＯ）が形成され、その上に導電性のポリシリコンまたは金属から成るゲート電極が形成される。メモリセルは、好ましくはソース／ドレイン間に電流が流されたときに生じるホットエレクトロンをＯＮＯ膜にトラップすることでプログラムされる。但し、それ以外にも、ファウラーノルドハイム（ＦＮ）トンネリングにより電荷をＯＮＯ膜にトラップさせてもよい。トラップされた電荷は、例えばＦＮトンネリングやホットホール注入により消去することができる。

各メモリセルは、行列状に配置され、１つのメモリセルのソースは、行方向に隣接する一方のメモリセルのソースと共通に形成され、当該１つのメモリセルのドレインは、行方向に隣接する他方のメモリセルのドレインと共通に形成される。列方向のメモリセルのドレインは、列方向に延びるドレイン側のローカルビット線LBLd0、LBLd1、・・・LBLd7に電気的に接続され、各ソースは、ソース側の第１のローカルビット線LBLs0、LBLs２、LBLs4、LBLs6と第２のローカルビット線LBLs1、LBLs3、LBLs5、LBLs7に交互に電気的に接続される。好ましくは、ローカルビット線LBLd0、LBLd1、・・・LBLd7、第１および第２のローカルビット線LBLs0、LBLs1、・・・LBLs7は、ソース／ドレインと同様に、基板内の埋め込み拡散領域によって構成される。但し、ローカルビット線を基板上に配線された導電層によって構成するようにしてもよい。このように構成されたメモリアレイは、仮想接地方式で動作される。図３には、上記したように、８本のローカルビット線LBLd0、LBLd1、・・・LBLd7、第１のローカルビット線LBLs0、LBLs２、LBLs4、LBLs6、および第２のローカルビット線LBLs1、LBLs3、LBLs5、LBLs7が例示されるが、これらはセクタ内の一部であることに留意すべきであり、１つのセクタ内に、これ以上の本数の各ローカルビット線を含ませることができる。ここでは、説明の便宜上、図３に示された参照符号を用いて説明する。

行方向の各メモリセルのゲートは、それぞれワード線WL_0、WL_1、・・・WL_4・・・WL_nに接続される。ローカルビット線LBLd0は、例えばメモリセルMC10、MC11の共通のドレインに接続されるように列方向に延在し、ローカルビット線LBLd1は、メモリセルMC12、MC13の共通のドレインに接続されるように列方向に延在し、同様に、ローカルビット線LBLd2、LBLd3・・・LBLd7がメモリセルの共通のドレインに接続されるように列方向に延在する。ローカルビット線LBLd0、LBLd1、LBLd2、LBLd3の一方の端部は、ビット線選択トランジスタTRd0、TRd1、TRd2、TRd3に直列に接続され、ビット線選択トランジスタTRd0、TRd1、TRd2、TRd3には、グローバルビット線GBL_0、GBL_1、GBL_2、GBL_3が直列に接続され、ビット線選択トランジスタTRd0、TRd1、TRd2、TRd3のゲートには、選択信号SSEL_0、SSEL_1、SSEL_2、SSEL_3が接続される。

さらにローカルビット線LBLd4、LBLd5、LBLd6、LBLd7の一方の端部は、ビット線選択トランジスタTRd4、TRd5、TRd6、TRd7に直列に接続され、ビット線選択トランジスタTRd4、TRd5、TRd6、TRd7には、グローバルビット線GBL_4、GBL_5、GBL_6、GBL_7が直列に接続され、ビット線選択トランジスタTRd4、TRd5、TRd6、TRd7のゲートには、選択信号SSEL_0、SSEL_1、SSEL_2、SSEL_3が接続される。このように、４つのビット線選択トランジスタ毎に、共通の選択信号SSEL_0、SSEL_1、SSEL_2、SSEL_3が印加されるように構成され、これにより、４つおきにローカルビット線LBLdが同時に選択できるようになっている。各ビット線選択トランジスタTRd1、TRd1、・・・TRd7は、ｎチャンネルＭＯＳトランジスタから構成され、ゲートに印加される選択信号SSEL_0、SSEL_1、SSEL_2、SSEL_3は、図２の選択ゲート１２０から供給される。

図２には、１つのセクタの部分しか示されていないが、グローバルビット線GBL_0、GBL_1、・・・GBL_7は、他のセクタのローカルビット線LBLd0、LBLd1・・・LBLd7に対しても、ビット線選択トランジスタTRd1、TRd1・・・TRd7を介して接続される。つまり、グローバルビット線は、各セクタのメモリセルに接続されたローカルビット線に対して共通である。グローバルビット線GBL_0、GBL_1・・・GBL_7の他方の端部には、それぞれセンスアンプ（図示されない）が接続され、センスアンプは、選択されたメモリセルの読出し時に、ローカルビット線を流れる電流または電位を感知し増幅する。

ローカルビット線LBLd0とLBLd1との間には、ソース側の第１のローカルビット線LBLs0が列方向に延び、第1のローカルビット線LBLs0は、メモリセルMC11,MC12の共通のソースに接続される。ローカルビット線LBLd1とLBLd2との間には、ソース側の第２のローカルビット線LBLs1が列方向に延び、第２のローカルビット線LBLs1は、メモリセルMC13,MC14の共通のソースに接続される。このように、ソース側の第１のローカルビット線と第２のローカルビット線は、交互に列方向に配列される。

第１のローカルビット線LBLs0、LBLs2、LBLs4、BLs6の端部は、第１の選択トランジスタTRs0、TRs1、TRs2、TRs3に直列に接続され、さらに第１の選択トランジスタTRs0、TRs1、TRs2、TRs3は、１つの第１のグローバルソース線GARVSS_0に共通に接続される。第１の選択トランジスタTRs0、TRs1、TRs2、TRs3のゲートには、図３に示す選択ゲート１２０からの第１の選択信号SELS_0、SELS_1、SELS_2、SELS_3が接続される。

他方、第２のローカルビット線LBLs1、LBLs3、LBLs5、LBLs7の端部は、第２の選択トランジスタTRs4、TRs5、TRs6、TRs7に直列に接続され、さらに第２の選択トランジスタTRs4、TRs5、TRs6、TRs7は、１つの第２のグローバルソース線GARVSS_1に共通に接続される。第２の選択トランジスタTRs4、TRs5、TRs6、TRs7のゲートには、選択ゲート１２０からの第２の選択信号SELS_4、SELS_5、SELS_6、SELS_7が接続される。第１および第２の選択トランジスタTRs0、TRs1・・・TRs7は、ｎチャンネルＭＯＳトランジスタから構成される。好ましくは、第１および第２のグローバルソース線GARVSS_0、GARVSS_1は、ワード線WL_0、WL_1・・・WL_nと平行に行方向に延びる。

［読出し動作］
本実施例の不揮発性メモリセルでは、複数のメモリセルを同時に読み出すことができる。一例として、図３に示すメモリセルMC12とMC19の２つのセルを同時に読出すときの動作を説明する。図４は、メモリセルMC12とMC19を読み出すときの各部の動作状態を示し、関連しないメモリセルを省略している。図中、S、D、F、F’、は、ローカルビット線の状態を示し、Sは、ローカルビット線がメモリセルのソースとして機能し、Dは、ローカルビット線がメモリセルのドレインとして機能し、Fは、ローカルビット線がフローティングとして機能し、F’は、ローカルビット線がバイアス電圧にクランプされて機能することを示す。また、図５は、読出し動作のときの各部のタイミングチャート、図６は、各部に印加される電圧を示したテーブルである。

時刻ｔ１で、メモリセルMC12、MC19に接続されたワード線WL_1がGND（0V）から昇圧を開始されるが、他のワード線は、GNDのままである。第１のグローバルソース線GARVSS_0は、時刻ｔ１で、Vddから０Vに降圧され、第２のグローバルソース線GARVSS_1は、Vddの状態を維持する。グローバルビット線GBL_１（GBL_4）は、時刻ｔ１で0Vから昇圧を開始されるが、他のグローバルビット線GBL_0（GBL_2、GBL_3、GBL_5、GBL_6、GBL_7）は0Vのままである。第２のグローバルソース線GARVSS_1に接続された第２の選択トランジスタTRs4、TRs5のゲートに接続される第２の選択信号SELS_4、SELS_5が、時刻ｔ１で0VからVdd-Vtに昇圧され、残りの第２の選択信号SELS_6、SELS_7は、0Vのままである。こうして、時刻ｔ１において、第２の選択トランジスタTRs4、TRs5がオンし、第２のグローバルソース線GARVSS_1によって第２のローカルビット線LBLs1、LBLs3がプリチャージされ、一定電位にクランプされる。

次に、時刻ｔ２において、ワード線WL_1が読出し電圧Vcg（例えば、Vcg=4V）にまで昇圧され、グローバルビット線GBL_1、GBL_4が0.9Vにまで昇圧される。また、ビット線選択トランジスタTRd1〜TRd7のゲートに接続された選択信号SSEL_0、SSEL_1がＨレベル（例えば、4V）に昇圧され、他の選択信号SSEL_2、SSEL_3は、論理Ｌレベル（GND）のままである。これにより、ビット線選択トランジスタTRd0、TRd1、TRd4、TRd5がイネーブルされ、ローカルビット線LBLd0、LBLd1、LBLd4、LBLd5がグローバルビット線GBL_0、GBL_1、GBL_4、GBL_5に接続される。ローカルビット線LBLd1、LBLd4には、グローバルビット線GBL_1、GBL_4から0.9Vが印加され、ローカルビット線LBLd0、LBLd5には、グローバルビット線GBL_0、GBL_5から0Vが印加される。また、ビット線選択トラジス他TRd2、TRd3はオフであるため、ローカルビット線LBLd2、LBLd3は、グローバルビット線GBL_2、GBL_3から電気的に隔離されたフローティング状態となる。

次に、時刻ｔ３において、第１の選択トランジスタTRs0、TRs2のゲートに接続された第１の選択信号SELS_0、SELS_2が、0VからVddに昇圧され、第１の選択トランジスタTRs0、TRs2がオンする。これにより、第１のローカルビット線LBLs0、LBLs4に第１のグローバルソース線GARVSS_0からの0Vが印加される。第１の選択信号SELS_1、SEL_3は、0Vであるため、第１の選択トランジスタTRs1、TRs3はオフであり、第１のローカルビット線LBLs2、LBLs6は、第1のグローバルソース線GARVSS_0から電気的に隔離されたフローティング状態となる。

こうして、図４に示すように選択されたメモリセルMC12、MC19のゲートには、ワード線WL_1を介して読出し電圧Vcgが印加され、ドレインには、ローカルビット線LBLd1、LBLd4およびグローバルビット線GBL_1、GBL_4を介して読み出し電圧Vreadが印加され、ソースには、第１のローカルビット線LBLs0、LBLs4を介してGNDが印加される。メモリセルMC12、MC19に電荷が蓄積されているとき、メモリセルMC12、MC19のしきい値は相対的に高くなるため、メモリセルMC12、MC19はオフ状態であり、メモリセルMC12、MC19のドレインからソースに電流は流れない。メモリセルMC12、MC19に電荷が蓄積されていないとき、しきい値は相対的に低くなるため、メモリセルMC12、MC19がオンし、ドレインからソースに電流が流れる。グローバルビット線GBL_1、GBL_4には、センスアンプ（図示省略）が接続されており、センスアンプによってメモリセルMC12、MC19のオン電流が検出される。

メモリセルMC12と隣接するメモリセルMC11のドレインは、ローカルビット線LBLd0を介してGNDが印加され、ローカルビット線LBLd0は、第１のローカルビット線LBLs0と同電位となるため、メモリセルMC11を通るリーク電流が防止される。また、メモリセルMC12と反対側で隣接するメモリセルMC13のソースは、第２のローカルビット線LBLs1を介して一定電位にプリチャージにされており、メモリセルMC13を通るリーク電流が防止される。このようなリーク電流の防止は、メモリセルMC19と隣接するメモリセルMC18、MC1Aについても同様である。

また、本実施例では、メモリセルMC12、MC19を同時に読み出すとき、それらの間のローカルビット線LBLd2、LBLd3および第１のローカルビット線LBLs2がフローティングにあるため、２つのメモリセル間は、電気的に実質的に分離されているため、互いに電気的に干渉することが効果的に防止される。

図７は、読出し動作を行うときのローカルビット線のデコード例であり、ページアドレスまたはカラムアドレスをシーケンシャルに変化（0、1、2、・・・n）させたときのローカルビット線の状態変化を示している。すなわち、図４に示したように、２つのメモリセルを同時に読み出すとき、２つのメモリセル間に含まれるローカルビット線は、「S、D、F’、F、F、F、F’、D、S」の基本パターンを持つようにデコードされる。ページモードやバーストモードのように、１つのワード線に接続されたメモリセルを連続的に読み出すとき、カラムアドレスを順次インクリメントすることで、２ビットを同時に連続的に読み出される。なお、図７の上部に示した斜線部分は、読出しに利用されないメモリセルを示し、矢印の方向は、読出し対象のメモリセルのドレインからソースの向きに対応する。なお、上記の例では、選択されたワード線に接続されたメモリセルを２つを同時に読出す例を示したが、このような基本パターンによって選択される４つ以上のメモリセルを同時に読み出すことも可能であるし、１つのメモリセル単位で読み出すことも可能である。

［プログラム動作］
図８Ａは、メモリセルMC12にデータをプログラム（書込み）するときの動作を説明する図であり、図９は、プログラム動作のときの各部のタイミングチャートを示している。また、各部に印加される電圧は、図６のテーブルに示す通りである。

時刻ｔ１で、メモリセルMC12に接続されたワード線WL_1がGND（0V）から昇圧を開始されるが、他のワード線は、GNDのままである。第１のグローバルソース線GARVSS_0は、時刻ｔ１で、Vddから０Vに降圧され、第２のグローバルソース線GARVSS_1は、Vddの状態を維持する。グローバルビット線GBL_１〜GBL_7は、時刻ｔ１で0Vから昇圧を開始されるが、グローバルビット線GBL_0は0Vのままである。第２のグローバルソース線GARVSS_1に接続された第２の選択トランジスタTRs4、TRs5のゲートに接続される第２の選択信号SELS_4、SELS_5が、時刻ｔ１で0VからVddに昇圧され、残りの第２の選択信号SELS_6、SELS_7は、0Vのままである。こうして、時刻ｔ１において、第２の選択トランジスタTRs4、TRs5がオンし、第２のグローバルソース線GARVSS_1によって第２のローカルビット線LBLs1、LBLs3がプリチャージされ、一定電位にクランプされる。

次に、時刻ｔ２において、ワード線WL_1が4Vからさらにプログラム電圧となる9Vに昇圧を開始される。グローバルビット線GBL_0は、0Vであり、グローバルビット線GBL_1は、Vddからプログラム電圧Vprogに昇圧される。グローバルビット線GBL_2〜GBL_7は、Vddの状態を維持する。また、ビット線選択トランジスタTRd1のゲートに接続された選択信号SSEL_1が時刻ｔ１とｔ２の間に4Vに昇圧され、さらにこれが9Vに昇圧される。他の選択信号SSEL_0、SSEL_2、SSEL_3は、GNDのままである。これにより、ビット線選択トランジスタTRd1、TRd5がイネーブルされ、ローカルビット線LBLd1、LBLd5がグローバルビット線GBL_1、GBL_5に接続される。ローカルビット線LBLd1は、グローバルビット線GBL_1によって一定電位にプリチャージされる。また、ビット線選択トラジスタTRd0、TRd2、TRd3はオフ状態である。

次に、時刻ｔ３において、ワード線WL_1がプログラム電圧である９Vまで昇圧される。
第１の選択トランジスタTRs0のゲートに接続された第１の選択信号SELS_0が、0VからVddに昇圧され、第１の選択トランジスタTRs0がオンする。これにより、第１のローカルビット線LBLs0に第１のグローバルソース線GARVSS_0からの0Vが印加される。第１の選択信号SELS_1、SELS_2、SELS_3は、0Vであるため、第１の選択トランジスタTRs1、TRs2、TRs3はオフであり、第１のローカルビット線LBLs2、LBLs4、LBLs6は、第1のグローバルソース線GARVSS_0から電気的に隔離されたフローティング状態となる。

こうして、図８に示すように選択されたメモリセルMC12のゲートには、ワード線WL_1を介してプログラム電圧Vppが印加され、ドレインには、ローカルビット線LBLd1およびグローバルビット線GBL_1を介してプログラム電圧Vprogが印加され、ソースには、第１のローカルビット線LBLs0を介して0Vが印加される。これにより、メモリセルMC12は、オン状態となり、ドレインからソースに電流が流れ、チャンネルで発生したホットエレクトロンが電荷蓄積層(ONO)にトラップされる。メモリセルMC12と隣接するメモリセルMC13のソースは、第２の選択トランジスタTRs4によって一定電位にクランプされた状態にあるため、メモリセルMC13が導通して誤ったデータが書込まれることが防止される。メモリセルMC12と他方で隣接するメモリセルMC11のソースには、第１のローカルビット線LBLs0によって0vが印加されているため、メモリセルMC11のソースとドレイン間にはオンするのに十分な電位差が生じず、メモリセルMC11には電流が流れない。

図１０は、プログラム動作を行うときのローカルビット線のデコード例であり、カラムアドレスをシーケンシャルに変化（0-L、0-R、1-L、1-R、・・・n-L、n-R）させたときのローカルビット線の状態変化を示している。メモリセルのプログラムは、１ビットずつ行われるため、最初に、メモリセルMC12のプログラムを行い、次に、メモリセルMC19のプログラムを行う。メモリセルMC12のプログラムを行う場合には、ローカルビット線は、図８に示すように、「S、D、F’、F’、F、F、F’、F’、F」の第１の基本パターンが生成されるようにデコードされ、メモリセルMC19のプログラムを行う場合には、第１の基本パターンの順序が反転するように「F、F’、F’、F、F、F’、F’、D、S」の第２の基本パターンが生成されるようにデコードされる。ページモードでプログラムを行うとき、ページアドレスがインクリメントする毎に、ローカルビット線LBLdが２本ずつシフトされる。

図８Ｂは、メモリセルMC12、MC19に同時にデータをプログラムするときの動作を説明する図である。グローバルビット線GBL_4からビット線選択トランジスタTRd4を介してローカルビット線LBLd4がドレインとなるようにプログラム電圧Vprogが印加され、ローカルビット線LBLs4がソースとなるように0Vが印加される。また、メモリセルMC19に隣接するメモリセルMC18のローカルビット線LBLs3は、第２のグローバルソース線GARVSS_1から第２の選択トランジスタTRs5を介して一定電位にプリチャージされ、他方で隣接するメモリセルMC1Aのローカルビット線LBLd5は、グローバルビット線GBL_5から0Vが印加される。こうして、隣接するメモリセルMC11、MC13、MC18、MC1Aへの誤ったプログラム電流を流すことなく、メモリセルMC12、MC19へのプログラムを同時に行うことができる。なお、選択されたワード線に接続されたメモリセルへのプログラムは、４つ以上のメモリセルを連続的または同時に実行するようにしてもよい。さらに、上記の例では、プログラムされるメモリセルのソース側の電位を0Vとしたが、0.5Vであってもよく、この場合、プログラムされるメモリセルに隣接するメモリセル（プログラムされるメモリセルがMC12であれば、メモリセルMC11）のローカルビット線は、ソース側の電位と等しくなるように0.5Vにすることが望ましい。

［消去動作］
図１１Ａは、メモリセルMC12で消去するときの動作を説明する図であり、各部に印加される電圧は、図６のテーブルに示してある。また、図１２は、消去動作のときのデコード例を示している。メモリセルのデータを消去方法には、窒化膜にトラップされた電荷をＦＮトンネリングにより基板に放出する方法と、窒化膜にホットホールを注入しトラップされた電荷と結合させ中和させる方法がある。ここでは、後者の方法で消去する例を説明する。

メモリセルMC12のゲートに接続されたワード線WL_1には、消去電圧Versとして-6Vが印加される。選択されないワード線は、0Vである。ビット線選択トランジスタTRd0、TRd1、TRd4、TRd5のゲートに接続された選択信号SSEL_0、SSEL_1には9Vが印加され、これらのトランジスタが導通する。ローカルビット線LBLd0には、グローバルビット線GBL_0からVddが印加され、ローカルビット線LBLd1には、グローバルビット線GBL_1から5Vが印加される。ローカルビット線LBLd4、LBLd5には、グローバルビット線GBL_4、GBL_5から0Vが印加される。選択信号SSEL_2、SSEL_3は、0Vであるため、ローカルビット線LBLd2、LBLd3はフローティングである。

第１の選択信号SELS_0、SELS_2は、Vddであり、第１の選択トランジスタTRs0、TRs2がオンし、第１のローカルビット線LBLs0には第１のグローバルソース線GARVSS_0からの0Vが印加され、第１のローカルビット線LBLs5は、0Vにクランプされる。第１の選択信号SELS_1は0Vであるため、ローカルビット線LBLs2はフローティング状態である。また、第２の選択信号SELS_4、SELS_5がVddであり、第２の選択トランジスタTRs4、TRs5がオンし、第２のローカルビット線LBLs1、LBLs3は一定電位にクランプされる。こうして、メモリセルMC12にホットホールが注入され、データが消去される。

ビット単位でメモリセルのデータを消去する場合には、図１２Ａに示すようなデコードが行われる。最初のメモリセルを消去するとき、「S、D、F’、F、F、F、F’、S、S」の第１の基本パターンが生成されるようにデコードされ、同一行の次のメモリセルが消去されるとき、第１の基本パターンの順序が反転するように「S、S、F’、F、F、F、F’、D、S」の第２の基本パターンが生成されるようにデコードされる。このようにページアドレスを連続的に変化させることで、高速でのページ消去を行うことができる。

次に、選択されたワード線上の隣接するメモリセルを同時に消去する動作について説明する。図１１Ｂは、メモリセルMC12、MC13を消去するときの動作を説明する図である。この場合、第２のグローバルソース線GARVSS_1は0Vであり、メモリセルMC13のローカルビット線LBLs1は、第２の選択トランジスタTRs4を介して0Vに印加される。これにより、ローカルビット線LBLd1に消去電圧(5V)が印加され、その両側のローカルビット線LBLs0、LBLs1に0Vが印加されることで、メモリセルMC12、MC13のデータを同時に消去することができる。図１２Ｂは、隣接するメモリセルを同時に消去するときのデコード例を示している。このように隣接するメモリセルを同時に消去することで、例えば、ページ消去を高速に行うことができる。

［セクタ消去動作］
図１３Ａは、セクタ単位でメモリセルのデータを消去するときの動作を説明する図である。セクタ内の全てのメモリセルのデータを消去するには、セクタ内のすべてのワード線を選択し、カラム側のデコードを偶数グローバルビット線GBLの右側（Left側）、偶数グローバルビット線の左側（Right側）、奇数グローバルビット線の右側（Left側）、奇数グローバルビット線の左側（Right側）の４分割で行う。消去の電圧条件として、メモリセルのゲートには-6V、ドレインには5V、ソースには0Vが印加される。

１番目の消去では、奇数のローカルビット線LBLd1、LBLd3、LBLd5、LBLd7がドレインとなるように選択され、第1のローカルビット線LBLs0、LBLs2、LBLs4、LBLs6がソースとなるように選択され、ソース／ドレイン間のメモリセルが消去される。このとき、消去されるメモリセルに隣接するメモリセルの第２のローカルビット線LBLs1、LBLs3、LBLs5、LBLs7が一定電位にクランプされ、そこを通るリーク電流が防止される。

２番目の消去では、ローカルビット線LBLdは、ドレインのままであり、第1のローカルビット線LBLs0、LBLs2、LBLs4、LBLs6がクランプされた電位に、第２のローカルビットLBLs1、LBLs3、LBLs5、LBLs7がソースになるように、第１および第２のグローバルソース線GARVSS_0、GARVSS_1の電位が切り替えられる。

３番目の消去では、偶数のローカルビット線LBLd0、LBLd2、LBLd4、LBLd6がドレインとなるように選択され、第1のローカルビット線LBLs0、LBLs2、LBLs4、LBLs6がクランプされた電位のままであり、かつ第２のローカルビットLBLs1、LBLs3、LBLs5、LBLs7がソースのままである。

４番目の消去では、ローカルビット線LBLd0、LBLd2、LBLd4、LBLd6がドレインのままであり、第１のローカルビット線と第２のローカルビット線がそれぞれソースとクランプされた電位に切替えられる。このようなシーケンスをすることで、高速なブロック内のメモリセルのデータを消去することが可能になる。なお、消去の順番は、偶数のグローバルビット線の消去（３番目、４番目）を先に行い、次に、奇数のグローバルビット線の消去（１番目、２番目）を行うようにしてもよい。

図１３Ｂは、図１１Ｂに示した隣接するメモリセルを同時に消去する方法を用いてセクタ内の全てのメモリセルを消去するときの動作を説明する図である。この場合、セクタ内のメモリセルの消去は、２分割して行われる。第１番目の消去では、奇数のグローバルビット線GBL_1、GBL_3、GBL_5、GBL_7のローカルビット線LBLd1、LBLd3、LBLd5、LBLd7がドレインとなるように5Vの消去電圧が印加され、これらのローカルビット線LBLdに隣接するローカルビット線LBLs0〜LBLs7がソースとなるように0Vが印加される。

２番目の消去では、偶数のグローバルビット線GBL_0、GBL_2、GBL_4、GBL_6のローカルビット線LBLd0、LBLd2、LBLd4、LBLd6がドレインとなるように5Vの消去電圧Versが印加され、これに隣接するローカルビット線LBLs0〜LBLs7がソースとなるように0Vが印加される。このような動作により、セクタ内のメモリセルを高速に消去することができる。なお、１番目の消去と２番目の消去の順序を反対にしてもよいことは勿論である。

本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

上記実施例では、グローバルビット線GBL側からデータの読出しおよび書込みをするようにしたが、メモリセルのソースとドレインを入れ替えて、反対側からデータの読出しおよび書込みを行うことも可能である。メモリセルからのデータの読み出しを行う場合には、例えば、第１のグローバルソース線GAAVSS_0、第１のローカルビット線LBLs0に読出し電圧Vread=0.9vを印加し、グローバルビット線GBL_1、ローカルビット線LBLd1をグランドにし、隣接するメモリセルのソース／ドレインをプリチャージすればよい。

さらに上記実施例では、電荷をトラップするタイプのメモリセルを例示したが、これに限らず、コントロールゲートとシリコン基板表面との間にフローティングゲートが形成されたメモリセルや、その他のランダムアクセスが可能な不揮発性または揮発性メモリの全般に適用することができる。

１０：不揮発性メモリ
１００：メモリセルアレイ
１１０：アドレスバッファ
１２０：ソース側ビット線デコーダ
１３０：ワード線デコーダ
１４０：ドレイン側ビット線デコーダ
１５０：入出力回路
１６０：読み書き制御回路
GBL_0〜GBL_m：グローバルビット線
GARVSS_0：第１のグローバルソース線
GARVSS_1：第２のグローバルソース線
MC10〜MC1F：メモリセル
TRd0〜TRd7：ビット線選択トランジスタ
SSEL_0〜SSEL_7：選択信号
LBLd0〜LBLd7：ローカルビット線
TRs0〜TRs3：第１の選択トランジスタ
SELS_0〜SELS_3：第１の選択信号
LBLs0、LBLs2、LBLs4、LBLs6：第１のローカルビット線
TRs4〜TRs7：第２の選択トランジスタ
SELS_4〜SELS_7：第２の選択信号
LBLs1、LBLs3、LBLs5、LBLs7：第２のローカルビット線

Claims

行列状に配置された複数のメモリセルを有し、各メモリセルは、第１導電型の半導体領域内に第２導電型の第１および第２の拡散領域を含み、メモリセルの第１または第２の拡散領域が行方向に隣接する他のメモリセルの第１または第２の拡散領域と共通である、メモリセルアレイと、
メモリセルアレイの行方向に延び、かつメモリセルのゲートに接続された複数のワード線と、
メモリセルアレイの列方向に延び、かつ各メモリセルの第１の拡散領域に電気的に接続された複数の第1のローカルビット線と、
メモリセルアレイの列方向に延び、前記第１のローカルビット線の第１の側に隣接し、かつ各メモリセルの第２の拡散領域に電気的に接続された複数の第２のローカルビット線と、
メモリセルアレイの列方向に延び、前記第１のローカルビット線の前記第１の側と反対の第２の側に隣接し、かつ各メモリセルの第２の拡散領域に電気的に接続された複数の第３のローカルビット線と、
アドレス情報に基づきワード線を選択するワード線デコード手段と、
アドレス情報に基づき第１のローカルビット線を選択し、選択された第１のローカルビット線に決められた電圧を印加する第１の選択手段と、
アドレス情報に基づき第２のローカルビット線を選択し、選択された第２のローカルビット線に決められた電圧を印加する第２の選択手段と、
アドレス情報に基づき第３のローカルビット線を選択し、選択された第３のローカルビット線に決められた電圧を印加する第３の選択手段とを有し、
選択されたワード線上の少なくとも２つのメモリセルの読出しを同時に行う場合において、前記第１の選択手段は、読出し対象のメモリセルに接続された第１のローカルビット線に第１の読出し電圧を印加し、前記第２の選択手段は、読出し対象のメモリセルに接続された第２のローカルビット線に第２の読出し電圧を印加し、前記第３の選択手段は、読出し対象のメモリセル間であってかつ読出し対象のメモリに隣接するメモリセルに接続された第３のローカルビット線に第３の読出し電圧をプリチャージする、半導体メモリ。
前記第１の選択手段は、読出し対象のメモリセル間の少なくとも１つの第１のローカルビット線をフローティング状態にする、請求項１に記載の半導体メモリ。
前記第２の選択手段は、読出し対象のメモリセル間の少なくとも１つの第２のローカルビット線をフローティング状態にする、請求項１または２に記載の半導体メモリ。
前記第１の選択手段は、読出し対象のメモリセル間の隣接するメモリセルと反対側で隣接するメモリセルに接続された第１のローカルビット線に、前記第２の読出し電圧に等しい第４の読出し電圧を印加する、請求項１ないし３いずれか１つに記載の半導体メモリ。
行列状に配置された複数のメモリセルを有し、各メモリセルは、第１導電型の半導体領域内に第２導電型の第１および第２の拡散領域を含み、メモリセルの第１または第２の拡散領域が行方向に隣接する他のメモリセルの第１または第２の拡散領域と共通である、メモリセルアレイと、
メモリセルアレイの行方向に延び、かつメモリセルのゲートに接続された複数のワード線と、
メモリセルアレイの列方向に延び、かつ各メモリセルの第１の拡散領域に電気的に接続された複数の第1のローカルビット線と、
メモリセルアレイの列方向に延び、前記第１のローカルビット線の第１の側に隣接し、かつ各メモリセルの第２の拡散領域に電気的に接続された複数の第２のローカルビット線と、
メモリセルアレイの列方向に延び、前記第１のローカルビット線の前記第１の側と反対の第２の側に隣接し、かつ各メモリセルの第２の拡散領域に電気的に接続された複数の第３のローカルビット線と、
アドレス情報に基づきワード線を選択するワード線デコード手段と、
アドレス情報に基づき第１のローカルビット線を選択し、選択された第１のローカルビット線に決められた電圧を印加する第１の選択手段と、
アドレス情報に基づき第２のローカルビット線を選択し、選択された第２のローカルビット線に決められた電圧を印加する第２の選択手段と、
アドレス情報に基づき第３のローカルビット線を選択し、選択された第３のローカルビット線に決められた電圧を印加する第３の選択手段とを有し、
選択されたワード線上の少なくとも２つのメモリセルに連続的にデータを書込む場合において、前記第１の選択手段は、最初の書込み対象のメモリセルに接続された第１のローカルビット線に第１の書込み電圧を印加し、次の書込み対象のメモリセルに接続された第１のローカルビット線に第１のプリチャージ電圧を印加し、前記第２の選択手段は、最初の書込み対象のメモリセルに接続された第２のローカルビット線に第２の書込み電圧を印加し、次の書込み対象のメモリセルに接続された第２のローカルビット線をフローティング状態にし、前記第３の選択手段は、最初の書込み対象のメモリセルに隣接するメモリセルに接続された第３のローカルビット線に第３の書込み電圧をプリチャージし、次の書込み対象のメモリセルに隣接するメモリセルに接続された第３のローカルビット線に第２のプリチャージ電圧を印加する、半導体メモリ。
次の書込み対象のメモリセルにデータを書込むとき、前記第１の選択手段は、第１のプリチャージ電圧が印加された第１のローカルビット線に前記第１の書込み電圧を印加し、前記第２の選択手段は、フローティング状態の第２のローカルビット線に前記第２の書込み電圧を印加し、前記第３の選択手段は、隣接するメモリセルに接続された第３のローカルビット線の状態を維持する、請求項５に記載の半導体メモリ。
行列状に配置された複数のメモリセルを有し、各メモリセルは、第１導電型の半導体領域内に第２導電型の第１および第２の拡散領域を含み、メモリセルの第１または第２の拡散領域が行方向に隣接する他のメモリセルの第１または第２の拡散領域と共通である、メモリセルアレイと、
メモリセルアレイの行方向に延び、かつメモリセルのゲートに接続された複数のワード線と、
メモリセルアレイの列方向に延び、かつ各メモリセルの第１の拡散領域に電気的に接続された複数の第1のローカルビット線と、
メモリセルアレイの列方向に延び、前記第１のローカルビット線の第１の側に隣接し、かつ各メモリセルの第２の拡散領域に電気的に接続された複数の第２のローカルビット線と、
メモリセルアレイの列方向に延び、前記第１のローカルビット線の前記第１の側と反対の第２の側に隣接し、かつ各メモリセルの第２の拡散領域に電気的に接続された複数の第３のローカルビット線と、
アドレス情報に基づきワード線を選択するワード線デコード手段と、
アドレス情報に基づき第１のローカルビット線を選択し、選択された第１のローカルビット線に決められた電圧を印加する第１の選択手段と、
アドレス情報に基づき第２のローカルビット線を選択し、選択された第２のローカルビット線に決められた電圧を印加する第２の選択手段と、
アドレス情報に基づき第３のローカルビット線を選択し、選択された第３のローカルビット線に決められた電圧を印加する第３の選択手段とを有し、
選択されたワード線上の少なくとも２つのメモリセルに同時にデータを書込む場合において、前記第１の選択手段は、書込み対象のメモリセルに接続された第１のローカルビット線に第１の書込み電圧を印加し、前記第２の選択手段は、書込み対象のメモリセルに接続された第２のローカルビット線に第２の書込み電圧を印加し、前記第３の選択手段は、書込み対象のメモリセル間であってかつ書込み対象のメモリに隣接するメモリセルに接続された第３のローカルビット線に第３の書込み電圧をプリチャージする、半導体メモリ。
前記第１の選択手段は、書込み対象のメモリセル間の隣接するメモリセルと反対側で隣接するメモリセルに接続された第１のローカルビット線に、前記第２の書込み電圧に等しい第４の書込み電圧を印加する、請求項７または８に記載の半導体メモリ。
行列状に配置された複数のメモリセルを有し、各メモリセルは、第１導電型の半導体領域内に第２導電型の第１および第２の拡散領域を含み、メモリセルの第１または第２の拡散領域が行方向に隣接する他のメモリセルの第１または第２の拡散領域と共通である、メモリセルアレイと、
メモリセルアレイの行方向に延び、かつメモリセルのゲートに接続された複数のワード線と、
メモリセルアレイの列方向に延び、かつ各メモリセルの第１の拡散領域に電気的に接続された複数の第1のローカルビット線と、
メモリセルアレイの列方向に延び、前記第１のローカルビット線の第１の側に隣接し、かつ各メモリセルの第２の拡散領域に電気的に接続された複数の第２のローカルビット線と、
メモリセルアレイの列方向に延び、前記第１のローカルビット線の前記第１の側と反対の第２の側に隣接し、かつ各メモリセルの第２の拡散領域に電気的に接続された複数の第３のローカルビット線と、
アドレス情報に基づきワード線を選択するワード線デコード手段と、
アドレス情報に基づき第１のローカルビット線を選択し、選択された第１のローカルビット線に決められた電圧を印加する第１の選択手段と、
アドレス情報に基づき第２のローカルビット線を選択し、選択された第２のローカルビット線に決められた電圧を印加する第２の選択手段と、
アドレス情報に基づき第３のローカルビット線を選択し、選択された第３のローカルビット線に決められた電圧を印加する第３の選択手段とを有し、
選択されたワード線上の少なくとも２つのメモリセルのデータを連続的に消去する場合において、前記第１の選択手段は、最初の消去対象のメモリセルに接続された第１のローカルビット線に第１の消去電圧を印加し、次の消去対象のメモリセルに接続された第１のローカルビット線に第１のプリチャージ電圧を印加し、前記第２の選択手段は、最初の消去対象のメモリセルに接続された第２のローカルビット線に第２の消去電圧を印加し、次の消去対象のメモリセルに接続された第２のローカルビット線に第２のプリチャージ電圧を印加し、前記第３の選択手段は、消去対象のメモリセルに隣接するメモリセルに接続された第３のローカルビット線に第３の消去電圧をプリチャージし、次の消去対象のメモリセルに隣接するメモリセルに接続された第３のローカルビット線に第３のプリチャージ電圧を印加する、半導体メモリ。
次の消去対象のメモリセルのデータを消去するとき、前記第１のデコード手段は、第１のプリチャージ電圧が印加された第１のローカルビット線に前記第１の消去電圧を印加し、前記第２のデコード手段は、第２のプリチャージ電圧が印加された第２のローカルビット線に前記第２の消去電圧を印加し、前記第３のデコード手段は、隣接するメモリセルに接続された第３のローカルビット線の状態を維持する、請求項９に記載の半導体メモリ。
行列状に配置された複数のメモリセルを有し、各メモリセルは、第１導電型の半導体領域内に第２導電型の第１および第２の拡散領域を含み、メモリセルの第１または第２の拡散領域が行方向に隣接する他のメモリセルの第１または第２の拡散領域と共通である、メモリセルアレイと、
メモリセルアレイの行方向に延び、かつメモリセルのゲートに接続された複数のワード線と、
メモリセルアレイの列方向に延び、かつ各メモリセルの第１の拡散領域に電気的に接続された複数の第1のローカルビット線と、
メモリセルアレイの列方向に延び、前記第１のローカルビット線の第１の側に隣接し、かつ各メモリセルの第２の拡散領域に電気的に接続された複数の第２のローカルビット線と、
メモリセルアレイの列方向に延び、前記第１のローカルビット線の前記第１の側と反対の第２の側に隣接し、かつ各メモリセルの第２の拡散領域に電気的に接続された複数の第３のローカルビット線と、
アドレス情報に基づきワード線を選択するワード線デコード手段と、
アドレス情報に基づき第１のローカルビット線を選択し、選択された第１のローカルビット線に決められた電圧を印加する第１の選択手段と、
アドレス情報に基づき第２のローカルビット線を選択し、選択された第２のローカルビット線に決められた電圧を印加する第２の選択手段と、
アドレス情報に基づき第３のローカルビット線を選択し、選択された第３のローカルビット線に決められた電圧を印加する第３の選択手段とを有し、
選択されたワード線上の少なくとも２つのメモリセルのデータを同時に消去する場合において、前記第１の選択手段は、消去対象のメモリセルに接続された第１のローカルビット線に第１の消去電圧を印加し、前記第２の選択手段は、消去対象のメモリセルに接続された第２のローカルビット線に第２の消去電圧を印加し、前記第３の選択手段は、消去対象のメモリセルに接続された第３のローカルビット線に第３の消去電圧を印加する、半導体メモリ。
前記少なくとも２つのメモリセルは行方向において隣接する、請求項１１に記載の半導体メモリ。
前記第２の消去電圧は、前記第３の消去電圧に等しい、請求項１１または１２に記載の半導体メモリ。
行列状に配置された複数のメモリセルを有し、各メモリセルは、第１導電型の半導体領域内に第２導電型の第１および第２の拡散領域を含み、メモリセルの第１または第２の拡散領域が行方向に隣接する他のメモリセルの第１または第２の拡散領域と共通である、メモリセルアレイと、
メモリセルアレイの行方向に延び、かつメモリセルのゲートに接続された複数のワード線と、
メモリセルアレイの列方向に延び、かつ各メモリセルの第１の拡散領域に電気的に接続された複数の第1のローカルビット線と、
メモリセルアレイの列方向に延び、前記第１のローカルビット線の第１の側に隣接し、かつ各メモリセルの第２の拡散領域に電気的に接続された複数の第２のローカルビット線と、
メモリセルアレイの列方向に延び、前記第１のローカルビット線の前記第１の側と反対の第２の側に隣接し、かつ各メモリセルの第２の拡散領域に電気的に接続された複数の第３のローカルビット線と、
アドレス情報に基づきワード線を選択するワード線デコード手段と、
アドレス情報に基づき第１のローカルビット線を選択し、選択された第１のローカルビット線に決められた電圧を印加する第１の選択手段と、
アドレス情報に基づき第２のローカルビット線を選択し、選択された第２のローカルビット線に決められた電圧を印加する第２の選択手段と、
アドレス情報に基づき第３のローカルビット線を選択し、選択された第３のローカルビット線に決められた電圧を印加する第３の選択手段とを有し、
セクタ内の全てのメモリセルのデータを消去する場合において、前記ワード線デコード手段は、セクタ内のすべてのワード線を選択し、前記第１の選択手段は、奇数番号または偶数番号の第１のローカルビット線に第１の消去電圧を印加し、前記第２の選択手段は、第２のローカルビット線に第２の消去電圧を印加し、前記第３の選択手段は、第３のローカルビット線に第３の消去電圧を印加し、かつ第１のローカルビット線に第１の消去電圧を印加した状態で、前記第２の選択手段は、第２のローカルビット線に第３の消去電圧を印加し、かつ前記第３の選択手段は、第３のローカルビット線に第２の消去電圧を印加し、次いで、前記第１の選択手段は、偶数番号または奇数番号の第１のローカルビット線に第１の消去電圧を印加し、前記第２の選択手段は、第２のローカルビット線に第２の消去電圧を印加し、前記第３の選択手段は、第３のローカルビット線に第３の消去電圧を印加し、かつ第１のローカルビット線に第１の消去電圧を印加した状態で、前記第２の選択手段は、第２のローカルビット線に第３の消去電圧を印加し、かつ前記第３の選択手段は、第３のローカルビット線に第２の消去電圧を印加する、半導体メモリ。
行列状に配置された複数のメモリセルを有し、各メモリセルは、第１導電型の半導体領域内に第２導電型の第１および第２の拡散領域を含み、メモリセルの第１または第２の拡散領域が行方向に隣接する他のメモリセルの第１または第２の拡散領域と共通である、メモリセルアレイと、
メモリセルアレイの行方向に延び、かつメモリセルのゲートに接続された複数のワード線と、
メモリセルアレイの列方向に延び、かつ各メモリセルの第１の拡散領域に電気的に接続された複数の第1のローカルビット線と、
メモリセルアレイの列方向に延び、前記第１のローカルビット線の第１の側に隣接し、かつ各メモリセルの第２の拡散領域に電気的に接続された複数の第２のローカルビット線と、
メモリセルアレイの列方向に延び、前記第１のローカルビット線の前記第１の側と反対の第２の側に隣接し、かつ各メモリセルの第２の拡散領域に電気的に接続された複数の第３のローカルビット線と、
アドレス情報に基づきワード線を選択するワード線デコード手段と、
アドレス情報に基づき第１のローカルビット線を選択し、選択された第１のローカルビット線に決められた電圧を印加する第１の選択手段と、
アドレス情報に基づき第２のローカルビット線を選択し、選択された第２のローカルビット線に決められた電圧を印加する第２の選択手段と、
アドレス情報に基づき第３のローカルビット線を選択し、選択された第３のローカルビット線に決められた電圧を印加する第３の選択手段とを有し、
セクタ内の全てのメモリセルのデータを消去する場合において、前記ワード線デコード手段は、セクタ内のすべてのワード線を選択し、前記第１の選択手段は、奇数番号または偶数番号の第１のローカルビット線に第１の消去電圧を印加し、前記第２の選択手段は、第２のローカルビット線に第２の消去電圧を印加し、前記第３の選択手段は、第３のローカルビット線に第３の消去電圧を印加し、次いで、前記第１の選択手段は、偶数番号または奇数番号の第１のローカルビット線に第１の消去電圧を印加し、前記第２の選択手段は、第２のローカルビット線に第２の消去電圧を印加し、前記第３の選択手段は、第３のローカルビット線に第３の消去電圧を印加し、前記第３の消去電圧は、前記第２の消去電圧に等しい、半導体メモリ。
メモリセルは、ゲートとシリコン基板表面との間に電荷をトラップする誘電体層を有するトラップ型のトランジスタから構成される、請求項１ないし１５いずれか１つに記載の半導体メモリ。