JP2002313964A - 不揮発性半導体記憶装置 - Google Patents
不揮発性半導体記憶装置Info
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Abstract
領域を要せずに高集積化と低電圧駆動とが可能な不揮発
性半導体装置を提供すること。 【解決手段】 不揮発性半導体記憶装置は、ワードゲー
トとコントロールゲートにより制御される第1,第2の
MONOSメモリセル108A,108Bを有するメモ
リセル100を、第1,第2の方向A,Bにそれぞれ複
数配列してなるメモリセルアレイ領域を有する。メモリ
セルアレイ領域は、第2の方向Bで分割され、第1の方
向Aを長手方向とする複数のセクタ0,1,…を有す
る。複数のセクタ0,1,…の各々は、第1の方向Aに
沿った複数の各列にそれぞれ配列された複数のメモリセ
ル100を有する。コントロールゲート駆動部は、複数
のセクタ0,1の各一つにそれぞれ対応する複数のコン
トロールゲートドライバ300,301を有する。この
コントロールゲートドライバ300,301の各々は、
対応する一つのセクタ領域第1,第2のコントロールゲ
ートの電位を、他のセクタ領域とは独立して設定する。
Description
トと、2つのコントロールゲートにより制御される2つ
の不揮発性メモリ素子を備えたメモリセルにて構成され
る不揮発性半導体記憶装置に関する。
ートとの間のゲート絶縁層が、酸化シリコン膜、窒化シ
リコン膜及び酸化シリコン膜の積層体からなり、窒化シ
リコン膜に電荷がトラップされるMONOS(Metal-Ox
ide-Nitride-Oxide-Semiconductorまたは-substrate)
型が知られている。
は、文献(Y.Hayashi,et al,2000 Symposium on VLSI T
echnology Digest of Technical Papers p.122-p.123)
に開示されている。この文献には、1つのワードゲート
と、2つのコントロールゲートにより制御される2つの
不揮発性メモリ素子(MONOSメモリセル)を備えた
ツインMONOSフラッシュメモリセルが開示されてい
る。すなわち、1つのフラッシュメモリセルが、電荷の
トラップサイトを2つ有している。
NOSフラッシュメモリセルを行方向及び列方向にそれ
ぞれ複数配列させて、メモリセルアレイ領域が構成され
る。
フラッシュメモリセルを駆動するには、2本のビット線
と、1本のワード線と、2本のコントロールゲート線と
を要する。ただし、多数のメモリセルを駆動するに際し
て、異なるコントロールゲートであっても同じ電位に設
定する場合には、これらの線を共通接続することができ
る。
ータの消去、プログラム及び読み出しがある。データの
プログラム及び読み出しは、通常、8ビットまたは16
ビットの選択セルにて同時に実施されるが、データの消
去はさらに広い範囲で同時に実施できる。
ータのディスターブが課題となっている。データのディ
ススターブとは、選択セルのコントロールゲート線及び
ビット線に高電位を印加してプログラム又は消去すると
きに、共用される配線によって非選択セクタ領域内のセ
ルにも高電位が印加され、プログラム又は消去の度にそ
の状態が繰り返されることでプログラム又は消去され
て、非選択セルのデータがディスターブされることを言
う。
ト回路を設けて、選択セクタのセルにのみ高電位が印加
され、非選択セクタのセルには高電位が印加されないよ
うにすることができる。
路のために面積を占有され、メモリセルの高集積化が妨
げられる。さらには、選択ゲートにて電圧降下が生ずる
と、プログラム又は消去時に選択セクタのセルに高電位
を供給するために、電圧降下分を上乗せして供給する必
要がある。結果的に、低電圧駆動が妨げられ、特に携帯
機器のように低消費電力化が求められる機器には不適合
となる。
ム又は消去時に非選択セクタのセルにてデータがディス
ターブされることを回避しながら、しかも選択ゲート回
路を要せずに高集積化が可能な不揮発性半導体記憶装置
を提供することにある。
要とすることで電圧降下を回避して、消費電力を低減す
ることができる不揮発性半導体装置を提供することにあ
る。
揮発性半導体記憶装置は、1つのワードゲートと、2つ
のコントロールゲートにより制御される2つの不揮発性
メモリ素子を有するメモリセルを、相交差する第1及び
第2の方向にそれぞれ複数配列してなるメモリセルアレ
イ領域を有する。不揮発性半導体記憶装置はさらに、メ
モリセルアレイ領域内の複数のメモリセルの各々の第
1,第2のコントロールゲートを駆動するコントロール
ゲート駆動部を有する。
割された複数のセクタ領域を有する。この複数のセクタ
領域の各々は、第1の方向に沿った複数の各列にそれぞ
れ配列された複数のメモリセルを有する。
タ領域の各一つにそれぞれ対応する複数のコントロール
ゲートドライバを有する。そして、複数のコントロール
ゲートドライバの各々は、対応する一つのセクタ領域内
の第1,第2のコントロールゲートの電位を、他のセク
タ領域とは独立して設定可能である。
の選択セルについてプログラムする際には、そのセクタ
領域内のメモリセル(選択セル及び非選択セル)のコン
トロールゲート電位のみを、対応するコントロールゲー
トドライバによってプログラム又は消去電位とできる。
他のセクタ領域では、それに対応するコントロールゲー
トドライバによって、プログラム又は消去電位以外の電
位に設定できるので、非選択のセクタ領域内のセルにて
データがディスターブされることがない。しかもこのこ
とは、選択ゲート回路を用いずに達成できるため、メモ
リセルを高集積化することができる。また、選択ゲート
回路での電圧降下も生じないので、低電圧駆動が可能と
なり、特に携帯機器のメモリとして有効に利用できる。
複数のコントロールゲートドライバの一つが選択され
て、該一つのセクタ領域内の全ての第1,第2のコント
ロールゲートに第1の消去用高電位を供給することがで
きる。こうして、複数のセクタ領域の各々にて一括して
データ消去を実施することができる。
セクタ領域の各々には、第1の方向に沿って形成された
複数のコントロールゲート線が設けられ、コントロール
ゲート駆動部は、複数のセクタ領域の各々に配置された
複数のコントロールゲート線の各々に、ゲート回路を経
由せずに直接接続されていることが好ましい。
生じさせるゲート回路を排除しても、非選択のセクタ領
域内の非選択セルに高電位が印加されることはない。
は、コントロールゲート駆動部に直接接続された複数の
メインコントロールゲート線と、複数のメインコントロ
ールゲート線と複数のメモリセルの前記第1,第2のコ
ントロールゲートとを接続する複数のサブコントロール
ゲート線とを含むことができる。これらは、層の異なる
金属配線にて形成することができる。
られた偶数のメインコントロールゲート線には、偶数列
の複数メモリセルの各々の第2のコントロールゲートと
奇数列の複数メモリセルの各々の第1のコントロールゲ
ートとが共通接続された複数のサブコントロールゲート
を接続することができる。一方、複数のセクタ領域の各
々に設けられた奇数のメインコントロールゲート線に
は、奇数列の複数メモリセルの各々の第2のコントロー
ルゲートと偶数列の複数メモリセルの各々の第1のコン
トロールゲートとが共通接続された複数のサブコントロ
ールゲート線を接続することができる。
れた複数のコントロールゲートドライバの各々にk本の
メインコントロールゲート線が接続される場合には、複
数のセクタ領域の各々には、k本のサブコントロールゲ
ート線が接続される各メモリセル群からなる各I/Oに
対応したメモリブロックが、第2の方向に複数配置され
る。このとき、第2の方向に沿って延びる複数の配線を
設けることが好ましい。こうすると、k本のメインコン
トロールゲート線の各々と、それと対応するk本のサブ
コントロールゲート線の各々とを、複数の配線の一つを
介して接続することができる。
の第2の方向に沿ったメモリセル数を4とすることがで
きる。この場合にはk=4に設定され、コントロールゲ
ートドライバには4本のメインコントロールゲート線が
接続される。メモリブロックは、第2の方向に4セル有
するため計8ビットとなり、1本のサブコントロールゲ
ート線を2ビットに共用することで、4本のサブコント
ロールゲート線が配置される。
各々に、第1の方向に沿って形成された複数のビット線
と、少なくともデータのプログラム時及び読み出し時に
複数のビット線を駆動するビット線駆動部とをさらに有
することができる。
ット線を駆動するようにしてもよいが、消去用ビット線
駆動部をさらに設けても良い。この消去用ビット線駆動
部は、一つのセクタ領域毎のデータ消去時に、該一つの
セクタ領域に形成された複数のビット線に第2の消去用
高電位を供給する。
分離された一つのウェル領域に形成することができる。
この場合、そのウェル領域に第2の消去用高電位を供給
する消去用ウェル駆動部を設けることができる。
することができ、この複数のビット線の各々に、複数の
メインビット線の各々を接続しても良い。メインビット
線を金属配線とすれば、ビット線の低抵抗化が可能であ
り、また不純物層を第1の方向で連続させずに不連続と
しても、その不連続な各ビット線にメインビット線を介
して給電できる。
複数のビット線に至る経路途中に、ゲート回路が設けな
いことが好ましい。ゲート回路はビット線の配線容量を
高めるほか、ゲート回路にて電圧降下が生ずることもあ
り、低電圧駆動の妨げとなるからである。
沿って配列された前記複数のメモリセルの各々のワード
ゲートにそれぞれ共通接続された複数のワードを、第2
の方向に沿って設けることができる。こうして、複数の
セクタ領域らにて複数のワード線は共用される。なお、
メモリセルアレイ領域の第2の方向の一端に、複数のワ
ード線を駆動するワード線駆動部を設けることができ
る。不揮発性半導体記憶装置の記憶容量をさらに大容量
化するには、第2の方向にてワード線ドライバを挟んだ
両側に、複数のメモリセルアレイ領域をそれぞれ配置し
ても良い。
は、酸化膜(O)、窒化膜(N)及び酸化膜(O))か
らなるONO膜を電荷のトラップサイトとして有するこ
とができるが、これに限らず他の構造を採用することが
できる。
て、図面を参照して説明する。
記憶装置の一断面を示し、図2はその等価回路図であ
る。図1において、1つのメモリセル100は、P型ウ
ェル102上にゲート酸化膜を介して例えばポリサイド
にて形成されたワードゲート104と、第1,第2のコ
ントロールゲート106A,106Bと、第1,第2の
メモリ素子(MONOSメモリセル)108A,108
Bとを有する。
A,106Bは、ワードゲート104の両側壁に形成さ
れ、ワードゲート104とはそれぞれ電気的に絶縁され
ている。
Bの各々は、MONOSのM(金属)に相当するポリシ
リコンにて形成される第1,第2のコントロールゲート
106A,106Bの一つと、P型ウェル102との間
に、酸化膜(O)、窒化膜(N)及び酸化膜(O)を積
層することで構成される。なお、第1,第2のコントロ
ールゲート106A,106Bは、シリサイドなどの導
電材で構成することができる。
スプリットゲート(第1,第2のコントロールゲート1
06A,106B)を備えた第1,第2のMONOSメ
モリセル108A,108Bを有し、第1,第2のMO
NOSメモリセル108A,108Bにて一つのワード
ゲート104を共用している。
08A,108Bは、それぞれ電荷のトラップサイトと
して機能する。第1,第2のMONOSメモリセル10
8A,108Bの各々は、ONO膜109にて電荷をト
ラップすることが可能である。
及び図2の第2の方向B)に間隔をおいて配列された複
数のワードゲート104は、ポリサイドなどで形成され
る1本のワード線WLに共通接続されている。
6A,106Bは、列方向(図1の紙面に垂直な第1の
方向A)に沿って延び、列方向に配列される複数のメモ
リセル100にて共用される。よって、符号106A,
106Bをコントロールゲート線とも称する。
[i]のコントロールゲート線106Bと、[i+1]
番目のメモリセル100[i+1]のコントロールゲー
ト線106Aとには、例えばワードゲート,コントロー
ルゲート,ワード線よりも上層の第1層の金属層で形成
されるサブコントロールゲート線SCG[i+1]が接
続されている。
リセル100[i]のMONOSメモリセル108B
と、[i+1]番目のメモリセル100[i+1]のM
ONOSメモリセル108Aとに共用される[i+1]
番目の不純物層110[i+1]が設けられている。
1],[i+2]は例えばP型ウェル内に形成されるn
型不純物層で、列方向(図1の紙面に垂直な第1の方向
A方向)に沿って延び、列方向に配列される複数のメモ
リセル100にて共用されるビット線として機能する。
よって、符号110[i],[i+1],[i+2]な
どをビット線BL[i],[i+1],[i+2]とも
称する。
のメモリセル100は、図2に示すように、ワードゲー
ト104により駆動されるトランジスタT2と、第1,
第2のコントロールゲート106A,106Bによりそ
れぞれ駆動されるトランジスタT1,T3とを直列に接
続したものと模式化することができる。
て、図3に示すように、隣接する2つのメモリセル10
0[i],[i+1]の各所の電位の設定についてまず
説明する。図3は、メモリセル100[i]のワードゲ
ート104の右側のMONOSメモリセル108Bから
のデータ読み出しについて説明する図である。なお、以
下の動作説明において、トランジスタT1〜T3のしき
い値電圧は2.5V未満と仮定する。
行にある各ワードゲート104に例えば2.5Vを印加
して、各トランジスタT2をオンさせる。また、メモリ
セル100[i]の左側のコントロールゲート106A
に、サブコントロールゲート線SCG[i]を介してオ
ーバライド電圧(例えば5V)を印加して、MONOS
メモリセル108Aに相当するトランジスタT1をオン
させる。メモリセル100[i]の右側のコントロール
ゲート106Bの電位VCGとして、読み出し電位Vre
adを印加する。
ONOSメモリセル108Bに電荷が蓄積されていたか
否かで、MONOSメモリセル108Bに相当するトラ
ンジスタT3の動作は以下のように分かれる。
コントロールゲート106Bへの印加電圧と、それによ
って制御されるMONOSメモリセル108Bに相当す
るトランジスタT3のソース−ドレイン間に流れる電流
Idsとの関係を示している。
108Bに電荷が蓄積されていない場合には、コントロ
ールゲート電位VCGが低いしきい値電圧Vlowを超え
ると電流Idsが流れ始める。これに対して、MONO
Sメモリセル108Bに電荷が蓄積されている場合に
は、コントロールゲート電位VCGが高いしきい値電圧V
highを超えない限り電流Idsが流れ始めない。
ゲート106Bに印加される電圧Vreadは、2つの
しきい値電圧Vlow,Vhighのほぼ中間電圧(例
えば2.5V)に設定されている。
電荷が蓄積されていない場合には電流Idsが流れ、M
ONOSメモリセル108Bに電荷が蓄積されている場
合には電流Idsが流れないことになる。
L[i](不純物層110[i])の電位VD[i]を
0Vに、ビット線BL[i+1](不純物層110[i
+1])の電位VD[i+1]を1.5Vにそれぞれ設
定しておく。こうすると、MONOSメモリセル108
Bに電荷が蓄積されていない場合には電流Idsが流れ
るため、オン状態のトランジスタT1,T2を介して、
電位VD[i]は0V→1.5Vと変化し、電位VD
[i+1]は1.5V→0Vと変化する。これに対し、
MONOSメモリセル108Bに電荷が蓄積されている
場合には電流Idsが流れないため、トランジスタT
1,T2がオン状態であっても、電位VD[i]は0V
のまま、電位VD[i+1]は1.5Vのまま変化しな
い。よって、一対のビット線BL[i],[i+1]の
電位を検出することで、メモリセル100[i]のMO
NOSメモリセル108Bからのデータ読み出しが可能
となる。
ランジスタT1,T2はオンしているが、トランジスタ
T3のコントロールゲート電位VCGは0Vとされ、図3
の2つのしきい値電圧Vlow,Vhighの双方より
電位VCGが低いので、メモリセル100[i+1]にて
ソース−ドレイン電流は流れることがない。よって、メ
モリセル100[i+1]でのデータ蓄積状況が、メモ
リセル100[i]からのデータ読み出しに悪影響を与
えることがない。
Sメモリセル108Aからデータを読み出すには、メモ
リセル100[i−1],[i]の各所の電位を、上記
と同様に設定すればよい。
メモリセル100[i]のワードゲード104の右側の
MONOSメモリセル108Bのデータプログラミング
について説明する図である。なお、このデータプログラ
ミング動作の前には、後述するデータ消去動作が実施さ
れている。
ルゲート線SCG[i]の電位はオーバライド電位(例
えば5V)とされ、サブコントロールゲート線SCG
[i+2]の電位は0Vとされている。しかし、各ワー
ドゲート104の電位は、ワード線WLにより例えば
0.77〜1.0V程度に設定される。また、メモリセ
ル100[i+1]の右側のコントロールゲート108
Bの電位は、サブコントロールゲート線SCG[i+
1]を介して、図4に示す書き込み電位Vwrite
(例えば5〜6V)に設定され、[i+1]番目の不純
物層110[i+1](ビット線BL[i+1])の電
位VD[i+1]は例えば4.5〜5Vに設定される。
ランジスタT1,T2がそれぞれオンして、不純物層1
10[i]に向けて電流Idsが流れる一方で、MON
OSメモリセル108BのONO膜109にはチャンネ
ルホットエレクトロン(CHE)がトラップされる。こ
うして、MONOSメモリセル108Bのプログラミン
グ動作が実施されて、データの「0」または「1」が書
き込まれる。
ド線WLに接続された2つのメモリセル100[i],
[i+1]のデータ消去について説明する図である。
は、ワード線WLによって例えば1.8Vに設定され、
サブコントロールゲート線SCG[i],[i+1],
[i+2]によって、コントロールゲート106A,1
06Bの電位は例えば−5〜−6V程度(第1の消去用
高電位)に設定される。さらに、不純物層(ビット線)
110[i],[i+1],[i+2]の各電位は、P
型ウェル電位と等しい3〜5V(第2の消去用高電位)
に設定される。
8A,108BのONO膜109にトラップされていた
電子は、金属(M)に印加された第1の消去用高電位
と、シリコン(S)に印加された第2の消去用高電位と
で形成される電界により、トンネル効果により抜かれて
消去される。これにより、複数メモリセルにて同時にデ
ータ消去が可能となる。なお、消去動作としては、上述
のものとは異なり、ビット線となる不純物層の表面のバ
ンド−バンドトンネリングによりホットホールを形成
し、蓄えられていたエレクトロンを消去するものであっ
ても良い。
述のメモリセル100を用いて構成される不揮発性半導
体記憶装置の全体構成について、図7(A)〜図7
(B)を参照して説明する。
憶装置の平面レイアウト図であり、ワード線駆動部20
1を挟んだ左右のメモリセルアレイ領域200A,20
0Bは、例えば32個のセクタ領域210にそれぞれ分
割されている。1チップの不揮発性半導体記憶装置とし
ては、第0〜第63のセクタ領域210を有する。
に示すように左右のメモリセルアレイ領域200A,2
00Bを第2の方向(行方向)Bでそれぞれ分割したも
ので、各セクタ領域210は第1の方向(列方向)Aを
長手方向とする縦長形状を有する。データ消去の最小単
位がセクタ領域210であり、セクタ領域210内の記
憶データは一括消去される。
Bの各々は、例えば4K本のワード線WLと2K本のビ
ット線BLを有する。ここで、本実施の形態では1本の
ビット線BLに2つのMONOSメモリセル108A,
108Bが接続されるため、2K本のビット線BLは4
Kbitの記憶容量を意味する。図7(A)の不揮発性
半導体記憶装置は左右のメモリアレイ領域200A,2
00Bを有するため、メモリ全体として(4K本のワー
ド線WL)×(2K本のビット線BL)×2×2で定義
される記憶容量を有する。各セクタ領域210の記憶容
量はメモリ全体の記憶容量の1/64であり、(4K本
のワード線WL)×(64本のビット線BL)×2で定
義される記憶容量を有する。
半導体記憶装置の一つのセクタ領域210の詳細を示し
ている。図7(B)に示すように、各セクタ領域210
は第2の方向にて分割され、16ビットのデータをリー
ド・ライト可能にI/O0〜I/O15用のメモリブロ
ック(入出力ビットに対応したメモリブロック)214
を有している。
示すように、4k(4096)本のワード線WLを有す
る。
に示すセクタ領域0の詳細を示している。図8に示すス
モールメモリブロック216は、図9に示すように、メ
モリセル100を列方向に例えば64個、行方向に例え
ば4個配列したものである。一つのスモールメモリブロ
ック216には、例えば第1層の金属配線層である4本
のサブコントロールゲート線SCG0〜SCG3と、デ
ータの入出力線である4本のビット線BL0〜BL3
と、64本のワード線WLとが接続されている。
G0,SCG2には、偶数列(第0列または第2列)の
複数メモリセルの各々の第2のコントロールゲート10
6Bと奇数列(第1列または第3列)の複数メモリセル
の各々の第1のコントロールゲート106Aとが共通接
続されている。同様に、奇数のサブコントロールゲート
線SCG1,SCG3には、奇数列(第1列または第3
列)の複数メモリセルの各々の第2のコントロールゲー
ト106Bと偶数列(第2列または第4列)の複数メモ
リセルの各々の第1のコントロールゲート106Aとが
共通接続されている。
214内にはスモールメモリブロック216が列方向に
64個配列され、16ビットの入出力を行うために、1
6個のI/O0〜I/O15に対応した16個のメモリ
ブロック214が行方向に配列されている。
リブロック216の16本のコントロールゲート線SC
G0が、行方向に延びる例えば第2層の金属配線M0に
共通接続されている。同様に、16本のサブコントロー
ルゲート線SCG1は金属配線M1に、16本のサブコ
ントロールゲート線SCG2は金属配線M2に、16本
のサブコントロールゲート線SCG3は金属配線M3に
それぞれ共通接続されている。
動部であるCGドライバ300が設けられている。この
CGドライバ300から列方向に延びる4本のメインコ
ントロールゲート線MCG0〜MCG3が設けられ、こ
れらは例えば第3層の金属配線により形成されている。
タ領域1との関係を示している。セクタ領域0とセクタ
領域1とはワード線WLが共用されるが、メインコント
ロールゲート線MCG及びメインビット線MBLはそれ
ぞれ独立して設けられている。特に図10では、セクタ
領域0に対応するCGドライバ300と、セクタ領域1
に対応するCGドライバ301とが示され、CGドライ
バはセクタ領域毎に独立して設けられている。
メモリブロック216毎に配置された複数のサブコント
ロールゲート線SCG0はメインコントロールゲート線
MCG0に共通接続されている。このメインコントロー
ルゲート線MCG0からサブコントロールゲート線SC
G0に至る各経路途中には、ゲート回路は配置されてい
ない。
に配置された複数のビット線BL0(不純物層)は、金
属配線であるメインビット線MBL0に共通接続されて
いる。このメインビット線MBL0から各ビット線BL
0に至る各経路途中にも、ゲート回路は配置されていな
い。以上のことは、セクタ領域0以外の他のセクタ領域
でも同様である。
性半導体記憶装置でのデータ消去時とプログラム時とに
ついて、設定されるコントロールゲート線CG、ビット
線BL及びワード線WLの各電位を、下記の表1に示
す。
クタ領域0(選択セクタ)内は全て選択セルとなり、4
096本のワード線WLには1.8Vが供給される。ま
た、CGドライバ300によって4本のメインコントロ
ールゲート線MCG0〜MCG3に第1の消去用高電位
(例えば−5V)が供給され、セクタ領域0(選択セク
タ)内の全メモリセルのコントロールゲート106A,
106Bに、一括して第1の消去用高電位を供給するこ
とができる。このとき、セクタ領域0内の全ビット線B
Lには第2の消去用高電位(例えば5V)が供給される
が、その供給方法については後述する。こうして、選択
されたセクタ領域0内の全メモリセルにてデータ消去を
実施できる。
1では、4096本の全ワード線WLに1.8Vが供給
されるが、コントロールゲートCG及びビット線BLは
セクタ領域0とは独立して0Vを供給できるので、非選
択セクタにてデータ消去が実施されることはない。
る。選択されたセクタ領域0内の16個のI/Oにそれ
ぞれ対応する各一つのMONOSメモリセルにて、16
ビット同時にデータプログラミングが実施される。この
ために、セクタ領域0内の選択セルに接続されたいずれ
か1本のワード線WLに1Vが供給され、他の4095
本のワード線WLは0Vに設定される。また、セクタ領
域0内の16個のスモールメモリブロック216におい
て、図5のCG[i],CG[i+1]に相当する2本
のコントロールゲート線CGに5Vを供給し、他のコン
トロールゲート線CGは0Vに設定する。さらに、セク
タ領域0内の各I/O0〜I/O15に対応したメモリ
ブロック214において、図5のビット線BL[i+
1]に相当する1本のビット線BLに5Vを供給し、他
のビット線BLは0Vに設定する。これにより、セクタ
領域0内の各I/Oに対応したメモリブロック214の
各一つのMONOSメモリセルにてデータプログラミン
グが実施される。
セクタ領域0内の非選択セルにおいては、ワード線WL
は0Vに設定されるが、コントロールゲート線CG及び
ビット線BLには共に5Vの高電位が印加される。
領域内における非選択セルにおいては、コントロールゲ
ート線CG及びビット線BLには共に0Vが印加され
る。よって、非選択セクタ領域内では、プログラム時と
同様な高電位が印加されることで生ずるディスターブが
非選択セルに生ずることがない。
は高電位が印加されてしまうが、このような高電位はセ
クタ領域0にてプログラミングを実施する場合にのみ印
加される。よって、いずれか一つのセクタ領域でのプロ
グラミングが実施される度に、他のセクタ領域内の非選
択セルに高電位が印加されるものと比較すれば、高電位
が印加される頻度が大幅に低減し、ディスターブが生ず
ることを防止できる。
を示している。この比較例では、メモリセルアレイ領域
は、列方向で分割され、列方向を長手方向とする複数の
セクタ領域0,1,…を有する。また比較例では、CG
ドライバ400,401はセクタ領域0,1にそれぞれ
対応して設けられずに、両セクタ領域0,1に共用され
ている。
0に対応して選択ゲート領域402が、セクタ領域1に
対応して選択ゲート領域403がそれぞれ設けられてい
る。選択ゲート領域402,403に配置されたN型M
OSトランジスタ群は、選択信号線CGS0,CGS1
の電位に基づいて、CGドライバ400,401から供
給される電位をセクタ領域0,1に供給するか否かを選
択するものである。同様に、選択ゲート領域402,4
03に配置された他のN型MOSトランジスタ群は、選
択信号線BLS0,BLS1の電位に基づいて、セクタ
領域0,1のビット線BLの接続/非接続を選択してい
る。
装置でのデータ消去時とプログラム時とについて、設定
されるコントロールゲート線CG、ビット線BL、ワー
ド線WL及び選択信号線CGS,BLSの各電位を、下
記の表2に示す。
的に表1に示す本実施形態での設定電位と同じ電位に設
定できるが、これらは選択ゲート領域402,403を
設けることで達成できるのである。もし選択ゲート領域
402,403が存在しなければ、選択されたセクタ領
域0での選択セルのプログラミング時に、非選択のセク
タ領域1の非選択セルにも高電位が印加されてしまう。
このようにセクタ領域を越えてプログラム時の高電位が
非選択セルにも印加されると、プログラムの度に非選択
セルに高電位が印加され、ディスターブが生じてしま
う。
発生を防止するために、各セクタ領域毎に選択ゲート領
域を設けることが不可欠である。しかし、このような選
択ゲート領域の占有スペース分だけ面積が増大し、メモ
リセルの集積度が低下してしまう。
2,403にN型MOSトランジスタを使用すると、そ
こで電圧降下が生ずるため、CGドライバ400,40
1からは本来必要な第1の消去用高電位に電圧降下分の
電圧を上乗せして供給しなければならず、高電圧化して
しまう。
ーブを回避しながらも選択ゲート領域を省略でき、メモ
リセルの高集積化と低電圧駆動とが可能となる。
いては、ビット線BLについては選択ゲートを追加する
ことも可能である。このようにして、選択されたセクタ
0中の非選択セルについては、ビット線BLを選択ゲー
トによってフローティング状態としても良い。こうする
と、プログラムが選択されたセクタ領域0内の非選択セ
ルのビット線BLは、高電位とならない。よって、非選
択セルでのデータのディスターブはさらに低減できる。
なお、選択ゲートを介してビット線に高電位を供給する
時には、電圧降下が生ずるおそれは残る。
の不揮発性半導体記憶装置を1チップ化したときの概略
ブロック図である。図12において、このICチップ5
00には、左アレイブロック502及び右アレイブロッ
ク504が設けられている。この左右のアレイブロック
502,504の各々は、図7にて説明したメモリセル
アレイ領域を含んでいる。
の間には、CGデコーダ506、Xプリデコーダ50
8、WLドライバ(左)510、WLドライバ(右)5
12及びYでコーダ514が配置されている。
は、センスアンプ/BLドライバ516,518がそれ
ぞれ接続されている。このセンスアンプ/BLドライバ
516,518のいずれか一方に対して、16ビットの
信号IO0−15が、データイン/アウトバッファ52
0及び入出力端子522を介して入出力される。
子530を介して入力される各種イネーブル信号に基づ
いて、制御ロジック信号を生成する制御ロジック回路5
32が設けられている。この制御ロジック回路532か
らの出力に基づいて、コントロールゲート線WL及びビ
ット線BLなどに供給される各種電位が電位生成回路5
34にて生成される。
ら入力されるアドレス信号ADR[0−20]に基づい
て、アドレスバッファ542にて内部アドレス信号A0
−20が生成される。この内部アドレス信号A0−20
の定義を下記の表3に示す。
位6ビットA[20:15]は、図7(A)に示すセク
タ領域0−63の一つを選択するのに用いられる。内部
アドレス信号の中位3ビットA[14:12]は、図9
に示す一つのメモリセル群MCの中から8ビットのうち
の一つを選択するのに用いられる。内部アドレス信号の
下位12ビットA[11:0]は、4096本のワード
線WLの一本を選択するために用いられる。
502の詳細を示している。このメモリブロック502
は、図7(A)と同様に32分割されたセクタ領域0−
31を有し、セクタ領域0−31の各々には図7(B)
と同様に16個のI/Oに対応したメモリブロックに分
割されている。
の各一つと対応してCGドライバ300〜331が設け
られている。セクタ領域0に対応するCGドライバ30
0は、図8に示したものと同じであり、セクタ領域0内
の各メモリセルにコントロールゲート電位を直接供給す
るものである。他のCGドライバ301〜331も同様
の機能を有する。
31の各一つに対応して、消去用ビット線駆動部である
ウェルドライバ340−0〜340−31が設けられて
いる。ウェルドライバ340−0は、セクタ領域0内の
例えばP型ウェルに第2の消去用高電位を供給して、第
2の消去用高電位に設定するものである。他のウェルド
ライバ340−1〜340−31も同様の機能を有す
る。
31の各一つに対応して、セクタデコーダ350−0〜
350−31が設けられている。セクタデコーダ350
−0は、内部アドレス信号の上位6ビットA[20:1
5]にて生成される信号をデコードする。そして、セク
タ0が選択された際には、セクタデコード350−0が
CGドライバ300、ウェルドライバ340−0を駆動
して、必要な電位がコントロールゲート線CG、ビット
線BLに供給されるようにする。
31の各一つに対応して、Yパス回路360−0〜36
0−31と、セクタ選択回路370−0〜370−31
が設けられている。Yパス回路360−0〜360−3
1は、図12に示すYデコーダ514からの信号に基づ
いて、16個のI/Oに接続されたビット線BL0−3
の一本を選択する。セクタ選択回路370−0〜370
−31は、対応するセクタデコーダ360−0〜360
−31からの選択信号SEC0〜SEC31に基づい
て、図12に示すセンスアンプ/BLドライバ516と
の接続/非接続を行う。
されるものではなく、本発明の要旨の範囲内で種々の変
形実施が可能である。
08Bの構造については、MONOS構造に限定される
ものではない。1つのワードゲート104と第1,第2
のコントロールゲート106A,106Bにより、2箇
所にて独立して電荷をトラップできる他の種々のメモリ
セルを用いた不揮発性半導体記憶装置に、本発明を適用
することができる。
憶装置に用いられるメモリセルの断面図である。
読み出し動作を説明するための概略説明図である。
電圧VCGとソース−ドレイン電流Idsとの関係を示す
特性図である。
書き込み(プログラム)動作を説明するための概略説明
図である。
消去動作を説明するための概略説明図である。
置全体の平面レイアウト図、図7(B)は図7(A)中
の一つのセクタ領域の平面図である。
モリセル群とその配線とを説明するための概略説明図で
ある。
ある。
る。
る。
ブロック図である。
ブロック図である。
メモリセル) 109 ONO膜 110 不純物層(ビット線) 200A,200B メモリセルアレイ領域 201 ワード線駆動部 210 セクタ領域 214 メモリブロック 216 スモールメモリブロック 300〜331 CG(コントロールゲート)ドライバ 340−0〜340−31 ウェルドライバ(消去用ビ
ット線駆動部) 350−0〜350−31 セクタドライバ 360−0〜360−31 Yパス回路 370−0〜370−31 セクタ選択回路 400,401 CG(コントロールゲート)ドライバ 402,403 選択ゲート領域 500 ICチップ 502,504 アレイブロック 506 CGデコーダ 508 Xプリデコーダ 510,512 WL(ワード線)ドライバ 514 Yデコーダ 516,518 センスアンプ/BLドライバ 520 データイン/アウトバッファ 522 入出力端子 530 コマンド端子 532 制御ロジック回路 534 電位生成回路 540 アドレス端子 542 アドレスバッファ WL ワード線 BL ビット線(不純物層) MBL メインビット線 SCG サブコントロールゲート線(第1層金属配線) M0〜M3 第2層金属配線 MCG メインコントロールゲート線(第3層金属配
線)
1)
揮発性半導体記憶装置は、1つのワードゲートと、2つ
のコントロールゲートにより制御される2つの不揮発性
メモリ素子を有するメモリセルを、列方向及び行方向に
それぞれ複数配列してなるメモリセルアレイ領域を有す
る。不揮発性半導体記憶装置はさらに、メモリセルアレ
イ領域内の複数のメモリセルの各々の第1,第2のコン
トロールゲートを駆動するコントロールゲート駆動部を
有する。
れた複数のセクタ領域を有する。この複数のセクタ領域
の各々は、列方向に沿った複数の各列にそれぞれ配列さ
れた複数のメモリセルを有する。
セクタ領域の各々には、列方向に沿って形成された複数
のコントロールゲート線が設けられ、コントロールゲー
ト駆動部は、複数のセクタ領域の各々に配置された複数
のコントロールゲート線の各々に、ゲート回路を経由せ
ずに直接接続されていることが好ましい。
れた複数のコントロールゲートドライバの各々にk本の
メインコントロールゲート線が接続される場合には、複
数のセクタ領域の各々には、k本のサブコントロールゲ
ート線が接続される各メモリセル群からなる各I/Oに
対応したメモリブロックが、行方向に複数配置される。
このとき、行方向に沿って延びる複数の配線を設けるこ
とが好ましい。こうすると、k本のメインコントロール
ゲート線の各々と、それと対応するk本のサブコントロ
ールゲート線の各々とを、複数の配線の一つを介して接
続することができる。
の行方向に沿ったメモリセル数を4とすることができ
る。この場合にはk=4に設定され、コントロールゲー
トドライバには4本のメインコントロールゲート線が接
続される。メモリブロックは、行方向に4セル有するた
め計8ビットとなり、1本のサブコントロールゲート線
を2ビットに共用することで、4本のサブコントロール
ゲート線が配置される。
各々に、列方向に沿って形成された複数のビット線と、
少なくともデータのプログラム時及び読み出し時に複数
のビット線を駆動するビット線駆動部とをさらに有する
ことができる。
することができ、この複数のビット線の各々に、複数の
メインビット線の各々を接続しても良い。メインビット
線を金属配線とすれば、ビット線の低抵抗化が可能であ
り、また不純物層を列方向で連続させずに不連続として
も、その不連続な各ビット線にメインビット線を介して
給電できる。
て配列された前記複数のメモリセルの各々のワードゲー
トにそれぞれ共通接続された複数のワードを、行方向に
沿って設けることができる。こうして、複数のセクタ領
域にて複数のワード線は共用される。なお、メモリセル
アレイ領域の行方向の一端に、複数のワード線を駆動す
るワード線駆動部を設けることができる。不揮発性半導
体記憶装置の記憶容量をさらに大容量化するには、行方
向にてワード線ドライバを挟んだ両側に、複数のメモリ
セルアレイ領域をそれぞれ配置しても良い。
は、酸化膜(O)、窒化膜(N)及び酸化膜(O)から
なるONO膜を電荷のトラップサイトとして有すること
ができるが、これに限らず他の構造を採用することがで
きる。
Claims (14)
- 【請求項1】 1つのワードゲートと、第1,第2のコ
ントロールゲートにより制御される第1,第2の不揮発
性メモリ素子とを有するメモリセルを、相交差する第1
及び第2の方向にそれぞれ複数配列してなるメモリセル
アレイ領域と、 前記メモリセルアレイ領域内の前記複数のメモリセルの
各々の前記第1,第2のコントロールゲートを駆動する
コントロールゲート駆動部と、 を有し、 前記メモリセルアレイ領域は、前記第2の方向で分割さ
れた複数のセクタ領域を有し、 前記コントロールゲート駆動部は、前記複数のセクタ領
域の各一つにそれぞれ対応する複数のコントロールゲー
トドライバを有し、前記複数のコントロールゲートドラ
イバの各々は、対応する一つのセクタ領域内の前記第
1,第2のコントロールゲートの電位を、他のセクタ領
域とは独立して設定可能であることを特徴とする不揮発
性半導体記憶装置。 - 【請求項2】 請求項1において、 データ消去時に前記複数のコントロールゲートドライバ
の一つが選択されて、該一つのセクタ領域内の全ての前
記第1,第2のコントロールゲートに第1の消去用高電
位を供給して、前記複数のセクタ領域の各々にて一括し
てデータを消去することを特徴とする不揮発性半導体記
憶装置。 - 【請求項3】 請求項2において、 前記複数のセクタ領域の各々には、前記第1の方向に沿
って形成された複数のコントロールゲート線が設けら
れ、 前記コントロールゲート駆動部は、前記複数のセクタ領
域の各々に配置された前記複数のコントロールゲート線
の各々に、ゲート回路を経由せずに直接接続されている
ことを特徴とする不揮発性半導体記憶装置。 - 【請求項4】 請求項3において、 前記複数のコントロールゲート線は、 前記コントロールゲート駆動部に直接接続された複数の
メインコントロールゲート線と、 前記複数のメインコントロールゲート線と前記複数のメ
モリセルの前記第1,第2のコントロールゲートとを接
続する複数のサブコントロールゲート線と、 を含むことを特徴とする不揮発性半導体記憶装置。 - 【請求項5】 請求項4において、 前記複数のセクタ領域の各々に設けられた偶数のメイン
コントロールゲート線には、偶数列の前記複数メモリセ
ルの各々の前記第2のコントロールゲートと奇数列の前
記複数メモリセルの各々の前記第1のコントロールゲー
トとが共通接続された複数のサブコントロールゲートが
接続され、前記複数のセクタ領域の各々に設けられた奇
数のメインコントロールゲート線には、奇数列の前記複
数メモリセルの各々の前記第2のコントロールゲートと
偶数列の前記複数メモリセルの各々の前記第1のコント
ロールゲートとが共通接続された複数のサブコントロー
ルゲート線が接続されていることを特徴とする不揮発性
半導体記憶装置。 - 【請求項6】 請求項5において、 前記複数のセクタ領域に対応して設けられた前記複数の
コントロールゲートドライバの各々には、k本のメイン
コントロールゲート線が接続され、 前記複数のセクタ領域の各々には、k本のサブコントロ
ールゲート線が接続されるメモリセル群からなる各入出
力ビットに対応したメモリブロックが、前記第2の方向
に複数配置され、 前記第2の方向に沿って延びる複数の配線が設けられ、
前記k本のメインコントロールゲート線の各々と、それ
と対応する前記k本のサブコントロールゲート線の各々
とが、前記複数の配線の一つを介して接続されているこ
とを特徴とする不揮発性半導体記憶装置。 - 【請求項7】 請求項6において、 前記メモリブロックの前記第2の方向に沿ったメモリセ
ル数を4とし、k=4に設定したことを特徴とする不揮
発性半導体記憶装置。 - 【請求項8】 請求項1乃至7のいずれかにおいて、 前記複数のセクタ領域の各々には、 前記第1の方向に沿って形成された複数のビット線と、 少なくともデータのプログラム時及び読み出し時に、前
記複数のビット線を駆動するビット線駆動部と、 がさらに設けられていることを特徴とする不揮発性半導
体記憶装置。 - 【請求項9】 請求項8において、 一つのセクタ領域毎のデータ消去時に、該一つのセクタ
領域に形成された前記複数のビット線に第2の消去用高
電位を供給する消去用ビット線駆動部がさらに設けられ
ていることを特徴とする不揮発性半導体記憶装置。 - 【請求項10】 請求項8または9において、 前記複数のビット線は不純物層にて形成されていること
を特徴とする不揮発性半導体記憶装置。 - 【請求項11】 請求項10において、 前記複数のセクタ領域の各々は、他のセクタと分離され
た一つのウェル領域に形成され、前記ウェル領域に第2
の消去用高電位を供給する消去用ウェル駆動部が設けら
れることを特徴とする不揮発性半導体記憶装置。 - 【請求項12】 請求項10または11において、 前記不純物層にて形成された前記複数のビット線の各々
にそれぞれ接続される複数のメインビット線が設けら
れ、前記複数のメインビット線から前記複数のビット線
にそれぞれ至る各経路途中に、ゲート回路が設けられて
いないことを特徴とする不揮発性半導体記憶装置。 - 【請求項13】 請求項1乃至12のいずれかににおい
て、 前記メモリセルアレイ領域には、前記第2の方向に沿っ
て配列された前記複数のメモリセルの各々の前記ワード
ゲートにそれぞれ共通接続された複数のワード線が、前
記第2の方向に沿って設けられ、 前記メモリセルアレイ領域前記第2の方向の一端には、
前記複数のワード線を駆動するワード線駆動部が設けら
れていることを特徴とする不揮発性半導体記憶装置。 - 【請求項14】 請求項1乃至13のいずれかにおい
て、 前記第1,第2の不揮発性メモリ素子の各々は、酸化膜
(O)、窒化膜(N)及び酸化膜(O)からなるONO
膜を電荷のトラップサイトとして有することを特徴とす
る不揮発性半導体記憶装置。
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