JP2017054573A - 半導体記憶装置 - Google Patents
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Abstract
Description
第1実施形態に係る半導体記憶装置は、メモリセルアレイの両側にロウデコーダを含み、一方のロウデコーダがブロックを選択し、他方のロウデコーダが選択されたブロックに対応したシャント配線選択トランジスタをオンする。
[1−1−1]全体構成
図1を用いて、半導体記憶装置1の全体構成について説明する。
半導体記憶装置1は、メモリセルアレイ10、コントローラ11、アドレスレジスタ12、ロウデコーダ13、カラムデコーダ14、センスアンプ15、WLシャントドライバ16、CGドライバ17、高電圧発生回路18、及び入出力回路19を備えている。
次に、メモリセルアレイ10の構成の詳細について説明する。
まず、図2及び図3を用いて、セル領域の回路構成について説明する。図2は、セル領域の大まかな構成について示している。
次に、図6〜図9を用いて、メモリセルアレイ10の平面構成及び断面構成について説明する。図6には、セレクトゲート線SGD及びシャント選択線SGshtの平面を示し、図7には、積層されているいずれかのワード線WLの平面を示している。図8は、図6及び図7のVIII−VIII線に沿った断面図であり、ブロックBLKn_iに対応している。図9は、図6及び図7のIX−IX線に沿った断面図であり、ブロックBLKn_oに対応している。
次に、図6及び図7を用いて、ロウデコーダ13の構成について説明する。
[1−2−1]読み出し動作
図10を用いて、半導体記憶装置1の読み出し動作について、ブロックBLKn_iを選択した場合を例に説明する。
図11を用いて、半導体記憶装置1の書き込み動作について、ブロックBLKn_iを選択した場合を例に説明する。
図12を用いて、半導体記憶装置1の消去動作について、ブロックBLKn_iを選択した場合を例に説明する。
メモリセルが積層された三次元積層型NAND型フラッシュメモリであると、ワード線WLの時定数が大きくなり、動作速度が低下する場合が考えられる。
次に、第2実施形態に係る半導体記憶装置について説明する。本実施形態に係る半導体記憶装置1は、上記第1実施形態で説明した構成において、シャント配線の選択トランジスタST3を、対応するワード線WLの1層上の配線層に設けたものである。
次に、図13〜図15を用いて、メモリセルアレイ10の平面構成及び断面構成について説明する。図13には、セレクトゲート線SGD、シャント選択線SGsht、及びワード線WLの平面を示している。図14は、図13のXIV−XIV線に沿った断面図であり、ブロックBLKn_iに対応している。図15は、図13のXV−XV線に沿った断面図であり、ブロックBLKn_oに対応している。
第2実施形態に係る半導体記憶装置1は、シャント選択線SGshtを対応する配線層から引き出す構造に、ワード線WL及びセレクトゲート線SGDと同様の構造を用いる。この場合、各選択トランジスタST3のゲート電極が形成された配線層と、対応するワード線WLが形成された配線層との距離が一定になるため、ホールSHを形成するエッチングを一括で行うことができる。これにより、製造工程を減らすことができるため、第2実施形態に係る半導体記憶装置1は、第1実施形態と同様の効果を有し、且つ第1実施形態よりも半導体記憶装置1の製造コストを削減することができる。
上記実施形態に係る半導体記憶装置は、 複数の第1、第2メモリセルをそれぞれ含む第1、第2ブロック≪BLK_i,BLK_o、図6≫と、前記第1、第2メモリセルに接続された第1、第2ワード線≪WL_i、図7≫と、一端が前記第1、第2ワード線にそれぞれ接続された第1、第2選択トランジスタ≪ST3、図4,5≫と、前記第1ワード線に電圧を印加し、また前記第2選択トランジスタのゲート電圧を制御する第1回路≪13A、図4≫と、前記第2ワード線に電圧を印加し、また前記第1選択トランジスタのゲート電圧を制御する第2回路≪13B、図4≫と、前記第1、第2選択トランジスタの他端にそれぞれ接続された第1、第2配線≪WLsht_o,WLsht_i、図4,5≫と、前記第1、第2配線にそれぞれ電圧を印加する第3、第4回路≪16B,16A、図1≫と、を備え、読み出し、書き込み、又は消去動作時において、前記第1ブロックが選択された場合、前記第1ワード線には第1電圧が印加され、前記第1配線には第2電圧が印加され、前記第1選択トランジスタはオン状態にされ、前記第2選択トランジスタはオフ状態にされる。
(1)読み出し動作では、Aレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば0V〜0.55Vの間である。これに限定されることなく、0.1V〜0.24、0.21V〜0.31V、0.31V〜0.4V、0.4V〜0.5V、0.5V〜0.55Vのいずれかの間にしてもよい。
(2)書き込み動作は、上述したとおりプログラム動作とベリファイ動作を含む。書き込み動作では、プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば13.7V〜14.3Vの間である。これに限定されることなく、例えば13.7V〜14.0V、14.0V〜14.6Vのいずれかの間としてもよい。
(3)消去動作では、半導体基板上部に形成され、かつ、上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば12V〜13.6Vの間である。この場合に限定されることなく、例えば13.6V〜14.8V、14.8V〜19.0V、19.0V〜19.8V、19.8V〜21Vの間であってもよい。
(4)メモリセルの構造は、半導体基板(シリコン基板)上に膜厚が4〜10nmのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は膜厚が2〜3nmのSiN、又はSiON等の絶縁膜と膜厚が3〜8nmのポリシリコンとの積層構造にすることができる。また、ポリシリコンにはRu等の金属が添加されていてもよい。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が3〜10nmの下層High−k膜と膜厚が3〜10nmの上層High−k膜に挟まれた膜厚が4〜10nmのシリコン酸化膜を有している。High−k膜はHfO等が挙げられる。また、シリコン酸化膜の膜厚はHigh−k膜の膜厚よりも厚くすることができる。絶縁膜上には膜厚が3〜10nmの材料を介して膜厚が30nm〜70nmの制御電極が形成されている。ここで材料はTaO等の金属酸化膜、TaN等の金属窒化膜である。制御電極にはW等を用いることができる。
また、メモリセル間にはエアギャップを形成することができる。
Claims (9)
- 複数の第1、第2メモリセルをそれぞれ含む第1、第2ブロックと、
前記第1、第2メモリセルにそれぞれ接続された第1、第2ワード線と、
一端が前記第1、第2ワード線にそれぞれ接続された第1、第2選択トランジスタと、
前記第1ワード線に電圧を印加し、また前記第2選択トランジスタのゲート電圧を制御する第1回路と、
前記第2ワード線に電圧を印加し、また前記第1選択トランジスタのゲート電圧を制御する第2回路と、
前記第1、第2選択トランジスタの他端にそれぞれ接続された第1、第2配線と、
前記第1、第2配線にそれぞれ電圧を印加する第3、第4回路と、
を備え、
読み出し、書き込み、又は消去動作時において、前記第1ブロックが選択された場合、前記第1ワード線には第1電圧が印加され、前記第1配線には第2電圧が印加され、前記第1選択トランジスタはオン状態にされ、前記第2選択トランジスタはオフ状態にされることを特徴とする半導体記憶装置。 - 前記第1電圧と前記第2電圧は略同じ電圧であることを特徴とする請求項1に記載の半導体記憶装置。
- 複数の第3メモリセルを含む第3ブロックと、
前記第3メモリセルに接続され、前記第1回路によって電圧が印加される第3ワード線と、
一端が前記第3ワード線に接続され、他端が前記第1配線に接続され、ゲート電圧が前記第2回路に制御される第3選択トランジスタと、
をさらに備え、
読み出し、書き込み、又は消去動作時において、前記第1ブロックが選択された場合、前記第3選択トランジスタはオフ状態にされることを特徴とする請求項1に記載の半導体記憶装置。 - 前記第1、第2ブロックは、前記第1回路と前記第2回路との間に配置され、
読み出し、書き込み、又は消去動作時において、前記第1ブロックが選択された場合、
前記第1回路により前記第1ワード線の一端側に第1電圧が印加され、前記第3回路から前記第2選択トランジスタを介して前記第1ワード線の他端側に前記第2電圧が印加されることを特徴とする請求項3に記載の半導体記憶装置。 - 前記第1配線は、前記第1ブロックと前記第2回路との間に配置され、前記第2配線は、前記第1ブロックと前記第1回路との間に配置されることを特徴とする請求項4に記載の半導体記憶装置。
- 前記第1ブロックは、半導体基板上に順に積層された第3選択トランジスタと第4選択トランジスタとを含み、
前記第1メモリセルは、前記第3選択トランジスタと前記第4選択トランジスタとの間に積層され、前記第1選択トランジスタ及び前記第4選択トランジスタのゲート電極は、同じ層に形成されていることを特徴とする請求項1に記載の半導体記憶装置。 - 前記第4選択トランジスタのゲート電極と前記第1ワード線との間に形成された第3ワード線と、
前記第1選択トランジスタのゲート電極と前記第3ワード線とを通過し、前記第1ワード線に接触する、導電物で形成されたピラーと、
をさらに備えることを特徴とする請求項6に記載の半導体記憶装置。 - 前記第1ブロックは、半導体基板上に順に積層された第3選択トランジスタと第4選択トランジスタとを含み、
前記第1メモリセルは、前記第3選択トランジスタと前記第4選択トランジスタとの間に積層され、前記第1選択トランジスタのゲート電極は、前記第3選択トランジスタのゲート電極が形成された層と、第4選択トランジスタのゲート電極が形成された層との間の層に形成されることを特徴とする請求項1に記載の半導体記憶装置。 - 前記第4選択トランジスタのゲート電極と前記第1ワード線との間に位置する第1配線層に形成された第3ワード線をさらに備え、
前記第1配線層は、前記第1ワード線が形成された第2配線層の1層上の配線層であり、前記第1選択トランジスタのゲート電極は、前記第1配線層に形成されることを特徴とする請求項8に記載の半導体記憶装置。
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