KR101098695B1 - 비휘발성 반도체 메모리 - Google Patents

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다꾸야 후따쯔야마
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가나에 우찌다
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Abstract

메모리는, 각각이 전하 축적층과 제어 게이트 전극을 구비하며 반도체 기판 위에 배치된 제1 및 제2 메모리 셀과, 제1 메모리 셀의 제어 게이트 전극에 접속된 제1 워드선과, 제2 메모리 셀의 제어 게이트 전극에 접속된 제2 워드선과, 제1 및 제2 워드선 모두에 접속된 전위 전송선과, 제1 워드선과 전위 전송선 사이에 접속된 제1 N채널 MOS 트랜지스터와, 제2 워드선과 전위 전송선 사이에 접속된 제2 N채널 MOS 트랜지스터를 포함한다. 제어 회로는, 제1 메모리 셀의 데이터 소거시, 반도체 기판에 양의 값의 제1 전위를 공급하고, 전위 전송선에 제1 전위보다 낮은 양의 값의 제2 전위를 공급하여, 제1 N채널 MOS 트랜지스터를 턴온하고, 제2 N채널 MOS 트랜지스터를 턴오프한다.
Figure R1020090111989
비휘발성 반도체 메모리, 메모리 셀, 고 항복 전압형 MOS 트랜지스터

Description

비휘발성 반도체 메모리{NONVOLATILE SEMICONDUCTOR MEMORY}
본 발명은 비휘발성 반도체 메모리의 소거 동작에서의 전위 관계에 관한 것이다.
관련 출원에 대한 상호 참조
본 출원은 2008년 11월 19일자로 출원된 일본 특허출원번호 제2008-295846호에 기초하며 이 우선권을 주장하며, 그 전체 내용은 본 명세서에서 원용된다.
두 개 이상의 레벨의 데이터가 전하량에 의해 전하 축적층에 저장되는 NAND형 플래시 메모리와 같은 비휘발성 반도체 메모리는, 프로그래밍, 판독, 소거라는 세 개의 기본적인 동작을 갖는다. 프로그래밍이란 전자들을 전하 축적층 내에 주입하기 위한 동작을 의미하고, 소거란 전하 축적층으로부터 전자들을 방출하거나 전하 축적층 내에 정공들을 주입하기 위한 동작을 의미한다.
비휘발성 반도체 메모리에서, 메모리 셀 어레이는 메모리 블록들(예를 들어, NAND 블록들)을 포함하고, 소거는 메모리 블록 단위로 행해진다(예를 들어, 일본 특개평 제2-196469호 및 특허공개번호 제2007-281267호 참조).
데이터 소거 동안, 선택된 메모리 블록에서, 모든 메모리 셀들의 채널부들은 소거 전위(양의 고 전위)로 설정되고 모든 워드선들(메모리 셀들의 제어 게이트 전극들)은 접지 전위로 설정된다.
이에 따라, 선택된 메모리 블록의 모든 메모리 셀들에서는, 전자들이 전하 축적층으로부터 채널부로 방출되고, 또는 정공들이 채널부로부터 전하 축적층으로 주입되고, 이에 따라 데이터 소거를 수행하게 된다.
비선택(non-selected) 메모리 블록에서는, 모든 메모리 셀들의 채널부들이 소거 전위로 설정되어 있는 동안 모든 워드선이 부동(floating)으로 설정되기 때문에, 모든 워드선에서의 전위가 용량성 결합에 의해 부스팅 전위(소거 전위보다 낮은 양의 고 전위)로 부스팅된다.
이에 따라, 비선택 메모리 블록의 임의의 메모리 셀들에 저장된 데이터는 소거되지 않는다.
전송 트랜지스터 블록들은 메모리 블록들에 따라 제공된다. 각 전송 트랜지스터 블록은 하나의 블록 내의 워드선들과 동일한 수의 고 전위 전송 N채널 MOS 트랜지스터들을 포함한다. 고 전위 전송 N채널 MOS 트랜지스터들에서는, 확산층의 일단이 하나의 블록 내의 워드선들에 연결되고, 확산층의 타단이 전위 전송선들(제어 게이트 선들)에 연결된다. 전송 트랜지스터 블록들의 각각의 고 전위 전송 N채널 MOS 트랜지스터들 중 하나는 전위 전송선들을 공통으로 갖는다.
소거 동안, 접지 전위가 전위 전송선에 인가되고, 선택된 메모리 블록에 대응하는 전송 트랜지스터 블록의 고 전위 전송 N채널 MOS 트랜지스터는 턴온되고, 비선택 메모리 블록에 대응하는 전송 트랜지스터 블록의 고 전위 전송 N채널 MOS 트랜지스터는 턴오프된다.
따라서, 비선택 메모리 블록에 대응하는 전송 트랜지스터 블록의 고 전위 전송 N채널 MOS 트랜지스터에서, 접지 전위는 소스(전위 전송선 측)에 인가되고, 부스팅 전위는 드레인(워드선 측)에 인가된다.
이 상태에서, 비선택 메모리 블록에 대응하는 전송 트랜지스터 블록의 고 전위 전송 N채널 MOS 트랜지스터의 소스 확산층과 드레인 확산층 사이에 미세한 작은 양의 펀치스루 누설이 발생하고, 이는 고 전위 전송 N채널 MOS 트랜지스터의 게이트 절연막에 또는 반도체 기판과 소스/드레인 확산층 사이의 계면에 전자들이 포획(trap)되게 한다.
이에 따라, 소거 횟수가 증가하여 컷오프 상태의 고 전위 전송 N채널 MOS 트랜지스터의 소스 확산층과 드레인 확산층 사이에 전압 스트레스를 오랫동안 인가하게 되면, 포획된 전자들의 수가 증가하여 고 전위 전송 특성의 열화 및 프로그래밍/소거 에러와 같이 신뢰성이 저하된다.
본 발명의 일 양태에 따른 비휘발성 반도체 메모리는, 반도체 기판과, 반도체 기판 위에 배치되며 각각이 전하 축적층과 제어 게이트 전극을 구비하는 제1 및 제2 메모리 셀과, 제1 메모리 셀의 제어 게이트 전극에 접속된 제1 워드선과, 제2 메모리 셀의 제어 게이트 전극에 접속된 제2 워드선과, 제1 및 제2 워드선 모두에 접속된 전위 전송선과, 제1 워드선과 전위 전송선 사이에 접속된 제1 N채널 MOS 트랜지스터와, 제2 워드선과 전위 전송선 사이에 접속된 제2 N채널 MOS 트랜지스터와, 제1 메모리 셀의 데이터 소거시, 반도체 기판에 양의 값(plus value)의 제1 전위를 공급하고 전위 전송선에 제1 전위보다 낮은 양의 값의 제2 전위를 공급하여, 제1 N채널 MOS 트랜지스터를 턴온하고, 제2 N채널 MOS 트랜지스터를 턴오프하는 동작을 포함하는 주변 회로들의 동작들을 제어하도록 구성된 제어 회로를 포함하고, 이 제어 회로는, 전위 전송선을 접지 전위로 설정한 상태에서 제1 및 제2 N채널 MOS 트랜지스터를 턴온한 후에 제2 N채널 MOS 트랜지스터를 턴오프하는 동작을 포함하는 주변 회로들의 동작들을 제어하고, 제2 N채널 MOS 트랜지스터를 턴오프한 후에 전위 전송선을 제2 전위로 설정하는 동작을 포함하는 주변 회로들의 동작들을 제어하도록 구성된다.
본 발명의 다른 일 양태에 따른 비휘발성 반도체 메모리는, 반도체 기판과, 반도체 기판 위에 배치되며 각각이 전하 축적층과 제어 게이트 전극을 구비하는 제1 및 제2 메모리 셀과, 제1 메모리 셀의 제어 게이트 전극에 접속된 제1 워드선과, 제2 메모리 셀의 제어 게이트 전극에 접속된 제2 워드선과, 제1 및 제2 워드선 모두에 접속된 전위 전송선과, 제1 워드선과 전위 전송선 사이에 접속된 제1 N채널 MOS 트랜지스터와, 제2 워드선과 전위 전송선 사이에 접속된 제2 N채널 MOS 트랜지스터와, 제1 메모리 셀의 데이터 소거시, 반도체 기판에 양의 값의 제1 전위를 공급하고, 전위 전송선에 접지 전위를 공급하고, 제1 N채널 MOS 트랜지스터를 턴온하고, 제2 N채널 MOS 트랜지스터의 게이트 전극에 음의 값의 제2 전위를 공급함으로써 제2 N채널 MOS 트랜지스터를 턴오프하는 동작을 포함하는 주변 회로들의 동작들을 제어하도록 구성된 제어 회로를 포함한다.
본 발명에 따르면, N채널 MOS 트랜지스터의 컷오프 동안 펀치스루 누설을 방지할 수 있고, N채널 MOS 트랜지스터의 수명이 길어질 수 있으며, 데이터 소거 시간이 길어지더라도 N채널 MOS 트랜지스터의 신뢰성이 열화되지 않는 등의 효과가 있다.
이하, 첨부 도면을 참조하여 본 발명의 일 양태의 반도체 메모리를 설명한다.
1. 개요
본 발명의 일 실시예에 따른 비휘발성 반도체 메모리에서는, 전자들이 전하 축적층으로부터 채널부로 방출되고, 또는 정공들이 채널부로부터 전하 축적층으로 주입되고, 이에 따라 데이터 소거를 수행하게 된다.
비휘발성 반도체 메모리에서, 제1 및 제2 워드선은 제1 및 제2 N채널 MOS 트랜지스터를 통해 전위 전송선에 공통으로 접속된다. 제1 워드선은 제1 메모리 셀에 데이터 소거 대상으로서 접속되고, 제2 워드선은 제2 메모리 셀에 데이터 소거 대상이 아닌 것으로서 접속된다.
확산층이 제1 워드선에 접속되고 전위 전송선이 턴온되는 제1 N채널 MOS 트랜지스터는 턴온되고, 확산층이 제2 워드선에 접속되고 전위 전송선이 턴오프되는 제2 N채널 MOS 트랜지스터는 턴오프되고, 이에 따라 제1 및 제2 메모리 셀들 중 제1 메모리 셀의 데이터만이 소거된다.
본 발명의 실시예에서, 제1 메모리 셀의 데이터 소거 동안, 양의 제1 전위는 반도체 기판에 인가되고, 제1 전위보다 낮은 양의 제2 전위는 전위 전송선에 인가되고, 이에 따라 전자가 제2 N채널 MOS 트랜지스터의 게이트 절연막에 또는 반도체 기판과 소스/드레인 확산층 사이의 계면에 포획되는 것을 억제함으로써 신뢰성이 개선된다.
제1 메모리 셀의 데이터 소거 동안, 양의 제1 전위는 반도체 기판에 인가되고, 접지 전위는 전위 전송선에 인가되고, 음의 제2 전위는 제2 N채널 MOS 트랜지스터의 게이트 전극에 인가되고, 이에 따라 전자가 제2 N채널 MOS 트랜지스터의 게이트 절연막에 또는 반도체 기판과 소스/드레인 확산층 사이의 계면에 포획되는 것을 억제함으로써 신뢰성이 개선된다.
이때, 반도체 기판은 웰(well) 영역을 포함한다. 예를 들어, 본 발명의 실시예는 P형 반도체 기판 상에 형성된 고 전위 전송 N채널 MOS 트랜지스터와 P형 웰 영역 상에 형성된 고 전위 전송 N채널 MOS 트랜지스터 모두에 중점을 두고 있다.
게이트 전극과 게이트 절연막을 위한 재료들은 MOS 트랜지스터로 한정되지 않는다. 일반적으로, 게이트 전극은 도전성 폴리실리콘으로 형성되고, 게이트 절 연막은 실리콘 산화물로 형성된다. 그러나, 게이트 전극과 게이트 절연막을 위한 재료들은 도전성 폴리실리콘과 실리콘 산화물로 한정되지 않는다.
2. 본 발명과 종래 기술 간의 차이점
MOS 트랜지스터의 컷오프 동안 펀치스루 누설을 방지하고자 백 게이트 바이어스를 인가하는 기술이 널리 알려져 있다(예를 들어, 일본 특개평 제2-196469호 및 일본 특허공개번호 제2007-281267호 참조).
본 발명의 실시예는 컷오프 동안 백 게이트 바이어스보다 쉽게 펀치스루 누설을 방지하는 기술을 제안한다. 즉, 백 게이트 바이어스는 반도체 기판이나 웰을 공유하는 MOS 트랜지스터들에 인가되고, MOS 트랜지스터의 임계값이 증가한다.
비휘발성 반도체 메모리의 워드선 드라이버는, 고 항복 전압형 MOS 트랜지스터의 소스가 데이터 소거 대상인 메모리 셀에 접속되고 고 항복 전압형 MOS 트랜지스터의 소스가 데이터 소거 대상이 아닌 메모리 셀에 접속되는 회로 특성을 갖는다. 이러한 고 항복 전압형 MOS 트랜지스터들 모두는 공통 전위 전송선에 접속된다.
본 발명의 실시예는 회로 특성을 활용함으로써 MOS 트랜지스터의 컷오프 동안 백 게이트 바이어스 대신에 펀치스루 누설이 방지되는 매우 효과적인 기술이다.
그러나, 본 발명의 실시예를 백 게이트 바이어스와 조합하여 이용해도 된다.
3. 실시예
(1) 전체 개요
도 1은 NAND형 플래시 메모리를 도시하는 전체 도이다.
메모리 셀 어레이(11)는 블록들(BK1, BK2,...BKj)을 포함한다. 블록들(BK1, BK2,...BKj)의 각각은 셀 유닛들을 포함하고, 셀 유닛들의 각각은 하나의 NAND 스트링과 두 개의 선택 게이트 트랜지스터를 포함한다. NAND 스트링은 직렬 접속된 메모리 셀들(메모리 셀 트랜지스터들)을 포함한다. 선택 게이트 트랜지스터들은 NAND 스트링의 양단에 각각 접속된다.
데이터 래치 회로(12)는 프로그래밍/기입 동안 데이터를 일시적으로 래칭하는 기능을 갖는다. 예를 들어, 데이터 래치 회로(12)는 플립플롭 회로를 포함한다. 입/출력(I/O) 버퍼(13)는 데이터 인터페이스 회로로서 기능하고, 어드레스 버퍼(14)는 어드레스 신호 인터페이스 회로로서 기능한다.
어드레스 신호는 블록 어드레스 신호, 로우 어드레스 신호, 및 컬럼 어드레스 신호를 포함한다.
로우 디코더(15)는 블록 어드레스 신호에 기초하여 블록들(BK1, BK2,...BKj) 중 하나를 선택하고, 로우 어드레스 신호에 기초하여 선택된 블록 내의 워드선들 중 하나를 선택한다. 워드선 드라이버(17)는 선택된 블록 내의 워드선들을 구동한다.
컬럼 디코더(16)는 컬럼 어드레스 신호에 기초하여 비트선들 중 하나를 선택한다.
기판 전위 제어 회로(18)는 반도체 기판의 전위를 제어한다. 구체적으로, N형 웰 영역과 P형 웰 영역을 포함하는 이중 웰 영역은 P형 반도체 기판 내에 형성된다. 메모리 셀을 P형 웰 영역에 형성하는 경우, P형 웰 영역의 전위는 동작 모 드에 따라 제어된다.
예를 들어, P형 웰 영역의 전위는 프로그래밍/기입 동안 0으로 설정되고, 소거 동안 15V 내지 40V로 설정된다.
전위 생성 회로(19)는 워드선 드라이버(17)를 제어하는 데 사용되는 전위 및 메모리 셀 어레이(11)의 워드선들에 전송되는 전송 전위를 생성한다.
전송 전위 셀렉터(24)는, 동작 모드와 선택된 워드선의 위치에 기초하여 메모리 셀 어레이(11)의 워드선들의 각각에 공급되는 전송 전위를 선택하고, 전송 전위를 워드선 드라이버(17)를 통해 워드선들에 공급한다.
예를 들어, 데이터 프로그래밍 동안, 프로그래밍 전위는 선택된 블록의 선택된 워드선에 공급되고, 프로그래밍 전위보다 낮은 전위는 선택된 블록의 비선택(non-selected) 워드선에 공급된다. 데이터 판독 동안, 판독 전위는 셀의 데이터에 따라 선택된 블록의 선택된 워드선에 공급되고, 전위는 선택된 블록의 비선택 워드선에 공급되어 셀의 데이터에 상관없이 셀 트랜지스터를 턴온하게 된다. 데이터 소거 동안, 예를 들어, 접지 전위(0V)는 선택된 블록의 모든 워드선들에 공급된다.
제어 회로(20)는 데이터 래치 회로(12), I/O 버퍼(13), 어드레스 버퍼(14), 로우 디코더(15), 워드선 드라이버(17), 기판 전위 제어 회로(18), 전위 생성 회로(19), 전송 전위 셀렉터(24)와 같은 주변 회로들의 동작들을 제어한다.
(2) 메모리 셀 어레이 및 워드선 드라이버
도 2는 NAND형 플래시 메모리의 메모리 셀 어레이 및 워드선 드라이버를 도 시한다.
메모리 셀 어레이(11)는 컬럼 방향으로 배치된 NAND 블록들(BK1, BK2,...)을 포함한다. NAND 블록들(BK1, BK2,...)의 각각은 로우 방향으로 배치된 셀 유닛들을 포함한다.
셀 유닛들의 각각은 하나의 NAND 스트링 및 두 개의 선택 게이트 트랜지스터(ST)를 포함한다. NAND 스트링은 직렬 접속된 메모리 셀들(MC)을 포함한다. 선택 게이트 트랜지스터들(ST)은 NAND 스트링의 양단에 각각 접속된다.
예를 들어, 셀 유닛은 도 3의 레이아웃을 갖는다. 예를 들어, 셀 유닛은 도 4에 도시한 바와 같이 컬럼 방향으로 단면 구조를 갖는다.
셀 유닛의 일단은 비트선들(BL1, BL2,...BL(m-1), BL(m))에 접속되고, 타단은 소스선(SL)에 공통 접속된다.
워드선들(WL1, WL2,...WL(n-1), WLn) 및 선택 게이트선들(SGS, SGD)은 메모리 셀 어레이(11) 상에 배치된다.
예를 들어, n(n은 복수)개의 워드선들(WL1, WL2,...WL(n-1), WL(n)) 및 두 개의 선택 게이트선들(SGS, SGD)은 NAND 블록(BK1) 내에 배치된다.
NAND 블록(BK1)의 워드선들(WL1, WL2,...WL(n-1), WL(n))과 선택 게이트선들(SGS, SGD)은 로우 방향으로 연장되어 워드선 드라이버(DRV1; 17)의 전송 트랜지스터 유닛(BK1; 21)에 접속된다. 로우 방향으로 서로 인접하는 메모리 셀들(MC)의 제어 게이트 전극들은 워드선들(WL1, WL2,...WL(n-1), WL(n))의 각각에 공통 접속된다. 로우 방향으로 서로 인접하는 선택 게이트 트랜지스터들(ST)의 게이트 전극 들은 선택 게이트선들(SGS, SGD)의 각각에 공통 접속된다.
전송 트랜지스터 유닛(BK1; 21)은 N채널 MOS 트랜지스터들(Tr11 내지 Trn1)을 포함하고, N채널 MOS 트랜지스터들의 확산층들의 일단들은 전위 전송선들(제어 게이트선들)(CG1, CG2,...,CG(n-1), CGn, SGSV, SGDV)에 각각 접속된다. 확산층의 타단은 선택 게이트선들(SGS, SGD) 및 워드선들(WL1, WL2,...WL(n-1), WLn)의 각각에 접속된다. 각 N채널 MOS 트랜지스터의 게이트 전극들은 각 전송 트랜지스터 유닛(21)에 공통 접속된다.
전위 전송선들(CG1, CG2,...CG(n-1), CGn, SGSV, SGDV)은 로우 방향과 교차하는 컬럼 방향으로 연장되고 전송 전위 셀렉터(24)에 접속된다.
전송 트랜지스터 유닛(BK1; 21)의 N채널 MOS 트랜지스터는 전원 전위보다 높은 전위를 전송하도록 고 항복 전압형 N채널 MOS 트랜지스터이다. 그러나, 선택 게이트선들(SGS, SGD)에 접속된 N채널 MOS 트랜지스터는 저 항복 전압형 MOS 트랜지스터이어도 되며, 그 이유는 선택 게이트선들(SGS, SGD)에 접속된 N채널 MOS 트랜지스터들에 고 전압이 인가되지 않기 때문이다.
워드선 드라이버(DRV1; 17)의 부스터(22-1)는 로우 디코더(15)로부터 공급되는 디코드 신호를 수신한다.
예를 들어, 워드선 드라이버(DRV1; 17) 내에 형성된 부스터(22-1)는 전송 트랜지스터 유닛(BK1; 21) 내에 배치된 N채널 MOS 트랜지스터의 게이트 전극에 접속되고, 부스터(22-1)는 NAND 블록(BK1)이 선택되는 경우 전송 트랜지스터 유닛(BK1; 21) 내에 배치된 N채널 MOS 트랜지스터를 턴온하는 전위를 생성한다. 그리고, 부 스터(22-1)는 NAND 블록(BK1)이 선택되지 않는 경우 전송 트랜지스터 유닛(BK1; 21)에 배치된 N채널 MOS 트랜지스터를 턴오프하는 전위를 생성한다.
마찬가지로, n(n은 복수)개의 워드선들(WL1, WL2,...WL(n-1), WLn) 및 두 개의 선택 게이트선들(SGS, SGD)은 NAND 블록(BK2) 내에 배치된다.
NAND 블록(BK2)의 워드선들(WL1, WL2,...WL(n-1), WLn) 및 선택 게이트선들(SGS, SGD)은 로우 방향으로 연장되고 워드선 드라이버(DRV2; 17)의 전송 트랜지스터 유닛(BK2; 21)에 접속된다. 로우 방향으로 서로 인접하는 메모리 셀들의 제어 게이트 전극들은 워드선들(WL1, WL2,...WL(n-1), WLn)의 각각에 공통 접속된다. 로우 방향으로 서로 인접하는 선택 게이트 트랜지스터들(ST)의 게이트 전극들은 선택 게이트선들(SGS, SGD)의 각각에 공통 접속된다.
전송 트랜지스터 유닛(BK2; 21)은 N채널 MOS 트랜지스터들(Tr11 내지 Trn1)을 포함하고, N채널 MOS 트랜지스터의 확산층들의 일단들은 전위 전송선들(제어 게이트선들)(CG1, CG2,...CG(n-1), CGn, SGSV, SGDV)에 각각 접속된다. 확산층의 타단은 선택 게이트선들(SGS, SGD) 및 워드선들(WL1, WL2,...WL(n-1), WLn)의 각각에 접속된다. 각 N채널 MOS 트랜지스터의 게이트 전극들은 각 전송 트랜지스터 유닛(21)에 공통 접속된다.
즉, 전위 전송선(CG1)은 N채널 MOS 트랜지스터들(Tr11, Tr12)의 확산층들의 일단들에 공통 접속된다. 그리고, 전위 전송선(CG2)은 N채널 MOS 트랜지스터들(Tr21, Tr22)의 확산층들의 일단들에 공통 접속된다. 그리고, 전위 전송선(CGn)은 N채널 MOS 트랜지스터들(Trn1, Trn2)의 확산층들의 일단들에 공통 접속된다.
전송 트랜지스터 유닛(BK2; 21)의 N채널 MOS 트랜지스터는 전원 전위보다 높은 전위를 전송하도록 고 항복 전압형 N채널 MOS 트랜지스터이다. 그러나, 선택 게이트선들(SGS, SGD)에 접속된 N채널 MOS 트랜지스터는 저 항복 전압형 MOS 트랜지스터이어도 되며, 그 이유는 선택 게이트선들(SGS, SGD)에 접속된 N채널 MOS 트랜지스터들에 고 전압이 인가되지 않기 때문이다.
워드선 드라이버(DRV2; 17)의 부스터(22-2)는 로우 디코더(15)로부터 공급되는 디코드 신호를 수신한다.
예를 들어, 워드선 드라이버(DRV2; 17) 내에 형성된 부스터(22-2)는 전송 트랜지스터 유닛(BK2; 21) 내에 배치된 N채널 MOS 트랜지스터의 게이트 전극에 접속되고, NAND 블록(BK2)이 선택되는 경우에 전송 트랜지스터 유닛(BK2; 21) 내에 배치된 N채널 MOS 트랜지스터를 턴온하는 전위를 생성한다. 그리고, 부스터(22-2)는 NAND 블록(BK2)이 선택되지 않는 경우에 전송 트랜지스터 유닛(BK2; 21) 내에 배치된 N채널 MOS 트랜지스터를 턴오프하는 전위를 생성한다.
도 5는 워드선 드라이버의 전송 트랜지스터 유닛에 포함된 N채널 MOS 트랜지스터의 레이아웃을 도시한다.
NAND 블록들(BK1, BK2,...)의 NAND 스트링들(23)의 각각은 직렬 접속된 메모리 셀들을 포함한다. 도 5는 NAND 스트링(23)이 6개의 메모리 셀을 포함하는 일례를 도시한다. 이러한 경우, 6개의 워드선(WL1, WL2,...WL6)이 하나의 블록 내에 배치된다.
워드선들(WL1, WL2,...WL6)은 반도체 기판 상의 하나의 배선층에 형성된다.
메모리 셀 어레이(11)의 일단 측에는, 전송 트랜지스터 유닛들(21; BK1, BK2,...)이 블록들(BK1, BK2,...)에 따라 배치된다.
전송 트랜지스터 유닛(BK1; 21)의 6개의 N채널 MOS 트랜지스터(Tr11 내지 Tr61)는 로우 방향으로 배치되고, N채널 MOS 트랜지스터들(Tr11 내지 Tr61)의 드레인들은 NAND 블록(BK1)의 6개의 워드선(WL1, WL2,...WL6)에 각각 접속된다. 도 5에는 N채널 MOS 트랜지스터들(Tr11 내지 Tr61)의 게이트 전극들이 분리되어 있지만, 이 게이트 전극들은 상층 배선(도시하지 않음)에 의해 공통 접속된다.
마찬가지로, 전송 트랜지스터 유닛(BK2; 21)의 6개의 N채널 MOS 트랜지스터들(Tr12 내지 Tr62)은 로우 방향으로 배치되고, N채널 MOS 트랜지스터들(Tr12 내지 Tr62)의 드레인들은 NAND 블록(BK2)의 6개의 워드선들(WL1, WL2,...WL6)에 각각 접속된다. 도 5에는 N채널 MOS 트랜지스터들(Tr12 내지 Tr62)의 게이트 전극들이 분리되어 있지만, 이 게이트 전극들은 상층 배선(도시하지 않음)에 의해 공통 접속된다.
6개의 전위 전송선들(CG1, CG2,...CG6)은 전송 트랜지스터 유닛들(BK1, BK2...; 21) 상에 배치된다.
전송 트랜지스터 유닛(BK1; 21)의 6개의 N채널 MOS 트랜지스터들(Tr11 내지 Tr61)의 소스들은 도전선(25)을 통해 6개의 전위 전송선들(CG1, CG2,...CG6)에 각각 접속된다. 마찬가지로, 전송 트랜지스터 유닛(BK2; 21)의 6개의 N채널 MOS 트랜지스터들(Tr12 내지 Tr62)의 소스들은 도전선(25)을 통해 6개의 전위 전송선들(CG1, CG2,...CG6)에 각각 접속된다.
컬럼 방향으로 서로 인접하는 N채널 MOS 트랜지스터들(Tr11, Tr12)의 소스들은 동일한 전위 전송선(CG1)에 접속된다. 마찬가지로, N채널 MOS 트랜지스터들(Tr21, Tr22)의 소스들은 동일한 전위 전송선(CG2)에 접속되고, N채널 MOS 트랜지스터들(Tr31, Tr32)의 소스들은 동일한 전위 전송선(CG3)에 접속되고, N채널 MOS 트랜지스터들(Tr41, Tr42)의 소스들은 동일한 전위 전송선(CG4)에 접속되고, N채널 MOS 트랜지스터들(Tr51, Tr52)의 소스들은 동일한 전위 전송선(CG5)에 접속되고, N채널 MOS 트랜지스터들(Tr61, Tr62)의 소스들은 동일한 전위 전송선(CG6)에 접속된다.
N채널 MOS 트랜지스터들(Tr11, Tr12)의 게이트 전극들은 게이트 절연막을 개재하여 반도체 기판 상에 형성된다. 반도체 기판은 반도체 기판 내에 형성된 P웰에 의해 대체될 수 있다. 이때, N채널 MOS 트랜지스터들(Tr11 내지 Trn2)은 게이트 절연막을 개재하여 하나의 연속하는 P웰(PW) 상에 형성된다.
도 6은 컬럼 방향으로 메모리 셀 어레이를 도시하는 단면도이다.
P형 웰 영역(25c)과 N형 웰 영역(25b)을 포함하는 이중 웰 영역은 P형 실리콘 기판(25a) 내에 형성된다. P형 웰 영역(25c)은 P형 실리콘 기판(25a) 내에 형성된다. N형 웰 영역(25b)은 P형 웰 영역(25c)을 덮도록 형성된다.
셀 유닛(CU)의 일단, 즉, 선택 게이트 트랜지스터의 드레인 확산층은 비트선(BL)에 접속된다. 비트선(BL)은 고 항복 전압형 N채널 MOS 트랜지스터를 통해 감지 증폭기(S/A)에 접속된다.
셀 유닛(CU)의 타단, 즉, 선택 게이트 트랜지스터의 소스는 소스선(SL)에 접 속된다.
N형 웰 영역(25b)은 N+형 컨택트층(30A)을 통해 전위 설정선(PL)에 접속되고, P형 웰 영역(25c)은 P+형 컨택트층(30B)을 통해 전위 설정선(PL)에 접속된다. 예를 들어, 전위 설정선(PL)은 기판 전위 제어 회로에 접속된다.
(3) 데이터 소거 동안의 전위 관계
개요에서 전술한 바와 같이, 본 발명의 주요 부분은 데이터 소거 동안의 전위 관계에 있다. 도 2의 회로도를 참조하여 도 1 내지 도 6의 NAND형 플래시 메모리에서의 데이터 소거 동안의 전위 관계를 상세히 설명한다.
다음에 따르는 모든 도는 도 2에 대응하며, 이러한 도에서 사용되는 숫자의 의미는 도 2의 의미와 동일하다.
데이터 소거는 NAND 블록들(BK2,...)의 메모리 셀들(MC)에 대해서는 수행되지 않으면서 NAND 블록들(BK1, BK2,...) 중 NAND 블록(BK1)의 메모리 셀(MC)에 대하여 수행된다고 가정한다.
A. 제1 실시예
도 7에 도시한 바와 같이, 부스터들(22-1, 22-2,...)은 부스트 전위(Vboost)를 공급하여, 전송 트랜지스터 유닛들(BK1, BK2,...; 21)의 N채널 MOS 트랜지스터들을 턴온하도록 N채널 MOS 트랜지스터들(Tr11 내지 Trn2)의 게이트 전극들에 전원 전압(Vdd)을 인가한다.
이때, 전송 트랜지스터 유닛들(BK1, BK2; 21)의 N채널 MOS 트랜지스터 들(Tr11 내지 Trn2)에서의 웰 전위 또는 P형 실리콘 기판(25a)에서의 전위는 접지 전위(0V)로 설정된다. 바람직한 일 실시예에서, 부스트 전위(Vboost)는 양의 전위(Vadd)가 소스로부터 드레인으로 전송될 수 있는 전압이다.
전송 전위 셀렉터(24)가 접지 전위(0V)를 전위 전송선들(CG1, CG2,...CG(n-1), CGn)에 공급하기 때문에, 접지 전위는 전송 트랜지스터 유닛들(BK1, BK2,...; 21)을 통해 NAND 블록들(BK1, BK2,...)의 워드선들(WL1, WL2,...WL(n-1), WLn)에 전송된다.
이어서, 예를 들어, 데이터 소거 대상으로 되는 NAND 블록(BK1)을 제외한 모든 NAND 블록들(BK2)에 대응하는 부스터들(22-2)에서의 출력 전위가 부스트 전위(Vboost)로부터 접지 전위(0V)로 변경되어 전송 트랜지스터 유닛들(BK2; 21)의 N채널 MOS 트랜지스터들(Tr12 내지 Trn2)을 턴오프하도록, N채널 MOS 트랜지스터들(Tr12 내지 Trn2))의 게이트 전극들에 0V의 전압이 인가된다.
이때, 데이터 소거 대상으로 되는 NAND 블록(BK1)의 워드선들(WL1, WL2,...,WL(n-1), WLn)은 접지 전위로 고정되고, 데이터 소거 대상으로 되는 나머지 NAND 블록들(BK2)의 워드선들(WL1, WL2,...,WL(n-1), WLn)은 접지 전위에서 부동 상태로 된다.
반면에, 전위 전송선들(CG1, CG2,...CG(n-1), CGn)은 전송 트랜지스터 유닛들(BK1, BK2; 21)의 N채널 MOS 트랜지스터들(Tr11 내지 Trn2)의 소스들에 접속되기 때문에, N채널 MOS 트랜지스터들(Tr11 내지 Trn2)의 소스와 드레인은 0V로 된다.
이때, NAND 블록들(BK1, BK2,...)이 형성되어 있는 P형 웰 영역(25c)에서의 전위는 접지 전위이다. 즉, 접지 전위(0V)는 웰 컨택트(P+형 컨택트층; 30B)에 인가된다.
도 8에 도시한 바와 같이, 전송 전위 셀렉터(24)는 전위 전송선들(CG1, CG2,...CG(n-1), CGn)에 양의 전위(Vadd; 예를 들어, 0.5V)를 공급한다. 양의 전위(Vadd)는 전송 트랜지스터 유닛(BK1; 21)을 통해 데이터 소거 대상으로 되는 NAND 블록(BK1)의 워드선들(WL1, WL2,...,WL(n-1), WLn)에 전송된다. 즉, N채널 MOS 트랜지스터들(Tr11 내지 Trn1)의 소스 전위와 드레인 전위 모두는 Vadd로 된다.
반면에, 전위 전송선들(CG1, CG2,...CG(n-1), CGn)은 전송 트랜지스터 유닛(BK2; 21)의 소스에도 접속되기 때문에, N채널 MOS 트랜지스터들(Tr12 내지 Trn2)에서의 소스 전위가 양의 전위(Vadd)로 된다. N채널 MOS 트랜지스터들(Tr12 내지 Trn2)이 오프 상태에 있기 때문에, N채널 MOS 트랜지스터들(Tr12 내지 Trn2)에서의 드레인 전위는 0V로 유지된다.
이어서, NAND 블록들(BK1, BK2,...)이 형성되어 있는 P형 웰 영역에서의 전위는 웰 컨택트(P+형 컨택트층; 30B)를 통해 접지 전위로부터 양의 고 전위(Vera+Vadd)로 상승된다.
이때, Vera는 데이터 소거에 필요한 15V 내지 40V의 전위(예를 들어, 약 24V)이다. Vadd는 전위 전송선들(CG1, CG2,...CG(n-1), CGn)에 인가되는 양의 전위(Vadd)와 동일하다. Vera는 N채널 MOS 트랜지스터들(Tr11 내지 Trn2)에서의 소 스 전위(Vadd)를 P형 웰 영역(25c)에서의 전위(Vera+Vadd)로부터 감산함으로써 얻을 수 있다.
NAND 블록(BK1)의 메모리 셀(MC)에서, 채널부(P형 웰 영역(25c))는 Vera+Vadd로 되는 한편 워드선들(WL1, WL2,...,WL(n-1), WLn)은 Vadd로 되기 때문에, 전자들이 전하 축적층으로부터 채널부로 방출되고, 정공들이 채널부로부터 전하 축적층으로 주입되고, 이에 따라 데이터 소거를 수행하게 된다.
반면에, NAND 블록들(BK2,...)의 메모리 셀들(MC)에서, P형 웰 영역이 접지 전위로부터 양의 고 전위(Vera+Vadd)로 상승하게 되면, 부동 상태에 있는 워드선들(WL1, WL2,... WL(n-1), WLn)은 용량성 결합에 의해 접지 전위로부터 약 Vera+Vadd로 상승하게 된다.
이에 따라, 데이터 소거는 NAND 블록들(BK2,...)의 메모리 셀들(MC)에 대하여 수행되지 않는다.
데이터 소거 동안, 양의 전위(Vadd)는 워드선 드라이버들(DRV2...; 17)의 전송 트랜지스터 유닛들(BK2...; 21)에서 컷오프 상태에 있는 N채널 MOS 트랜지스터들의 소스들에 인가되고, 약 Vera+Vadd의 고 전위는 N채널 MOS 트랜지스터들의 드레인에 인가된다.
도 9는 N채널 MOS 트랜지스터들(Tr12 내지 Trn2) 간의 전위 관계를 도시하고, 도 10은 N채널 MOS 트랜지스터들(Tr11 내지 Trn1) 간의 전위 관계를 도시한다.
도 9에 도시한 바와 같이, 게이트(G)에서의 전위(Vg)는 0V로 설정되고, 웰 전위(Vwell)는 0V로 설정되고, 소스(S)에서의 전위(Vs)는 Vadd로 설정되고, 드레 인(D)에서의 전위(Vd)는 약 Vera+Vadd로 설정된다.
제1 실시예의 전위 관계는, 소스(S)에서의 전위(Vs)(=Vadd)가 게이트(G)에서의 전위(Vg)(=0V)보다 크다는 점에서 종래 기술의 전위 관계와 다르다. 따라서, 제1 실시예의 전위 관계는 0.5V의 백 게이트 바이어스가 웰에 인가되는 상태와 등가이다. 드레인(D)으로부터 소스(S)로의 누설 전류(Ileak; 전자들이 역 방향으로 흐름)가 저감되며, 전자들은 게이트 절연막 또는 계면 상태에 포획되지 않는다.
따라서, 전송 트랜지스터 유닛에서 N채널 MOS 트랜지스터의 신뢰성이 개선될 수 있다.
도 10에 도시한 바와 같이, 게이트(G)에서의 전위(Vg)는 전원 전압(Vdd)으로 설정되고, 웰 전위(Vwell)는 0V로 설정되고, 소스(S)에서의 전위(Vs)는 Vadd로 설정되고, 드레인(D)에서의 전위(Vd)는 약 Vadd로 설정된다.
Vadd는 N채널 MOS 트랜지스터들(Tr11 내지 Trn1)이 온 상태에 있기 때문에 소스로부터 드레인으로 전송되고, 따라서 전하 축적층과 P형 웰 영역 사이의 전계가 NAND 블록(BK1)의 메모리 셀(MC)에서 증가된다. 즉, 메모리 셀(MC)의 채널부와 제어 게이트 전극 사이에 인가되는 전압(Vera)은 채널부(P형 웰 영역)를 Vera+Vadd로 설정함으로써 변경되지 않는다. 따라서, 데이터 소거를 문제없이 수행할 수 있다.
도 11은 컷오프 상태에 있는 N채널 MOS 트랜지스터에서의 종래의 전위 관계를 비교예로서 도시한다.
게이트(G)에서의 전위(Vg)는 0V로 설정되고, 웰 영역(Vwell)은 0V로 설정되 고, 소스(S)에서의 전위(Vs)는 0V로 설정되고, 드레인(D)에서의 전위(Vd)는 약 Vera로 설정된다.
이때, 도 12에 도시한 바와 같이, 소스(S)에서의 전위(Vs)(=0V)는 게이트(G)에서의 전위(Vg)(0V)와 동일하고, 전압(Vera-0V)은 소스와 드레인 간에 인가된다. 따라서, 소스(S)로부터 드레인(D)으로의 누설 전류(Ileak)가 증가되고, 전자들이 게이트 절연막이나 계면 상태에 포획되는 핫 전자들로 된다.
즉, 제1 실시예에서는, 전위 전송선들(CG1, CG2,...CG(n-1), CGn)에 양의 전위(Vadd)를 인가함으로써, 워드선 드라이버들(DRV2; 17)의 전송 트랜지스터 유닛들(BK2; 21)의 컷오프 상태에 있는 N채널 MOS 트랜지스터들에서 생성되는 누설 전류가 방지된다.
전위는 N채널 MOS 트랜지스터의 웰에 인가되지 않기 때문에, 다른 N채널 트랜지스터들의 임계값 변동(fluctuation)을 고려할 필요가 없다. 예를 들어, 워드선 드라이버들(DRV1; 17)의 다른 N채널 MOS 트랜지스터들의 임계값들이 증가하는 경우, 비트선(BL)은 선택될 수 없으며, 이는 프로그래밍/판독 에러를 야기할 가능성이 있다. 따라서, 제1 실시예는 고속 동작 및 감소된 임계값이 필요한 N채널 트랜지스터가 동일한 웰 또는 P형 실리콘 기판(25a) 상에 형성되는 경우에 효과적으로 적용된다.
B. 제2 실시예
도 7에 도시한 바와 같이, 부스터들(22-1, 22-2,...)은 부스트 전위(Vboost)를 공급하여, 전송 트랜지스터 유닛들(BK1, BK2,...; 21)의 N채널 MOS 트랜지스터 들을 턴온하도록 N채널 MOS 트랜지스터들(Tr11 내지 Trn2)의 게이트 전극들에 전원 전압(Vdd)을 인가한다.
이때, 전송 트랜지스터 유닛들(BK1, BK2; 21)의 N채널 MOS 트랜지스터들(Tr11 내지 Trn2)에서의 웰 전위 또는 P형 실리콘 기판(25a)에서의 전위는 접지 전위(0V)로 설정된다. 바람직한 일 실시예에서, 부스트 전위(Vboost)는 양의 전위(Vadd)가 소스로부터 드레인으로 전송될 수 있는 전압이다.
전송 전위 셀렉터(24)가 전위 전송선들(CG1, CG2,...CG(n-1), CGn)에 접지 전위(0V)를 공급하기 때문에, 접지 전위는 전송 트랜지스터 유닛들(BK1, BK2,...; 21)을 통해 NAND 블록들(BK1, BK2,...)의 워드선들(WL1, WL2,...,WL(n-1), WLn)에 전송된다.
이어서, 예를 들어, 데이터 소거 대상으로 되는 NAND 블록(BK1)을 제외한 모든 NAND 블록들(BK2,...)에 대응하는 부스터들(22-2...)에서의 출력 전위가 부스트 전위(Vboost)로부터 접지 전위(0V)로 변경되어 전송 트랜지스터 유닛들(BK2,...;21)의 N채널 MOS 트랜지스터들(Tr12 내지 Trn2)을 턴오프하도록, N채널 MOS 트랜지스터들(Tr12 내지 Trn2)의 게이트 전극들에 0V의 전압이 인가된다.
이때, 데이터 소거 대상으로 되는 NAND 블록(BK1)의 워드선들(WL1, WL2,...,WL(n-1), WLn)은 접지 전위로 고정되고, 데이터 소거 대상이 아닌 나머지 NAND 블록들(BK2,...)의 워드선들(WL1, WL2,...,WL(n-1), WLn)은 접지 전위에서 부동 상태로 된다.
반면에, 전위 전송선들(CG1, CG2,...CG(n-1), CGn)이 전송 트랜지스터 유닛 들(BK1, BK2; 21)의 N채널 MOS 트랜지스터들(Tr11 내지 Trn2)의 소스들에 접속되기 때문에, N채널 MOS 트랜지스터들(Tr11 내지 Trn2)의 소스와 드레인은 0V로 된다.
이때, NAND 블록들(BK1, BK2,...)이 형성되어 있는 P형 웰 영역(25c)에서의 전위는 접지 전위이다. 즉, 접지 전위(0V)는 웰 컨택트(P+형 컨택트층; 30B)에 인가된다.
도 13에 도시한 바와 같이, 데이터 소거 대상으로 되지 않는 NAND 블록들(BK2...)에 대응하는 워드선 드라이버들(DRV2; 17)의 부스터들(22-2,...)은 음의 전위(-Vne)(예를 들어, -1V)를 공급한다. 음의 전위(-Vne)는 전송 트랜지스터 유닛들(BK2; 21)의 N채널 MOS 트랜지스터들의 게이트들에 인가된다.
이어서, NAND 블록들(BK1, BK2,...)이 형성되어 있는 P형 웰 영역에서의 전위는 웰 컨택트(P+형 컨택트층; 30B)를 통해 접지 전위로부터 양의 고 전위(Vera)로 상승된다.
이때, Vera는 데이터 소거에 필요한 15V 내지 40V의 전위(예를 들어, 약 24V)이다.
NAND 블록(BK1)의 메모릿 셀(MC)에서는, 워드선들(WL1, WL2,...,WL(n-1), WLn)이 접지 전위로 되는 한편 채널부(P형 웰 영역; 25c)가 Vera로 되기 때문에, 전자들이 전하 축적층으로부터 채널부로 방출되고, 또는 정공들이 채널부로부터 전하 축적층으로 주입되고, 이에 따라 데이터 소거를 수행하게 된다.
반면에, NAND 블록들(BK2,...)의 메모리 셀들(MC)에서는, P형 웰 영역이 접 지 전위로부터 양의 고 전위(Vera)로 상승하게 되면, 부동 상태에 있는 워드선들(WL1, WL2,...,WL(n-1), WLn)은 용량성 결합에 의해 접지 전위로부터 약 Vera로 상승하게 된다.
이에 따라, 데이터 소거는 NAND 블록들(BK2,...)의 메모리 셀들(MC)에 대하여 수행되지 않는다.
데이터 소거 동안, 접지 전위(0V)는 워드선 드라이버들(DRV2,...; 17)의 전송 트랜지스터 유닛들(BK2...; 21)의 컷오프 상태에 있는 N채널 MOS 트랜지스터들의 소스들에 인가되고, 약 Vera의 고 전위는 전송 트랜지스터 유닛들(BK2; 21)의 N채널 MOS 트랜지스터들의 드레인에 인가된다.
도 14는 N채널 MOS 트랜지스터들(Tr12 내지 Trn2) 간의 전위 관계를 도시하고, 도 15는 N채널 MOS 트랜지스터들(Tr11 내지 Trn1) 간의 전위 관계를 도시한다.
도 14에 도시한 바와 같이, 게이트(G)에서의 전위(Vg)는 -Vne로 설정되고, 웰 전위(Vwell)는 0V로 설정되고, 소스(S)에서의 전위(Vs)는 0V로 설정되고, 드레인(D)에서의 전위(Vd)는 약 Vera로 설정된다.
제2 실시예의 전위 관계는, 소스(S)에서의 전위(Vs)(=0V)가 게이트(G)에서의 전위(Vg)(=-Vne)보다 작다는 점에서 종래 기술의 전위 관계와 다르다.
Vg=-Vne의 상태가 컷오프 특성에서의 Vg = 0V의 상태보다 양호하기 때문에, 드레인(D)으로부터 소스(S)로의 누설 전류(Ileak)(전자들이 역 방향으로 흐름)가 저감되고, 전자들은 게이트 절연막이나 계면 상태에 포획되지 않는다.
따라서, 전송 트랜지스터 유닛의 N채널 MOS 트랜지스터의 신뢰성이 개선될 수 있다.
도 15에 도시한 바와 같이, 게이트(G)에서의 전위(Vg)는 전원 전압(Vdd)으로 설정되고, 웰 전위(Vwell)는 0V로 설정되고, 소스(S)에서의 전위(Vs)는 0V로 설정되고, 드레인(D)에서의 전위(Vd)는 0V로 설정된다.
0V는 N채널 MOS 트랜지스터들(Tr11 내지 Trn1)이 온 상태에 있기 때문에 드레인으로 전송되고, 이에 따라 전하 축적층과 P형 웰 영역 사이의 전계는 NAND 블록(BK1)의 메모리 셀(MC)에서 증가된다. 즉, 메모리 셀(MC)의 채널부와 제어 게이트 전극 사이에 인가되는 Vera의 전압은 채널부(P형 웰 영역)를 Vera로 설정함으로써 변경되지 않고, 이에 따라 데이터 소거가 문제없이 수행될 수 있다.
따라서, 워드선 드라이버들(DRV2,...; 17)의 N채널 MOS 트랜지스터들에서 생성되는 누설 전류는, 워드선 드라이버들(DRV2,...; 17)의 전송 트랜지스터 유닛들(BK2,...; 21)의 컷오프 상태에 있는 N채널 MOS 트랜지스터들의 게이트들에 음의 전위(-Vne)를 인가함으로써, 방지된다.
제1 실시예에서와 같이, 전위가 N채널 MOS 트랜지스터의 웰에 인가되지 않기 때문에, 다른 N채널 트랜지스터들의 임계값 변동을 고려할 필요가 없다.
고 전압(Vera+Vadd)이 사용되지 않기 때문에, 장치를 쉽게 설계할 수 있다.
C. 제3 실시예
제3 실시예는 제1 실시예와 제2 실시예의 조합에 관한 것이다.
도 7에 도시한 바와 같이, 부스터들(22-1, 22-2...)은 부스트 전위(Vboost)를 공급하여, 전송 트랜지스터 유닛들(BK1, BK2,...; 21)의 N채널 MOS 트랜지스터 들을 턴온하도록 N채널 MOS 트랜지스터들(Tr11 내지 Trn2)의 게이트 전극들에 전원 전압(Vdd)을 인가한다.
이때, 전송 트랜지스터 유닛들(BK1, BK2; 21)의 N채널 MOS 트랜지스터들(Tr11 내지 Trn2)에서의 웰 전위 또는 P형 실리콘 기판(25a)에서의 전위는 접지 전위(0V)로 설정된다. 바람직한 일 실시예에서, 부스트 전위(Vboost)는 양의 전위(Vadd)가 소스로부터 드레인으로 전송될 수 있는 전압이다.
전송 전위 셀렉터(24)는 전위 전송선들(CG1, CG2,...CG(n-1), CGn)에 접지 전위(0V)를 공급하기 때문에, 접지 전위는 전송 트랜지스터 유닛들(BK1, BK2,...; 21)을 통해 NAND 블록들(BK1, BK2,...)의 워드선들(WL1, WL2,...,WL(n-1), WLn)에 전송된다.
이어서, 예를 들어, 데이터 소거 대상으로 되는 NAND 블록(BK1)을 제외한 모든 NAND 블록들(BK2,...)에 대응하는 부스터들(22-2,...)에서의 출력 전위들이 부스트 전위(Vboost)로부터 접지 전위(0V)로 변경되어 전송 트랜지스터 유닛들(BK2,...; 21)을 턴오프하도록, N채널 MOS 트랜지스터들(Tr12 내지 Trn2)의 게이트 전극들에 0V의 전압이 인가된다.
이때, 데이터 소거 대상으로 되는 NAND 블록(BK1)의 워드선들(WL1, WL2,...,WL(n-1), WLn)은 접지 전위로 고정되고, 데이터 소거 대상으로 되지 않는 나머지 NAND 블록들(BK2,...)의 워드선들(WL1, WL2,...,WL(n-1), WLn)은 접지 전위에서 부동 상태로 된다.
반면에, 전위 전송선들(CG1, CG2,...CG(n-1), CGn)은 전송 트랜지스터 유닛 들(BK1, BK2; 21)의 N채널 MOS 트랜지스터들(Tr11 내지 Trn2)의 소스들에 접속되기 때문에, N채널 MOS 트랜지스터들(Tr11 내지 Trn2)의 드레인들은 0V로 된다.
이때, NAND 블록들(BK1, BK2,...)이 형성되어 있는 P형 웰 영역(25c)에서의 전위는 접지 전위이다. 즉, 접지 전위(0V)는 웰 컨택트(P+형 컨택트층; 30B)에 인가된다.
도 16에 도시한 바와 같이, 전송 전위 셀렉터(24)는 전위 전송선들(CG1, CG2,...CG(n-1), CGn)에 양의 전위(Vadd; 예를 들어, 0.5V)를 공급한다. 양의 전위(Vadd)는 전송 트랜지스터 유닛(BK1; 21)을 통해 데이터 소거 대상으로 되는 NAND 블록(BK1)의 워드선들(WL1, WL2,...,WL(n-1), WLn)에 전송된다. 즉, N채널 MOS 트랜지스터들(Tr11 내지 Trn1)의 소스 전위와 드레인 전위 모두는 Vadd로 된다.
반면에, 전위 전송선들(CG1, CG2,...CG(n-1), CGn)은 전송 트랜지스터 유닛(BK2; 21)의 소스에도 접속되기 때문에, N채널 MOS 트랜지스터들(Tr12 내지 Trn2)에서의 소스 전위가 양의 전위(Vadd)로 된다. N채널 MOS 트랜지스터들(Tr12 내지 Trn2)이 오프 상태에 있기 때문에, N채널 MOS 트랜지스터들(Tr12 내지 Trn2)에서의 드레인 전위는 0V로 유지된다.
데이터 소거 대상으로 되지 않는 NAND 블록들(BK2...)에 대응하는 워드선 드라이버들(DRV2; 17)의 부스터들(22-2,...)은 음의 전위(-Vne)(예를 들어, -1V)를 공급하기 때문에, 음의 전위(-Vne)는 전송 트랜지스터 유닛들(BK2; 21)의 N채널 MOS 트랜지스터들의 게이트들에 인가된다.
이어서, NAND 블록들(BK1, BK2,...)이 형성되어 있는 P형 웰 영역에서의 전위는 웰 컨택트(P+형 컨택트층; 30B)를 통해 접지 전위로부터 양의 고 전위(Vera+Vadd)로 상승된다.
이때, Vera는 데이터 소거에 필요한 15V 내지 40V의 전위(예를 들어, 약 24V)이다. Vadd는 전위 전송선들(CG1, CG2,...CG(n-1), CGn)에 인가되는 양의 전위(Vadd)와 동일하다. Vera는 N채널 MOS 트랜지스터들(Tr11 내지 Trn2)에서의 소스 전위(Vadd)를 P형 웰 영역(25c)에서의 전위(Vera+Vadd)로부터 감산함으로써 얻을 수 있다.
NAND 블록(BK1)의 메모릿 셀(MC)에서는, 워드선들(WL1, WL2,...,WL(n-1), WLn)이 Vadd로 되는 한편 채널부(P형 웰 영역; 25c)가 Vera+Vadd로 되기 때문에, 전자들이 전하 축적층으로부터 채널부로 방출되고, 또는 정공들이 채널부로부터 전하 축적층으로 주입되고, 이에 따라 데이터 소거를 수행하게 된다.
반면에, NAND 블록들(BK2,...)의 메모리 셀들(MC)에서, P형 웰 영역이 접지 전위로부터 양의 고 전위(Vera+Vadd)로 상승하게 되면, 부동 상태에 있는 워드선들(WL1, WL2,... WL(n-1), WLn)은 용량성 결합에 의해 접지 전위로부터 약 Vera+Vadd로 상승하게 된다.
이에 따라, 데이터 소거는 NAND 블록들(BK2...)의 메모리 셀들(MC)에 대하여 수행되지 않는다.
데이터 소거 동안, 양의 전위(Vadd)는 워드선 드라이버들(DRV2...; 17)의 전송 트랜지스터 유닛들(BK2; 21)에서 컷오프 상태에 있는 N채널 MOS 트랜지스터들의 소스들에 인가되고, 약 Vera+Vadd의 고 전위는 N채널 MOS 트랜지스터들의 드레인에 인가되고, 음의 전위(-Vne)는 N채널 MOS 트랜지스터들의 게이트에 인가된다.
도 17은 N채널 MOS 트랜지스터들(Tr12 내지 Trn2) 간의 전위 관계를 도시하고, 도 18은 N채널 MOS 트랜지스터들(Tr11 내지 Trn1) 간의 전위 관계를 도시한다.
도 17에 도시한 바와 같이, 게이트(G)에서의 전위(Vg)는 0V로 설정되고, 소스(S)에서의 전위(Vs)는 Vadd로 설정되고, 드레인(D)에서의 전위(Vd)는 약 Vera+Vadd로 설정된다.
제3 실시예의 전위 관계에서는, 제1 실시예 및 제2 실시예에서와 같이, 소스(S)에서의 전위(Vs)(=Vadd)가 게이트(G)에서의 전위(Vg)(=-Vne)보다 크기 때문에, 드레인(D)으로부터 소스(S)로의 누설 전류(Ileak)(전자들이 역 방향으로 흐름)가 게이트 절연막이나 계면 상태에 포획되지 않는다.
따라서, 제1 실시예 및 제2 실시예와 비교할 때, 전송 트랜지스터 유닛의 N채널 MOS 트랜지스터의 신뢰성이 더 개선될 수 있다. 제1 실시예 및 제2 실시예에서와 같이, 전위가 N채널 MOS 트랜지스터의 웰에 인가되지 않기 때문에, 다른 N채널 트랜지스터들의 임계값 변동을 고려할 필요가 없다.
도 18에 도시한 바와 같이, 게이트(G)에서의 전위(Vg)는 전원 전압(Vdd)으로 설정되고, 웰 전위(Vwell)는 0V로 설정되고, 소스(S)에서의 전위(Vs)는 Vadd로 설정되고, 드레인(D)에서의 전위(Vd)는 약 Vadd로 설정된다.
Vadd는 N채널 MOS 트랜지스터들(Tr11 내지 Trn1)이 온 상태에 있기 때문에 소스로부터 드레인으로 전송되고, 따라서 전하 축적층과 P형 웰 영역 사이의 전계가 NAND 블록(BK1)의 메모리 셀(MC)에서 증가된다. 즉, 메모리 셀(MC)의 채널부와 제어 게이트 전극 사이에 인가되는 전압(Vera)은 채널부(P형 웰 영역)를 Vera+Vadd로 설정함으로써 변경되지 않는다. 따라서, 데이터 소거를 문제없이 수행할 수 있다.
전술한 바와 같이, 양의 전위(Vadd)는 전위 전송선들(CG1, CG2,...CG(n-1), CGn)에 인가되고, 음의 전위(-Vne)는 컷오프 상태에 있는 N채널 MOS 트랜지스터의 게이트에 인가되고, 이에 따라 컷오프 상태에 있는 N채널 MOS 트랜지스터에서 누설 전류가 생성되는 것을 방지할 수 있다.
(4) 효과
도 19는 전송 트랜지스터 유닛의 N채널 MOS 트랜지스터의 신뢰성에 관한 인덱스를 도시한다.
수평축의 스트레스 시간은 컷오프 상태에 있는 N채널 MOS 트랜지스터의 소스와 드레인 사이에 전압(Vera)이 인가되는 시간을 나타내고, 스트레스 시간은 소거 횟수에 대략 비례한다.
수직축의 ΔIon/Ion(ini)은 N채널 MOS 트랜지스터의 전송 능력을 나타내며, Ion/Ion은 초기 상태의 온 전류(on current)이고, ΔIon은 초기 상태에 대한 온 전류 변화량(Ion(ini - Ion)이다. Ion은 스트레스 시간이 증가함에 따라 점진적으로 감소된다.
실시예는 도 9의 전위 관계에 대응하고, 비교예는 도 11의 전위 관계에 대응한다.
실시예에서, 비교예와 비교해 볼 때, 스트레스 시간이 증가하더라도, 온 전류 변화율(ΔIon/Ion)을 작게 억제할 수 있다. 도 14와 도 17의 전위 관계에서도 동일한 효과를 얻게 된다.
예를 들어, 온 전류 변화율(ΔIon/Ion)이 10%를 초과할 때 N채널 MOS 트랜지스터의 수명이 만료된다고 가정하면, 본 실시예의 N채널 MOS 트랜지스터의 수명은 비교예의 N채널 MOS 트랜지스터의 수명의 약 20배로 된다.
이에 따라, 본 발명의 실시예에서, N채널 MOS 트랜지스터의 신뢰성은 고 전위를 워드선에 전송하는 데 있어서 개선될 수 있다.
(5) 기타
제1 실시예와 제3 실시예의 데이터 소거 동안의 전위 관계에서, 양의 전위(Vadd)는 바람직하게 0V < Vadd ≤ 1V의 범위로 설정된다.
양의 전위(Vadd)가 상승될 때 전송 트랜지스터 유닛의 N채널 MOS 트랜지스터의 신뢰성이 효과적으로 확보된다고 고려된다. 그러나, 양의 전위(Vadd)가 상승되면, 데이터 소거 동안 채널부에 인가되는 값(Vera+Vadd)도 증가한다.
이에 따라, Vera가 15V 내지 40V의 값을 가지면, 현실적으로 확산층 대 웰 항복 전압의 관계로부터 양의 전위(Vadd)의 상한값을 1V로 설정하는 것을 고려한다.
제2 실시예에서의 데이터 소거 동안의 전위 관계에서, 음의 전위(-Vne)는 바 람직하게 -1V < -Vne ≤ 0V의 범위로 설정된다.
음의 전위(-Vne)가 감소될 때 전송 트랜지스터 유닛의 N채널 MOS 트랜지스터의 신뢰성이 효과적으로 확보된다고 고려된다. 그러나, 음의 전위(-Vne)가 감소되면, 음의 전위(-Vne)가 생성되는 시간이 길어진다.
이에 따라, 현실적으로 음의 전위(-Vne)의 하한값을 -1V로 설정하는 것을 고려한다.
도 20은 제1 실시예에서의 데이터 소거 동안의 전위 관계에서 채널부에 Vera+Vadd가 인가되는 시간 및 전위 전송선이 0V로부터 Vadd로 변경되는 시간 간의 관계를 도시한다.
도 20에서, 참조 부호(Vboost1)는 데이터 소거 대상으로 되는 NAND 블록에 대응하는 전송 트랜지스터 유닛의 부스터에서의 출력 전위를 나타내고, 참조 부호(Vboost2)는 데이터 소거 대상으로 되지 않는 NAND 블록에 대응하는 전송 트랜지스터 유닛의 부스터에서의 출력 전위를 나타낸다.
참조 부호(CG1 내지 CGn)는 전송 전위선에서의 전위를 나타내고, 참조 부호(V(CPWELL))는 메모리 셀이 형성되어 있는 P형 웰 영역에서의 전위를 나타낸다.
데이터 소거 대상으로 되지 않는 NAND 블록에 대응하는 전송 트랜지스터 유닛의 부스터에서의 출력 전위(Vboost2)가 Vboost로부터 0V로 변경된 후, 전송 전위선들(CG1, CG2)은 0V로부터 Vadd로 변경되고, P형 웰 영역에서의 전위(V(CPWELL))는 0V로부터 Vera+Vadd로 변경된다.
P형 웰 영역에서의 전위(V(CPWELL))가 Vera+Vadd로 변경되는 시간은, 전위 전송선이 Vadd로 변경되기 전에 설정될 수 있고(A 지점), 전위 전송선이 Vadd로 변경될 때와 동시에 설정될 수 있고(B 지점), 또는 전위 전송선이 Vadd로 변경된 후에 설정될 수 있다(C 지점).
그러나, 본 발명의 효과를 최대로 얻기 위해, 바람직하게, P형 웰 영역에서의 전위(V(CPWELL))가 Vera+Vadd로 변경되는 시간은, 전위 전송선이 Vadd로 변경될 때와 동시에 설정될 수 있고, 또는 전위 전송선이 Vadd로 변경된 후로 설정될 수 있다(B 지점 또는 그 후). 이는 Vadd<Vera를 고려할 때 N채널 MOS 트랜지스터(Tr)의 소스와 드레인 간의 전위차가 커지는 시간이 짧아질 수 있기 때문이다.
도 21은 제2 실시예에서의 데이터 소거 동안의 전위 관계에서 데이터 소거 대상으로 되지 않는 NAND 블록에 대응하는 부스터에서의 출력 전위가 음의 전위(-Vne)로 설정되는 시간을 도시한다.
도 21에서, 참조 부호(Vboost1)는 데이터 소거 대상으로 되는 NAND 블록에 대응하는 전송 트랜지스터 유닛의 부스터에서의 출력 전위를 나타내고, 참조 부호(Vboost2)는 데이터 소거 대상으로 되지 않는 NAND 블록에 대응하는 전송 트랜지스터 유닛의 부스터에서의 출력 전위를 나타낸다.
참조 부호(CG1 내지 CGn)는 전송 전위선에서의 전위를 나타내고, 참조 부호(V(CPWELL))는 메모리 셀이 형성되어 있는 P형 웰 영역에서의 전위를 나타낸다.
데이터 소거 대상으로 되지 않는 NAND 블록에 대응하는 전송 트랜지스터 유닛의 부스터에서의 출력 전위(Vboost2)가 Vboost로부터 0V로 변경된 후, 출력 전위(Vboost2)는 A 지점에서 0V로부터 -Vne로 변경된다. 이어서, 예를 들어, P형 웰 영역에서의 전위(V(CPWELL))는 B 지점에서 0V로부터 Vera로 변경된다.
도 20의 이유와 마찬가지 이유로, 바람직하게, P형 웰 영역에서의 전위(V(CPWELL))가 Vera+Vadd로 변경되는 시간은, 전위 전송선이 Vadd로 변경될 때와 동시에 설정되고, 또는 전위 전송선이 Vadd로 변경된 후 설정된다(B 지점 또는 그 후).
도 22는 제3 실시예에서의 데이터 소거 동안의 전위 관계에서 데이터 소거 대상으로 되지 않는 NAND 블록에 대응하는 부스터에서의 출력 전위가 음의 전위(-Vne)로 설정되는 시간을 도시한다.
도 22에서, 참조 부호(Vboost1)는 데이터 소거 대상으로 되는 NAND 블록에 대응하는 전송 트랜지스터 유닛의 부스터에서의 출력 전위를 나타내고, 참조 부호(Vboost2)는 데이터 소거 대상으로 되지 않는 NAND 블록에 대응하는 전송 트랜지스터 유닛의 부스터에서의 출력 전위를 나타낸다.
참조 부호(CG1 내지 CGn)는 전위 전송선에서의 전위를 나타내고, 참조 부호(V(CPWELL))는 메모리 셀이 형성되어 있는 P형 웰 영역에서의 전위를 나타낸다.
데이터 소거 대상으로 되지 않는 NAND 블록에 대응하는 전송 트랜지스터 유닛의 부스터에서의 출력 전위(Vboost2)가 Vboost로부터 0V로 변경된 후, 출력 전위(Vboost2)는 A 지점에서 0V로부터 -Vne로 변경된다. 이어서, 예를 들어, 전송 전위선들(CG1, CG2)은 0V로부터 Vadd로 변경되고, P형 웰 영역에서의 전위(V(CPWELL))는 B 지점에서 0V로부터 Vera+Vadd로 변경된다.
그러나, 제1 실시예에서와 같이(도 20), P형 웰 영역에서의 전위(V(CPWELL)) 가 Vera+Vadd로 변경되는 시간은 전송 전위선들(CG1, CG2)이 Vadd로 변경되기 전에 또는 후에 설정될 수 있다. 제1 실시예의 이유와 마찬가지 이유로, 바람직하게, P형 웰 영역에서의 전위(V(CPWELL))가 Vera+Vadd로 변경되는 시간은 전위 전송선이 Vadd로 변경되는 때와 동시에 설정되고, 또는 전위 전송선이 Vadd로 변경된 후에 설정된다(B 지점 또는 그 후).
4. 응용 예
본 발명의 실시예들은 NAND형 플래시 메모리에 적용될 수 있다.
NAND형 플래시 메모리의 메모리 셀 구조는 특별히 제한되지 않는다. 예를 들어, 본 발명의 실시예들은 핀(fin) 메모리 셀 및 3차원 메모리 셀(소위 BiCS 구조)에 적용될 수 있다.
고 항복 전압형 N채널 MOS 트랜지스터의 특성은 재료에 기인하는 고정 전하에 의해 영향을 받기 쉽다. 예를 들어, 카본(C)을 함유하는 절연막을 소자 분리 재료로서 사용하는 경우, 카본 원소는 양의 고정 전하로 되어 오프 누설 전류를 증가시킨다.
본 발명의 실시예들이 오프 누설 전류를 억제하는 기술에 관한 것이기 때문에, 본 발명의 실시예들은 이러한 상황에 효과적으로 적용된다.
최근에는, 실리콘 질화물로 된 절연막에 의해 전하 축적층이 형성되는 소위 MONOS 메모리 셀, 및 고 유전 상수를 갖는 소위 high-k 재료가 전하 축적층과 제어 게이트 전극 사이에 배치되는 구조가 제안되고 있다.
본 발명의 실시예들을 새로운 구조와 재료를 갖는 NAND형 플래시 메모리에 적용하는 경우, 고 항복 전압형 N채널 MOS 트랜지스터의 특성은 효과적으로 개선된다.
MONOS 메모리 셀에서는, 포획된 전자들이 데이터 소거 동안 전하 축적층으로부터 거의 방출되지 못하고, 정공들이 채널부로부터 전하 축적층으로 주입되어 전하 축적층 내에 포획되어 있는 전자들을 중성화하며, 이에 따라 데이터 소거를 수행한다.
그러나, 데이터 소거에 필요한 시간이 길어지는 문제가 발생한다. 즉, MONOS 메모리 셀은 데이터 소거 시간이 부동 게이트형 메모리 셀의 데이터 소거 시간보다 길어지는 특성을 갖는다.
본 발명의 실시예들에서, 고 항복 전압형 N채널 MOS 트랜지스터의 신뢰성은 데이터 소거 시간이 길어지더라도 열화되지 않는다. 따라서, 본 발명의 실시예들은 MONOS 메모리 셀에 효과적으로 적용된다.
5. 결론
이에 따라, N채널 MOS 트랜지스터의 신뢰성은 고 전위를 워드선에 전송하는 데 있어서 개선될 수 있다.
추가 이점 및 수정은 당업자에게 쉽게 일어날 수 있는 것이다. 따라서, 본 발명은 보다 넓은 양태로 볼 때 본 명세서에서 도시하고 설명한 특정 상세와 대표 실시예로 한정되지 않는다. 이에 따라, 청구범위 또는 청구범위의 균등론에 의해 규정되는 바와 같이 본 발명의 사상이나 범위로부터 벗어나지 않고서 다양한 수정을 행할 수 있다.
도 1은 NAND형 플래시 메모리를 도시하는 전체 도이다.
도 2는 메모리 셀 어레이와 워드선 드라이버를 도시하는 도이다.
도 3과 도 4는 셀 유닛을 각각을 도시하는 평면도이다.
도 5는 전송 트랜지스터 유닛의 레이아웃을 도시하는 도이다.
도 6은 메모리 셀 어레이의 컬럼 방향으로 볼 때의 단면도이다.
도 7과 도 8은 제1 예의 소거시 전위 관계를 각각 도시하는 도이다.
도 9는 제1 예에서 턴오프되는 고 항복 전압 트랜지스터의 전위 관계를 도시하는 도이다.
도 10은 제1 예에서 턴온되는 고 항복 전압 트랜지스터의 전위 관계를 도시하는 도이다.
도 11은 종래의 예에서 턴오프되는 고 항복 전압 트랜지스터의 전위 관계를 도시하는 도이다.
도 12는 펀치스루 누설을 도시하는 도이다.
도 13은 제2 예의 소거시 전위 관계를 도시하는 도이다.
도 14는 제2 예에서 턴오프되는 고 항복 전압 트랜지스터의 전위 관계를 도시하는 도이다.
도 15는 제2 예에서 턴온되는 고 항복 전압 트랜지스터의 전위 관계를 도시하는 도이다.
도 16은 제3 예의 소거시 전위 관계를 도시하는 도이다.
도 17은 제3 예에서 턴오프되는 고 항복 전압 트랜지스터의 전위 관계를 도시하는 도이다.
도 18은 제3 예에서 턴온되는 고 항복 전압 트랜지스터의 전위 관계를 도시하는 도이다.
도 19는 스트레스 시간과 온-전류 사이의 관계를 도시하는 도이다.
도 20은 제1 예에서 파형을 도시하는 파형도이다.
도 21은 제2 예에서 파형을 도시하는 파형도이다.
도 22는 제3 예에서 파형을 도시하는 파형도이다.
* 도면의 주요 부분에 대한 참조 부호 설명 *
12 데이터 래치 회로 13 I/O 버퍼
14 어드레스 버퍼 15 로우 디코더
16 컬럼 디코더 17 워드선 드라이버
18 기판 전위 제어 회로 19 전위 생성 회로
20 제어 회로 24 전송 전위 셀렉터

Claims (19)

  1. 비휘발성 반도체 메모리로서,
    반도체 기판과,
    상기 반도체 기판 위에 배치되며 각각이 전하 축적층과 제어 게이트 전극을 구비하는 제1 및 제2 메모리 셀과,
    상기 제1 메모리 셀의 상기 제어 게이트 전극에 접속된 제1 워드선과,
    상기 제2 메모리 셀의 상기 제어 게이트 전극에 접속된 제2 워드선과,
    상기 제1 및 제2 워드선 모두에 접속된 전위 전송선과,
    상기 제1 워드선과 상기 전위 전송선 사이에 접속된 제1 N채널 MOS 트랜지스터와,
    상기 제2 워드선과 상기 전위 전송선 사이에 접속된 제2 N채널 MOS 트랜지스터와,
    상기 제1 메모리 셀의 데이터 소거시, 상기 반도체 기판에 양의 값(plus value)의 제1 전위를 공급하고, 상기 전위 전송선에 상기 제1 전위보다 낮은 양의 값의 제2 전위를 공급하고, 상기 제1 N채널 MOS 트랜지스터를 턴온하고, 상기 제2 N채널 MOS 트랜지스터를 턴오프하는 동작을 포함하는 주변 회로들의 동작들을 제어하도록 구성된 제어 회로를 포함하고,
    상기 제어 회로는, 상기 전위 전송선을 접지 전위로 설정한 상태에서 상기 제1 및 제2 N채널 MOS 트랜지스터를 턴온한 후에 상기 제2 N채널 MOS 트랜지스터를 턴오프하는 동작을 포함하는 주변 회로들의 동작들을 제어하고, 상기 제2 N채널 MOS 트랜지스터를 턴오프한 후에 상기 전위 전송선을 상기 제2 전위로 설정하는 동작을 포함하는 주변 회로들의 동작들을 제어하도록 구성된, 비휘발성 반도체 메모리.
  2. 제1항에 있어서,
    상기 제2 전위는 1V 이하인, 비휘발성 반도체 메모리.
  3. 삭제
  4. 제1항에 있어서,
    상기 제1 및 제2 N채널 MOS 트랜지스터는 하나의 연속 웰(continuous well) 상에 형성된, 비휘발성 반도체 메모리.
  5. 제4항에 있어서,
    상기 하나의 연속 웰에는 상기 제1 메모리 셀의 데이터 소거시 접지 전압이 인가되는, 비휘발성 반도체 메모리.
  6. 제1항에 있어서,
    상기 제1 메모리 셀은 제1 NAND 블록 내의 메모리 셀들 중 하나이고, 상기 제2 메모리 셀은 제2 NAND 블록 내의 메모리 셀들 중 하나인, 비휘발성 반도체 메모리.
  7. 제6항에 있어서,
    상기 제1 및 제2 NAND 블록 모두에 접속된 비트선과,
    상기 제1 및 제2 NAND 블록 중 하나로부터 데이터를 감지하는 감지 증폭기와,
    상기 비트선과 상기 감지 증폭기 사이에 접속된 고 항복(high breakdown) 전압형 MOS 트랜지스터
    를 더 포함하는, 비휘발성 반도체 메모리.
  8. 제1항에 있어서,
    상기 제2 N채널 MOS 트랜지스터는 상기 제1 메모리 셀의 데이터 소거시 음의 값의 제3 전위를 공급하는, 비휘발성 반도체 메모리.
  9. 제1항에 있어서,
    상기 제어 회로는, 상기 전위 전송선을 상기 제2 전위로 설정하는 동작을 포함하는 주변 회로들의 동작들을 제어하는 것과 동시에 또는 그 후에 상기 제1 전위를 상기 반도체 기판에 인가하는 동작을 포함하는 주변 회로들의 동작들을 제어하도록 구성된, 비휘발성 반도체 메모리.
  10. 제1항에 있어서,
    상기 제1 및 제2 N채널 MOS 트랜지스터의 각각은 고 항복 전압형 MOS 트랜지스터인, 비휘발성 반도체 메모리.
  11. 비휘발성 반도체 메모리로서,
    반도체 기판과,
    상기 반도체 기판 위에 배치되며 각각이 전하 축적층과 제어 게이트 전극을 구비하는 제1 및 제2 메모리 셀과,
    상기 제1 메모리 셀의 상기 제어 게이트 전극에 접속된 제1 워드선과,
    상기 제2 메모리 셀의 상기 제어 게이트 전극에 접속된 제2 워드선과,
    상기 제1 및 제2 워드선 모두에 접속된 전위 전송선과,
    상기 제1 워드선과 상기 전위 전송선 사이에 접속된 제1 N채널 MOS 트랜지스터와,
    상기 제2 워드선과 상기 전위 전송선 사이에 접속된 제2 N채널 MOS 트랜지스터와,
    상기 제1 메모리 셀의 데이터 소거시, 상기 반도체 기판에 양의 값의 제1 전위를 공급하고, 상기 전위 전송선에 접지 전위를 공급하고, 상기 제1 N채널 MOS 트랜지스터를 턴온하고, 상기 제2 N채널 MOS 트랜지스터의 게이트 전극에 음의 값의 제2 전위를 공급함으로써 상기 제2 N채널 MOS 트랜지스터를 턴오프하는 동작을 포함하는 주변 회로들의 동작들을 제어하도록 구성된 제어 회로
    를 포함하는, 비휘발성 반도체 메모리.
  12. 제11항에 있어서,
    상기 제2 전위는 -1V 이상인, 비휘발성 반도체 메모리.
  13. 제11항에 있어서,
    상기 제어 회로는, 상기 전위 전송선을 접지 전위로 설정한 상태에서 상기 제1 및 제2 N채널 MOS 트랜지스터를 턴온한 후에 상기 제2 N채널 MOS 트랜지스터를 턴오프하고, 상기 제2 N채널 MOS 트랜지스터를 턴오프한 후에 상기 제2 N채널 MOS 트랜지스터의 상기 게이트 전극에 상기 제2 전위를 공급하는, 비휘발성 반도체 메모리.
  14. 제11항에 있어서,
    상기 제1 및 제2 N채널 MOS 트랜지스터는 하나의 연속 웰 상에 형성된, 비휘발성 반도체 메모리.
  15. 제14항에 있어서,
    상기 하나의 연속 웰에는 상기 제1 메모리 셀의 데이터 소거시 접지 전압이 인가되는, 비휘발성 반도체 메모리.
  16. 제11항에 있어서,
    상기 제1 메모리 셀은 제1 NAND 블록 내의 메모리 셀들 중 하나이고, 상기 제2 메모리 셀은 제2 NAND 블록 내의 메모리 셀들 중 하나인, 비휘발성 반도체 메모리.
  17. 제16항에 있어서,
    상기 제1 및 제2 NAND 블록 모두에 접속된 비트선과,
    상기 제1 및 제2 NAND 블록 중 하나로부터 데이터를 감지하는 감지 증폭기와,
    상기 비트선과 상기 감지 증폭기 사이에 접속된 고 항복 전압형 MOS 트랜지스터
    를 더 포함하는, 비휘발성 반도체 메모리.
  18. 제13항에 있어서,
    상기 제어 회로는, 상기 제2 전위를 상기 제2 N채널 MOS 트랜지스터의 상기 게이트 전극에 공급하는 동작을 포함하는 주변 회로들의 동작들을 제어한 후에 상기 제1 전위를 상기 반도체 기판에 인가하는 동작을 포함하는 주변 회로들의 동작들을 제어하도록 구성된, 비휘발성 반도체 메모리.
  19. 제11항에 있어서,
    상기 제1 및 제2 N채널 MOS 트랜지스터의 각각은 고 항복 전압형 MOS 트랜지스터인, 비휘발성 반도체 메모리.
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