JP4907925B2 - 不揮発性半導体記憶装置 - Google Patents

Description

本発明は電気的に書き換え可能な不揮発性半導体記憶装置及びその駆動方法に関する。不揮発性半導体記憶装置の中でも、特に、ＮＡＮＤ型フラッシュメモリのデータ書き込み時における駆動方法に関する。

近年、小型で大容量な不揮発性半導体記憶装置の需要が急増し、中でも従来のＮＯＲ型フラッシュメモリと比較して、高集積化、大容量化が期待できるＮＡＮＤ型フラッシュメモリが注目されてきている。

図１の断面図に、ＮＡＮＤ型フラッシュメモリのメモリセル部の構成の一例を示す。ＮＡＮＤ型フラッシュメモリのメモリセル部の基本単位は、例えば、図１に示すように、直列に接続された複数のメモリセルＭＣ０〜ＭＣ３１と二つの選択トランジスタＳＧ１とＳＧ２により構成されている。前記選択トランジスタＳＧ１は、ビット線ＢＬに接続され、前記選択トランジスタＳＧ２は、メモリセルアレイ内で共通のソース線ＣＥＬＳＲＣに接続されている。１つのメモリセルは、Ｐウェル７上に形成されたＮ型拡散層８をソース／ドレインとし、ワード線ＷＬへと接続される制御ゲート９及びフローティングゲート（ＦＧ）１０を有する。このフローティングゲート（ＦＧ）１０に保持する電荷量を書き込み動作、消去動作で変化させることにより、メモリセルのしきい値（Ｖｔ）分布を変化させて、１ビットのデータ、あるいは２ビットのデータを記憶させる。

図１を参照して、書き込み動作中の電圧印加状態の一例について説明する。選択ワード線ＷＬｎには、書き込み電圧Ｖｐｇｍが印加され、ＷＬｎを除いた他のワード線ＷＬ（非選択ワード線ＷＬ０〜ＷＬｎ−１及びＷＬｎ＋１〜ＷＬ３１）には、書き込みパス電圧Ｖｍが印加される。書き込み電圧Ｖｐｇｍは、例えば、２０Ｖ程度、書き込みパス電圧Ｖｍは、例えば、１０Ｖ程度の電圧である。ビット線ＢＬ側選択トランジスタＳＧ１は、フローティングゲート（ＦＧ）１０を持たない通常のトランジスタ構造になっており、そのゲートには、電源電圧Ｖｄｄ以下の電圧が印加されている。ソース線側の選択トランジスタＳＧ２もＳＧ１と同じ構造で、そのゲートには、０Ｖが印加される。ビット線ＢＬには、“０”データ書き込みの場合、０Ｖが印加され、“１”データ書き込みの場合、電源電圧Ｖｄｄが印加される。“０”データ書き込みの場合には、ビット線ＢＬに印加された０Ｖが選択されたメモリセルＭＣｎのチャネルまで転送され、選択ワード線ＷＬｎとチャネルとの間に２０Ｖ程度の電位差が印加され、ファウラー・ノルドハイム（ＦＮ）トンネル電流により、フローティングゲート（ＦＧｎ）１０に電子が注入されて、しきい値（Ｖｔ）分布が正側にシフトする。一方で、“１”データ書き込みの場合には、選択ゲートトランジスタＳＧ１は、しきい値（Ｖｔ）落ちした電圧Ｖｄｄ−Ｖｔを転送してカットオフ状態になることにより、ＶｍやＶｐｇｍがワード線ＷＬに印加される間にチャネル電位が昇圧されるため、ＦＮトンネル電流が流れない状態になり、しきい値（Ｖｔ）分布をシフトさせないようにすることができる。

図１８に、従来のマルチ・レベル・セル（ＭＬＣ）方式で１つのメモリセルに２ビットを記憶する多値ＮＡＮＤ型フラッシュメモリにおけるしきい値（Ｖｔ）分布とデータの関係の一例を示す。この例では、１つのメモリセルに記憶される２ビットは、異なるページのデータとして割り付けられる。すなわち、ＮＡＮＤ型フラッシュメモリでは、２キロバイトや５１２バイト等のページ単位毎にデータの読み出し及び書き込み動作が行われるが、このような多値記憶をする場合、１つのメモリセルに２つのロウアドレスに対応するデータが記憶される。それを下位ページ及び上位ページと称することにする。

図１８に示した例では、最初は、メモリセルが消去セル（“１１”）となっている。ついで、前記メモリセルの下位ページにデータを書き込む。この際、前記下位ページに“０”データを書き込む場合には、しきい値（Ｖｔ）分布を“１１”分布から“１０”分布にシフトさせて書き込みを行う（図１８上段参照）。なお、前記下位ページに“１”データを書き込む場合には、しきい値（Ｖｔ）分布はシフトさせない（図示せず）。

次に、前記メモリセルの上位ページにデータを書き込む。この際、前記上位ページに“０”データを書き込む場合であって、前記下位ページに“１”データが記憶されている場合には、しきい値（Ｖｔ）分布を“１１”分布から“０１”分布にシフトさせて書き込みを行う（図１８下段参照）。また、前記上位ページに“０”データを書き込む場合であって、前記下位ページに“０”データが記憶されている場合には、しきい値（Ｖｔ）分布を“１０”分布から“００”分布にシフトさせて書き込みを行う（図１８下段参照）。なお、前記上位ページに“１”データを書き込む場合には、しきい値（Ｖｔ）分布はシフトさせない（図示せず）。

なお、この例において、前記下位ページのデータの読み出しは、Ｃｒｅａｄ読み出しの後、Ａｒｅａｄ読み出しを行って、Ｃｒｅａｄ及びＡｒｅａｄのデータを出力することで行い（図１８上段参照）、前記上位ページのデータの読み出しは、Ｂｒｅａｄ読み出しを行って、Ｂｒｅａｄのデータを出力することで行う（図１８下段参照）。

ＮＡＮＤ型フラッシュメモリは、単純なメモリセルの構造により他のフラッシュメモリよりも高集積化されてきたが、フローティングゲート（ＦＧ）間のカップリングノイズにより、一度書き込みしたメモリセルのしきい値（Ｖｔ）分布が隣接するメモリセルの書き込みによって、シフトしてしまう影響が無視できなくなっている。特に、多値記憶する場合には、しきい値（Ｖｔ）分布のシフト幅が大きいため、物理的なメモリセル間のカップリングノイズを減らすことが課題となっている。

例えば、図１８に示した従来のＭＬＣ方式の多値ＮＡＮＤ型フラッシュメモリにおいては、上位ページの書き込みの際に、メモリセルのしきい値（Ｖｔ）分布を“１１”分布から“０１”分布までフルスイングでシフトさせなければならない場合があり、フローティングゲート（ＦＧ）間のカップリングノイズが増大する。

次に、前述の場合のフローティングゲート（ＦＧ）間のカップリングノイズの発生について、図１９及び２０を用いて具体的に説明する。なお、図１９は、セルｎ＿ｅに着目した場合の一例であり、図２０は、セルｎ＿ｏに着目した場合の一例である。

図１９において、９つの楕円は、メモリセル１１を表しており、その上半分が前記メモリセル１１の上位ページを、下半分が前記メモリセル１１の下位ページを表している。また、前記楕円中の数字は、データの書き込み順を示している。そして、図１９における縦の線は、ビット線ＢＬ（・・・、ＢＬｏ＿ｊ、ＢＬｅ＿ｊ＋１、ＢＬｏ＿ｊ＋１、・・・）へと接続されている。なお、同図において、ビット線ＢＬｅ＿ｊ＋１は、０から数えて偶数番目のビット線ＢＬであり、ビット線ＢＬｏ＿ｊ及びＢＬｏ＿ｊ＋１は、０から数えて奇数番目のビット線ＢＬである。さらに、図１９において、横の線は、ワード線ＷＬ（・・・、ＷＬｎ−１、ＷＬｎ、ＷＬｎ＋１、・・・）を表している。

ＮＡＮＤ型フラッシュメモリのデータ書き込み動作は、主にビット線ＢＬから最も離れた位置のメモリセル１１から行われる。図１９に示した例では、セルｎ−１＿ｅの下位ページ、セルｎ−１＿ｅの上位ページ、セルｎ−１＿ｏの下位ページ、セルｎ−１＿ｏの上位ページ、セルｎ＿ｅの下位ページ、・・・というように前記楕円中の数字の順にデータの書き込みが行われる。ここで、同図中央のセルｎ＿ｅに着目すると、セルｎ＿ｅの書き込みの後に、隣接するセルｎ＿ｏ、セルｎ＋１＿ｅ、セルｎ＋１＿ｏの上位ページの書き込みの際に、前述の図１８に示したメモリセルのしきい値（Ｖｔ）分布を“１１”分布から“０１”分布までフルスイングでシフトさせたデータの書き込みが行われる場合があり、フローティングゲート（ＦＧ）間のカップリングノイズが極めて大きくなる。

次に、図２０において、９つの楕円は、メモリセル１１を表しており、その上半分が前記メモリセル１１の上位ページを、下半分が前記メモリセル１１の下位ページを表している。また、前記楕円中の数字は、データの書き込み順を示している。そして、図２０における縦の線は、ビット線ＢＬ（・・・、ＢＬｅ＿ｊ、ＢＬｏ＿ｊ、ＢＬｅ＿ｊ＋１、・・・）へと接続されている。なお、同図において、ビット線ＢＬｅ＿ｊ及びＢＬｅ＿ｊ＋１は、０から数えて偶数番目のビット線ＢＬであり、ビット線ＢＬｏ＿ｊは、０から数えて奇数番目のビット線ＢＬである。さらに、図２０において、横の線は、ワード線ＷＬ（・・・、ＷＬｎ−１、ＷＬｎ、ＷＬｎ＋１、・・・）を表している。

図２０に示した例でも、セルｎ−１＿ｅの下位ページ、セルｎ−１＿ｅの上位ページ、セルｎ−１＿ｏの下位ページ、セルｎ−１＿ｏの上位ページ、セルｎ＿ｅの下位ページ、・・・というように前記楕円中の数字の順にデータの書き込みが行われる。ここで、同図中央のセルｎ＿ｏに着目すると、セルｎ＿ｏの書き込みの後に、隣接するセルｎ＋１＿ｏ及びセルｎ＋１＿ｅの上位ページの書き込みの際に、前述の図１８に示したメモリセルのしきい値（Ｖｔ）分布を“１１”分布から“０１”分布までフルスイングでシフトさせたデータの書き込みが行われる場合があり、フローティングゲート（ＦＧ）間のカップリングノイズが大きくなる。

また、隣接するメモリセルのフローティングゲート（ＦＧ）間のカップリングノイズの発生を考慮して、あるメモリセルの下位ページに書き込みを行った後、そのメモリセルの上位ページに書き込みを行う前に、それに隣接するメモリセルの下位ページに書き込みを行う多値ＮＡＮＤ型フラッシュメモリが提案されている（特許文献１参照）。しかしながら、この多値ＮＡＮＤ型フラッシュメモリでは、あるメモリセルの上位ページに書き込みを行う際には、その前に必ずそれに隣接するメモリセルの下位ページに書き込みを行わなければならなかった。
特開２００４−１９２７８９号公報

上述したような従来のＭＬＣ方式の多値ＮＡＮＤ型フラッシュメモリの書き込み動作においては、あるメモリセルの書き込みの後、隣接するメモリセルの上位ページの書き込みを行う際に、メモリセルのしきい値（Ｖｔ）分布を“１１”分布から“０１”分布までフルスイングでシフトさせてデータの書き込みを行わなければならない場合があり、フローティングゲート（ＦＧ）間のカップリングノイズの増大を招いてしまうという問題があった。

また、上述の特許文献１に記載の多値ＮＡＮＤ型フラッシュメモリの書き込み動作においては、あるメモリセルの上位ページに書き込みを行う際には、その前に必ずそれに隣接するメモリセルの下位ページに書き込みを行わなければならないという問題があった。

本発明は、上述の問題を鑑みてなされたものであり、従来のＮＡＮＤ型フラッシュメモリの素子構造に大きな変更を要することなく、フローティングゲート（ＦＧ）間のカップリングノイズを抑制し、誤書き込みの発生を抑制した高信頼性のＮＡＮＤ型フラッシュメモリ等の不揮発性半導体記憶装置及びその駆動方法の提供を、その目的とする。

本発明の第１の不揮発性半導体記憶装置は、
電気的に書き換え可能な複数のメモリセルが直列に接続されたメモリセルユニットを複数有するメモリセルアレイと、
前記複数のメモリセルの制御ゲートにそれぞれ接続された複数のワード線であって、前記複数のメモリセルのうちデータを書き込む対象となる選択メモリセルの制御ゲートに接続された１つの選択ワード線、及び前記選択ワード線を除いた複数の非選択ワード線を含む複数のワード線と、
前記メモリセルユニットの一端に接続されたビット線と、
前記メモリセルユニットの他端に接続されたソース線と、
を有する不揮発性半導体記憶装置であって、
前記複数のメモリセルが、それぞれ下位ページと上位ページとを有し、
前記複数のメモリセルのしきい値分布として、消去セルの状態であり、前記しきい値が最も低い分布である第１の分布、及び前記しきい値が低い方から順に第２〜第５の分布の５つの分布があり、
前記選択メモリセルの下位ページにデータを書き込むとき、
前記非選択ワード線に第１の電位を供給し、
その後、前記選択ワード線に第２の電位（前記第１の電位＜前記第２の電位）を供給し、前記選択メモリセルのしきい値分布を、前記第１の分布から、前記第１の分布と前記第５の分布の略中央に位置する前記第３の分布へとシフトする、及び前記第１の分布のままとする、のいずれか一方とし、
前記選択メモリセルの下位ページにデータを書き込んだ後、さらに、前記選択メモリセルの上位ページにデータの書き込みを行い、
前記選択メモリセルの上位ページにデータを書き込むとき、
前記選択ワード線の前記ソース線側に隣接する第１の非選択ワード線に第３の電位を供給すると同時に、前記第１の非選択ワード線の前記ソース線側に隣接する第２の非選択ワード線に第４の電位を供給し、且つ前記第１の非選択ワード線及び前記第２の非選択ワード線以外の前記非選択ワード線に前記第１の電位を供給し、
その後、前記選択ワード線に前記第２の電位（前記第１の電位＜前記第２の電位）を供給し、前記選択ワード線のしきい値分布を、前記第１の分布から前記第２の分布にシフトする、前記第３の分布から前記第４の分布にシフトする、前記第３の分布から前記第５の分布にシフトする、及び前記第１の分布のままとする、からなる群から選択されるいずれか一つとすることを特徴とする。

本発明の第１の不揮発性半導体記憶装置においては、前記選択メモリセルの上位ページのデータの書き込みを、前記選択メモリセルの前記ビット線側に隣接するメモリセルの下位ページのデータの書き込みの後に行うことが好ましい。

また、本発明の第２の不揮発性半導体記憶装置は、
電気的に書き換え可能な複数のメモリセルが直列に接続されたメモリセルユニットを複数有するメモリセルアレイと、
前記複数のメモリセルの制御ゲートにそれぞれ接続された複数のワード線であって、前記複数のメモリセルのうちデータを書き込む対象となる選択メモリセルの制御ゲートに接続された１つの選択ワード線、及び前記選択ワード線を除いた複数の非選択ワード線を含む複数のワード線と、
前記メモリセルユニットの一端に接続されたビット線と、
前記メモリセルユニットの他端に接続されたソース線と、
を有する不揮発性半導体記憶装置であって、
前記複数のメモリセルが、それぞれ下位ページと上位ページとを有し、
前記複数のメモリセルのしきい値分布として、消去セルの状態であり、前記しきい値が最も低い分布である第１の分布、及び前記しきい値が低い方から順に第２〜第５の分布の５つの分布があり、
前記選択メモリセルの下位ページにデータを書き込むとき、
前記選択ワード線の前記ソース線側に隣接する第１の非選択ワード線に第３の電位を供給すると同時に、前記第１の非選択ワード線の前記ソース線側に隣接する第２の非選択ワード線に第４の電位を供給し、且つ前記第１の非選択ワード線及び前記第２の非選択ワード線以外の前記非選択ワード線に前記第１の電位を供給し、
その後、前記選択ワード線に第２の電位（前記第１の電位＜前記第２の電位）を供給し、前記選択メモリセルのしきい値分布を、前記第１の分布から、前記第１の分布と前記第５の分布の略中央に位置する前記第３の分布へとシフトする、及び前記第１の分布のままとする、のいずれか一方とし、
前記選択メモリセルの下位ページにデータを書き込んだ後、さらに、前記選択メモリセルの上位ページにデータの書き込みを行い、
前記選択メモリセルの上位ページにデータを書き込むとき、
前記非選択ワード線に前記第１の電位を供給し、
その後、前記選択ワード線に前記第２の電位（前記第１の電位＜前記第２の電位）を供給し、前記選択ワード線のしきい値分布を、前記第１の分布から前記第２の分布にシフトする、前記第３の分布から前記第４の分布にシフトする、前記第３の分布から前記第５の分布にシフトする、及び前記第１の分布のままとする、からなる群から選択されるいずれか一つとすることを特徴とする。

そして、本発明の第３の不揮発性半導体記憶装置は、
電気的に書き換え可能な複数のメモリセルが直列に接続されたメモリセルユニットを複数有するメモリセルアレイと、
前記複数のメモリセルの制御ゲートにそれぞれ接続された複数のワード線であって、前記複数のメモリセルのうちデータを書き込む対象となる選択メモリセルの制御ゲートに接続された１つの選択ワード線、及び前記選択ワード線を除いた複数の非選択ワード線を含む複数のワード線と、
前記メモリセルユニットの一端に接続されたビット線と、
前記メモリセルユニットの他端に接続されたソース線と、
を有する不揮発性半導体記憶装置であって、
前記複数のメモリセルが、それぞれ下位ページと上位ページとを有し、
前記複数のメモリセルのしきい値分布として、消去セルの状態であり、前記しきい値が最も低い分布である第１の分布、及び前記しきい値が低い方から順に第２〜第５の分布の５つの分布があり、
前記選択メモリセルの下位ページにデータを書き込むとき、
前記選択ワード線の前記ソース線側に隣接する第１の非選択ワード線に第３の電位を供給すると同時に、前記第１の非選択ワード線の前記ソース線側に隣接する第２の非選択ワード線に第４の電位を供給し、且つ前記選択ワード線の前記ビット線側に隣接する第３の非選択ワード線に第５の電位を供給し、
その後、前記選択ワード線に第２の電位を供給し、前記選択メモリセルのしきい値分布を、前記第１の分布から、前記第１の分布と前記第５の分布の略中央に位置する前記第３の分布へとシフトする、及び前記第１の分布のままとする、のいずれか一方とし、
前記選択メモリセルの下位ページにデータを書き込んだ後、さらに、前記選択メモリセルの上位ページにデータの書き込みを行い、
前記第１の非選択ワード線に前記第３の電位を供給すると同時に、前記第２の非選択ワード線に前記第４の電位を供給し、且つ前記第３の非選択ワード線に第６の電位を供給し、
その後、前記選択ワード線に前記第２の電位を供給し、前記選択ワード線のしきい値分布を、前記第１の分布から前記第２の分布にシフトする、前記第３の分布から前記第４の分布にシフトする、前記第３の分布から前記第５の分布にシフトする、及び前記第１の分布のままとする、からなる群から選択されるいずれか一つとすることを特徴とする。

本発明の第３の不揮発性半導体記憶装置において、前記選択メモリセルの下位ページにデータを書き込むとき、前記第１の非選択ワード線、前記第２の非選択ワード線及び前記第３の非選択ワード線以外の前記非選択ワード線には、特に制限するものではないが、例えば、前記第１の電位（前記第５の電位≦前記第１の電位＜前記第２の電位）を供給してもよい。また、本発明の第３の不揮発性半導体記憶装置において、前記選択メモリセルの上位ページにデータを書き込むとき、前記第１の非選択ワード線、前記第２の非選択ワード線及び前記第３の非選択ワード線以外の前記非選択ワード線には、特に制限するものではないが、例えば、前記第１の電位（前記第１の電位＜前記第６の電位＜前記第２の電位）を供給してもよい。

さらに、本発明の第４の不揮発性半導体記憶装置は、
電気的に書き換え可能な複数のメモリセルが直列に接続されたメモリセルユニットを複数有するメモリセルアレイと、
前記複数のメモリセルの制御ゲートにそれぞれ接続された複数のワード線であって、前記複数のメモリセルのうちデータを書き込む対象となる選択メモリセルの制御ゲートに接続された１つの選択ワード線、及び前記選択ワード線を除いた複数の非選択ワード線を含む複数のワード線と、
前記メモリセルユニットの一端に接続されたビット線と、
前記メモリセルユニットの他端に接続されたソース線と、
を有する不揮発性半導体記憶装置であって、
前記複数のメモリセルが、それぞれ下位ページと上位ページとを有し、
前記選択メモリセルの下位ページにデータを書き込むとき、
前記ビット線側に隣接する第３の非選択ワード線に第５の電位を供給すると同時に、前記選択ワード線の前記ソース線側に隣接する第１の非選択ワード線に第７の電位を供給し、且つ前記第１の非選択ワード線の前記ソース線側に隣接する第２の非選択ワード線に第３の電位を供給し、且つ前記第２の非選択ワード線の前記ソース線側に隣接する第４の非選択ワード線に第４の電位を供給し、
その後、前記選択ワード線に第２の電位（前記第１の電位＜前記第２の電位）を供給し、前記選択メモリセルのしきい値分布を、前記第１の分布から、前記第１の分布と前記第５の分布の略中央に位置する前記第３の分布へとシフトする、及び前記第１の分布のままとする、のいずれか一方とし、
前記選択メモリセルの下位ページにデータを書き込んだ後、さらに、前記選択メモリセルの上位ページにデータの書き込みを行い、
前記第３の非選択ワード線に第６の電位を供給すると同時に、前記第１の非選択ワード線に第８の電位を供給し、且つ前記第２の非選択ワード線に第３の電位（前記第３の電位≦前記第７の電位＜前記第８の電位）を供給し、且つ前記第４の非選択ワード線に第４の電位を供給し、
その後、前記選択ワード線に前記第２の電位を供給し、前記選択ワード線のしきい値分布を、前記第１の分布から前記第２の分布にシフトする、前記第３の分布から前記第４の分布にシフトする、前記第３の分布から前記第５の分布にシフトする、及び前記第１の分布のままとする、からなる群から選択されるいずれか一つとすることを特徴とする。

本発明の第４の不揮発性半導体記憶装置において、前記選択メモリセルの下位ページにデータを書き込むとき、前記第１の非選択ワード線、前記第２の非選択ワード線、前記第３の非選択ワード線及び前記第４の非選択ワード線以外の前記非選択ワード線には、特に制限するものではないが、例えば、前記第１の電位（前記第５の電位≦前記第１の電位＜前記第２の電位）を供給してもよい。また、本発明の第４の不揮発性半導体記憶装置において、前記選択メモリセルの上位ページにデータを書き込むとき、前記第１の非選択ワード線、前記第２の非選択ワード線、前記第３の非選択ワード線及び前記第４の非選択ワード線以外の前記非選択ワード線には、特に制限するものではないが、例えば、前記第１の電位（前記第１の電位＜前記第６の電位＜前記第２の電位）を供給してもよい。

本発明の不揮発性半導体記憶装置及びその駆動方法によると、従来のＮＡＮＤ型フラッシュメモリの素子構造に大きな変更を要することなく、フローティングゲート（ＦＧ）間のカップリングノイズを抑制し、誤書き込みの発生を抑制した高信頼性の不揮発性半導体記憶装置を提供することができるという優れた効果を奏する。

以下、本発明の不揮発性半導体記憶装置の実施形態について説明する。

図２に、本発明の不揮発性半導体記憶装置の一実施形態に係るＮＡＮＤ型フラッシュメモリ１の概略ブロック図を示す。図２に示すＮＡＮＤ型フラッシュメモリ１は、複数の電気的に書き換え可能なメモリセルがマトリクス状に配置されたメモリセルアレイ２、ブロックデコーダ３、センスアンプ４、周辺回路５、及びパッド部６を備えている。

ここで、前記メモリセルアレイ２の構成の一例を図３に示す。図３に示すとおり、メモリセルアレイ２は、合計ｍ個のブロック（ＢＬＯＣＫ０、ＢＬＯＣＫ１、・・・、ＢＬＯＣＫｉ、・・・、ＢＬＯＣＫｍ）に分割されている。ここでは、「ブロック」とはデータ消去の最小単位である。

また、各ブロックＢＬＯＣＫ０〜ＢＬＯＣＫｍは、それぞれ、図４に代表的に示すブロックＢＬＯＣＫｉのように、２×ｋ個のＮＡＮＤセルユニットｅ０〜ｏｋで構成される。本実施形態では、各ＮＡＮＤセルユニットは、３２個のメモリセルＭＣ０〜ＭＣ３１が直列に接続されて構成され、その一端は選択ゲート線ＳＧＤ＿ｉに接続された選択ゲートトランジスタＳＧ１を介してビット線ＢＬ（ＢＬｅ＿０、ＢＬｏ＿０、・・・、ＢＬｅ＿ｋ〜ＢＬｏ＿ｋ）に、他端は選択ゲート線ＳＧＳ＿ｉに接続された選択ゲートトランジスタＳＧ２を介して共通ソース線ＣＥＬＳＲＣに接続されている。各々のメモリセルＭＣの制御ゲートは、ワード線ＷＬ（ＷＬ０_ｉ〜ＷＬ３１_ｉ）に接続されている。０から数えて偶数番目のビット線ＢＬ＿ｅと奇数番目のビット線ＢＬ＿ｏは、お互いに独立にデータの書き込みと読み出しが行われる。１本のワード線ＷＬに接続される２×ｋ個のメモリセルのうち、偶数番目のビット線ＢＬ＿ｅに接続されるｋ個のメモリセルに対して同時にデータの書き込みと読み出しが行われる。各メモリセルは２ビットのデータを記憶し、これらｋ個のメモリセルが「ページ」という単位を構成する。

同様に、１本のワード線ＷＬに接続され、奇数番目のビット線ＢＬ＿ｏに接続されるｋ個のメモリセルで別の１ページが構成され、当該ページ内のメモリセルに対して同時にデータの書き込みと読み出しが行われる。

なお、本実施形態では、メモリセルを構成するブロックの数をｍ個とし、且つ１つのブロックが、３２個のメモリセルでなるＮＡＮＤメモリセルユニットを２ｎ個含むようにしたが、これに限定されるわけではなく、所望の容量に応じてブロック数、メモリセルの数及びメモリユニットの数を変更すればよい。

次に、本実施形態のＮＡＮＤ型フラッシュメモリ１のデータ書き込み動作について説明する。図５に、本実施形態における１つのメモリセルに２ビットを記憶する多値ＮＡＮＤ型フラッシュメモリ１におけるしきい値（Ｖｔ）分布とデータの関係の一例を示す。この例では、１つのメモリセルに記憶される２ビットは、異なるページのデータとして割り付けられる。すなわち、ＮＡＮＤ型フラッシュメモリでは、２キロバイトや５１２バイト等のページ単位毎で読み出し及び書き込み動作が行われるが、このような多値記憶をする場合、１つのメモリセルに２つのロウアドレスに対応するデータが記憶される。それを下位ページ及び上位ページと称することにする。

図５に示した例では、最初は、メモリセルが消去セル（“１１”）となっている。ついで、前記メモリセルの下位ページにデータを書き込む。この際、前記下位ページに“０”データを書き込む場合には、しきい値（Ｖｔ）分布を“１１”分布から“Ｐｒｅ−＊０”分布にシフトさせて書き込みを行う（図５上段参照）。前記“Ｐｒｅ−＊０”分布は、“１１”分布と“１０”分布との間の略中央に位置する分布である。なお、前記下位ページに“１”データを書き込む場合には、しきい値（Ｖｔ）分布はシフトさせない（図示せず）。

次に、メモリセルの上位ページにデータを書き込む。この際、前記上位ページに“０”データを書き込む場合であって、前記下位ページに“１”データが記憶されている場合には、しきい値（Ｖｔ）分布を“１１”分布から“０１”分布にシフトさせて書き込みを行う（図５下段参照）。また、前記上位ページに“０”データを書き込む場合であって、前記下位ページに“０”データが記憶されている場合には、しきい値（Ｖｔ）分布を“Ｐｒｅ−＊０”分布から“００”分布にシフトさせて書き込みを行う（図５下段参照）。そして、前記上位ページに“１”データを書き込む場合であって、前記下位ページに“０”データが記憶されている場合には、しきい値（Ｖｔ）分布を“Ｐｒｅ−＊０”分布から“１０”分布にシフトさせて書き込みを行う（図５下段参照）。なお、前記上位ページに“１”データを書き込む場合であって、前記下位ページに“１”データが記憶されている場合には、しきい値（Ｖｔ）分布はシフトさせない（図示せず）。

なお、この様に前記下位ページの書き込み後の分布が、前記上位ページの書き込み後の分布と異なる場合、双方のデータを正しく読み出すためには、メモリセルがどちらの状態にあるか識別する必要がある。なぜならば、この不揮発性半導体記憶装置に連続して書き込まれるデータの量が、奇数ページ分となる場合があり、すべてのメモリセルの前記下位ページ及び前記上位ページの双方にデータが書き込まれるとは限らず、前記下位ページにのみデータが書き込まれたメモリセルが生じる場合があるからである。そのために、上位ページ書き込み中に、ユーザーからは見えない特殊アドレスのビット（以下、ＬＭフラグと言う）において、図５の“０１”分布の位置にデータを書き込む機構を設ける。この機構を設けることにより、すべてのメモリセルの前記下位ページ及び前記上位ページの双方にデータが書き込まれる必要はなくなり、前記下位ページにのみデータが書き込まれたメモリセルがあってもよくなる。

また、この例において、データの読み出しは、次のようにして行う。すわなち、下位ページにのみデータの書き込みが行われたメモリセルにおいては、下位ページのデータの読み出しを、Ａｒｅａｄ読み出しの後、ＬＭフラグのチェックを行って、Ａｒｅａｄのデータを出力することで行う。すなわち、この場合には、上位ページ書き込み前であるから、特殊アドレスのＬＭフラグのビットのしきい値（Ｖｔ）は“１１”状態であり、選択ワード線の電位がＡｒｅａｄで読み出されると、ＬＭフラグビットのメモリセルはオン状態となる。この場合には、ＬＭフラグとしては“Ｌ”判定となるように設定されている。このＬＭフラグ判定データにより、上位ページの書き込みが行われていないことが判別されるので、チップ外に出力する下位ページのデータは、選択ワード線の電位をＡｒｅａｄにして読み出したままでよいことになる。また、この場合の上位ページのデータの読み出しにおいては、Ｃｒｅａｄ読み出しの後、Ａｒｅａｄ読み出しを行い、さらにその後にＬＭフラグのチェックを行う。ここで、“Ｐｒｅ−＊０”分布では、上位ページに記憶されているデータは“０”データに相当するが、これを強制的に“１”データとする。すなわち、上位ページ書き込み前のＬＭフラグビットのしきい値（Ｖｔ）は“１１”状態であり、選択ワード線の電位をＣｒｅａｄ、Ａｒｅａｄと設定して読み出すと、ＬＭフラグビットとしては“Ｌ”判定となるように設定されている。これによって、上位ページのデータはまだ書き込まれていないことが判別されるので、チップ外に出力する上位ページにデータは、センスアンプが読み出したデータに関係なく“１”データとすればよいことになる。

次に、上位ページにもデータの書き込みを行った場合には、下位ページのデータの読み出しを、Ａｒｅａｄ読み出しの後、ＬＭフラグのチェックを行い、さらにその後にＢｒｅａｄ読み出しを行い、Ｂｒｅａｄのデータを出力することで行う。すなわち、この場合には、ＬＭフラグのデータを“Ｌ”とは判定せず、“Ｈ”と判定するので、正しいデータを出力するためには、Ｂｒｅａｄ読み出しの結果が必要である。また、この場合の上位ページのデータの読み出しは、Ｃｒｅａｄ読み出しの後、Ａｒｅａｄ読み出しを行い、さらにその後にＬＭフラグのチェックを行い、Ｃｒｅａｄ及びＡｒｅａｄのデータを出力することで行う。すなわち、この場合には、ＬＭフラグのデータを“Ｌ”とは判定せず、“Ｈ”と判定するので、正しいデータを出力するためには、ＡｒｅａｄとＣｒｅａｄの結果、すなわち、ＡｒｅａｄとＣｒｅａｄの間にしきい値（Ｖｔ）がある場合には“０”、その逆は“１”であるようなデータ処理が行われたセンスアンプの読み出し結果を出力する。

前記ＬＭフラグを用いる方式のＮＡＮＤ型フラッシュメモリでは、従来のＭＬＣ方式の多値ＮＡＮＤ型フラッシュメモリと比較して、データの読み出しがやや複雑となるが、実質的に、データ書き込み時のしきい値（Ｖｔ）分布のシフト幅を抑えることができる。この結果、メモリセル間の干渉効果を抑制することが可能となる。

次に、図６を参照して、本実施形態のＮＡＮＤ型フラッシュメモリ１のデータの書き込み順の一例について説明する。本実施形態において、下位ページと上位ページの双方に書き込みを行う場合には、図５に示すように、ワード線ＷＬ０に接続され、偶数番目のビット線ＢＬｅ（・・・、ＢＬｅ＿ｊ、ＢＬｅ＿ｊ＋１、・・・）に接続されるメモリセルの下位ページ、ワード線ＷＬ０に接続され、奇数番目のビット線ＢＬｏ（・・・、ＢＬｏ＿ｊ、ＢＬｏ＿ｊ＋１、・・・）に接続されるメモリセルの下位ページ、ワード線ＷＬ１に接続され、偶数番目のビット線ＢＬｅ（・・・、ＢＬｅ＿ｊ、ＢＬｅ＿ｊ＋１、・・・）に接続されるメモリセルの下位ページ、ワード線ＷＬ１に接続され、奇数番目のビット線ＢＬｏ（・・・、ＢＬｏ＿ｊ、ＢＬｏ＿ｊ＋１、・・・）に接続されるメモリセルの下位ページ、ワード線ＷＬ０に接続され、偶数番目のビット線ＢＬｅ（・・・、ＢＬｅ＿ｊ、ＢＬｅ＿ｊ＋１、・・・）に接続されるメモリセルの上位ページ、・・・というように図中の数字の順にデータの書き込みを行うことが好ましい。このように、あるメモリセルの上位ページの書き込みを、そのメモリセルのビット線側に隣接するメモリセルの下位ページの書き込みより後に行うことにより、フローティングゲート（ＦＧ）間のカップリングノイズの発生を、より低減することができる。

次に、前述の場合のフローティングゲート（ＦＧ）間のカップリングノイズの発生について、図７及び８を用いて具体的に説明する。なお、図７は、セルｎ＿ｅに着目した場合の一例であり、図８は、セルｎ＿ｏに着目した場合の一例である。

図７において、９つの楕円は、メモリセル１１を表しており、その上半分が前記メモリセル１１の上位ページを、下半分が前記メモリセル１１の下位ページを表している。また、前記楕円中の数字は、データの書き込み順を示している。そして、図７における縦の線は、ビット線ＢＬ（・・・、ＢＬｏ＿ｊ、ＢＬｅ＿ｊ＋１、ＢＬｏ＿ｊ＋１、・・・）へと接続されている。なお、同図において、ビット線ＢＬｅ＿ｊ＋１は、０から数えて偶数番目のビット線ＢＬであり、ビット線ＢＬｏ＿ｊ及びＢＬｏ＿ｊ＋１は、０から数えて奇数番目のビット線ＢＬである。さらに、図７において、横の線は、ワード線ＷＬ（・・・、ＷＬｎ−１、ＷＬｎ、ＷＬｎ＋１、・・・）を表している。

図７に示した例では、前述の図６に示したデータ書き込み順に従い、セルｎ−１＿ｅの下位ページ、セルｎ−１＿ｏの下位ページ、セルｎ＿ｅの下位ページ、セルｎ＿ｏの下位ページ、セルｎ−１＿ｅの上位ページ、・・・というように前記楕円中の数字の順にデータの書き込みが行われる。ここで、同図中央のセルｎ＿ｅに着目すると、セルｎ＿ｅの書き込みの後に、隣接するセルｎ＿ｏ、セルｎ＋１＿ｅ、セルｎ＋１＿ｏの上位ページの書き込みの際に、前述の図５に示したメモリセルのしきい値（Ｖｔ）分布を“１１”分布から“０１”分布までシフトさせたデータの書き込み又はメモリセルのしきい値（Ｖｔ）分布を“Ｐｒｅ−＊０”分布から“１０”分布までシフトさせたデータの書き込みが行われる場合がある。しかしながら、この例では、従来のＭＬＣ方式の多値ＮＡＮＤ型フラッシュメモリと比較して、しきい値（Ｖｔ）分布のシフト幅が抑えられているため、フローティングゲート（ＦＧ）間のカップリングノイズは略半減される。

次に、図８において、９つの楕円は、メモリセル１１を表しており、その上半分が前記メモリセル１１の上位ページを、下半分が前記メモリセル１１の下位ページを表している。また、前記楕円中の数字は、データの書き込み順を示している。そして、図８における縦の線は、ビット線ＢＬ（・・・、ＢＬｅ＿ｊ、ＢＬｏ＿ｊ、ＢＬｅ＿ｊ＋１、・・・）へと接続される。なお、同図において、ビット線ＢＬｅ＿ｊ及びＢＬｅ＿ｊ＋１は、０から数えて偶数番目のビット線ＢＬであり、ビット線ＢＬｏ＿ｊは、０から数えて奇数番目のビット線ＢＬである。さらに、図８において、横の線は、ワード線ＷＬ（・・・、ＷＬｎ−１、ＷＬｎ、ＷＬｎ＋１、・・・）を表している。

図８に示した例でも、セルｎ−１＿ｅの下位ページ、セルｎ−１＿ｏの下位ページ、セルｎ＿ｅの下位ページ、セルｎ＿ｏの下位ページ、セルｎ−１＿ｅの上位ページ、・・・というように前記楕円中の数字の順にデータの書き込みが行われる。ここで、同図中央のセルｎ＿ｏに着目すると、セルｎ＿ｏの書き込みの後に、隣接するセルｎ＋１＿ｏ及びセルｎ＋１＿ｅの上位ページの書き込みの際に、前述の図５に示したメモリセルのしきい値（Ｖｔ）分布を“１１”分布から“０１”分布までシフトさせたデータの書き込み又はメモリセルのしきい値（Ｖｔ）分布を“Ｐｒｅ−＊０”分布から“１０”分布までシフトさせたデータの書き込みが行われる場合がある。しかしながら、この例でも、従来のＭＬＣ方式の多値ＮＡＮＤ型フラッシュメモリと比較して、しきい値（Ｖｔ）分布のシフト幅が抑えられているため、フローティングゲート（ＦＧ）間のカップリングノイズは略半減される。

次に、図９及び１０に、本実施形態において、選択ワード線ＷＬｎに接続されているメモリセル（選択メモリセル）の下位ページにデータを書き込む場合の書き込みパルス印加状態の一例を示す。なお、図９は、前記下位ページに“０”データを書き込む場合の一例であり、図１０は、前記下位ページに“１”データを書き込む場合の一例である。図示のとおり、前記選択ワード線ＷＬｎに、書き込み電圧Ｖｐｇｍを印加し、他の非選択ワード線ＷＬに、書き込みパス電圧Ｖｍを印加する。このとき、前記選択ワード線ＷＬｎよりビット線ＢＬ側の非選択ワード線ＷＬに接続されたメモリセルは、全て消去セル（“１１”）となっており、しきい値（Ｖｔ）分布をシフトさせない“１”データ書き込み時において、誤書き込みを著しく増加させるようなデータ記憶状態にはなっていない。図１３に、本実施形態の下位ページ書き込みにおける書き込みパルス波形の一例を示す。

まず、タイミングＴ１において、書き込みデータに応じて、ビット線ＢＬに、０Ｖ(“０”データ書き込み)又は電源電圧Ｖｄｄ(“１”データ書き込み)を印加し、且つビット線ＢＬ側選択ゲート線ＳＧＤ＿ｉに、電源電圧Ｖｄｄを印加する。また、ワード線に所望の書き込み電圧を転送するための転送用電圧が信号線ＶＲＤＥＣに出力され、選択されたブロックにおいては、選択されたブロックデコーダ内の出力トランジスタのゲートにＶＲＤＥＣに印加された転送電圧が出力される。一方、非選択状態のブロックデコーダにおいては、出力トランジスタのゲートには０Ｖが印加される。これにより、選択ブロックのワード線に後述の所望の電圧を印加することができる。

続いて、タイミングＴ２において、非選択ワード線ＷＬに、書き込みパス電圧Ｖｍを印加する。

その後、タイミングＴ３において、前記選択ワード線ＷＬｎに、書き込み電圧Ｖｐｇｍを印加する。

その後、タイミングＴ４において、前記選択ワード線ＷＬｎへの書き込み電圧Ｖｐｇｍの供給を停止し、０Ｖに放電する。すなわち、ここで、前記選択ワード線ＷＬｎに接続されたメモリセル（選択メモリセル）へのデータの書き込みを停止する。

その後、タイミングＴ５において、前記非選択ワード線ＷＬへの書き込みパルス電圧Ｖｍの供給を停止して、それぞれ接地する。

その後、タイミングＴ６において、ビット線および選択ゲートＳＧＤ＿ｉ（ＳＧ１）を０Ｖに放電し、ロウデコーダ用の電源電圧ＶＲＤＥＣをＶｄｄに放電して、一連の書き込みパルス印加動作が終了する。その後、データ書き込みに対するベリファイ動作が行われる。

前記ベリファイ動作の結果によって、書き込み不十分と判定されたビットがあると、再び前記書き込みパルス印加動作が行われ、そこで“０”データ書き込み状態が保持される。一方、書き込み十分と判定されたビットは、その後の書き込みパルス印加動作では“１”データ書き込み状態に設定される。このようにして、全ての書き込みの対象となっているビットが所定のレベルまで書き込みされるまで、前記書き込みパルス印加動作と前記ベリファイ動作が繰り返され、データ書き込み動作が完了する。

次に、図１１及び１２に、本実施形態において、前記選択ワード線ＷＬｎに接続されているメモリセル（選択メモリセル）の上位ページにデータを書き込む場合の書き込みパルス印加状態の一例を示す。なお、図１１は、前記上位ページに“０”データを書き込む場合の一例であり、図１２は、前記上位ページに“１”データを書き込む場合の一例である。ここで、前述の図６に示した書き込み順に従えば、前記選択ワード線ＷＬｎのビット線ＢＬ側に隣接する非選択ワード線ＷＬｎ＋１に接続されたメモリセルが、“Ｐｒｅ−＊０”状態となっている。前述の図５から明らかなように、下位ページ書き込みと上位ページ書き込みでは、書き込み先のしきい値（Ｖｔ）分布に差があり、上位ページ書き込みの方が高い書き込み電圧を必要とする。従って、上位ページ書き込みにおいて、しきい値（Ｖｔ）分布をシフトさせない“１”データ書き込みを行う場合には、十分な誤書き込み耐性が必要となるが、図１１及び１２に示すように、前記選択ワード線ＷＬよりビット線ＢＬ側の非選択ワード線ＷＬに接続されたメモリセルに、すでに書き込み状態のセルがある場合には、それによって誤書き込み特性が悪化する場合がある。

そこで、前記選択ワード線のソース線ＣＥＬＳＲＣ側に隣接する第１の非選択ワード線ＷＬｎ−１に、電圧Ｖ１を印加し、前記第１の非選択ワード線のソース線ＣＥＬＳＲＣ側に隣接する第２の非選択ワード線ＷＬｎ−２に、電圧Ｖ１とは異なる電圧Ｖ２を印加する。ここで、前記電圧Ｖ１は、例えば、前述の図５における“１０”分布のしきい値（Ｖｔ）を決めるベリファイ電圧と一定の関係をもった電圧であり、前記Ｖ２は、例えば、０Ｖである。図１４に、本実施形態における上位ページ書き込みにおける書き込みパルス波形の一例を示す。

まず、タイミングＴ１において、書き込みデータに応じて、ビット線ＢＬに、０Ｖ(“０”データ書き込み)又は電源電圧Ｖｄｄ(“１”データ書き込み)を印加し、且つビット線側選択ゲート線ＳＧＤ＿ｉに、電源電圧Ｖｄｄを印加する。また、ワード線に所望の書き込み電圧を転送するための転送用電圧が信号線ＶＲＤＥＣに出力され、選択されたブロックにおいては、選択されたブロックデコーダ内の出力トランジスタのゲートにＶＲＤＥＣに印加された転送電圧が出力される。一方、非選択状態のブロックデコーダにおいては、出力トランジスタのゲートには０Ｖが印加される。これにより、選択ブロックのワード線に後述の所望の電圧を印加することができる。

続いて、タイミングＴ２において、前記第１の非選択ワード線ＷＬｎ−１に、電圧Ｖ１を印加すると同時に、前記第２の非選択ワード線ＷＬｎ−２に、電圧Ｖ１とは異なる電圧Ｖ２を印加し、且つ前記第１の非選択ワード線ＷＬｎ−１及び前記第２の非選択ワード線ＷＬｎ−２以外の非選択ワード線ＷＬに、書き込みパス電圧Ｖｍを印加する。

その後、タイミングＴ３において、前記選択ワード線ＷＬｎに、書き込み電圧Ｖｐｇｍを印加する。

その後、タイミングＴ４において、前記選択ワード線ＷＬｎへの書き込み電圧Ｖｐｇｍの供給を停止し、０Ｖに放電する。すなわち、ここで、前記選択ワード線ＷＬｎに接続されたメモリセル（選択メモリセル）へのデータの書き込みを停止する。

その後、タイミングＴ５において、前記第１の非選択ワード線ＷＬｎ−１への電圧Ｖ１の供給、前記第２の非選択ワード線ＷＬｎ−２への電圧Ｖ２の供給、及び前記第１の非選択ワード線ＷＬｎ−１及び前記第２の非選択ワード線ＷＬｎ−２以外の非選択ワード線ＷＬへの書き込みパス電圧Ｖｍの供給を停止して、それぞれ接地する。

その後、タイミングＴ６において、ビット線および選択ゲートＳＧＤ＿ｉ（ＳＧ１）を０Ｖに放電し、ロウデコーダ用の電源電圧ＶＲＤＥＣをＶｄｄに放電して、一連の書き込みパルス印加動作が終了する。その後、データ書き込みに対するベリファイ動作が行われる。

前記ベリファイ動作の結果によって、書き込み不十分と判定されたビットがあると、再び書き込みパルス印加動作が行われ、そこで“０”データ書き込み状態が保持される。一方、書き込み十分と判定されたビットは、その後の書き込みパルス印加動作では“１”データ書き込み状態に設定される。このようにして、全ての書き込みの対象となっているビットが所定のレベルまで書き込みされるまで、前記書き込みパルス印加動作と前記ベリファイ動作が繰り返され、データ書き込み動作が完了する。

図２１に本実施形態における下位ページ書き込み時の印加電圧と、上位ページ書き込み時の印加電圧のまとめを示す。

以上説明したとおり、本実施形態のＮＡＮＤ型フラッシュメモリ１の上位ページ書き込み動作方法においては、書き込み動作時に、前記第１の非選択ワード線ＷＬｎ−１に電圧Ｖ１を印加すると同時に、前記第２の非選択ワード線ＷＬｎ−２に、電圧Ｖ１とは異なる電圧Ｖ２を印加する。このようにすることで、特に前記電圧Ｖ２が印加される前記第２の非選択ワード線ＷＬｎ−２を境にして、ビット線ＢＬ側とソース線ＣＥＬＳＲＣ側のＮＡＮＤセルユニット内のＮ型拡散層及びメモリセルのチャネル領域の電圧を電気的に分離することができ、“１”データ書き込み時の前記選択ワード線ＷＬｎに接続されたメモリセル（選択メモリセル）のチャネル電圧を十分に高く昇圧することができる。これにより、上位ページ書き込みにおいて、しきい値（Ｖｔ）分布をシフトさせない“１”データ書き込み時の誤書き込み耐性を高くすることができる。下位ページに図１３のような書き込みパルス印加動作を用いるメリットは、図１４に示した書き込みパルス印加動作に比べて、書き込みパルス印加動作の時間を短くしやすいことと、選択ワード線に印加する書き込み電圧が低くなる傾向にあることである。選択ワード線の両側の非選択ワード線にＶｍが印加されるため、前記選択ワード線ＷＬｎに接続されたメモリセル（選択メモリセル）のカップリングが、図１４の書き込みパルス印加動作に比べて見かけ上良い。したがって、図１３において、Ｔ３からＴ４の間の正味の書き込み時間を短くできる傾向にあり、下位ページにこの書き込みパルス印加動作を用いると書き込み時間の短縮に有利である。

本実施例においては、本発明の不揮発性半導体記憶装置の実施例に係るＮＡＮＤ型フラッシュメモリの別の駆動方法について説明する。

本実施例においては、データ書き込み時の駆動方法以外は、上述の実施形態のＮＡＮＤ型フラッシュメモリ１と同様であるので、その構成については、ここでは改めて説明しない。

上述の実施形態においては、メモリセルの特性によっては、チャネルの電圧が高くなりすぎて、ＮＡＮＤセルユニット内で電界が集中した場所で発生するリーク電流に起因して、非書き込み状態とすべきメモリセルに誤書き込みが生じる可能性がある。

例えば、前述の図１２に示したように、前記選択ワード線ＷＬｎのビット線ＢＬ側に隣接する第３の非選択ワード線ＷＬｎ＋１に約１．５Ｖの書き込み状態があり、且つ前記第１の非選択ワード線ＷＬｎ−１や前記第２の非選択ワード線ＷＬｎ−２にもしきい値（Ｖｔ）が高いデータが書き込まれている場合には、前記選択ワード線ＷＬｎに接続されたメモリセル（選択メモリセル）のチャネルの電圧が必要以上に高くなる可能性がある。

非選択ワード線ＷＬｎ＋２〜ＷＬ３１のチャネル領域及びそれらに接続されたメモリセル間のＮ型拡散層の電圧は、それらのメモリセルにデータが書き込まれていないため、非選択ワード線ＷＬに印加される書き込みパス電圧Ｖｍの振幅に応じたカップリング電圧となるが、前記非選択ワード線ＷＬｎ＋１のチャネルの電圧は、それよりもＷＬｎ＋１のしきい値（Ｖｔ）電圧だけ低い電圧となる。すなわち、前記非選択ワード線ＷＬｎ＋１に接続されたメモリセルは、前記非選択ワード線ＷＬｎ＋２〜ＷＬ３１に接続されたメモリセルよりもカットオフしやすい。この状態に加えて、前記第１の非選択ワード線ＷＬｎ−１や前記第２の非選択ワード線ＷＬｎ−２にもしきい値（Ｖｔ）が高いデータが書き込まれていると、前記選択ワード線ＷＬｎと前記選択ワード線ＷＬｎのチャネルとのカップリングは非常によい状態となるので、前記非選択ワード線ＷＬｎ＋１に接続されたメモリセルを境にして、前記選択ワード線ＷＬｎ側のチャネルの電圧と前記非選択ワード線ＷＬｎ＋２〜ＷＬ３１のチャネルの電圧が電気的に分離され、且つ前記選択ワード線ＷＬｎ側のチャネル電圧が高くなる。これにより、前記第１の非選択ワード線ＷＬｎ−１に接続されたメモリセルの前記選択ワード線ＷＬｎ側のドレイン端で、所謂「ＧＩＤＬ（Ｇａｔｅ Ｉｎｄｕｃｅｄ Ｄｒａｉｎ Ｌｅａｋａｇｅ）」の発生によるリーク電流が流れやすい状態ができ、それに起因して前記選択ワード線ＷＬｎに接続されたメモリセル（選択メモリセル）に誤書き込みが生じる可能性がある。

そこで、メモリセルがこのようなＧＩＤＬに起因した誤書き込みに弱いと判明している場合には、上述の実施形態とは逆に、下位ページの書き込み動作において、前述の図１４に示した書き込みパルス波形を用い、上位ページの書き込み動作において、前述の図１３に示した書き込みパルス波形を用いる。したがって、本実施例における下位ページ書き込み時の印加電圧と、上位ページ書き込み時の印加電圧は、図２２のようになる。それ以外は、上述の実施形態と同様とする。前述の図１３に示した書き込みパルス波形を用いた場合には、前述のような前記非選択ワード線ＷＬｎ＋１と前記第１の非選択ワード線ＷＬｎ−１のデータの組み合わせによるローカルなチャネル昇圧状態が生じないため、ＧＩＤＬに起因した誤書き込みを抑制することができる。

また、前述の図５に示したように、上位ページ書き込み時の方が下記ページ書き込み時より高いしきい値（Ｖｔ）電圧まで書き込む必要があるため、上位ページ書き込み時の方が高い書き込み電圧Ｖｐｇｍを必要とする。書き込み電圧Ｖｐｇｍが高いと、その電圧を発生する昇圧回路や前記選択ワード線ＷＬｎにその電圧を印加する経路の駆動回路に用いるトランジスタに高い耐圧性能が必要となる。ＮＡＮＤ型フラッシュメモリにおいては、所望のしきい値（Ｖｔ）に書き込みを行うのに必要な書き込み電圧Ｖｐｇｍは、着目するメモリセルのフローティングゲート（ＦＧ）とワード線ＷＬ（制御ゲート）とのカップリング比だけでなく、隣接のワード線ＷＬ及びそのフローティングゲート（ＦＧ）とのカップリング比によっても決まっている。従って、前記選択ワード線ＷＬｎに隣接する非選択ワード線ＷＬの電圧が高い方が、書き込み電圧Ｖｐｇｍは低くなる。従って、本実施例のように、上位ページの書き込み動作において、前述の図１３に示した書き込みパルス波形を用いた方が、書き込み電圧Ｖｐｇｍの上昇を抑制することができる。

本実施例においては、本発明の不揮発性半導体記憶装置の実施例に係るＮＡＮＤ型フラッシュメモリのさらに別の駆動方法について説明する。

本実施例においては、データ書き込み時の駆動方法以外は、上述の実施形態のＮＡＮＤ型フラッシュメモリ１と同様であるので、その構成については、ここでは改めて説明しない。

本実施例においては、書き込みパルス波形を、図１５に示すとおりとする。図２３に本実施例における下位ページ書き込み時の印加電圧と、下上位ページ書き込み時の印加電圧のまとめを示す。この書き込みパルス波形は、前述の図１４に示した書き込みパルス波形と類似しているが、下位ページ書き込み時の前記非選択セルＷＬｎ＋１に印加される電圧をＶ３（≦Ｖｍ）としている。これ以外は、上述の実施形態と同様とする。本実施例では、前記非選択ワード線ＷＬｎ＋１に書き込みが行われた状態となりうる上位ページ書き込み時において、前記電圧Ｖ３より所定の大きさ高い前記電圧Ｖ４を印加する。前記Ｖ４は、上位ページに“０”データを書き込む場合に、前記非選択ワード線ＷＬｎ＋１に接続されたメモリセルに前記電圧Ｖ４による弱い書き込みが生じないよう考慮して、最適な電圧に設定される。

前記電圧Ｖ４は、実施例１で述べたＧＩＤＬに起因する誤書き込みの懸念に対しては、Ｖ４＞Ｖｍであることが好ましい。すなわち、前記非選択ワード線ＷＬｎ＋１に接続されたメモリセルに下位ページの書き込みによる正のしきい値（Ｖｔ）状態があっても、前記選択ワード線ＷＬｎに接続されたメモリセル（選択メモリセル）に前述のようなローカルなチャネル昇圧状態が生じにくいように設定する。これによって、前述のような前記選択ワード線ＷＬｎに接続されたメモリセル（選択メモリセル）のチャネル電位が必要以上に高くなりすぎることを抑制することができる。

前記下位ページ書き込みで前記非選択ワード線ＷＬｎ＋１に印加する前記電圧Ｖ３と前記上位ページ書き込みで前記非選択ワード線ＷＬｎ＋１に印加する前記電圧Ｖ４を適宜調整することにより、下位ページの書き込み時と上位ページ書き込み時にそれぞれ適した最適化を図ることができる。

また、実施例１と同様に、より高い書き込み電圧が必要となる上位ページ書き込みに際して、前記選択ワード線ＷＬｎに隣接する前記非選択ワード線ＷＬｎ＋１の電圧を下位ページ書き込み時の電圧Ｖ３より高い電圧Ｖ４とすることで、上位ページの書き込みに必要な書き込み電圧Ｖｐｇｍを低下させることができる。

本実施例においては、本発明の不揮発性半導体記憶装置の実施例に係るＮＡＮＤ型フラッシュメモリのさらに別の駆動方法について説明する。

本実施例においては、データ書き込み時の駆動方法以外は、上述の実施形態のＮＡＮＤ型フラッシュメモリ１と同様であるので、その構成については、ここでは改めて説明しない。

本実施例においては、下位ページ書き込み時には、図１６に示す書き込み印加パルス状態とし、上位ページ書き込み時には、図１７に示す書き込みパルス印加状態とする。図２４に本実施例における下位ページ書き込み時の印加電圧と、上位ページ書き込み時の印加電圧のまとめを示す。また、この際の電圧Ｖ１〜Ｖ４の印加及び供給の停止のタイミングは、前述の図１５に示した場合と同様とし、電圧Ｖ５及びＶ６の印加及び供給の停止のタイミングは、前記電圧Ｖ１〜Ｖ４の印加及び供給の停止のタイミングと同様とする。下位ページの書き込み動作においては、前記非選択ワード線ＷＬｎ＋１に前記電圧Ｖ３を供給すると同時に、前記第１の非選択ワード線ＷＬｎ−１に電圧Ｖ５を供給し、且つ前記第２の非選択ワード線ＷＬｎ−２に前記電圧Ｖ１を供給し、且つ前記第２の非選択ワード線ＷＬｎ−２の前記ソース線ＣＥＬＳＲＣ側に隣接する第４の非選択ワード線ＷＬｎ−３に前記電圧Ｖ２を供給する。また、上位ページの書き込み動作においては、前記非選択ワード線ＷＬｎ＋１に電圧Ｖ４を印加すると同時に、前記第１の非選択ワード線ＷＬｎ−１に電圧Ｖ６を印加し、且つ前記第２の非選択ワード線ＷＬｎ−２に前記電圧Ｖ１を供給し、且つ前記第４の非選択ワード線ＷＬｎ−３に前記電圧Ｖ２を供給する。それ以外は、上述の実施形態と同様とする。前記電圧Ｖ３と前記電圧Ｖ４の関係は、実施例３と同様の考え方に基づき、Ｖ３≦Ｖｍ＜Ｖ４であり、前記電圧Ｖ５と前記電圧Ｖ６の関係は、Ｖ１≦Ｖ５＜Ｖ６である。また、前記電圧Ｖ５は、前記電圧Ｖ３と略等しくてもよく、前記電圧Ｖ６は、前記電圧Ｖ４と略等しくてもよい。

このようにすることで、上位ページの書き込み時には、前記非選択ワード線ＷＬｎ＋１に下位ページの書き込みが行われている場合があるが、その影響をキャンセルするとともに、選択ワード線と隣接する非選択ワード線とのカップリングの効果によって、上位ページの書き込み電圧Ｖｐｇｍが上昇しすぎないように抑制することができる。

以上をまとめると、ＮＡＮＤ型フラッシュメモリの多値記憶動作において、図５に示すようなしきい値（Ｖｔ）分布の書き込み方、及び図６に示すような書き込み順が書き込みの高速化に有効であるが、この書き込み方法をより望ましい形態で実現するためには、下位ページ用の書き込みパルス印加動作と上位ページ用の書き込みパルス印加動作を別々に最適化できることが望ましい。すなわち、選択ワード線の隣の非選択ワード線のメモリセルに下位ページのデータが書き込まれた状態において、上位ページのデータを書き込む場合には、選択ワード線に隣接する非選択ワード線や、さらに離れた非選択ワード線への印加電圧を下位ページ書き込みの場合と上位ページ書き込みの場合とで変更できることが望ましい。

今回実施形態及び実施例で示した書き込みの際の印加電圧の組み合わせは一例であって、必ずしもこれに限定するものではなく、重要なことは、選択ワード線から所定の範囲の非選択ワード線の印加電圧が、下位ページの書き込み時と上位ページの書き込み時とで変更されることである。

セルの特性に応じて適宜電圧の印加・駆動方法を調整することによって、データ書き込みの信頼性を向上させたり、書き込み電圧を低減化することが可能になる。

本発明の不揮発性半導体記憶装置においては、フローティングゲート（ＦＧ）間のカップリングノイズを抑制することができる書き込み方式に用いる書き込みパルス印加動作を最適な実施形態とすることにより、誤書き込みの発生を抑制することができる。

本発明の不揮発性半導体記憶装置は、上述の優れた効果を奏し、コンピュータを始めとし、ディジタルスチルカメラ、携帯電話、家電製品等の電子機器の記憶装置として用いることができる。

ＮＡＮＤ型フラッシュメモリのメモリセル部の構成の一例を示す断面図である。 本発明の不揮発性半導体記憶装置の一実施形態に係るＮＡＮＤ型フラッシュメモリ１の概略ブロック図である。 本発明の不揮発性半導体記憶装置の一実施形態に係るＮＡＮＤ型フラッシュメモリ１のメモリセルアレイ２の構成を示す図である。 本発明の不揮発性半導体記憶装置の一実施形態に係るＮＡＮＤ型フラッシュメモリ１のメモリブロックＢＬＯＣＫｉの構成を示す図である。 本発明の不揮発性半導体記憶装置の一実施形態に係るＮＡＮＤ型フラッシュメモリ１のしきい値（Ｖｔ）分布とデータの関係の一例を示す図である。 本発明の不揮発性半導体記憶装置の一実施形態に係るＮＡＮＤ型フラッシュメモリ１のデータ書き込み順の一例を示す図である。 本発明の不揮発性半導体記憶装置の一実施形態に係るＮＡＮＤ型フラッシュメモリ１のフローティングゲート（ＦＧ）間のカップリングノイズの発生の一例を示す図である。 本発明の不揮発性半導体記憶装置の一実施形態に係るＮＡＮＤ型フラッシュメモリ１のフローティングゲート（ＦＧ）間のカップリングノイズの発生のその他の例を示す図である。 本発明の不揮発性半導体記憶装置の一実施形態に係るＮＡＮＤ型フラッシュメモリ１の選択ワード線ＷＬｎに接続されているメモリセル（選択メモリセル）の下位ページに“０”データを書き込む場合の書き込みパルス印加状態の一例を示す図である。 本発明の不揮発性半導体記憶装置の一実施形態に係るＮＡＮＤ型フラッシュメモリ１の選択ワード線ＷＬｎに接続されているメモリセル（選択メモリセル）の下位ページに“１”データを書き込む場合の書き込みパルス印加状態の一例を示す図である。 本発明の不揮発性半導体記憶装置の一実施形態に係るＮＡＮＤ型フラッシュメモリ１の選択ワード線ＷＬｎに接続されているメモリセル（選択メモリセル）の上位ページにデータを書き込む場合の書き込みパルス印加状態の一例を示す図である。 本発明の不揮発性半導体記憶装置の一実施形態に係るＮＡＮＤ型フラッシュメモリ１の選択ワード線ＷＬｎに接続されているメモリセル（選択メモリセル）の上位ページにデータを書き込む場合の書き込みパルス印加状態の一例を示す図である。 本発明の不揮発性半導体記憶装置の一実施形態に係るＮＡＮＤ型フラッシュメモリ１の下位ページ書き込みにおける書き込みパルス波形の一例を示す図である。 本発明の不揮発性半導体記憶装置の一実施形態に係るＮＡＮＤ型フラッシュメモリ１の上位ページ書き込みにおける書き込みパルス波形の一例を示す図である。 本発明の不揮発性半導体記憶装置の一実施例に係るＮＡＮＤ型フラッシュメモリ１の書き込みパルス波形の一例を示す図である。 本発明の不揮発性半導体記憶装置のその他の実施例に係るＮＡＮＤ型フラッシュメモリ１の下位ページ書き込みにおける書き込みパルス印加状態の一例を示す図である。 本発明の不揮発性半導体記憶装置のその他の実施例に係るＮＡＮＤ型フラッシュメモリ１の上位ページ書き込みにおける書き込みパルス印加状態の一例を示す図である。 従来のＭＬＣ方式の多値ＮＡＮＤ型フラッシュメモリにおけるしきい値（Ｖｔ）分布とデータの関係の一例を示す図である。 従来のＭＬＣ方式の多値ＮＡＮＤ型フラッシュメモリにおけるフローティングゲート（ＦＧ）間のカップリングノイズ発生の一例を示す図である。 従来のＭＬＣ方式の多値ＮＡＮＤ型フラッシュメモリにおけるフローティングゲート（ＦＧ）間のカップリングノイズ発生のその他の例を示す図である。 本発明の不揮発性半導体記憶装置の一実施形態に係るＮＡＮＤ型フラッシュメモリ１の下位ページ書き込み時の印加電圧と、上位ページ書き込み時の印加電圧とを示す表である。 本発明の不揮発性半導体記憶装置の一実施例に係るＮＡＮＤ型フラッシュメモリ１の下位ページ書き込み時の印加電圧と、上位ページ書き込み時の印加電圧とを示す表である。 本発明の不揮発性半導体記憶装置のその他の実施例に係るＮＡＮＤ型フラッシュメモリ１の下位ページ書き込み時の印加電圧と、上位ページ書き込み時の印加電圧とを示す表である。 本発明の不揮発性半導体記憶装置のさらにその他の実施例に係るＮＡＮＤ型フラッシュメモリ１の下位ページ書き込み時の印加電圧と、上位ページ書き込み時の印加電圧とを示す表である。

符号の説明

１ ＮＡＮＤ型フラッシュメモリ
２ メモリセルアレイ
３ ブロックデコーダ
４ センスアンプ
５ 周辺回路
６ パッド部
７ ｐウェル
８ Ｎ型拡散層
９ 制御ゲート
１０ フローティングゲート（ＦＧ）
１１ メモリセル

Claims (5)

1. 電気的に書き換え可能な複数のメモリセルが直列に接続されたメモリセルユニットを複数有するメモリセルアレイと、
   前記複数のメモリセルの制御ゲートにそれぞれ接続された複数のワード線であって、前記複数のメモリセルのうちデータを書き込む対象となる選択メモリセルの制御ゲートに接続された１つの選択ワード線、及び前記選択ワード線を除いた複数の非選択ワード線を含む複数のワード線と、
   前記メモリセルユニットの一端に接続されたビット線と、
   前記メモリセルユニットの他端に接続されたソース線と、
   を有する不揮発性半導体記憶装置であって、
   前記複数のメモリセルが、それぞれ下位ページと上位ページとを有し、
   前記複数のメモリセルのしきい値分布として、消去セルの状態であり、前記しきい値が最も低い分布である第１の分布、及び前記しきい値が低い方から順に第２〜第５の分布の５つの分布があり、
   前記選択メモリセルの下位ページにデータを書き込むとき、
   前記選択ワード線の前記ソース線側に隣接する第１の非選択ワード線及び前記第１の非選択ワード線の前記ソース線側に隣接する第２の非選択ワード線ならびに前記第１の非選択ワード線及び前記第２の非選択ワード線以外の前記非選択ワード線に第１の電位を供給し、
   その後、前記選択ワード線に第２の電位（前記第１の電位＜前記第２の電位）を供給し、前記選択メモリセルのしきい値分布を、前記第１の分布から、前記第１の分布と前記第５の分布の略中央に位置する前記第３の分布へとシフトする、及び前記第１の分布のままとする、のいずれか一方とし、
   前記選択メモリセルの下位ページにデータを書き込んだ後、さらに、前記選択メモリセルの上位ページにデータの書き込みを行い、
   前記選択メモリセルの上位ページにデータを書き込むとき、
   前記第１の非選択ワード線に前記第１の電位と異なる第３の電位を供給すると同時に、前記第２の非選択ワード線に前記第１の電位及び第３の電位と異なる第４の電位を供給し、
   且つ前記第１の非選択ワード線及び前記第２の非選択ワード線以外の前記非選択ワード線に前記第１の電位を供給し、
   その後、前記選択ワード線に前記第２の電位（前記第１の電位＜前記第２の電位）を供給し、前記選択ワード線のしきい値分布を、前記第１の分布から前記第２の分布にシフトする、前記第３の分布から前記第４の分布にシフトする、前記第３の分布から前記第５の分布にシフトする、及び前記第１の分布のままとする、からなる群から選択されるいずれか一つとすることを特徴とする不揮発性半導体記憶装置。
2. 前記選択メモリセルの上位ページのデータの書き込みを、前記選択メモリセルの前記ビット線側に隣接するメモリセルの下位ページのデータの書き込みの後に行うことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
3. 電気的に書き換え可能な複数のメモリセルが直列に接続されたメモリセルユニットを複数有するメモリセルアレイと、
   前記複数のメモリセルの制御ゲートにそれぞれ接続された複数のワード線であって、前記複数のメモリセルのうちデータを書き込む対象となる選択メモリセルの制御ゲートに接続された１つの選択ワード線、及び前記選択ワード線を除いた複数の非選択ワード線を含む複数のワード線と、
   前記メモリセルユニットの一端に接続されたビット線と、
   前記メモリセルユニットの他端に接続されたソース線と、
   を有する不揮発性半導体記憶装置であって、
   前記複数のメモリセルが、それぞれ下位ページと上位ページとを有し、
   前記複数のメモリセルのしきい値分布として、消去セルの状態であり、前記しきい値が最も低い分布である第１の分布、及び前記しきい値が低い方から順に第２〜第５の分布の５つの分布があり、
   前記選択メモリセルの下位ページにデータを書き込むとき、
   前記選択ワード線の前記ソース線側に隣接する第１の非選択ワード線に第３の電位を供給すると同時に、前記第１の非選択ワード線の前記ソース線側に隣接する第２の非選択ワード線に前記第３の電位と異なる第４の電位を供給し、且つ前記第１の非選択ワード線及び前記第２の非選択ワード線以外の前記非選択ワード線に前記第３の電位及び第４の電位と異なる第１の電位を供給し、
   その後、前記選択ワード線に前記第１の電位より大きい第２の電位を供給し、前記選択メモリセルのしきい値分布を、前記第１の分布から、前記第１の分布と前記第５の分布の略中央に位置する前記第３の分布へとシフトする、及び前記第１の分布のままとする、のいずれか一方とし、
   前記選択メモリセルの下位ページにデータを書き込んだ後、さらに、前記選択メモリセルの上位ページにデータの書き込みを行い、
   前記選択メモリセルの上位ページにデータを書き込むとき、
   前記選択ワード線の前記ソース線側に隣接する第１の非選択ワード線及び前記第１の非選択ワード線の前記ソース線側に隣接する第２の非選択ワード線ならびに前記第１の非選択ワード線及び前記第２の非選択ワード線以外の前記非選択ワード線に前記第１の電位を供給し、
   その後、前記選択ワード線に前記第２の電位（前記第１の電位＜前記第２の電位）を供給し、前記選択ワード線のしきい値分布を、前記第１の分布から前記第２の分布にシフトする、前記第３の分布から前記第４の分布にシフトする、前記第３の分布から前記第５の分布にシフトする、及び前記第１の分布のままとする、からなる群から選択されるいずれか一つとすることを特徴とする不揮発性半導体記憶装置。
4. 電気的に書き換え可能な複数のメモリセルが直列に接続されたメモリセルユニットを複数有するメモリセルアレイと、
   前記複数のメモリセルの制御ゲートにそれぞれ接続された複数のワード線であって、前記複数のメモリセルのうちデータを書き込む対象となる選択メモリセルの制御ゲートに接続された１つの選択ワード線、及び前記選択ワード線を除いた複数の非選択ワード線を含む複数のワード線と、
   前記メモリセルユニットの一端に接続されたビット線と、
   前記メモリセルユニットの他端に接続されたソース線と、
   を有する不揮発性半導体記憶装置であって、
   前記複数のメモリセルが、それぞれ下位ページと上位ページとを有し、
   前記複数のメモリセルのしきい値分布として、消去セルの状態であり、前記しきい値が最も低い分布である第１の分布、及び前記しきい値が低い方から順に第２〜第５の分布の５つの分布があり、
   前記選択メモリセルの下位ページにデータを書き込むとき、
   前記選択ワード線の前記ソース線側に隣接する第１の非選択ワード線に第３の電位を供給すると同時に、前記第１の非選択ワード線の前記ソース線側に隣接する第２の非選択ワード線に第４の電位を供給し、前記選択ワード線の前記ビット線側に隣接する第３の非選択ワード線に第５の電位を供給し、且つ前記第１の非選択ワード線、前記第２の非選択ワード線及び前記第３の非選択ワード線以外の前記非選択ワード線に前記第３の電位及び第４の電位と異なる第１の電位を供給し、
   その後、前記選択ワード線に前記第１の電位より大きい第２の電位を供給し、前記選択メモリセルのしきい値分布を、前記第１の分布から、前記第１の分布と前記第５の分布の略中央に位置する前記第３の分布へとシフトする、及び前記第１の分布のままとする、のいずれか一方とし、
   前記選択メモリセルの下位ページにデータを書き込んだ後、さらに、前記選択メモリセルの上位ページにデータの書き込むとき、
   前記第１の非選択ワード線に前記第３の電位を供給すると同時に、前記第２の非選択ワード線に前記第４の電位を供給し、且つ前記第３の非選択ワード線に前記第５の電位よりも大きい第６の電位を供給し、
   その後、前記選択ワード線に前記第２の電位を供給し、前記選択ワード線のしきい値分布を、前記第１の分布から前記第２の分布にシフトする、前記第３の分布から前記第４の分布にシフトする、前記第３の分布から前記第５の分布にシフトする、及び前記第１の分布のままとする、からなる群から選択されるいずれか一つとすることを特徴とする不揮発性半導体記憶装置。
5. 電気的に書き換え可能な複数のメモリセルが直列に接続されたメモリセルユニットを複数有するメモリセルアレイと、
   前記複数のメモリセルの制御ゲートにそれぞれ接続された複数のワード線であって、前記複数のメモリセルのうちデータを書き込む対象となる選択メモリセルの制御ゲートに接続された１つの選択ワード線、及び前記選択ワード線を除いた複数の非選択ワード線を含む複数のワード線と、
   前記メモリセルユニットの一端に接続されたビット線と、
   前記メモリセルユニットの他端に接続されたソース線と、
   を有する不揮発性半導体記憶装置であって、
   前記複数のメモリセルが、それぞれ下位ページと上位ページとを有し、
   前記複数のメモリセルのしきい値分布として、消去セルの状態であり、前記しきい値が最も低い分布である第１の分布、及び前記しきい値が低い方から順に第２〜第５の分布の５つの分布があり、
   前記選択メモリセルの下位ページにデータを書き込むとき、
   前記選択ワード線の前記ビット線側に隣接する第３の非選択ワード線に第５の電位を供給すると同時に、前記選択ワード線の前記ソース線側に隣接する第１の非選択ワード線に第７の電位を供給し、且つ前記第１の非選択ワード線の前記ソース線側に隣接する第２の非選択ワード線に第３の電位を供給し、前記第２の非選択ワード線の前記ソース線側に隣接する第４の非選択ワード線に第４の電位を供給し、且つ前記第１の非選択ワード線、前記第２の非選択ワード線、前記第３の非選択ワード線及び前記第４の非選択ワード線以外の前記非選択ワード線に第１の電位を供給し、
   その後、前記選択ワード線に前記第１の電位より大きい第２の電位を供給し、前記選択メモリセルのしきい値分布を、前記第１の分布から、前記第１の分布と前記第５の分布の略中央に位置する前記第３の分布へとシフトする、及び前記第１の分布のままとする、のいずれか一方とし、
   前記選択メモリセルの下位ページにデータを書き込んだ後、さらに、前記選択メモリセルの上位ページにデータの書き込みを行い、
   前記第３の非選択ワード線に第６の電位（前記第５の電位＜前記第６の電位）を供給すると同時に、前記第１の非選択ワード線に第８の電位を供給し、且つ前記第２の非選択ワード線に第３の電位（前記第３の電位≦前記第７の電位＜前記第８の電位）を供給し、且つ前記第４の非選択ワード線に第４の電位を供給し、
   その後、前記選択ワード線に前記第２の電位を供給し、前記選択ワード線のしきい値分布を、前記第１の分布から前記第２の分布にシフトする、前記第３の分布から前記第４の分布にシフトする、前記第３の分布から前記第５の分布にシフトする、及び前記第１の分布のままとする、からなる群から選択されるいずれか一つとすることを特徴とする不揮発性半導体記憶装置。

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