JP2009163857A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】本発明は、ＮＡＮＤ型フラッシュメモリにおいて、リード動作およびヴェリファイ動作を高速化できるようにする。
【解決手段】たとえば、メモリセルアレイ１０に対し、ページバッファを２つのグループ（３１，３２）に分割し、その分割した位置でワード線ＷＬｉを２分割（ＷＬｌ＿ｉ，ＷＬｒ＿ｉ）する。ピーク電流を低減させるために、２回に分けてリード動作およびヴェリファイ動作を行う場合、まず、ワード線ＷＬｌ＿ｉによって選択されるメモリセルトランジスタの、リード動作およびヴェリファイ動作を開始する。もし、そのメモリセルトランジスタがコンダクティングセルの場合には、対応するビット線ＢＬ０〜ＢＬｍの電荷をディスチャージさせた後、直ちに、ワード線ＷＬｒ＿ｉによって選択されるメモリセルトランジスタの、リード動作およびヴェリファイ動作を開始する。
【選択図】 図１

Description

本発明は、不揮発性半導体記憶装置に関するもので、たとえば、データの書き換え（書き込みおよび消去）が可能なＮＡＮＤ型フラッシュメモリに関する。

従来、ＮＡＮＤ型フラッシュメモリは、電気的にデータの書き換えが可能で、高集積化および大容量化（記憶容量の大規模化）に適した不揮発性の半導体記憶装置として、よく知られている。

近年、ＮＡＮＤ型フラッシュメモリは、メモリセル構造の改良と微細加工技術の進歩とにより、一層の高集積化が進んでいる。また、記憶容量が大規模化するのにともない、高速化の要求も大きい。

しかしながら、近年のＮＡＮＤ型フラッシュメモリにおいては、微細加工技術の進歩によって、ワード線の幅および間隔が狭くなっている。同様に、ビット線の幅および間隔も狭くなっている。このため、ワード線およびビット線の抵抗が高くなり、また、ワード線間、ビット線間、および、ワード線とビット線との間のカップリング容量が大きくなって、カップリングノイズの影響も大きくなってきている。

また、近年のＮＡＮＤ型フラッシュメモリにおいては、１ワード線当たりのメモリセル数の増加により、リード動作時およびヴェリファイ動作時のピーク電流が高くなっている。このピーク電流を低減させる方法としては、リード動作およびヴェリファイ動作を複数回（たとえば、２回）に分けて行うことが考えられる。ところが、この方法の場合、最初にリード動作およびヴェリファイ動作したビット線の電位が放電される（Ｃｏｎｄｕｃｔｉｎｇ ｃｅｌｌ）と、ワード線とビット線との間のカップリングにより、ワード線のレベルが変動する。ワード線のレベルが所定値に戻るまでは、次のリード動作およびヴェリファイ動作を開始できない。ワード線のレベルの変動は、ワード線とビット線との間のカップリング容量が大きくなるにつれて増大する。つまり、ワード線のレベルの変動が大きくなると、所定値に戻るまでの時間が長くなるため、リード動作およびヴェリファイ動作が遅くなるという問題があった。

なお、ページバッファを分割駆動するようにしたＮＡＮＤ型フラッシュメモリとしては、すでに提案されている（たとえば、特許文献１参照）。
米国特許第２００６／０１０４１２５ Ａ１号明細書

本発明は、上記の問題点を解決すべくなされたもので、リード動作およびヴェリファイ動作を高速化することが可能な不揮発性半導体記憶装置を提供することを目的としている。

本願発明の一態様によれば、不揮発性半導体記憶装置であって、複数のワード線および複数のビット線を有するメモリセルアレイと、前記複数のビット線がそれぞれ接続される、少なくとも第１および第２のページバッファと、を具備し、前記複数のワード線のそれぞれは第１および第２のワード線に分割され、前記第１および第２のワード線は前記少なくとも第１および第２のページバッファにそれぞれ対応して配置されていることを特徴とする不揮発性半導体記憶装置が提供される。

また、本願発明の一態様によれば、不揮発性半導体記憶装置であって、複数のワード線および複数のビット線を有するメモリセルアレイと、前記複数のビット線がそれぞれ接続される、少なくとも第１ないし第４のページバッファと、を具備し、前記複数のワード線のそれぞれは第１および第２のワード線に分割され、前記第１および第２のワード線は前記少なくとも第１，第３および第２，第４のページバッファにそれぞれ対応して配置されていることを特徴とする不揮発性半導体記憶装置が提供される。

上記の構成により、リード動作およびヴェリファイ動作を高速化することが可能な不揮発性半導体記憶装置を提供できる。

以下、本発明の実施の形態について図面を参照して説明する。ただし、図面は模式的なものであり、各図面の寸法および比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても、互いの寸法の関係および／または比率が異なる部分が含まれていることは勿論である。特に、以下に示すいくつかの実施の形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。この発明の技術思想は、その要旨を逸脱しない範囲において、種々の変更を加えることができる。

［第１の実施形態］
図１は、本発明の第１の実施形態にしたがった半導体記憶装置のコア部の構成例を示すものである。本実施形態では、不揮発性の半導体記憶装置である、二重（積層）ゲート構造を有するＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタによってメモリセル（ＮＡＮＤ型セル）が構成されてなる、ＮＡＮＤ型フラッシュメモリを例に説明する。

本実施形態の場合、たとえば図１に示すように、メモリセルアレイ１０の左側の辺にはブロックごとに第１のロウデコーダ（Ｌ）２１が配置され、右側の辺にはブロックごとに第２のロウデコーダ（Ｒ）２２が配置されている。つまり、メモリセルアレイ１０内には複数のブロックが設けられ、各ブロックは、ロウデコーダ（Ｌ）２１およびロウデコーダ（Ｒ）２２の両方で選択される。

一方、メモリセルアレイ１０の手前側の辺には、たとえば、第１，第２のページバッファ（Ａ）３１，（Ｂ）３２が配置されている。ページバッファ（Ａ）３１，（Ｂ）３２は、それぞれ、複数のセンスアンプ（図示していない）を備えている。つまり、ページバッファ（Ａ）３１，（Ｂ）３２によって、対応するメモリセルトランジスタへのライトデータの書き込み、および、対応するメモリセルトランジスタからのリードデータの読み出しが行われる。

本実施形態においては、各ブロック内の複数のワード線ＷＬｉが、それぞれ、第１のワード線ＷＬｌ＿ｉと第２のワード線ＷＬｒ＿ｉとに２分割されている。第１のワード線ＷＬｌ＿ｉおよび第２のワード線ＷＬｒ＿ｉは、それぞれ、ページバッファ（Ａ）３１，（Ｂ）３２に対応させて２分割されている。つまり、第１のワード線ＷＬｌ＿ｉは、一端が第１のロウデコーダ（Ｌ）２１にそれぞれ接続され、この第１のロウデコーダ（Ｌ）２１によって選択的に駆動される。一方、第２のワード線ＷＬｒ＿ｉは、一端が第２のロウデコーダ（Ｒ）２２にそれぞれ接続され、この第２のロウデコーダ（Ｒ）２２によって選択的に駆動される。また、複数のビット線ＢＬ０〜ＢＬｎのうち、第１のワード線ＷＬｌ＿ｉに対応するビット線ＢＬ０〜ＢＬｍは、一端が第１のページバッファ（Ａ）３１にそれぞれ接続されている。同様に、第２のワード線ＷＬｒ＿ｉに対応するビット線ＢＬｍ＋１〜ＢＬｎは、一端が第２のページバッファ（Ｂ）３２にそれぞれ接続されている。これにより、第１のワード線ＷＬｌ＿ｉによって選択される所定個のメモリセルトランジスタは、ビット線ＢＬ０〜ＢＬｍを介して、ページバッファ（Ａ）３１によりライトデータの書き込みおよびリードデータの読み出しが行われる。同様に、第２のワード線ＷＬｒ＿ｉによって選択される所定個のメモリセルトランジスタは、ビット線ＢＬｍ＋１〜ＢＬｎを介して、ページバッファ（Ｂ）３２によりライトデータの書き込みおよびリードデータの読み出しが行われる。

図２は、図１に示したコア部の構成（メモリセルアレイ）をより詳細に示すものである。本図では、１つのブロックを取り出して例示している。たとえば、ブロックＢＬＫｊは、それぞれ、複数のＮＡＮＤセル列ＮＣＲ０〜ＮＣＲｎにより構成されている。ＮＡＮＤセル列ＮＣＲ０〜ＮＣＲｎは、それぞれ、ソース側制御トランジスタＳＧＳＴ、所定個（本例の場合、３２個）のメモリセルトランジスタＣｅｌｌ０〜Ｃｅｌｌ３１、および、ドレイン側制御トランジスタＳＧＤＴが直列に接続されて構成されている。ＮＡＮＤセル列ＮＣＲ０〜ＮＣＲｎは、それぞれ、ビット線ＢＬ０〜ＢＬｎとセルソース線ＣｅｌｌＳＲＣとに接続されている。すなわち、ブロックＢＬＫｊのＮＡＮＤセル列ＮＣＲ０〜ＮＣＲｎは、それぞれ、ソース側制御トランジスタＳＧＳＴのソースがセルソース線ＣｅｌｌＳＲＣに共通に接続され、ドレイン側制御トランジスタＳＧＤＴのドレインがビット線ＢＬ０〜ＢＬｎのいずれかに接続されている。なお、セルソース線ＣｅｌｌＳＲＣには、他のブロックＢＬＫｊの、各ソース側制御トランジスタＳＧＳＴが共通に接続されている。

ブロックＢＬＫｊにおいて、ＮＡＮＤセル列ＮＣＲ０〜ＮＣＲｎの各ドレイン側制御トランジスタＳＧＤＴのゲートはドレイン側制御信号線ＳＧＤに、各ソース側制御トランジスタＳＧＳＴのゲートはソース側制御信号線ＳＧＳに、それぞれ接続されている。ドレイン側制御信号線ＳＧＤおよびソース側制御信号線ＳＧＳは、そのブロックＢＬＫｊに対応する、ロウデコーダ（Ｌ）２１，（Ｒ）２２にそれぞれ接続されている。

ここで、各ブロックＢＬＫｊのドレイン側制御信号線ＳＧＤは２分割され、それぞれ、メモリセルアレイ１０内において、メタル配線ＭＬ１によってラダー状に接続されている。同様に、ソース側制御信号線ＳＧＳは２分割され、それぞれ、メモリセルアレイ１０内において、メタル配線ＭＬ２によってラダー状に接続されている。なお、メタル配線ＭＬ１，ＭＬ２は形状にかかわらず、ドレイン側制御信号線ＳＧＤおよびソース側制御信号線ＳＧＳの配線抵抗が下がるように形成されていればよい。このような構成とした場合、ドレイン側制御信号線ＳＧＤおよびソース側制御信号線ＳＧＳを、それぞれ、ワード線ＷＬｌ＿ｉ（ＷＬｌ０〜ＷＬｌ３１），ＷＬｒ＿ｉ（ＷＬｒ０〜ＷＬｒ３１）よりも低抵抗化することができる。勿論、メタル配線ＭＬ１，ＭＬ２は省略することも可能である。

メモリセルトランジスタＣｅｌｌ０〜Ｃｅｌｌ３１は、それぞれ、二重ゲート構造を有するＭＯＳトランジスタであって、制御ゲートと浮遊ゲートとを備えている。各制御ゲートは、ワード線ＷＬｌ＿ｉ（ＷＬｌ０〜ＷＬｌ３１），ＷＬｒ＿ｉ（ＷＬｒ０〜ＷＬｒ３１）のいずれかに接続されている。ワード線ＷＬｌ＿ｉ（ＷＬｌ０〜ＷＬｌ３１）は、そのブロックＢＬＫｊに対応するロウデコーダ（Ｌ）２１に、ワード線ＷＬｒ＿ｉ（ＷＬｒ０〜ＷＬｒ３１）は、そのブロックＢＬＫｊに対応するロウデコーダ（Ｒ）２２に、それぞれ接続されている。つまり、各ブロックＢＬＫｊにおいて、ビット線ＢＬ０〜ＢＬｍにつながるＮＡＮＤセル列ＮＣＲ０〜ＮＣＲｍの各メモリセルトランジスタＣｅｌｌ０〜Ｃｅｌｌ３１は、ワード線ＷＬｌ＿ｉ（ＷＬｌ０〜ＷＬｌ３１）に接続されている。一方、ビット線ＢＬｍ＋１〜ＢＬｎにつながるＮＡＮＤセル列ＮＣＲｍ＋１〜ＮＣＲｎの各メモリセルトランジスタＣｅｌｌ０〜Ｃｅｌｌ３１は、ワード線ＷＬｒ＿ｉ（ＷＬｒ０〜ＷＬｒ３１）に接続されている。

通常、メモリセルアレイ１０には、ＷＬ−ＷＬ間キャパシタンスＣ１、ＷＬ−ＳＧＤ間キャパシタンスＣ２、ＷＬ−ＳＧＳ間キャパシタンスＣ３、および、ＢＬ−ＷＬ，ＳＧＤ，ＳＧＳ間キャパシタンスＣ４が存在する。そのため、リード動作時およびヴェリファイ動作時のビット線ＢＬ０〜ＢＬｎの遷移が、ワード線ＷＬｌ＿ｉ，ＷＬｒ＿ｉに及ぼす影響は小さくない。

図３は、ロウデコーダ（Ｌ）２１，（Ｒ）２２の構成例を示すものである。ロウデコーダ（Ｌ）２１，（Ｒ）２２は、いずれも、ブロックデコーダ２０ａ、レベルシフタ２０ｂ、動作電圧転送スイッチ（Ｔｒａｎｓｆｅｒ ｓｗｉｔｃｈ）２０ｃ、制御線電位接続スイッチ（ＳＧＤＳ ｓｗｉｔｃｈ）２０ｄ、および、インバータ２０ｅを有している。動作電圧転送スイッチ２０ｃは、グローバルドレイン側制御信号線ＧＳＧＤとドレイン側制御信号線ＳＧＤとの間の接続、グローバルソース側制御信号線ＧＳＧＳとソース側制御信号線ＳＧＳとの間の接続、および、グローバルワード線ＧＷＬｉ（ＧＷＬ０〜ＧＷＬ３１）とワード線ＷＬｌ０〜ＷＬｌ３１，ＷＬｒ０〜ＷＬｒ３１との間の接続を制御する、３４個のｎＭＯＳトランジスタを備えている。制御線電位接続スイッチ２０ｄは、制御ゲート電位信号線ＳＧＤＳとドレイン側制御信号線ＳＧＤとの間の接続、および、制御ゲート電位信号線ＳＧＤＳとソース側制御信号線ＳＧＳとの間の接続を制御する、２個のｎＭＯＳトランジスタを備えている。

たとえば、図示していない制御回路からのロウデコーダ活性化信号ＲＤＥＣが“ハイレベル（Ｈ）”になる。すると、ブロックデコーダ２０ａは、図示していないアドレス回路からのブロックアドレスをデコードする。選択ブロックの場合、ブロックデコーダ２０ａは、出力信号ＢＤＥＣＯを“Ｈ”にする。出力信号ＢＤＥＣＯが“Ｈ”になると、インバータ２０ｅによって、スイッチ制御信号ｂＢＤＥＣＯが“ロウレベル（Ｌ）”になる。これにより、制御線電位接続スイッチ２０ｄはオフとなり、制御ゲート電位信号線ＳＧＤＳとドレイン側制御信号線ＳＧＤとの間の接続、および、制御ゲート電位信号線ＳＧＤＳとソース側制御信号線ＳＧＳとの間の接続を、それぞれ解除する。一方、レベルシフタ２０ｂは、出力信号ＢＤＥＣＯが“Ｈ”になったのを受けて、ゲート電位制御信号線ＸｆｅｒＧを“Ｈ”にし、動作電圧転送スイッチ２０ｃが電位を十分に転送できるレベル（ＶＰＰ（転送ゲート電位））になるまで、動作電圧転送スイッチ２０ｃを昇圧する。これにより、動作電圧転送スイッチ２０ｃは、グローバルドレイン側制御信号線ＧＳＧＤの電位をドレイン側制御信号線ＳＧＤへ、グローバルワード線ＧＷＬ０〜ＧＷＬ３１の電位をワード線ＷＬｌ０〜ＷＬｌ３１，ＷＬｒ０〜ＷＬｒ３１へ、グローバルソース側制御信号線ＧＳＧＳの電位をソース側制御信号線ＳＧＳへ、それぞれ転送する。

これに対し、非選択ブロックの場合、ブロックデコーダ２０ａは、出力信号ＢＤＥＣＯを“Ｌ”に保持する。出力信号ＢＤＥＣＯが“Ｌ”の場合、レベルシフタ２０ｂは、ゲート電位制御信号線ＸｆｅｒＧを“Ｌ”にする。これにより、動作電圧転送スイッチ２０ｃはオフとなって、グローバルドレイン側制御信号線ＧＳＧＤとドレイン側制御信号線ＳＧＤとの間の接続、グローバルワード線ＧＷＬ０〜ＧＷＬ３１とワード線ＷＬｌ０〜ＷＬｌ３１，ＷＬｒ０〜ＷＬｒ３１との間の接続、および、グローバルソース側制御信号線ＧＳＧＳとソース側制御信号線ＳＧＳとの間の接続を、それぞれ解除する。この時、インバータ２０ｅは、スイッチ制御信号ｂＢＤＥＣＯを“Ｈ”にし、制御線電位接続スイッチ２０ｄをオンさせる。これにより、制御線電位接続スイッチ２０ｄは、制御ゲート電位信号線ＳＧＤＳとドレイン側制御信号線ＳＧＤとの間、および、制御ゲート電位信号線ＳＧＤＳとソース側制御信号線ＳＧＳとの間を、それぞれ接続する。

上記した構成において、ロウデコーダ（Ｌ）２１，（Ｒ）２２には、それぞれ、ロウデコーダ活性化信号ＲＤＥＣが与えられる。また、ロウデコーダ（Ｌ）２１，（Ｒ）２２には、それぞれ、ブロックアドレス、転送ゲート電位（ＶＰＰ）、および、グローバルワード線ＧＷＬｉ、制御ゲート電位信号線ＳＧＤＳ、グローバルドレイン側制御信号線ＧＳＧＤ、グローバルソース側制御信号線ＧＳＧＳの各電位が与えられる。なお、これら転送ゲート電位（ＶＰＰ）、および、グローバルワード線ＧＷＬｉ、制御ゲート電位信号線ＳＧＤＳ、グローバルドレイン側制御信号線ＧＳＧＤ、グローバルソース側制御信号線ＧＳＧＳの各電位は、図示していないコア制御駆動回路より与えられる。これによって、左右のワード線ＷＬｌ＿ｉ，ＷＬｒ＿ｉを独立に選択することが可能となる。その結果、ピーク電流を低減させるために、リード動作およびヴェリファイ動作を複数回（たとえば、２回）に分けて行うようにした場合にも、ワード線ＷＬｌ＿ｉ，ＷＬｒ＿ｉのレベルが大きく変動するのを防止できる。つまり、一方のワード線ＷＬｌ＿ｉによって選択されるメモリセルトランジスタＣｅｌｌ０〜Ｃｅｌｌ３１のリード動作およびヴェリファイ動作にともなう、ＢＬ−ＷＬ間のカップリングにより、ワード線ＷＬｌ＿ｉのレベルが変動したとしても、その変動が他方のワード線ＷＬｒ＿ｉに伝達されるのを阻止することが可能となる。

図４は、リード動作およびヴェリファイ動作を２回に分けて行うようにした場合を例に、リード動作およびヴェリファイ動作について説明するために示すものである。ただし、全ビット線選択センス（ＡＢＬ）方式とした場合の例である。

図４において、信号ＢＬＳ−Ａ，ＢＬＳ−Ｂは、ビット線ＢＬ０〜ＢＬｎと各センスアンプとの接続を制御するためのトランジスタ（図示していない）のゲート信号である。信号Ｓｔｒｏｂｅ−Ａ，Ｓｔｒｏｂｅ−Ｂは、リード動作およびヴェリファイ動作の結果に応じて、メモリセルトランジスタＣｅｌｌ０〜Ｃｅｌｌ３１を制御するための信号であって、そのメモリセルトランジスタＣｅｌｌ０〜Ｃｅｌｌ３１がコンダクティング状態（Ｃｏｎｄｕｃｔｉｎｇ ｃｅｌｌ）の場合には、対応するビット線ＢＬ０〜ＢＬｎの電位をディスチャージさせるために“Ｈ”となる。これに対し、ノン・コンダクティング状態（Ｎｏｎ−ｃｏｎｄｕｃｔｉｎｇ ｃｅｌｌ）の場合は、プリチャージ状態を保持させるために“Ｌ”のままとなる。

たとえば図４に示すように、２回に分けてリード動作およびヴェリファイ動作を行う場合は、まず、ロウデコーダ（Ｌ）２１，（Ｒ）２２によって、ワード線ＷＬｌ＿ｉ，ＷＬｒ＿ｉがほぼ同時に選択される。この後、信号ＢＬＳ−Ａの“Ｈ”により、ビット線ＢＬ０〜ＢＬｍがプリチャージされる。次いで、所定の時間（ＢＬ ｐｒｅ−ｃｈａｒｇｅ ｗａｉｔ ｔｉｍｅ）を経過した後、信号ＢＬＳ−Ｂの“Ｈ”により、ビット線ＢＬｍ＋１〜ＢＬｎがプリチャージされる。

最初に、ワード線ＷＬｌ＿ｉによって選択されるメモリセルトランジスタＣｅｌｌ０〜Ｃｅｌｌ３１の、リード動作およびヴェリファイ動作が開始される。そして、そのメモリセルトランジスタＣｅｌｌ０〜Ｃｅｌｌ３１がコンダクティングセルの場合には、信号Ｓｔｒｏｂｅ−Ａの“Ｈ”により、対応するビット線ＢＬ０〜ＢＬｍの電荷がディスチャージされる。これにより、ＢＬ−ＷＬ間のカップリングによって、ワード線ＷＬｌ＿ｉのレベルが変動したとする。しかし、そのワード線ＷＬｌ＿ｉのレベルの変動がワード線ＷＬｒ＿ｉに伝わることはない。つまり、ワード線ＷＬｌ＿ｉ，ＷＬｒ＿ｉが、ページバッファ（Ａ）３１，（Ｂ）３２ごとに分割されている。このため、ビット線ＢＬ０〜ＢＬｍの放電の影響が、次のリード動作およびヴェリファイ動作を行うワード線ＷＬｒ＿ｉに伝わることはない。よって、ワード線ＷＬｌ＿ｉのレベルが所定値に収まるまで待つ必要がなく、所定の時間（Ｐｅａｋ ｃｕｒｒｅｎｔ ｗａｉｖｅ ｔｉｍｅ）を経過した後、直ちに、ワード線ＷＬｒ＿ｉによって選択されるメモリセルトランジスタＣｅｌｌ０〜Ｃｅｌｌ３１の、リード動作およびヴェリファイ動作を開始することが可能となる。したがって、ピーク電流を低減させるために、２回に分けてリード動作およびヴェリファイ動作を行うようにした場合にも、リード動作およびヴェリファイ動作を高速化できる。

なお、ワード線ＷＬｒ＿ｉによって選択されるメモリセルトランジスタＣｅｌｌ０〜Ｃｅｌｌ３１がコンダクティングセルの場合は、同様に、信号Ｓｔｒｏｂｅ−Ｂの“Ｈ”により、対応するビット線ＢＬｍ＋１〜ＢＬｎの電荷がディスチャージされる。また、ワード線ＷＬｌ＿ｉ，ＷＬｒ＿ｉによって選択されるメモリセルトランジスタＣｅｌｌ０〜Ｃｅｌｌ３１がいずれもノン・コンダクティングセルの場合は、信号Ｓｔｒｏｂｅ−Ａ，Ｓｔｒｏｂｅ−Ｂの“Ｌ”により、対応するビット線ＢＬ０〜ＢＬｍ，ＢＬｍ＋１〜ＢＬｎの電荷がキープされる。

上記したように、１本のワード線を２分割し、それぞれページバッファに対応させて配置するようにしている。すなわち、ページバッファを２つのグループに分割し、その分割した位置でワード線を２分割するようにしている。これにより、ピーク電流を低減させるために、２回に分けてリード動作およびヴェリファイ動作を行うようにした場合にも、一方のワード線に対応するビット線の放電の影響が、他方のワード線に伝わるのを阻止できるようになる。したがって、他方のワード線に対する、リード動作およびヴェリファイ動作を直ちに開始することが可能となり、リード動作およびヴェリファイ動作を高速化できるものである。

なお、本実施形態においては、ページバッファの分割数を“２”とした場合について説明した。ページバッファの分割数は“２”に限定されるものではないが、少なくとも２つのグループの相互間を、ワード線を分割する位置（分割の境界）と対応させる必要がある。

［第２の実施形態］
図５は、本発明の第２の実施形態にしたがった半導体記憶装置のコア部の構成例を示すものである。本実施形態では、不揮発性の半導体記憶装置であるＮＡＮＤ型フラッシュメモリを例に、ページバッファの分割数をさらに増やすようにした場合について説明する。なお、第１の実施形態で示したＮＡＮＤ型フラッシュメモリと同一部分には同一符号を付し、詳しい説明は割愛する。

本実施形態の場合、たとえば、メモリセルアレイ１０の手前側の辺には、第１，第２のページバッファ（Ａ）３１，（Ｂ）３２が配置されている。また、たとえば、メモリセルアレイ１０の奥側の辺には、第３，第４のページバッファ（Ｃ）３３，（Ｄ）３４が配置されている。ページバッファ（Ａ）３１，（Ｂ）３２，（Ｃ）３３，（Ｄ）３４は、それぞれ、複数のセンスアンプ（図示していない）を備えている。つまり、ページバッファ（Ａ）３１，（Ｂ）３２，（Ｃ）３３，（Ｄ）３４によって、対応するメモリセルトランジスタへのライトデータの書き込み、および、対応するメモリセルトランジスタからのリードデータの読み出しが行われる。

各ページバッファ（Ａ）３１，（Ｃ）３３には、複数のビット線ＢＬ０〜ＢＬｎのうち、ビット線ＢＬ０〜ＢＬｍが交互に接続されている。すなわち、ビット線ＢＬ０，ＢＬ２，〜，ＢＬｍ−１は、ページバッファ（Ａ）３１に接続されている。同様に、ビット線ＢＬ１，ＢＬ３，〜，ＢＬｍは、ページバッファ（Ｃ）３３に接続されている。また、各ページバッファ（Ｂ）３２，（Ｄ）３４には、複数のビット線ＢＬ０〜ＢＬｎのうち、ビット線ＢＬｍ＋１〜ＢＬｎが交互に接続されている。すなわち、ビット線ＢＬｍ＋１，ＢＬｍ＋３，〜，ＢＬｎ−１は、ページバッファ（Ｂ）３２に接続されている。同様に、ビット線ＢＬｍ＋２，ＢＬｍ＋４，〜，ＢＬｎは、ページバッファ（Ｄ）３４に接続されている。

ページバッファ（Ａ）３１には、信号ＢＬＳ−Ａおよび信号Ｓｔｒｏｂｅ−Ａが与えられる。ページバッファ（Ｂ）３２には、信号ＢＬＳ−Ｂおよび信号Ｓｔｒｏｂｅ−Ｂが与えられる。ページバッファ（Ｃ）３３には、信号ＢＬＳ−Ｃおよび信号Ｓｔｒｏｂｅ−Ｃが与えられる。ページバッファ（Ｄ）３４には、信号ＢＬＳ−Ｄおよび信号Ｓｔｒｏｂｅ−Ｄが与えられる。

また、本実施形態においては、各ブロック内の複数のワード線ＷＬｉが、それぞれ、第１のワード線ＷＬｌ＿ｉと第２のワード線ＷＬｒ＿ｉとに２分割されている。第１のワード線ＷＬｌ＿ｉは、一端が第１のロウデコーダ（Ｌ）２１にそれぞれ接続され、この第１のロウデコーダ（Ｌ）２１によって選択的に駆動される。一方、第２のワード線ＷＬｒ＿ｉは、一端が第２のロウデコーダ（Ｒ）２２にそれぞれ接続され、この第２のロウデコーダ（Ｒ）２２によって選択的に駆動される。

なお、ワード線ＷＬｌ＿ｉ，ＷＬｒ＿ｉを分割する位置は、ページバッファ（Ａ）３１，（Ｂ）３２を分割した位置と、ページバッファ（Ｃ）３３，（Ｄ）３４を分割した位置とに、それぞれ対応されている。つまり、ページバッファ（Ａ）３１，（Ｂ）３２，（Ｃ）３３，（Ｄ）３４は、いずれも、ワード線ＷＬｌ＿ｉ，ＷＬｒ＿ｉの分割の境界を跨がないようにして配置されている。

本実施形態の場合、たとえば図６に示すように、４回に分けてリード動作およびヴェリファイ動作が行われる。その際、リード動作およびヴェリファイ動作は、ワード線ＷＬｌ＿ｉ，ＷＬｒ＿ｉを単位として、交互に行われる。こうすることにより、一方のワード線によって選択されるメモリセルトランジスタＣｅｌｌ０〜Ｃｅｌｌ３１のリード動作およびヴェリファイ動作によって、対応するビット線が放電された場合（Ｃｏｎｄｕｃｔｉｎｇ ｃｅｌｌ）にも、ＢＬ−ＷＬ間のカップリングによるワード線のレベルの変動が、他方のワード線によって選択されるメモリセルトランジスタＣｅｌｌ０〜Ｃｅｌｌ３１のリード動作およびヴェリファイ動作に与える影響をなくすことが可能となる。よって、ワード線のレベルが所定値に収まるまで待つ必要がなくなるので、ピーク電流を低減させるために、４回に分けてリード動作およびヴェリファイ動作を行うようにした場合にも、リード動作およびヴェリファイ動作を高速化できるものである。

本実施形態の場合においても、ページバッファ（Ａ）３１，（Ｂ）３２およびページバッファ（Ｃ）３３，（Ｄ）３４は、それぞれ、分割数が“２”に限定されるものではない。

［第３の実施形態］
図７は、本発明の第３の実施形態にしたがった半導体記憶装置のコア部の構成例を示すものである。本実施形態では、多値データを不揮発に記憶するＮＡＮＤ型フラッシュメモリを例に説明する。なお、第２の実施形態で示したＮＡＮＤ型フラッシュメモリと同一部分には同一符号を付し、詳しい説明は割愛する。

本実施形態においては、たとえば、メモリセルアレイ１０が第１のエリア（ＭＬＣメモリセルアレイ）１０ａと第２のエリア（ＳＬＣメモリセルアレイ）１０ｂとを含んでいる。第１のエリア１０ａは、たとえば４値または８値の多値データを記憶するエリアであって、第２のエリア１０ｂは、たとえば２値データを記憶するエリアとなっている。

ワード線ＷＬｉはそれぞれ２分割され、第１のワード線ＷＬｌ＿ｉは第１のエリア１０ａに、第２のワード線ＷＬｒ＿ｉは第２のエリア１０ｂに、それぞれ対応されている。また、第１のエリア１０ａに対応して、ページバッファ（Ａ）３１，（Ｃ）３３が配置され、第２のエリア１０ｂに対応して、ページバッファ（Ｂ）３２，（Ｄ）３４が配置されている。

このような構成とした場合においても、一方のワード線に対応するビット線の放電の影響が、他方のワード線に伝わるのを阻止できるようになる。これにより、他方のワード線に対する、リード動作およびヴェリファイ動作を直ちに開始することが可能となる。したがって、ピーク電流を低減させるために、複数回に分けてリード動作およびヴェリファイ動作を行うようにした場合にも、リード動作およびヴェリファイ動作を高速化できるものである。

特に、２値データと多値データとを記憶するＮＡＮＤ型フラッシュメモリの場合、エリア１０ａ，１０ｂごとにリード動作およびヴェリファイ動作を行うことが可能となり、より信頼性の向上が期待できる。

本実施形態の場合も、ページバッファ（Ａ）３１，（Ｂ）３２およびページバッファ（Ｃ）３３，（Ｄ）３４は、それぞれ、分割数が“２”に限定されるものではない。たとえば、第１の実施形態に示した構成のＮＡＮＤ型フラッシュメモリ（図１参照）のように、ページバッファ（Ｃ）３３，（Ｄ）３４は省略することもできる。

なお、請求項の記載に関連して、本発明の不揮発性半導体記憶装置はさらに以下の態様をとり得る。たとえば、
１． 不揮発性半導体記憶装置であって、
複数のワード線および複数のビット線を有するメモリセルアレイと、
前記複数のビット線がそれぞれ接続される、少なくとも第１および第２のページバッファと、
を具備し、
前記複数のワード線のそれぞれは第１および第２のワード線に分割され、前記第１および第２のワード線は前記少なくとも第１および第２のページバッファにそれぞれ対応して配置されている。

２． 上記１．において、さらに第１および第２のロウデコーダを具備し、
前記第１のワード線は前記第１のロウデコーダによって選択され、前記第２のワード線は前記第２のロウデコーダによって選択される。

３． 上記１．において、前記メモリセルアレイは複数のブロックを有し、前記複数のブロックにはそれぞれ複数のセル列が設けられ、前記複数のセル列はそれぞれドレイン側選択トランジスタと、所定個のメモリセルと、ソース側選択トランジスタとからなり、
前記所定個のメモリセルは、それぞれ、ＦＮトンネル電流を用いてデータの書き込みおよび消去が行われる積層ゲート構造のＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタであって、ＮＡＮＤ型セルを構成する。

４． 上記３．において、前記ＮＡＮＤ型セルは、前記第１および第２のワード線単位で、前記少なくとも第１および第２のページバッファごとに、２回に分けてリード動作およびヴェリファイ動作が行われる。

５． 上記１．において、前記第１および第２のワード線は、その分割位置が、前記少なくとも第１および第２のページバッファの分割の位置に一致している。

６． 上記１．において、前記少なくとも第１および第２のページバッファは、前記メモリセルアレイの一方の側にそれぞれ配置されている。

７． 上記１．において、前記メモリセルアレイは第１および第２のエリアを含み、
前記少なくとも第１および第２のページバッファのうち、前記第１のエリアに対応して前記第１のページバッファが配置され、前記第２のエリアに対応して前記第２のページバッファが配置されている。

８． 上記７．において、前記第１および第２のエリアは２値データを記憶するエリアである。

９． 上記７．において、前記第１のエリアは多値データを記憶するエリアであり、前記第２のエリアは２値データを記憶するエリアである。

１０． 上記１．において、前記少なくとも第１および第２のページバッファは、グループ化された複数のページバッファからなる。

１１． 不揮発性半導体記憶装置であって、
複数のワード線および複数のビット線を有するメモリセルアレイと、
前記複数のビット線がそれぞれ接続される、少なくとも第１ないし第４のページバッファと、
を具備し、
前記複数のワード線のそれぞれは第１および第２のワード線に分割され、前記第１および第２のワード線は前記少なくとも第１，第３および第２，第４のページバッファにそれぞれ対応して配置されている。

１２． 上記１１．において、さらに第１および第２のロウデコーダを具備し、
前記第１のワード線は前記第１のロウデコーダによって選択され、前記第２のワード線は前記第２のロウデコーダによって選択される。

１３． 上記１１．において、前記メモリセルアレイは複数のブロックを有し、前記複数のブロックにはそれぞれ複数のセル列が設けられ、前記複数のセル列はそれぞれドレイン側選択トランジスタと、所定個のメモリセルと、ソース側選択トランジスタとからなり、
前記所定個のメモリセルは、それぞれ、ＦＮトンネル電流を用いてデータの書き込みおよび消去が行われる積層ゲート構造のＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタであって、ＮＡＮＤ型セルを構成する。

１４． 上記１３．において、前記ＮＡＮＤ型セルは、前記第１および第２のワード線単位で、前記第１ないし第４のページバッファごとに、４回に分けてリード動作およびヴェリファイ動作が行われる。

１５． 上記１１．において、前記第１および第２のワード線は、その分割位置が、前記少なくとも第１および第２のページバッファの分割の位置と第３および第４のページバッファの分割の位置とに一致している。

１６． 上記１１．において、前記少なくとも第１ないし第４のページバッファのうち、第１および第２のページバッファは、前記メモリセルアレイの一方の側にそれぞれ配置され、第３および第４のページバッファは、前記第１および第２のページバッファに対向する、前記メモリセルアレイの他方の側にそれぞれ配置されている。

１７． 上記１１．において、前記メモリセルアレイは第１および第２のエリアを含み、
前記少なくとも第１ないし第４のページバッファのうち、前記第１のエリアに対応して前記第１，第３のページバッファが配置され、前記第２のエリアに対応して前記第２，第４のページバッファが配置されている。

１８． 上記１７．において、前記第１および第２のエリアは２値データを記憶するエリアである。

１９． 上記１７．において、前記第１のエリアは多値データを記憶するエリアであり、前記第２のエリアは２値データを記憶するエリアである。

２０． 上記１１．において、前記少なくとも第１ないし第４のページバッファは、グループ化された複数のページバッファからなる。

その他、本願発明は、上記（各）実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。さらに、上記（各）実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。たとえば、（各）実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題（の少なくとも１つ）が解決でき、発明の効果の欄で述べられている効果（の少なくとも１つ）が得られる場合には、その構成要件が削除された構成が発明として抽出され得る。

本発明の第１の実施形態にしたがった、ＮＡＮＤ型フラッシュメモリのコア部の構成例を示すブロック図。 図１に示したコア部を構成する、メモリセルアレイの構成例を示す図。 図１に示したコア部を構成する、ロウデコーダの構成例を示す図。 本実施形態にしたがった、リード動作およびヴェリファイ動作を説明するために示すタイミングチャート。 本発明の第２の実施形態にしたがった、ＮＡＮＤ型フラッシュメモリのコア部の構成例を示すブロック図。 本実施形態にしたがった、リード動作およびヴェリファイ動作を説明するために示すタイミングチャート。 本発明の第３の実施形態にしたがった、ＮＡＮＤ型フラッシュメモリのコア部の構成例を示すブロック図。

符号の説明

１０…メモリセルアレイ、１０ａ…第１のエリア、１０ｂ…第２のエリア、２１…第１のロウデコーダ、２２…第２のロウデコーダ、３１…第１のページバッファ、３２…第２のページバッファ、３３…第３のページバッファ、３４…第４のページバッファ、ＷＬｉ…ワード線、ＷＬｌ＿ｉ…第１のワード線，ＷＬｒ＿ｉ…第２のワード線、ＢＬ０〜ＢＬｎ…ビット線。

Claims (5)

1. 不揮発性半導体記憶装置であって、
   複数のワード線および複数のビット線を有するメモリセルアレイと、
   前記複数のビット線がそれぞれ接続される、少なくとも第１および第２のページバッファと、
   を具備し、
   前記複数のワード線のそれぞれは第１および第２のワード線に分割され、前記第１および第２のワード線は前記少なくとも第１および第２のページバッファにそれぞれ対応して配置されていることを特徴とする不揮発性半導体記憶装置。
2. 不揮発性半導体記憶装置であって、
   複数のワード線および複数のビット線を有するメモリセルアレイと、
   前記複数のビット線がそれぞれ接続される、少なくとも第１ないし第４のページバッファと、
   を具備し、
   前記複数のワード線のそれぞれは第１および第２のワード線に分割され、前記第１および第２のワード線は前記少なくとも第１，第３および第２，第４のページバッファにそれぞれ対応して配置されていることを特徴とする不揮発性半導体記憶装置。
3. さらに、第１および第２のロウデコーダを具備し、
   前記第１のワード線は前記第１のロウデコーダによって選択され、前記第２のワード線は前記第２のロウデコーダによって選択されることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
4. 前記第１および第２のワード線は、その分割位置が、前記少なくとも第１および第２のページバッファの分割の位置に一致していることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
5. 前記メモリセルアレイは第１および第２のエリアを含み、
   前記第１のエリアは多値データを記憶するエリアであり、前記第２のエリアは２値データを記憶するエリアであることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。

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