JP2010282492A - メモリシステム - Google Patents

Abstract

【課題】メモリセルに複数ビットの情報を書き込む際の書き込み速度を高速化する。
【解決手段】メモリシステム１０は、不揮発性メモリ２１−０，２１−１と、不揮発性メモリをアクセスするメモリインタフェース１５−０，１５−１とをそれぞれが含む第１及び第２のチャネルを含む。不揮発性メモリは、それぞれが複数のメモリセルからなる複数のページを含み、各メモリセルは、Ｎビット（Ｎは２以上の自然数）を記憶可能である。さらに、メモリシステム１０は、メモリセルにＮビットを書き込む場合に書き込み時間が異なるＮページの書き込み動作を行い、かつＮページの書き込み動作毎にチャネルを切り替える制御部１２を含む。
【選択図】図１

Description

本発明は、メモリシステムに係り、例えば電気的に書き換えが可能なフラッシュメモリを備えたメモリシステムに関する。

不揮発性半導体メモリとしては、データの書き込み及び消去を電気的に行うＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）の一種であるＮＡＮＤ型フラッシュメモリが知られている。

ＮＡＮＤ型フラッシュメモリに用いられるメモリセルは、半導体基板上にトンネル絶縁膜を介して電荷蓄積を目的とする浮遊ゲート電極、ゲート間絶縁膜、制御ゲート電極が順に積層形成された積層ゲート構造を有している。そして、浮遊ゲート電極に電子を注入し、或いは浮遊ゲート電極から電子を放出することで、メモリセルに情報を書き込む。さらに、大容量化と低コスト化を実現するために、１つのメモリセルに２ビット以上のデータを格納する多値技術を用いたＮＡＮＤ型フラッシュメモリ（多値フラッシュメモリ）の開発が行われている。

多値フラッシュメモリを実現するには、メモリセルの閾値電圧分布を細分化する必要がある。このため、データ書き込みにおいては、メモリセルに印加する電圧の制御が複雑になるため、書き込み時間が長くなってしまう。このため、データ書き込み時に待ち時間が長くなるため、書き込み速度が低下してしまう。

なお、第１のフラッシュメモリに１ページ分のデータを記録して書き込み待ち状態になったとき、直ちに別の第２のフラッシュメモリに次の１ページ分のデータを記録することで、書き込み時間を短縮する技術が開示されている（特許文献１参照）。

特開２００２−３６６４３０号公報

本発明は、メモリセルに複数ビットの情報を書き込む際の書き込み速度を高速化することが可能なメモリシステムを提供する。

本発明の一態様に係るメモリシステムは、不揮発性メモリと、前記不揮発性メモリをアクセスするメモリインタフェースとをそれぞれが含み、前記不揮発性メモリはそれぞれが複数のメモリセルからなる複数のページを含み、各メモリセルはＮビット（Ｎは２以上の自然数）を記憶可能である、第１及び第２のチャネルと、メモリセルにＮビットを書き込む場合に書き込み時間が異なるＮページの書き込み動作を行い、かつＮページの書き込み動作毎にチャネルを切り替える制御部とを具備する。

本発明の一態様に係るメモリシステムは、第１及び第２のチップを有する不揮発性メモリと、前記不揮発性メモリをアクセスするメモリインタフェースとをそれぞれが含み、前記第１及び第２のチップの各々はそれぞれが複数のメモリセルからなる複数のページを含み、各メモリセルはＮビット（Ｎは２以上の自然数）を記憶可能である、第１及び第２のチャネルと、メモリセルにＮビットを書き込む場合に書き込み時間が異なるＮページの書き込み動作を行い、かつＮページの書き込み動作毎にチャネル及びチップを切り替える制御部とを具備する。

本発明によれば、メモリセルに複数ビットの情報を書き込む際の書き込み速度を高速化することが可能なメモリシステムを提供することができる。

本発明の一実施形態に係るメモリシステム１０の構成を示すブロック図。 ２つのチャネルの構成を示すブロック図。 １個のブロックの構成を示す回路図。 メモリセルの閾値分布とデータとの関係を説明する図。 メモリシステム１０の書き込み動作を示すフローチャート。 メモリシステム１０の書き込み動作を示すタイミングチャート。

以下、本発明の実施形態について図面を参照して説明する。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。

図１は、本発明の一実施形態に係るメモリシステム１０の構成を示すブロック図である。メモリシステム１０は、複数個のＮＡＮＤ型フラッシュメモリ２１、及びこれらを制御するメモリコントローラ１１を備えている。なお、本実施形態では、メモリシステム１０が２個のＮＡＮＤ型フラッシュメモリ２１−０、２１−１を備える場合を一例として説明するが、ＮＡＮＤ型フラッシュメモリの数は２個以上であってもよい。

メモリコントローラ１１は、制御部（ＣＰＵ：Central Processing Unit）１２、ＲＯＭ（Read Only Memory）１３、ＲＡＭ（Random Access Memory）１４、複数個のＮＡＮＤインタフェース１５、ホストインタフェース１６、及びＧＰＩＯ（General Purpose Input/Output）を備えており、これらモジュールはシステムバス１８を介して接続されている。

ホストインタフェース１６は、例えばＵＳＢ（Universal Serial Bus）インタフェースからなり、データ転送規格であるＵＳＢ規格に基づいてホストとの間でデータの送受信を制御する。

ＣＰＵ１２は、メモリシステム１０全体の動作を統括的に制御する。ＣＰＵ１２は、例えばメモリシステム１０が電源供給を受けたときに、ＲＯＭ１３やＮＡＮＤ型フラッシュメモリ２１に格納されたファームウェア（ＦＷ）を用いて、メモリシステム１０の各種動作を制御する。また、ＣＰＵ１２は、ホストから書き込みコマンド、読み出しコマンド、及び消去コマンドを受け、ＮＡＮＤ型フラッシュメモリ２１に対して書き込み、読み出し、及び消去動作を制御する。

ＲＯＭ１３は、メモリシステム１０の各種動作を制御するために必要なファームウェア（ソフトウェア）を格納する。ＲＡＭ１４は、ＣＰＵ１２の作業エリアとして使用され、データや各種テーブルを一時的に記憶する。ＧＰＩＯ１７は、入出力ポートであり、これに接続されるモジュールの入出力制御を行う。

ＮＡＮＤインタフェース１５は、ＮＡＮＤ型フラッシュメモリ２１と同じ数だけ配置されており、従って本実施形態では、２個のＮＡＮＤ型フラッシュメモリ２１−０、２１−１に対応する２個のＮＡＮＤインタフェース１５−０、１５−１が配置される。ＮＡＮＤインタフェース１５−０は、ＮＡＮＤ型フラッシュメモリ２１−０との間のインタフェース処理を実行する。同様に、ＮＡＮＤインタフェース１５−１は、ＮＡＮＤ型フラッシュメモリ２１−１との間のインタフェース処理を実行する。

図２は、２つのチャネルの構成を示すブロック図である。メモリシステム１０は、データ転送を行うための２つのチャネル（チャネル０及びチャネル１）を備えている。「チャネル」とは、データを転送する経路であり、ＣＰＵと記憶装置とをつないでデータの授受を行う機能を有する回路部分をいう。本実施形態では、第１のチャネル０は、ＮＡＮＤ型フラッシュメモリ２１−０、及びこれを制御するＮＡＮＤインタフェース１５−０からなり、また、第２のチャネル１は、ＮＡＮＤ型フラッシュメモリ２１−１、及びこれを制御するＮＡＮＤインタフェース１５−１からなる。ＣＰＵ１２は、２つのチャネル（チャネル０及びチャネル１）に対して独立に、データの書き込み、読み出し、及び消去を行うことが可能である。

次に、ＮＡＮＤ型フラッシュメモリ２１の構成について説明する。各ＮＡＮＤ型フラッシュメモリ２１は、２個のチップ（チップ０及びチップ１）を備えている。なお、１個のＮＡＮＤ型フラッシュメモリ２１に含まれるチップの数に特に制限はなく、１個であってもよいし、２個以上であってもよい。

各チップは、データ消去の単位である複数のブロックを備えている。各ブロックは、マトリクス状に配列された複数のメモリセルを備えており、また、データ書き込み及び読み出しの単位である複数のページから構成されている。

なお、各ＮＡＮＤ型フラッシュメモリ２１は、前述したメモリセルアレイの他に、メモリセルアレイに対して、データの書き込み、読み出し、及び消去処理を実行する周辺回路を備えている。具体的には、ＮＡＮＤ型フラッシュメモリ２１は、メモリセルアレイの列を選択するカラムデコーダ、メモリセルアレイの行を選択するロウデコーダ、メモリセルからデータを読み出すためのセンスアンプ回路、読み出し及び書き込みデータを保持するデータキャッシュなどを含む。

図３は、１個のブロックの構成を示す回路図である。各ブロックは、ビット線ＢＬ０〜ＢＬｎの本数に対応する（ｎ＋１）個のＮＡＮＤストリングを備えている。「ｎ」は、０以上の自然数である。複数個のＮＡＮＤストリングにそれぞれ含まれる選択トランジスタＳＴ１は、そのドレインがビット線ＢＬに接続され、そのゲートが選択ゲート線ＳＧＤに共通接続されている。また、複数個のＮＡＮＤストリングにそれぞれ含まれる選択トランジスタＳＴ２は、そのソースがソース線ＳＬに共通接続され、そのゲートが選択ゲート線ＳＧＳに共通接続されている。

各ＮＡＮＤストリングにおいて、ワード線ＷＬ０〜ＷＬｍの本数に対応する（ｍ＋１）個のメモリセルＭＣは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に、それぞれの電流経路が直列接続されるように配置されている。すなわち、（ｍ＋１）個のメモリセルＭＣは、隣接するもの同士で拡散領域（ソース領域若しくはドレイン領域）を共有するような形でカラム方向に直列接続される。

そして、最もドレイン側に位置するメモリセルＭＣから順に、制御ゲート電極がワード線ＷＬ０〜ＷＬｍにそれぞれ接続されている。従って、ワード線ＷＬ０に接続されたメモリセルＭＣのドレインは選択トランジスタＳＴ１のソースに接続され、ワード線ＷＬｍに接続されたメモリセルＭＣのソースは選択トランジスタＳＴ２のドレインに接続されている。

ワード線ＷＬ０〜ＷＬｍは、ブロック内のＮＡＮＤストリング間で、メモリセルＭＣの制御ゲート電極を共通に接続している。つまり、ブロック内において同一行にあるメモリセルＭＣの制御ゲート電極は、同一のワード線ＷＬに接続される。この同一のワード線ＷＬに接続される（ｎ＋１）個のメモリセルＭＣはページとして取り扱われる。

また、ビット線ＢＬは、ブロック間で、選択トランジスタＳＴ１のドレインを共通接続している。つまり、複数個のブロック内において同一列にあるＮＡＮＤストリングは、同一のビット線ＢＬに接続される。

各メモリセルは、Ｐ型ウェル上に形成された積層ゲート構造を備えたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）から構成される。積層ゲート構造は、Ｐ型ウェル上に、トンネル絶縁膜、電荷蓄積層（浮遊ゲート電極）、ゲート間絶縁膜、制御ゲート電極が順に積層されて構成される。メモリセルは、浮遊ゲート電極に蓄積される電子の数に応じて閾値電圧が変化し、この閾値電圧の違いに応じてデータを記録する。メモリセルは、閾値電圧の分布を細分化して２ビット以上の多値データを記憶する。従って、図３において、共通のワード線ＷＬに接続された１行は、２ページ（下位ページ及び上位ページ）に対応する。なお、本実施形態では、メモリセルが２ビットを記憶する場合を一例として説明するが、これに限定されるものではなく、３ビット以上を記憶するようにメモリセルやその周辺回路を構成してもよい。

図４は、メモリセルの閾値分布とデータとの関係を説明する図である。図４の横軸はメモリセルの閾値電圧Ｖｔｈ、縦軸はメモリセルの数（セル数）を示している。メモリセルに２ビットのデータを書き込む場合は、下位ビットデータを書き込むための下位ページ書き込みと、上位ビットを書き込むための上位ページ書き込みとが行われる。

メモリセルのデータを消去すると、メモリセルが“Ａ”レベル（消去状態）の閾値電圧に設定される。例えば、消去状態の“Ａ”レベルは、負側に設定される。

第１ステージにおいて下位ページ書き込みを行うことにより、閾値電圧が“Ａ”レベル（消去状態）の“１”データと、閾値電圧が“Ａ”レベルより高い“Ｍ”レベルの“０”データとのいずれかをメモリセルは記憶することができる。“１”データの場合には、メモリセルの閾値電圧をシフトさせない。“０”データの場合には、メモリセルの閾値電圧を正側にシフトさせる。“０”データの書き込みは、ベリファイ電圧Ｖｍを用いて行われる。

続いて、第２ステージにおいて上位ページ書き込みを行うことにより、“１１”データ、“０１”データ、“００”データ、及び“１０”データの４個のデータのいずれかをメモリセルは記憶することができる。“１１”データは閾値電圧が“Ａ”レベル（消去状態）、“０１”データは閾値電圧が“Ｂ”レベル、“００”データは閾値電圧が“Ｃ”レベル、“１０”データは閾値電圧が“Ｄ”レベルに設定される。なお、閾値電圧Ａ〜Ｄの関係は、Ａ＜Ｂ＜Ｃ＜Ｄ＜Ｖreadである。“１１”データの場合には、メモリセルの閾値電圧をシフトさせない。“０１”データの書き込みは、ベリファイ電圧Ｖｂを用いて行われる。“００”データの書き込みは、Ｖｂより高いベリファイ電圧Ｖｃを用いて行われる。“１０”データの書き込みは、Ｖｃより高いベリファイ電圧Ｖｄを用いて行われる。なお、閾値電圧とデータとの割り付けは、任意に設定可能である。

ここで、多値メモリでは、書き込みデータに応じてメモリセルの閾値電圧を正確に制御する必要がある。メモリセルへの書き込みでは、レベルを超えてしまうオーバープログラムの懸念があるため、書き込み電圧を少しずつ上げながら行う書き込み動作と、閾値電圧を確認するベリファイ動作とを何度も繰り返すステップアップ書き込み方式が用いられる。

具体的には、下位ページの書き込みでは、最初に、外部から下位ページのデータが入力される。そして、データに応じた閾値電圧となるようにメモリセルに書き込み電圧が印加される。その後、メモリセルが正しい閾値電圧になっているかを確認するベリファイが行われる。正しい閾値電圧になっていないメモリセルがページ内に存在する限りにおいては、徐々に電圧を上げながら書き込み電圧を印加する動作と、メモリセルが正しい閾値電圧になっているかを確認するベリファイとが繰り返し行われる。

これに対して、上位ページの書き込みでは、上位ページのデータを書き込む前に、メモリセルに記憶された下位ページのデータを調べるための内部データロードが行われる。その後、下位ページの書き込みと同様に、徐々に電圧を上げながら書き込み電圧を印加する動作と、メモリセルが正しい閾値電圧になっているかを確認するベリファイとが繰り返し行われる。

以上の説明のように、上位ページの書き込みは、下位ページの書き込みよりも複雑であるため、書き込み時間が長くなる。例えば、上位ページの書き込み時間は、下位ページの書き込み時間の３倍程度、又はそれ以上となる。

このように、書き込み時間が異なる２種類の書き込み動作、すなわち、高速の書き込み動作（下位ページ書き込み動作）と、低速の書き込み動作（上位ページ書き込み動作）とが混在するメモリシステム１０では、書き込み中のビジー時間が増えるため、レイテンシが長くなる。そこで、本実施形態では、複数のチャネルを用いたインターリーブ方式を採用することで、ビジー時間を仮想的に減少するようにしている。

（動作）
以下に、このように構成されたメモリシステム１０の書き込み動作について説明する。図５は、メモリシステム１０の書き込み動作を示すフローチャートである。図５において、左側のボックス列は、チャネル０のＮＡＮＤ型フラッシュメモリ２１−０の様子を示しており、右側のボックス列は、チャネル１のＮＡＮＤ型フラッシュメモリ２１−１の様子を示している。例えば、チャネル０のチップ０の４つの四角は、上から順に、第１の下位ページ、第１の上位ページ、第２の下位ページ、第２の上位ページに該当する。図５の下に向かってステップが進んでいき、全部で５つのステップが示されている。また、チップ内の矢印は、当該ステップにおいて書き込み動作が行われているページを表している。チップ内の斜線は、書き込み済みのページを表している。

最初に、ＣＰＵ１２は、チャネル０，チップ０に対して下位ページ及び上位ページの書き込み動作を実行する（ステップＳ１００）。続いて、ＣＰＵ１２は、チャネル及びチップを切り替え、チャネル１，チップ０に対して下位ページ及び上位ページの書き込み動作を実行する（ステップＳ１０１）。続いて、ＣＰＵ１２は、チャネル及びチップを切り替え、チャネル０，チップ１に対して下位ページ及び上位ページの書き込み動作を実行する（ステップＳ１０２）。続いて、ＣＰＵ１２は、チャネル及びチップを切り替え、チャネル１，チップ１に対して下位ページ及び上位ページの書き込み動作を実行する（ステップＳ１０３）。続いて、ＣＰＵ１２は、最初に戻って、チャネル０，チップ０に対して下位ページ及び上位ページの書き込み動作を実行する（ステップＳ１０４）。

このように、ＣＰＵ１２は、下位ページ及び上位ページの書き込みをセットとして、チャネル０，チップ０→チャネル１，チップ０→チャネル０，チップ１→チャネル１，チップ１→チャネル０，チップ０の順に書き込み動作を実行する。すなわち、ＣＰＵ１２は、２ページ分のデータがホストから入力される毎に、チャネル及びチップを順次に切り替えるようにしている。チャネル及びチップの切り替えが一通り終了したら、その後に入力される２ページ分のデータに対しても、上記同様の順に書き込み動作を実行する。

図６は、メモリシステム１０の書き込み動作を示すタイミングチャートである。なお、データはホストからメモリシステム１０に順次入力されている。最初に、ＣＰＵ１２は、チャネル０，チップ０に対して、データの入力（Data In）と下位ページの書き込み動作とを実行する。具体的には、ＣＰＵ１２がチャネル０，チップ０を選択し、チャネル０のチップ０に１ぺージ分のデータを入力する。これを受けて、ＮＡＮＤ型フラッシュメモリ２１−０は、このデータをチップ０の下位ページに書き込む。データ書き込み中は、ＮＡＮＤ型フラッシュメモリ２１−０は、ビジー信号を活性化する。図６に示すように、この下位ページの書き込み動作によるビジー時間“busy時間（Lower）”は、短くなっている。下位ページの書き込みが終了すると、ＮＡＮＤ型フラッシュメモリ２１−０は、ビジーを解除する。

続いて、ビジーが解除されるのを待った後、ＣＰＵ１２は、チャネル０，チップ０に対して、データの入力と上位ページの書き込み動作とを実行する。具体的には、ＣＰＵ１２がチャネル０，チップ０を選択し、チャネル０のチップ０に１ページ分のデータを入力する。これを受けて、ＮＡＮＤ型フラッシュメモリ２１−０は、このデータをチップ０の上位ページに書き込む。図６に示すように、この上位ページの書き込み動作によるビジー時間“busy時間（Upper）”は、ビジー時間“busy時間（Lower）”に比べて長くなっている。

チャネル０，チップ０のビジー期間中（上位ページ書き込み中）に、ＣＰＵ１２は、チャネル１，チップ０に対して、データの入力と下位ページの書き込み動作とを実行する。続いて、ビジーが解除されるのを待った後、ＣＰＵ１２は、チャネル１，チップ０に対して、データの入力と上位ページの書き込み動作とを実行する。

チャネル１，チップ０のビジー期間中（上位ページ書き込み中）に、ＣＰＵ１２は、チャネル０，チップ１に対して、データの入力と下位ページの書き込み動作とを実行する。続いて、ビジーが解除されるのを待った後、ＣＰＵ１２は、チャネル０，チップ１に対して、データの入力と上位ページの書き込み動作とを実行する。

チャネル０，チップ１のビジー期間中（上位ページ書き込み中）に、ＣＰＵ１２は、チャネル１，チップ１に対して、データの入力と下位ページの書き込み動作とを実行する。続いて、ビジーが解除されるのを待った後、ＣＰＵ１２は、チャネル１，チップ１に対して、データの入力と上位ページの書き込み動作とを実行する。

この後、ＮＡＮＤ型フラッシュメモリ２１−０によって、チャネル０，チップ０のビジーが解除されるため、続けて、ＣＰＵ１２は、チャネル０，チップ０に対して下位ページ及び上位ページの書き込み動作を実行する。以下、これらのインターリーブ動作を繰り返す。

以上詳述したように本実施形態では、メモリシステム１０が２個のチャネル（チャネル０及びチャネル１）を備え、これら２個のチャネルに対してインターリーブ方式を用いて書き込み動作を実行する。この際に、下位ページ及び上位ページの書き込み動作を単位として、２個のチャネルを順に切り替えるようにしている。

さらに、各チャネルに含まれるＮＡＮＤ型フラッシュメモリ２１が２個のチップを備え、これら２個のチップに対してインターリーブ方式を用いて書き込み動作を実行する。この際に、下位ページ及び上位ページの書き込み動作を単位として、２個のチャネル及び２個のチップを順に切り替えるようにしている。

従って本実施形態によれば、書き込み時間が長い上位ページの書き込み動作中に、別のチャネルに書き込みアクセスを開始することにより、ビジー時間を仮想的に減少させることができる。この結果、ＮＡＮＤ型フラッシュメモリ全体でのレイテンシを短縮することができ、ひいては、書き込み速度を向上させることができる。

なお、本実施形態では、２個のチャネル及び２個のチップを備えたメモリシステム１０の構成例を示しているが、チャネルの数は２個以上であってもよく、またチップの数は１個又は２個以上であってもよい。チャネル及びチップの数は、上位ページ書き込み時間に応じて最適に設定することで、ＮＡＮＤ型フラッシュメモリ全体でのレイテンシをより短縮することが可能となる。

本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲内で、構成要素を変形して具体化できる。また、実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を構成することができる。例えば、実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。

ＢＬ…ビット線、ＷＬ…ワード線、ＳＬ…ソース線、ＳＧＤ，ＳＧＳ…選択ゲート線、ＭＣ…メモリセル、ＳＴ…選択トランジスタ、１０…メモリシステム、１１…メモリコントローラ、１２…ＣＰＵ、１３…ＲＯＭ、１４…ＲＡＭ、１５…ＮＡＮＤインタフェース、１６…ホストインタフェース、１７…ＧＰＩＯ、１８…システムバス、２１…ＮＡＮＤ型フラッシュメモリ。

Claims (5)

1. 不揮発性メモリと、前記不揮発性メモリをアクセスするメモリインタフェースとをそれぞれが含み、前記不揮発性メモリはそれぞれが複数のメモリセルからなる複数のページを含み、各メモリセルはＮビット（Ｎは２以上の自然数）を記憶可能である、第１及び第２のチャネルと、
   メモリセルにＮビットを書き込む場合に書き込み時間が異なるＮページの書き込み動作を行い、かつＮページの書き込み動作毎にチャネルを切り替える制御部と、
   を具備することを特徴とするメモリシステム。
2. 第１及び第２のチップを有する不揮発性メモリと、前記不揮発性メモリをアクセスするメモリインタフェースとをそれぞれが含み、前記第１及び第２のチップの各々はそれぞれが複数のメモリセルからなる複数のページを含み、各メモリセルはＮビット（Ｎは２以上の自然数）を記憶可能である、第１及び第２のチャネルと、
   メモリセルにＮビットを書き込む場合に書き込み時間が異なるＮページの書き込み動作を行い、かつＮページの書き込み動作毎にチャネル及びチップを切り替える制御部と、
   を具備することを特徴とするメモリシステム。
3. 前記Ｎページは、第１及び第２のページからなり、
   前記Ｎビットは、２ビットであることを特徴とする請求項１又は２に記載のメモリシステム。
4. 前記第２のページの書き込み時間は、前記第１のページのそれより長いことを特徴とする請求項３に記載のメモリシステム。
5. 前記不揮発性メモリは、ＮＡＮＤ型フラッシュメモリであることを特徴とする請求項１乃至４のいずれかに記載のメモリシステム。

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