JP2010093269A - 垂直型半導体装置及びその形成方法 - Google Patents

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Abstract

【課題】垂直型メモリ装置と形成方法を提供する。
【解決手段】本発明は、垂直型半導体装置及び形成方法を提供する。垂直型半導体装置、セル領域及び周辺回路領域を含む半導体基板と、セル領域上に複数のワードラインが垂直に積層されたワードライン構造体と、ワードライン構造体を貫通して配置された半導体の構造体と、ワードライン構造体と半導体の構造体との間に配置されたゲート絶縁膜と、前記周辺回路領域にワードライン構造体と同一の垂直構造のダミーワードライン構造体と、を含む。
【選択図】図２Ｂ

Description

本発明は、半導体装置及びその形成方法に関し、より詳細には、垂直型メモリ装置とその形成方法に関する。
消費者が要求する優秀な性能及び低廉な価格を充足させるために半導体装置の集積度を増加させることが要求されている。メモリ半導体装置の場合、その集積度は、製品の価格を決定する重要な要因であるので、特に増加された集積度が要求されている。従来の２次元又は平面的なメモリ半導体装置の場合に、その集積度は、単位メモリセルが占める面積によって主に決定されるので、微細パターン形成技術の水準に大きく影響を受ける。しかし、パターンの微細化のためには、高価な装備が必要なので、２次元メモリ半導体装置の集積度は、増加しているが、制約的である。
このような限界を克服するための代案として、メモリセルを３次元的に形成する技術が提案されている。例えば、垂直型半導体柱（ｖｅｒｔｉｃａｌ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｐｉｌｌａｒｓ）を活性領域に使用する３次元メモリ半導体装置が開示されている。
このような技術によると、メモリセルが３次元的な垂直型に形成されるので、半導体基板の面積を效率的に活用することができ、その結果、集積度は、従来の２次元的な平面形メモリ半導体装置に比べて大きく増加されることができる。
韓国特許公開第２０００‐００５２４８４号公報 韓国特許公開第２００５‐００７２１６８号公報
本発明は、上述の問題点に鑑みてなされたもので、その目的は、ダミーワードライン構造体を利用して平坦化された垂直型半導体装置を提供することにある。
本発明は、上述の問題点に鑑みてなされたもので、その他の目的は、ダミーワードライン構造体内に防湿構造体を含んで湿気及び汚染に強い垂直型半導体装置を提供することにある。
本発明は、上述の問題点に鑑みてなされたもので、その他の目的は、ダミーワードライン構造体を利用して平坦化された垂直型半導体装置の形成方法を提供することにある。
本発明は、上述の問題点に鑑みてなされたもので、その他の目的は、ダミーワードライン構造体内に防湿構造体を含んで湿気及び汚染に強い垂直型半導体装置の形成方法を提供することにある。
上述の目的を達成するため、本発明の一実施形態による垂直型半導体装置は、セル領域及び周辺回路領域を含む半導体基板と、前記セル領域上に複数のワードラインが垂直に積層されたワードライン構造体と、前記ワードライン構造体を貫通して配置された半導体の構造体と、前記ワードライン構造体と半導体の構造体との間に配置されたゲート絶縁膜と、前記周辺回路領域に前記ワードライン構造体と同一の垂直構造のダミーワードライン構造体と、を含む。
前記ダミーワードライン構造体は、前記ワードライン構造体と同一の高さの上部面を有することができる。
前記ダミーワードライン構造体と、前記ワードライン構造体は、垂直方向に沿って、実質的に同一の高さを有することができる。
前記ダミーワードライン構造体は、前記セル領域を囲むことができる。
前記ダミーワードライン構造体内に配置された防湿構造体をさらに含むことができる。
前記防湿構造体は、前記ダミーワードライン構造体を垂直に貫通する貫通孔の内部に配置されることができる。
前記防湿構造体は、ダミーワードライン構造体の全体の高さを通じて伸びることができる。
前記防湿構造体は、前記セル領域を囲むことができる
前記防湿構造体は、シリコン窒化膜を含むことができる。
前記垂直型の半導体装置は、前記ワードライン構造体上に配置されたストリング選択ライン構造体と、前記ダミーワードライン構造体上に配置されたダミーストリング選択ライン構造体と、をさらに含むことができ、前記ストリング選択ライン構造体及び前記ダミーストリング選択ライン構造体の上部面は、同一の高さであることができる。
前記ダミーワードライン構造体は、前記セル領域から最も遠い前記周辺回路領域の端に配置されることができる。
前記ワードライン構造体と前記半導体基板との間に介在された接地選択構造体をさらに含むことができる。
前記ワードライン構造体は、階段型であることができる。
前記ワードライン構造体、前記半導体の構造体、及び前記ゲート絶縁膜は、直列連結された垂直型のナンドフラッシュメモリを構成することができる。
本発明の他の実施形態による垂直型半導体装置の製造方法は、半導体基板の互いに積層された複数のワードラインを含むセル領域上にワードライン構造体を形成する段階と、ワードライン構造体を通じて半導体構造体を形成する段階と、ワードライン構造体と半導体構造体との間にゲート絶縁膜を形成する段階と、半導体基板の周辺回路領域上にダミーワードライン構造体を形成する段階と、を含むことができ、前記ダミーワードライン構造体は、垂直構造を有し、ワードライン構造体と同一の構成を含むことができる。
前記垂直型半導体装置の製造方法は、半導体基板のセル領域及び周辺回路領域に複数の積層構造のワードライン導電膜を形成する段階と、前記セル領域の前記ワードライン導電膜をパターニングしてワードライン構造体を形成する段階と、前記周辺回路領域の前記ワードライン導電膜をパターニングしてダミーワードライン構造体を形成する段階と、をさらに含むことができる。
前記垂直型半導体装置の製造方法は、前記ダミーワードライン構造体を貫通する防湿構造体を形成する段階をさらに含むことができる。
前記防湿構造体は、シリコン窒化膜を含むことができる。
本発明の一実施形態による垂直型半導体装置は、防湿特性及び汚染を防止することができる防湿構造体を含む。又、ダミーワードライン構造体は、平坦化工程の際にセル領域と周辺回路領域との段差を減少させることができる。
本発明の一実施形態による垂直型半導体装置の回路図である。 本発明の一実施形態による垂直型半導体装置の平面図である。 本発明の一実施形態による垂直型半導体装置の断面図である。 本発明の一実施形態による垂直型半導体装置を形成する方法を説明する断面図である。 本発明の一実施形態による垂直型半導体装置を形成する方法を説明する断面図である。 本発明の一実施形態による垂直型半導体装置を形成する方法を説明する断面図である。 本発明の一実施形態による垂直型半導体装置を形成する方法を説明する断面図である。 本発明の一実施形態による垂直型半導体装置を形成する方法を説明する断面図である。 本発明の一実施形態による垂直型半導体装置を形成する方法を説明する断面図である。 本発明の一実施形態による垂直型半導体装置を形成する方法を説明する断面図である。 本発明の一実施形態による垂直型半導体装置を形成する方法を説明する断面図である。 本発明の一実施形態による垂直型半導体装置を形成する方法を説明する断面図である。 本発明の一実施形態による垂直型半導体装置を形成する方法を説明する断面図である。 本発明の一実施形態による垂直型半導体装置を形成する方法を説明する断面図である。 本発明の一実施形態による垂直型半導体装置を形成する方法を説明する断面図である。 本発明の一実施形態による垂直型半導体装置を形成する方法を説明する断面図である。 本発明の一実施形態による垂直型半導体装置を形成する方法を説明する断面図である。 本発明の一実施形態による垂直型半導体装置を形成する方法を説明する断面図である。 本発明の一実施形態による垂直型半導体装置を形成する方法を説明する断面図である。 本発明によるフラッシュメモリ装置を具備するメモリカードの一例を簡略に示すブロック図である。 本発明によるフラッシュメモリシステムを装着する情報処理システムを簡略に示すブロック図である。
垂直型半導体柱を使用する垂直型半導体装置は、複数のワードラインを垂直に積層する。これによって、高い積層構造によって後続の平坦化工程及び配線工程の難易度が増加されうる。本発明の一実施形態による半導体装置は、ダミーワードライン構造体を周辺回路領域に配置して、高い積層構造による後続の平坦化工程を容易にすることができる。
又、高い積層構造は、半導体装置の外部での浸湿又は汚染に弱いことがありえる。このような問題点を解決するために、チップの最外殻に防湿構造体を配置して、浸湿及び/又は汚染を防止することができる。本発明の一実施形態の半導体装置において、前記防湿構造体は、前記ダミーワードライン構造体の内部に配置されることができる。
以上の本発明の目的、異なる目的、特徴、利点は、添付された図面に関した後述の望ましい実施形態を通じて容易に理解されるはずである。しかし、本発明は、ここで説明される実施形態に限定されるものではなく、異なる形態に具体化されることができる。すなわち、ここで開示される実施形態は、開示された内容が徹底で、完全になるように、そして当業者に本発明の思想が十分に伝えられるために提供されるものである。
本明細書で、何れかの膜が異なる膜又は基板上にあると言及される場合に、それは異なる膜又は基板上に直接形成されることができる、或いはこれらの間に第３の膜が介在されうるということを意味する。又、図面において、膜及び領域の厚さは、技術的な内容の効果的な説明のために誇張されている。又、本明細書の多様な実施形態で、第１、第２、第３などの用語が多様な領域、膜などを記述するために使われたが、これらの領域、膜がこのような用語によって限定されるわけではない。これらの用語は、但し何れの所定領域又は膜を異なる領域又は膜と区別させるために使われただけである。従って、何れかの一実施形態での第一膜質に言及された膜質が異なる実施形態では、第２膜質に言及されることができる。ここに説明され、例示される各実施形態は、それの相補的な実施形態も含む。
図１は、本発明の一実施形態による垂直型半導体装置の回路図である。
図１を参照すると、本発明の一実施形態による垂直型半導体装置には、セル領域上に積層された複数のワードラインＷＬ１〜ＷＬ４が配置される。例えば、前記複数のワードラインＷＬ１〜ＷＬ４の各々は、第１方向と第２方向によって定義される平面で伸びて板形を有することができる。近い位置にある前記ワードラインは、ワードライン絶縁パターン（図示せず）を通じて分離されることができる。前記ワードラインＷＬ１〜ＷＬ４と前記ワードライン絶縁パターンは、ワードライン構造体（図示せず）を形成することができる。前記ワードラインは、２の倍数であることができる。ゲート絶縁構造体（図示せず）は、前記半導体の構造体と前記ワードラインとの間に配置されることができる。前記ゲート絶縁構造体は、電荷格納膜を含むことができる。一つの前記ワードラインと一つの前記半導体の構造体の交点は、一つのメモリセルを提供することができる。前記半導体の構造体は、メモリセルのチャンネル領域と、ソース領域と、ドレーン領域とを提供することができる。垂直に連続的に配置された前記メモリセルＭＴｍｎ１〜ＭＴｍｎ４は、前記半導体の構造体を通じて互いに直列連結されることができる。前記直列連結された前記メモリセルＭＴｍｎ１〜ＭＴｍｎ４は、ストリング１０を構成することができる。
前記ストリング１０の一端は、接地選択トランジスタＧＳＴｍｎの一端に連結されることができる。前記接地選択トランジスタＧＳＴｍｎは、板形の接地選択ラインＧＳＬと、前記接地選択ラインＧＳＬを貫通して配置される接地選択半導体の構造体（図示せず）と、前記接地選択半導体の構造体と前記接地選択ラインＧＳＬとの間に配置された接地選択ゲート絶縁膜（図示せず）と、を含むことができる。前記接地選択トランジスタの他端は、半導体基板に形成された共通ソースラインＣＳＬに連結されることができる。前記共通ソースラインは、ダイオード１２に連結されることができる。
前記ストリング１０の他端は、ストリング選択トランジスタＳＳＴｍｎの一端に連結されることができる。前記ストリング選択トランジスタＳＳＴｍｎの他端は、ビットラインＢＬに電気的に連結されることができる。例えば、前記ストリング１０の一つのメモリセルＭＴｍｎ４は、一つのワードラインＷＬ４と一つのストリング選択ラインＳＳＬｍ及び一つのビットラインＢＬｎによって選択されることができる。
図２Ａ及び図２Ｂは、本発明の一実施形態による垂直型半導体装置の平面図及び断面図である。図２Ｂは、図２ＡのＩ‐Ｉ’線に沿って切断された断面図である。
図２Ａ及び図２Ｂを参照すると、半導体基板１００は、垂直型メモリセルが配置されるセル領域Ａと、前記垂直型メモリセルを駆動するための周辺回路が配置される周辺回路領域Ｂと、を含むことができる。前記半導体基板１００のセル領域Ａは、素子分離膜１０２に囲まれることができる。又、周辺回路領域に素子分離膜１０２が配置されることができる。前記素子分離膜１０２は、活性領域を定義することができる。前記素子分離膜１０２の上部面は、半導体基板１００と実質的に同一の高さを有することができる。前記素子分離膜１０２は、薄いトレンチ素子分離工程（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏａｌｔｉｏｎ ｐｒｏｃｃｅｓｓ）によって実行されることができる。前記素子分離膜１０２は、シリコン酸化膜であることができる。
前記セル領域Ａは、Ｐ型の導電型にドーピングされてＰ‐ウォール（Ｐ‐ｗａｌｌ）１０４を形成することができる。前記周辺回路領域ＢにＮＭＯＳ及び/又はＰＭＯＳが配置されることができる。前記ＮＭＯＳが配置される領域にＰ‐ウォール１０８ｐが形成されることができ、前記ＰＭＯＳが形成される領域にＮ‐ウォール１０８ｎが形成されることができる。前記セル領域ＡのＰ‐ウォール１０４上にＮ型にドーピングされた共通ソース領域１０６が配置されることができる。前記共通ソース領域１０６は、導電層に機能することができる。前記共通ソース領域１０６は、共通ソースラインＣＳＬ（Ｃｏｍｍｏｎ ｓｏｕｒｃｅ ｌｉｎｅ）の機能を実行することができる。前記共通ソース領域１０６は、板形に配置されることができる。前記共通ソース領域１０６は、前記Ｐ‐ウォール１０４とＰＮ接合してダイオードを形成することができる。
前記周辺回路領域Ｂに周辺回路ゲート構造体１１０が配置されることができる。前記周辺回路ゲート構造体１１０は、周辺回路ゲート絶縁膜１１２と、周辺回路ゲート電極１１４と、周辺回路スペーサ１１６と、ソース/ドレーン１１８と、を含むことができる。前記周辺回路ゲート絶縁膜１１２は、シリコン酸化膜であることができる。前記周辺回路ゲート絶縁膜１１２は、高電圧用ゲート絶縁膜と、低電圧用ゲート絶縁膜と、を含むことができる。前記高電圧用ゲート絶縁膜の厚さは、前記低電圧用ゲート絶縁膜の厚さより大きくてよい。
前記周辺回路ゲート電極１１４は、ドーピングされたシリコンを含むことができる。又、前記周辺回路ゲート電極１１４は、複層構造を含むことができる。前記周辺回路ゲート電極１１４は、シリコン/金属化合物の積層構造であることができる。前記金属化合物は、金属シリサイドを含むことができる。前記周辺回路スペーサ１１６は、シリコン窒化膜であることができる。前記ソース/ドレーン１１８は、Ｎ型又はＰ型の不純物領域に前記周辺回路ゲート電極１１４の両側の前記半導体基板１００に形成されることができる。
前記周辺回路ゲート構造体１１０及び前記共通ソース領域１０６上に第１エッチング停止膜１２０が配置されることができる。前記第１エッチング停止膜１２０は、シリコン窒化膜であることができる。前記第１エッチング停止膜１２０上に第１層間絶縁膜１３０が配置されることができる。前記第１層間絶縁膜１３０の上部面は、平坦化されることができる。前記第１層間絶縁膜１３０は、シリコン酸化膜であることができる。
前記セル領域Ａの前記第１層間絶縁膜１３０上に接地選択構造体が配置されることができる。前記接地選択構造体１５０は、前記共通ソース領域１０６上に配置されることができる。前記接地選択構造体１５０は、前記接地選択トランジスタＧＳＴｍｎ（図１に示す）を含むことができる。前記接地選択トランジスタＧＳＴｍｎは、板形の接地選択ライン１５２と、前記接地選択ライン１５２を貫通して配置される接地選択半導体の構造体１５８と、前記接地選択半導体の構造体１５８と前記接地選択ライン１５２との間に配置された接地選択ゲート絶縁膜１５６と、を含むことができる。
前記接地選択ライン１５２は、ドーピングされた半導体に形成されることができる。前記接地選択ライン１５２上に第２エッチング停止膜１５３が配置されることができる。前記接地選択ライン１５２は、板形に配置されることができる。前記第２エッチング停止膜１５３は、シリコン窒化膜であることができる。前記第２エッチング停止膜１５３と前記接地選択ライン１５２は、整列されることができる。前記第２エッチング停止膜１５３と、前記接地選択ライン１５２と、前記第１層間絶縁膜１３０と、第１エッチング停止膜１２０を貫通して前記接地選択半導体の構造体１５８が配置されることができる。前記接地選択半導体の構造体１５８は、単結晶又は多結晶の半導体であることができる。前記接地選択半導体の構造体１５８は、ドーピングされることができる。前記接地選択ライン１５２と、前記接地選択ゲート絶縁膜１５６と、前記接地選択半導体の構造体１５８は、垂直型接地選択トランジスタＧＳＴｍｎを構成することができる。前記接地選択半導体の構造体１５８の一端は、前記共通ソース領域１０６と接触することができる。前記接地選択半導体の構造体１５８は、前記接地選択ライン１５２を貫通してマトリックス形態に配置されることができる。
本発明の変形された実施形態によると、前記接地選択トランジスタＧＳＴｍｎは、前記半導体基板１００上に垂直型又は水平型に具現されることができる。前記垂直型接地選択トランジスタは、メモリセルと類似の構造を有することができる。
前記周辺回路領域Ｂの前記第１層間絶縁膜１３０上にダミー接地選択ライン１５２ｄが配置されることができる。前記ダミー接地選択ライン１５２ｄは、ドーピングされたシリコンであることができる。前記ダミー接地選択ライン１５２ｄ上に第２ダミーエッチング停止パターン１５３ｄが配置されることができる。前記第２ダミーエッチング停止パターン１５３ｄは、シリコン窒化膜であることができる。前記第２ダミーエッチング停止パターン１５３ｄと前記ダミー接地選択ライン１５２ｄの側面は、整列されることができる。前記第２ダミーエッチング停止パターン１５３ｄの上部面と前記第２エッチング停止パターン１５３の上部面は、同一の高さであることができる。
前記ダミー接地選択ライン１５２ｄ及び前記接地選択ライン１５２が形成された結果物上に第２層間絶縁膜１４０が配置されることができる。前記第２層間絶縁膜１４０は、前記第１層間絶縁膜１３０と、前記第２エッチング停止膜１５３と、前記第２ダミーエッチング停止膜１５３ｄ上に配置されることができる。前記第２層間絶縁膜１４０の上部面は、平坦化されることができる。
下部コンタクトプラグ１４２は、前記第２層間絶縁膜１４０と、前記第１層間絶縁膜１３０と、前記第１エッチング停止膜１２０を貫通して、前記周辺回路ゲート構造体１１０の前記周辺回路ゲート電極１１４及び/又はソース/ドレーン１１８に接続するように配置されることができる。共通ソースコンタクトプラグ１０７は、前記セル領域Ａの前記共通ソース領域１０６と接触するように配置されることができる。又、接地選択コンタクトプラグ１５５は、前記接地選択ライン１５２と接触するように配置されることができる。
前記下部コンタクトプラグ１４２と、共通ソースコンタクトプラグ１０７、又は接地選択コンタクトプラグ１５５上に下部配線１６４が配置されることができる。前記下部配線１６４は、金属又はドーピングされた半導体であることができる。前記下部コンタクトプラグ１４２と、共通ソースコンタクトプラグ１０７、又は接地選択コンタクトプラグ１５５の上部面は同一の高さの共面であることができる。
前記共通ソースコンタクトプラグ１０７は、前記セル領域Ａの前記共通ソース領域１０６上に配置されることができる。これに従って、前記共通ソース領域１０６又は共通ソースラインＣＳＬは、前記共通ソースコンタクトプラグ１０７及び前記下部配線１６４を通じて周辺回路領域の素子と電気的に連結されることができる。前記下部配線１６４の側面は、第３層間絶縁膜１６０に満たされることができる。前記第３層間絶縁膜１６０は、前記第２層間絶縁膜１４０上に配置されることができる。前記第３層間絶縁膜１６０の上部面は、前記下部配線１６４の上部面と同一の高さであることができる。
前記第３層間絶縁膜１６０上にワードライン構造体１７０が配置される。前記ワードライン構造体１７０は、第１ワードライン絶縁パターン１７１と、第１ワードライン１７２と、第２ワードライン絶縁パターン１７３と、第２ワードライン１７４と、第３ワードライン絶縁パターン１７５と、第３ワードライン１７６と、第４ワードライン絶縁パターン１７７と、第４ワードライン１７８と、を含むことができる。前記ワードライン構造体１７０は、少なくとも一側で階段型であることができる。前記階段型部分で、前記第１ワードライン絶縁パターン１７１と第１ワードライン１７２の側面は、互いに整列されることができる。前記階段型部分で、前記第２ワードライン絶縁パターン１７３と第２ワードライン１７４の側面は、互いに整列されることができる。前記階段型部分で、前記第３ワードライン絶縁パターン１７５と第３ワードライン１７６の側面は、互いに整列されることができる。前記階段型部分で、前記第４ワードライン絶縁パターン１７７と第４ワードライン１７８の側面は、互いに整列されることができる。前記第１乃至第４ワードライン絶縁パターン１７０ｂは、シリコン酸化膜であることができる。前記第１乃至第４ワードライン１７０ａは、ドーピングされたシリコンであることができる。前記ワードライン１７０ａの厚さは、前記ワードライン絶縁パターン１７０ｂの厚さより大きいことでありうる。前記ワードライン１７０ａは、板形であることができる。
前記ワードライン構造体１７０を貫通して半導体の構造体１９２が提供されることができる。前記半導体の構造体１９２は、前記ワードラインが提供される平面を貫通するマトリックス形態に配置されることができる。ゲート絶縁膜１９４は、前記半導体の構造体１９２と前記ワードライン１７０ａとの間に配置されることができる。又は、前記ゲート絶縁膜１９４は、前記半導体の構造体１９２と前記ワードライン構造体１７０との間に配置されることができる。
前記ゲート絶縁膜１９４は、電荷格納膜を含むことができる。一つのワードラインと前記半導体の構造体１９２の交点は、一つのメモリセルを提供することができる。前記半導体の構造体１９２は、メモリセルのチャンネル領域と、ソース領域と、ドレーン領域とを提供することができる。前記半導体の構造体１９２は、前記第３層間絶縁膜１６０と、第２層間絶縁膜１４０を貫通して配置されるように延長されることができる。前記半導体の構造体１９２の一端は、前記接地選択半導体の構造体１５８と接触することができる。前記半導体の構造体１９２は、単結晶又は多結晶半導体であることができる。前記半導体の構造体１９２は、ピラー（Ｐｉｌｌａｒ）形態であることができる。
本発明の変形された実施形態によると、前記半導体の構造体１９２は、円筒形態又はマカロニ形態であることができる。前記円筒の内部は、絶縁膜で満たされることができる。
図２Ａ及び図２Ｂに示したように、前記周辺回路領域Ｂにダミーワードライン構造体１７０ｄが配置されることができる。図２Ｂに示したように前記ダミーワードライン構造体１７０ｄは、垂直構造を有することができ、例えば、第３方向に沿って垂直に伸びることができ、ワードライン構造体１７０と同一の高さを有することができる。例えば、前記ダミーワードライン構造体１７０ｄの上部面は、前記ワードライン構造体１７０の上部面と同一の高さを有することができる。
前記ダミーワードライン構造体１７０ｄは、前記第３層間絶縁膜１６０又は前記下部配線１６４上に配置されることができる。例えば、図２Ｂに示したように前記ダミーワードライン構造体１７０ｄは、第３階間絶縁膜１６０と直接に接する第１部分と、第１方向に沿って前記第１部分と離隔され、下部配線１６４と直接に接する第２部分と、を含むことができる。前記のダミーワードライン構造体１７０ｄは、ワードライン構造体１７０と実質的に同一の構成を含むことができ、階段型の構造を有さないことができる。
図２Ａに示したように、前記ダミーワードライン構造体１７０ｄは、セル領域Ａの周辺の前記周辺回路領域Ｂに配置されることができる。前記ダミーワードライン構造体１７０ｄは、前記セル領域Ａを囲むように囲い形態を有することができる。前記ダミーワードライン構造体１７０ｄは、前記周辺回路領域Ｂの端に配置されることができる。
前記ワードライン構造体１７０上にストリング選択ライン構造体１８０が配置されることができる。前記ストリング選択構造体１８０は、ストリング選択絶縁パターン１８２と、ストリング選択ライン１８４と、ストリング選択キャッピングパターン１８６と、を含むことができる。前記ストリング選択絶縁パターン１８２と、ストリング選択ライン１８４と、ストリング選択キャッピングパターン１８６の側面は、互いに整列されることができる。ストリング選択半導体の構造体１８８は、前記ストリング選択ライン構造体１８０を貫通して配置されることができる。前記ストリング選択半導体の構造体１８８と前記ストリング選択ライン１８４との間にストリング選択ゲート絶縁膜１８９が配置されることができる。近い位置にある前記ストリング選択ライン１８４及び前記ストリング選択キャッピングパターン１８６との間は、第５層間絶縁膜（図示せず）で満たされることができる。前記第５層間絶縁膜の上部面は、前記ストリング選択キャッピングパターン１８６の上部面と一致することができる。
前記ストリング選択半導体の構造体１８８の一端は、前記半導体の構造体１９２と接触することができる。前記ストリング選択半導体の構造体１８８の他端は、ビットラインＢＬと電気的に連結されることができる。前記ストリング選択ライン１８４と、ストリング選択ゲート絶縁膜１８９と、前記ストリング選択半導体の構造体１８８は、ストリング選択トランジスタＳＳＴｍｎを構成（図１に示す）することができる。前記ストリング選択ライン１８４は、第１方向に延長されることができる。近所のストリング選択ライン１８４は、互いに電気的に分離されることができる。前記ビットラインＢＬは、ライン形態にパターニングされて前記第１方向に交差する第２方向に延長されることができる。前記ストリング選択ライン１８４は、ストリング選択コンタクトプラグ２０４を通じて上部配線２１２に連結されることができる。
周辺回路領域Ｂの前記ダミーワードライン構造体１７０ｄ上にダミーストリング選択ライン構造体１８０ｄが配置されることができる。前記ダミーストリング選択ライン構造体１８０ｄは、前記ストリング選択ライン構造体１８０と同一の垂直構造を有することができる。前記ダミーストリング選択ライン構造体１８０ｄは、ダミーストリング選択絶縁パターン１８２ｄと、ダミーストリング選択ライン１８４ｄと、ダミーストリング選択キャッピングパターン１８６ｄと、を含むことができる。前記ダミーストリング選択絶縁パターン１８２ｄと、ダミーストリング選択ライン１８４ｄと、ダミーストリング選択キャッピングパターン１８６ｄの側面は、互いに整列されることができる。前記ダミーワードライン構造体１７０ｄと前記ダミーストリング選択ライン構造体１８０ｄの側面は、互いに整列されることができ、例えば、前記第２方向 及び第３方向によって定義される平面に実質的に均一な面を形成することができる。
前記ワードライン構造体１７０及びストリング選択ライン構造体１８０の側面は、第４層間絶縁膜２００で満たされることができる。前記第４層間絶縁膜２００の上部面は、前記ストリング選択ライン構造体１８０の上部面と同一の高さであることができる。又、前記第４層間絶縁膜２００の上部面は、前記ダミーストリング選択ライン構造体１８０ｄの上部面と同一の高さであることができる。前記ダミーワードライン構造体１７０ｄ及び/又は前記ダミーストリング選択ライン構造体１８０ｄは、前記第４層間絶縁膜２００の平坦化工程実行の際に、前記第４層間絶縁膜２００の上部面を均一に維持するダミーパターンの機能を実行することができる。
前記周辺回路領域Ｂの前記ダミーワードライン構造体１７０ｄ及び前記ダミーストリング選択ライン構造体１８０ｄの内部に防湿構造体２２０が配置されることができる。前記ダミーワードライン構造体１７０ｄは、前記周辺回路領域Ｂの最外殻に配置されることができる。前記防湿構造体２２０は、前記ダミーワードライン構造体１７０ｄを貫通して配置されることができる。前記防湿構造体は、シリコン窒化膜を含むことができる。前記防湿構造体は、汚染、或いは湿気が前記周辺回路領域の内部に侵入することを防止することができる。前記防湿構造体２２０は、前記ダミーストリング選択ライン構造体１８０ｄを貫通して配置されるように延長されることができる。前記防湿構造体２２０は、前記第３層間絶縁膜１６０及び第２層間絶縁膜１４０を貫通して配置されるように延長されることができる。
本発明の変形された実施形態によると、前記防湿構造体２２０は、前記ダミーワードライン構造体１７０ｄを貫通する貫通孔（図示せず）の内部側面に配置されることができる。
前記平坦化された前記第４層間絶縁膜２００にワードラインコンタクトプラグＷＬＣ１〜ＷＬＣ４が配置されることができる。前記ワードラインコンタクトプラグＷＬＣ１〜ＷＬＣ４は、階段部分の前記ワードライン構造体１７０の側面に配置されることができる。第１乃至第４ワードラインコンタクトプラグＷＬＣ１〜ＷＬＣ４は、各々に前記第４層間絶縁膜２００を貫通して第１乃至第４ワードライン１７２、１７４、１７６、１７８と接触することができる。前記第１乃至第４ワードラインコンタクトプラグＷＬＣ１〜ＷＬＣ４の上部面は、同一の高さを有することができる。
前記周辺回路領域Ｂに前記下部配線１６４と接触する上部配線コンタクトプラグ２０２が前記第４層間絶縁膜２００を貫通して配置されることができる。
前記第４層間絶縁膜２００上にビットラインＢＬが配置されることができる。前記ビットラインＢＬは、前記セル領域Ａで前記ストリング選択半導体の構造体１８８と接触し、前記第２方向に延長されることができる。前記周辺回路領域Ｂに前記ビットラインＢＬと同一の平面に金属パッド２０３が配置されることができる。前記金属パッド２０３は、ワードラインコンタクトプラグ及び/又は上部配線コンタクトプラグ２０２と電気的に接触することができる。
前記ビットラインＢＬ及び前記金属パッド２０３を覆う第６層間絶縁膜２３０が配置されることができる。前記第６層間絶縁膜２３０及び前記ストリング選択キャッピングパターン１８６を貫通して前記ストリング選択ライン１８４と接触するストリング選択コンタクトプラグ２０４が配置されることができる。前記ストリング選択コンタクトプラグ２０４は、上部配線２１２を通して周辺回路と電気的に連結されることができる。前記上部配線２１２は、ビア（ｖｉａ）２０５を通じて前記金属パッド２０３と電気的に連結されることができる。
図３Ａ乃至図３Ｐは、本発明の一実施形態による垂直型半導体装置を形成する方法を説明する断面図である。
図３Ａを参照すると、バッファ酸化膜（図示せず）及びシリコン窒化膜（図示せず）が半導体基板１００上に形成されることができる。前記バッファ酸化膜と、前記シリコン酸化膜と、前記半導体基板１００を連続的にパターニングして、バッファ酸化パターン（図示せず）と、シリコン窒化パターン（図示せず）と、トレンチ（図示せず）を形成することができる。前記トレンチは、プラズマ化学気相蒸着法を利用して、素子分離膜１０２によって満たされることができる。前記シリコン窒化パターンが露出されるように前記素子分離膜１０２を平坦化することができる。前記シリコン窒化パターン及び前記バッファ酸化パターンは、除去されることができる。即ち、前記素子分離膜１０２は、薄い素子分離工程（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ ｐｒｏｃｅｓｓ）によって形成されることができる。前記素子分離膜１０２は、セル領域Ａ及び周辺回路領域Ｂに形成されることができる。
前記半導体基板１００上に犠牲酸化膜（図示せず）を形成し、フォトレジストを利用してパターニングし、イオンを注入して前記セル領域ＡにＰ‐ウォール１０４を形成することができる。又、パターニング及びイオン注入技術を利用して、前記周辺回路領域ＢにＮＭＯＳの場合には、Ｐ‐ウォール１０８ｐを形成することができ、ＰＭＯＳの場合には、Ｎ‐ウォール１０８ｎを形成することができる。パターニング及びイオン注入技術を利用して前記セル領域Ａに共通ソース領域１０６を形成することができる。前記共通ソース領域１０６は、Ｎ型に高濃度ドーピングされることができる。前記共通ソース領域１０６は、共通ソースラインＣＳＬに利用されることができる。前記Ｐ‐ウォール１０４と前記共通ソース領域１０６は、ＰＮ接合を形成してダイオードを構成することができる。
前記半導体基板１００上に周辺回路ゲート絶縁膜１１２が配置されることができる。前記周辺回路ゲート絶縁膜１１２は、シリコン酸化膜であることができる。前記シリコン酸化膜は、熱酸化膜であることができる。前記周辺回路ゲート絶縁膜１１２は、高電圧用ゲート絶縁膜と、低電圧用ゲート絶縁膜と、を含むことができる。前記高電圧用ゲート絶縁膜の厚さは、前記低電圧用ゲート絶縁膜の厚さより大きくてよい。
図３Ｂを参照すると、前記周辺回路ゲート絶縁膜１１２上に周辺回路ゲート導電膜（図示せず）が形成されることができる。前記周辺回路ゲート導電膜は、ドーピングされたシリコンを含むことができる。前記周辺回路ゲート導電膜は、複層構造を有することができる。前記複層構造は、シリコン/金属又はシリコン/金属シリサイドの構造を有することができる。前記周辺回路ゲート導電膜をパターニングして周辺回路ゲート電極１１４を形成できる。前記周辺回路ゲート電極の側面には、周辺回路スペーサ１１６が配置されることができる。前記周辺回路スペーサ１１６は、シリコン窒化膜を蒸着して異方性エッチングして形成されることができる。前記周辺回路ゲート電極１１４の側面の前記半導体基板１００にソース/ドレーン領域１１８が形成されることができる。前記ソース/ドレーン領域１１８は、Ｎ型の不純物又はＰ型の不純物にドーピングされた領域であることができる。ＮＭＯＳの場合、前記ソース/ドレーン領域１１８は、Ｎ型不純物にドーピングされることができる。ＰＭＯＳの場合、前記ソース/ドレーン領域１１８は、Ｐ型不純物にドーピングされることができる。前記ソース/ドレーン領域１１８は、ＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）構造を有することができる。
周辺回路ゲート構造体１１０は、前記周辺回路ゲート絶縁膜１１２と、周辺回路ゲート電極１１４と、周辺回路スペーサ１１６と、ソース/ドレーン１１８と、を含むことができる。前記周辺回路ゲート構造体１１０上に第１エッチング停止膜１２０がコンフォーマルに形成されることができる。前記第１エッチング停止膜１２０は、シリコン窒化膜と、シリコン酸化窒化膜であることができる。
図３Ｃを参照すると、前記第１エッチング停止膜１２０上に第１層間絶縁膜１３０が形成されることができる。前記第１層間絶縁膜１３０は、シリコン酸化膜であることができる。前記シリコン酸化膜の上部面は、平坦化されることができる。前記第１層間絶縁膜１３０上に接地選択導電膜１５２ａが形成されることができる。前記接地選択導電膜１５２ａ上に第２エッチング停止膜１５３ａが配置されることができる。前記接地選択導電膜１５２ａは、単結晶又は多結晶シリコンであることができる。又は、前記接地選択導電膜１５２ａは、アモルファスシリコンを形成して後処理して、多結晶又は単結晶化させることができる。前記第２エッチング停止膜１５３ａは、シリコン窒化膜、又はシリコン酸化窒化膜であることができる。
前記第２エッチング停止膜１５３ａと、前記接地選択導電膜１５２ａと、第１層間絶縁膜１３０を連続的にパターニングして、接地選択孔１５７を形成することができる。前記接地選択孔１５７は、前記セル領域Ａにマトリックス形態に２次元的に配列されることができる。
図３Ｄを参照すると、前記接地選択孔１５７が形成された半導体基板１００を熱処理して、前記接地選択孔１５７の側面に接地選択ゲート絶縁膜１５６を形成することができる。前記接地選択ゲート絶縁膜１５６をシリコン酸化膜であることができる。
前記接地選択ゲート絶縁膜１５６が形成された半導体基板１００上に接地選択スペーサ膜（図示せず）がコンフォーマルに形成されることができる。前記接地選択スペーサ膜は、シリコン酸化窒化膜又はシリコン膜であることができる。前記接地選択スペーサ膜を異方性エッチングして、前記接地選択孔１５７の内部側面に接地選択スペーサ１５９を形成することができる。続いて、前記接地選択スペーサ１５９が配置された前記接地選択孔１５７を異方性エッチングして前記接地選択孔１５７の下部に配置された前記第１エッチング停止膜１２０を除去して前記共通ソース領域１０６を露出させることができる。
図３Ｅを参照すると、前記接地選択スペーサ１５９は、等方性エッチングを利用して選択的に除去することができる。前記接地選択孔１５７の内部は、接地選択半導体の構造体１５８で満たされることができる。前記接地選択半導体の構造体は、選択的なエピタキシャル成長技術を利用して形成されることができる。又は、前記接地選択半導体の構造体１５８は、前記半導体基板１００上に半導体膜を化学気相蒸着方法に形成し、平坦化工程を通じて形成されることができる。
図３Ｆを参照すると、前記第２エッチング停止膜１５３ａと、前記接地選択導電膜１５２ａをパターニングして、前記セル領域Ａに第２エッチング停止パターン１５３と、接地選択ライン１５２を形成することができ、前記周辺回路領域Ｂに第２ダミーエッチング停止パターン１５３ｄと、ダミー接地選択ライン１５２ｄを形成することができる。前記第２ダミーエッチング停止パターン１５３ｄの上部面と前記第２エッチング停止パターン１５３の上部面は、同一の高さであることができる。前記第２ダミーエッチング停止パターン１５３ｄは、前記周辺回路領域Ｂの最外殻に配置されることができる。前記接地選択ライン１５２は、板形であることができる。接地選択構造体１５０は、前記接地選択ライン１５２と、前記接地選択半導体の構造体１５８と、前記接地選択ゲート絶縁膜１５６と、を含むことができ、接地選択トランジスタＧＳＴｍｎを構成することができる。
本発明の変形された実施形態によると、前記接地選択トランジスタＧＳＴｍｎは、垂直型に形成されることに限定されるものではなく、半導体基板に水平型に形成されることができる。又、前記接地選択トランジスタの形成方法は多様に変形されることができる。
図３Ｇを参照すると、前記第２ダミーエッチング停止パターン１５３ｄと、前記第２エッチング停止パターン１５３が形成された結果物上に第２層間絶縁膜１４０が形成されることができる。前記第２層間絶縁膜１４０は、シリコン酸化膜であることができる。前記第２層間絶縁膜１４０の上部面は、平坦化されることができる。前記第２層間絶縁膜１４０と、前記第１層間絶縁膜１３０を貫通して、前記周辺回路ゲート構造体１１０の周辺回路ゲート電極１１４又は前記ソース/ドレーン１１８上に下部配線コンタクト孔（図示せず）が形成されることができる。前記下部配線コンタクト孔を満たす金属膜を前記半導体基板１００上に形成することができる。続いて、前記金属膜を平坦化して、前記下部配線コンタクト孔を満たす下部配線コンタクトプラグ１４２を形成することができる。
図２Ａを参照すると、前記共通ソースコンタクトプラグ１０７は、前記第２層間絶縁膜１４０と、前記第１層間絶縁膜１３０を貫通して、前記共通ソース領域１０６上に配置されることができる。前記共通ソースコンタクトプラグ１０７は、前記共通ソース領域１０６の端に配置されることができる。図２Ａを参照すると、接地選択コンタクトプラグ１５５は、前記第２層間絶縁膜１４０と、第２エッチング停止パターン１５３を貫通して前記接地選択ライン１５２と接触するように配置されることができる。
再び図３Ｇを参照すると、下部配線膜（図示せず）は、前記下部配線コンタクトプラグ１４２と接触するように前記第２層間絶縁膜１４０上に形成されることができる。前記下部配線膜をパターニングして下部配線１６４を形成することができる。前記下部配線１６４が形成された結果物上に第３層間絶縁膜１６０を形成することができる。前記第３層間絶縁膜１６０は、シリコン酸化膜であることができる。前記第３層間絶縁膜１６０の上部面は、平坦化されることができる。前記第３層間絶縁膜１６０の上部面と前記下部配線１６４の上部面は、同一の高さを有することができる。
図３Ｈを参照すると、前記第３層間絶縁膜１６０上に第１ワードライン絶縁膜１７１ａと、第１ワードライン導電膜１７２ａと、第２ワードライン絶縁膜１７３ａと、第２ワードライン導電膜１７４ａと、第３ワードライン絶縁膜１７５ａと、第３ワードライン導電膜１７６ａと、第４ワードライン絶縁膜１７７ａと、第４ワードライン導電膜１７８ａが順に積層されることができる。前記第１乃至第４ワードライン導電膜１７２ａ、１７４ａ、１７６ａ、１７８ａは、ドーピングされたシリコンであることができる。前記第１乃至第４ワードライン絶縁膜１７１ａ、１７３ａ、１７５ａ、１７７ａは、シリコン酸化膜であることができる。
前記第４ワードライン導電膜１７８ａ上にストリング選択絶縁膜１８２ａと、ストリング選択導電膜１８４ａと、ストリング選択キャッピング膜１８６ａが積層されることができる。前記ストリング選択絶縁膜１８２ａは、シリコン酸化膜であることができる。前記ストリング選択導電膜１８４ａは、ドーピングされたシリコンであることができる。前記ストリング選択キャッピング膜１８６ａは、シリコン窒化膜であることができる。
図３Ｉを参照すると、前記ストリング選択キャッピング膜１８６ａの以下の下部構造物をパターニングして、ストリングコンタクト孔１９０を形成することができる。前記ストリングコンタクト孔１９０は、前記セル領域Ａでマトリックス形態に形成されることができる。前記ストリングコンタクト孔１９０は、周辺回路領域Ｂの端に追加に配置されることができる。前記ストリングコンタクト孔１９０は、前記ワードラインド導電層１７２ａ、１７４ａ、１７６ａ、１７８ａ及び前記ワードライン絶縁膜１７１ａ、１７３ａ、１７５ａ、１７７ａを貫通することができる。前記ストリングコンタクト孔１９０は、前記第３層間絶縁膜１６０と、前記第２層間絶縁膜１４０を貫通するように延長されることができる。前記ストリングコンタクト孔１９０は、前記セル領域Ａで前記接地選択半導体の構造体１５８を露出させることができる。前記ストリングコンタクト孔１９０は、前記接地選択半導体の構造体１５８と整列されて配置されることができる。例えば、前記ストリングコンタクト孔１９０と接地選択半導体の構造体１５８の第１方向による幅は、実質的に同一であり、全体的に互いに重なることができる。
前記ストリングコンタクト孔１９０は、前記周辺回路領域Ｂで前記第２ダミーエッチング停止パターン１５３ｄを露出させることができる。
図３Ｊを参照すると、前記ストリングコンタクト孔１９０が形成された半導体基板１００上にゲート絶縁膜１９４がコンフォーマルに形成されることができる。前記ゲート絶縁膜は、電荷格納膜を含むことができる。前記ゲート絶縁膜は、トンネル絶縁膜/電荷格納膜/ブロッキング絶縁膜の複層構造であることができる。前記ゲート絶縁膜は、シリコン酸化膜/シリコン窒化膜/シリコン酸化膜のＯＮＯ複層構造を有することができる。前記電荷格納膜は、シリコン窒化膜であることができる。前記電荷格納膜は、電荷をトラップ（ｔｒａｐ）することができる。前記トンネル絶縁膜は、熱酸化膜であることができる。前記ゲート絶縁膜の構造及び物質は、多様に変形されることができる。
図３Ｋを参照すると、前記ゲート絶縁膜１９４が形成された半導体基板１００上にフォトレジスト１９１を形成してエッチバックして、前記フォトレジスト１９１の上部面が前記第４ワードライン導電膜１７８ａの上部面と実質的に一致するようにすることができる。続いて、前記半導体基板１００を湿式エッチングして、露出された前記ゲート絶縁膜１９４を除去することができる。
図３Ｌを参照すると、続いて、前記ストリングコンタクト孔１９０に満たされたフォトレジスト１９１を除去することができる。前記ストリング選択導電膜１８４ａを熱酸化させて、ストリング選択ゲート絶縁膜１８９を形成することができる。続いて、前記ストリングスペーサ膜（図示せず）を前記半導体基板１００上にコンフォーマルに形成することができる。前記ストリングスペーサ膜は、シリコン窒化膜、シリコン酸化窒化膜、又はシリコンであることができる。前記ストリングスペーサ膜を異方性エッチングして、前記ストリングコンタクト孔１９０の側面にストリングスペーサ１９７を形成することができる。前記ストリングスペーサ１９７は、前記ゲート絶縁膜１９４の一部を露出させることができる。即ち、前記ストリングスペーサ１９７と、前記ストリング選択キャッピング膜１８６ａをマスクにエッチングして、前記接地選択半導体の構造体１５８上に配置されたゲート絶縁膜１９４を除去することができる。これに従って、前記接地選択半導体の構造体１５８が露出されることができる。
図３Ｍを参照すると、前記ストリングスペーサ１９７は、選択的に等方性エッチングを利用して除去されることができる。前記セル領域Ａの露出された前記接地選択半導体の構造体１５８上に選択的にエピタキシャル成長工程を利用して、半導体の構造体１９２をピラー形態に成長させることができる。前記半導体の構造体１９２は、ドーピングされる、或いはドーピングされないシリコンであることができる。前記半導体の構造体１９２は、前記ストリングコンタクト孔１９０を満たすように延長されることができる。続いて、前記半導体の構造体１９２が形成された半導体基板は、平坦化されることができる。前記半導体の構造体の上部は、ストリング選択半導体の構造体１８８を構成することができる。
前記周辺回路領域Ｂの前記ストリングコンタクト孔１９０の下部には、接地選択半導体の構造体１５８が配置されなくてよい。これに従って、前記ストリングコンタクト孔１９０には、半導体の構造体が選択的にエピタキシャル成長工程によって形成されなくてよい。前記半導体基板１００上に防湿膜（図示せず）を前記周辺回路領域Ｂの前記ストリングコンタクト孔１９０を満たすように形成することができる。前記防湿膜が形成された半導体基板は、平坦化されて防湿構造体２２０を形成することができる。前記防湿膜は、シリコン窒化膜と、シリコン酸化窒化膜と、ポリイミド膜のうちで、少なくとも一つを含むことができる。前記防湿構造体２２０は、チップの外部の汚染、或いは湿気が前記周辺回路領域Ｂに浸透することを防止することができる。
本発明の変形された実施形態によると、前記ストリングコンタクト孔１９０の下部の前記接地選択半導体の構造体１５８が露出された前記半導体基板１００上に半導体膜（図示せず）が蒸着されることができる。前記半導体膜は、ポリシリコン又はアモルファスシリコンであることができる。続いて、前記半導体膜を熱処理して結晶化させることができる。前記周辺回路領域Ｂの前記ストリングコンタクト孔１９０に形成された前記半導体膜は、湿式エッチングによって除去されることができる。前記周辺回路領域Ｂの前記ストリングコンタクト孔１９０は、防湿構造体２２０で満たすことができる。前記防湿構造体は、シリコン窒化膜を含むことができる。
本発明の変形された実施形態によると、前記ストリングコンタクト孔１９０の下部の前記接地選択半導体の構造体１５８が露出された前記半導体基板１００上に半導体膜（図示せず）が蒸着されることができる。前記半導体膜は、前記ストリングコンタクト孔１９０の側壁にコンフォーマルに蒸着されることができる。続いて、前記ストリングコンタクト孔１９０は、防湿膜で満たされることができる。前記防湿膜は、シリコン窒化膜を含むことができる。前記防湿膜が形成された半導体基板を前記ストリング選択キャッピング膜１８６ａが露出されるように平坦化して前記ストリングコンタクト孔１９０を満たす防湿構造体２２０を形成することができる。
図３Ｎを参照すると、前記ストリング選択キャッピング膜１８６ａの以下の構造物をパターニングして、ストリング選択ライン構造体１８０と、ダミーストリング選択ライン構造体１８０ｄと、ワードライン構造体１７０と、ダミーワードライン構造体１７０ｄとを形成することができる。前記パターニングは、複数のマスクを使用して実行されることができる。
前記ワードライン構造体１７０は、第１ワードライン絶縁パターン１７１と、第１ワードライン１７２と、第２ワードライン絶縁パターン１７３と、第２ワードライン１７４と、第３ワードライン絶縁パターン１７５と、第３ワードライン１７６と、第４ワードライン絶縁パターン１７７と、第４ワードライン１７８と、を含むことができる。前記ワードライン構造体１７０上にストリング選択ライン構造体１８０が配置されることができる。前記ストリング選択ライン構造体１８０は、ストリング選択絶縁パターン１８２と、予備ストリング選択ライン１８４ｐと、予備ストリング選択キャッピングパターン１８６ｐと、を含むことができる。前記ストリング選択絶縁パターン１８２と、予備ストリング選択ライン１８４ｐと、予備ストリング選択キャッピングパターン１８６ｐの側面は、互いに整列されることができる。
前記ワードライン構造体１７０の階段型部分で、第１乃至第４ワードライン絶縁パターン１７１、１７３、１７５、１７７と、前記第１乃至第４ワードライン１７２、１７４、１７６、１７８は、各々に互いに整列されることができる。前記ストリング選択ライン構造体１８０は、前記ワードライン構造体１７０と前記階段型部分で連続的に階段形態を形成することができる。
前記ダミーワードライン構造体１７０ｄは、前記周辺回路領域Ｂで前記ワードライン構造体１７０と同一の垂直構造を有することができる。しかし、前記ダミーワードライン構造体１７０ｄは、階段形状ではなくてもよい。前記ダミーストリング選択ライン構造体１８０ｄと前記ダミーワードライン構造体１７０ｄの側面は、整列されることができる。
図３Ｏを参照すると、前記半導体基板１００上に第４層間絶縁膜２００が形成されることができる。前記予備ストリング選択キャッピングパターン１８６ｐが露出されるように前記第４層間絶縁膜２００は、平坦化されることができる。前記第４層間絶縁膜２００は、シリコン酸化膜であることができる。前記第４層間絶縁膜２００の平坦化工程の際に、前記セル領域Ａと前記周辺回路領域Ｂの段差が発生することができる。前記ダミーワードライン構造体１７０ｄ及び前記ダミーストリング選択ライン構造体１８０ｄは、ダミーパターンに作用して、前記周辺回路領域Ｂと前記セル領域Ａで前記第４層間絶縁膜２００の上部面を同一に維持することができる。
図３Ｐを参照すると、前記予備ストリング選択キャッピングパターン１８６ｐ及び前記予備ストリング選択ライン１８４ｐをパターニングして、第１方向に延長されるストリング選択キャッピングパターン１８６及びストリング選択ライン１８４を形成することができる。前記ストリング選択ライン１８４が形成された前記半導体基板１００上に第５層間絶縁膜（図示せず）を形成し、前記ストリング選択キャッピングパターン１８６が露出されるように平坦化することができる。
図２Ａ及び図３Ｐを参照すると、前記第４層間絶縁膜２００をパターニングして、前記第１ワードライン１７２を露出する第１ワードラインコンタクト孔（図示せず）と、前記第２ワードライン１７４を露出する第２ワードラインコンタクト孔（図示せず）と、前記第３ワードラインを露出する第３ワードラインコンタクト孔（図示せず）と、第４ワードライン１７８を露出する第４ワードラインコンタクト孔３７８とを形成することができる。前記周辺回路領域Ｂで前記下部配線１６４を露出する上部配線コンタクト孔２０３を形成することができる。前記第１乃至第４ワードラインコンタクト孔及び前記上部配線コンタクト孔を満たすように金属膜を形成することができる。前記金属膜は、前記第４層間絶縁膜２００が露出されるように平坦化されて、第１乃至第４ワードラインコンタクトプラグＷＬＣ１〜ＷＬＣ４及び上部配線コンタクトプラグ２０２を形成することができる。
再び図２Ｂを参照すると、第１乃至第４ワードラインコンタクトプラグＷＬＣ１〜ＷＬＣ４が形成された前記半導体基板１００上にビット導電膜（図示せず）を形成することができる。前記ビット導電膜をパターニングして、前記セル領域Ａに前記ストリング選択半導体の構造体１８８又は半導体の構造体１９２を第２方向に連結するビットラインＢＬを形成することができる。又は、前記周辺回路領域Ｂに前記上部配線コンタクトプラグ２０２を連結する上部パッド２０３を形成することができる。
前記ビットラインＢＬが形成された前記半導体基板１００上に第６層間絶縁膜２３０を形成することができる。前記第６層間絶縁膜２３０及び前記ストリング選択キャッピングパターン１８６をパターニングして、ストリング選択コンタクト孔（図示せず）を形成することができる。又、前記ストリングコンタクト孔を満たすように金属膜を形成し、平坦化して、ストリング選択コンタクトプラグ２０４を形成することができる。前記ストリング選択コンタクトプラグ２０４は、上部配線２１２に連結されることができる。
図４は、本発明によるフラッシュメモリ装置を具備するメモリカード１２００の一例を簡略に示したブロック図である。
図４を参照すると、高容量のデータ格納能力を支援するためのメモリカード１２００は、本発明によるフラッシュメモリ装置１２１０を装着する。本発明によるメモリカード１２００は、ホスト（Ｈｏｓｔ）とフラッシュメモリ装置１２１０との間の諸般データ交換を制御するメモリコントローラ１２２０を含む。
ＳＲＡＭ１２２１は、プロセシングユニット１２２２の動作メモリとして使われる。ホストインタフェース１２２３は、メモリカード１２００と接続されるホストのデータ交換プロトコルを具備する。エラー訂正ブロック１２２４は、マルチビットフラッシュメモリ装置１２１０から読出されたデータに含まれるエラーを検出及び訂正する。メモリインタフェース１２２５は、本発明のフラッシュメモリ装置１２１０とインタフェーシングする。プロセシングユニット１２２２は、メモリコントローラ１２２０のデータ交換のための諸般制御動作を実行する。図面には示さなかったが、本発明によるメモリカード１２００は、ホストとのインタフェーシングのためのコードデータを格納するＲＯＭ（図示せず）などがさらに提供されることができるということは、この分野の通常的な知識を習得した者に自明である。
上述の本発明のフラッシュメモリ装置及びメモリカード又はメモリシステムによると、ダミーセルの消去特性が改善されたフラッシュメモリ装置１２１０を通じて信頼性が高いメモリシステムを提供することができる。特に、最近に活発に進行されている半導体ディスク装置ＳＳＤ（Ｓｏｌｉｄ Ｓｔａｔｅ Ｄｉｓｋ）のようなメモリシステムで本発明のフラッシュメモリ装置が提供されることができる。この場合、ダミーセルから発生される読み出しエラーを遮断することによって、信頼性が高いメモリシステムを具現することができる。
図５は、本発明によるフラッシュメモリシステム１３１０を装着する情報処理システム１３００を簡略に示すブロック図である。
図５を参照すると、モバイル機器、又はデスクトップコンピュータのような情報処理システムに本発明のフラッシュメモリシステム１３１０が装着される。本発明による情報処理システム１３００は、フラッシュメモリシステム１３１０と各々にシステムバス１３６０に電気的に連結されたモデム１３２０と、中央処理装置１３３０と、ＲＡＭ１３４０と、ユーザインタフェース１３５０と、を含む。フラッシュメモリシステム１３１０は、上述のメモリシステム又はフラッシュメモリシステムと実質的に同一に構成されるはずである。フラッシュメモリシステム１３１０には、中央処理装置１３３０によって処理されたデータ又は外部で入力されたデータが格納される。ここで、上述したフラッシュメモリシステム１３１０が半導体ディスク装置ＳＳＤに構成されることができ、この場合、情報処理システム１３００は、大容量のデータをフラッシュメモリシステム１３１０に安定的に格納することができる。そして、信頼性の増大によって、フラッシュメモリシステム１３１０は、エラー訂正に所要される資源を節減することができて、高速のデータ交換機能を情報処理システム１３００に提供するはずである。示さなかったが、本発明による情報処理システム１３００には、応用チップセット（Ａｐｐｌｉｃａｔｉｏｎ Ｃｈｉｐｓｅｔ）と、カメライメージプロセッサＣＩＳ（Ｃａｍｅｒａ Ｉｍａｇｅ Ｐｒｏｃｅｓｓｏｒ）と、入出力装置などがさらに提供されることができることは、この分野の通常的な知識を習得した者に自明である。
又は、本発明によるフラッシュメモリ装置又はメモリシステムは、多様な形態のパッケージに実装されることができる。例えば、本発明によるフラッシュメモリ装置又はメモリシステムは、ＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）、ＢａＬＬ ｇｒｉｄ ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ-Ｌｉｎｅ Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ、Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ、Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ-Ｌｉｎｅ Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ‐ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ-ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ（ＷＳＰ）などのような方式にパッケージ化されて実装されることができる。
一方、３次元フラッシュメモリ素子を具現するために、垂直型半導体柱を活性領域に使用する技術は、“半導体記憶装置及びその製造方法”という題目に開示されている（特許文献２）、“Ｎｏｎｖｏｌａｔｉｌｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｍｅｍｏｒｙ ｄｅｖｉｃｅ ａｎｄ ｍａｎｕｆａｃｔｕｒｉｎｇ ｍｅｔｈｏｄ ｔｈｅｒｅｏｆ”という題目に開示されている（特許文献１）、Ｙ．Ｆｕｋｕｚｕｍｉなどが書いた“Ｏｐｔｉｍａｌ Ｉｎｔｅｇｒａｔｉｏｎ ａｎｄ Ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ ｏｆ Ｖｅｒｔｉｃａｌ Ａｒｒａｙ Ｄｅｖｉｃｅｓ ｆｏｒ Ｕｌｔｒａ-Ｈｉｇｈ Ｄｅｎｓｉｔｙ、Ｂｉｔ-Ｃｏｓｔ Ｓｃａｌａｂｌｅ Ｆｌａｓｈ Ｍｅｍｏｒｙ”という題目の非特許文献１、そしてＨ．Ｔａｎａｋａなどが書いた“Ｂｉｔ Ｃｏｓｔ Ｓｃａｌａｂｌｅ Ｔｅｃｈｎｏｌｏｇｙ ｗｉｔｈ Ｐｕｎｃｈ ａｎｄ Ｐｌｕｇ Ｐｒｏｃｅｓｓ ｆｏｒ Ｕｌｔｒａ Ｈｉｇｈ Ｄｅｎｓｉｔｙ Ｆｌａｓｈ Ｍｅｍｏｒｙ”という題目の非特許文献２などで説明された。説明の簡潔のために、前記公開特許及び論文の各々に開示された内容は重複に説明しない。しかし、前記公開特許及び論文の各々に開示された内容は本発明に含まれる。
１００ 半導体基板
１０２ 素子分離膜
１０４ Ｐ‐ウォール
１０６ 共通ソース領域
１０７ 共通ソースコンタクトプラグ
１１０ 周辺回路ゲート構造体
１１２ 周辺回路ゲート絶縁膜
１１４ 周辺回路ゲート電極
１１６ 周辺回路スペーサ
１１８ ソース/ドレーン
１２０ 第１エッチング停止膜
１３０ 第１層間絶縁膜
１４０ 第２層間絶縁膜
１４２ 下部コンタクトプラグ
１５０ 接地選択構造体
１５２ 接地選択ライン
１５３ 第２エッチング停止膜
１５５ コンタクトプラグ
１５６ 接地選択ゲート絶縁膜
１５８ 接地選択半導体の構造体
１６０ 第３層間絶縁膜
１６４ 下部配線
１７０ ワードライン構造体１７０
１７１ 第１ワードライン絶縁パターン
１７２ 第１ワードライン１７２
１７３ 第２ワードライン絶縁パターン
１７４ 第２ワードライン
１７５ 第３ワードライン絶縁パターン
１７６ 第３ワードライン
１７７ 第４ワードライン絶縁パターン
１７８ 第４ワードライン
１８０ ストリング選択構造体
１８２ ストリング選択絶縁パターン
１８４ ストリング選択ライン
１８６ ストリング選択キャッピングパターン
１８８ ストリング選択半導体の構造体
１８９ ゲート絶縁膜
１９２ 半導体の構造体
１９４ ゲート絶縁膜
２００ 第４層間絶縁膜
２０２ 上部配線コンタクトプラグ
２０３ 金属パッド
２０４ ストリング選択コンタクトプラグ
２０５ ビア
２１２ 上部配線
２２０ 防湿構造体
２３０ 第６層間絶縁膜

Claims (18)

  1. セル領域及び周辺回路領域を含む半導体基板と、
    前記セル領域上に複数のワードラインが垂直に積層されたワードライン構造体と、
    前記ワードライン構造体を貫通して配置された半導体の構造体と、
    前記ワードライン構造体と半導体の構造体との間に配置されたゲート絶縁膜と、
    前記周辺回路領域に前記ワードライン構造体と同一の垂直構造のダミーワードライン構造体と、を含むことを特徴とする垂直型半導体装置。
  2. 前記ダミーワードライン構造体は、前記ワードライン構造体と同一の高さの上部面を有することを特徴とする請求項１に記載の垂直型半導体装置。
  3. 前記ダミーワードライン構造体と、前記ワードライン構造体は、垂直方向に沿って、実質的に同一の高さを有することを特徴とする請求項２に記載の垂直型半導体装置。
  4. 前記ダミーワードライン構造体は、前記セル領域を囲むことを特徴とする請求項１に記載の垂直型半導体装置。
  5. 前記ダミーワードライン構造体内に配置された防湿構造体をさらに含むことを特徴とする請求項１に記載の垂直型半導体装置。
  6. 前記防湿構造体は、前記ダミーワードライン構造体を垂直に貫通する貫通孔の内部に配置されたことを特徴とする請求項５に記載の垂直型半導体装置。
  7. 前記防湿構造体は、ダミーワードライン構造体の全体の高さを通じて伸びることを特徴とする請求項５に記載の垂直型半導体装置。
  8. 前記防湿構造体は、前記セル領域を囲むことを特徴とする請求項７に記載の垂直型半導体装置。
  9. 前記防湿構造体は、シリコン窒化膜を含むことを特徴とする請求項５に記載の垂直型半導体装置。
  10. 前記ワードライン構造体上に配置されたストリング選択ライン構造体と、
    前記ダミーワードライン構造体上に配置されたダミーストリング選択ライン構造体と、さらに含み、
    前記ストリング選択ライン構造体及び前記ダミーストリング選択ライン構造体の上部面は、同一の高さであることを特徴とする請求項１に記載の垂直型半導体装置。
  11. 前記ダミーワードライン構造体は、前記セル領域から最も遠い前記周辺回路領域の端に配置されることを特徴とする請求項１に記載の垂直型半導体装置。
  12. 前記ワードライン構造体と、前記半導体基板との間に介在された接地選択構造体をさらに含むことを特徴とする請求項１に記載の垂直型半導体装置。
  13. 前記ワードライン構造体は、階段形であることを特徴とする請求項１に記載の垂直型半導体装置。
  14. 前記ワードライン構造体、前記半導体構造体、前記ゲート絶縁膜は、直列連結された垂直型ナンドフラッシュメモリを構成することを特徴とする請求項１に記載の垂直型半導体装置。
  15. 半導体基板の互いに積層された複数のワードラインを含むセル領域上にワードライン構造体を形成する段階と、
    ワードライン構造体を通じて、半導体構造体を形成する段階と、
    ワードライン構造体と半導体構造体との間にゲート絶縁膜を形成する段階と、
    半導体基板の周辺回路領域上にダミーワードライン構造体を形成する段階と、を含み、
    前記のダミーワードライン構造体は、垂直構造を有し、ワードライン構造体と同一の構成を含むことを特徴とする垂直型半導体装置の製造方法。
  16. 半導体基板のセル領域及び周辺回路領域に複数の積層構造のワードライン導電膜を形成する段階と、
    前記セル領域の前記ワードライン導電膜をパターニングして、ワードライン構造体を形成する段階と、
    前記周辺回路領域の前記ワードライン導電膜をパターニングして、ダミーワードライン構造体を形成する段階と、をさらに含むことを特徴とする請求項１５に記載の垂直型半導体装置の製造方法。
  17. 前記のダミーワードライン構造体を貫通する防湿構造体を形成する段階をさらに含むことを特徴とする請求項１５に記載の垂直型半導体装置の製造方法。
  18. 前記防湿構造体は、シリコン窒化膜を含むことを特徴とする請求項１７に記載の垂直型半導体装置の形成方法。
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