KR102520042B1 - 3차원 반도체 장치 - Google Patents

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Abstract

3차원 반도체 장치가 제공된다. 3차원 반도체 장치는 칩 영역 및 스크라이브 라인 영역을 포함하는 기판; 상기 칩 영역의 상기 기판 상에 3차원적으로 배열된 메모리 셀들을 포함하는 셀 어레이 구조체; 상기 스크라이브 라인 영역의 상기 기판 상에 배치되며, 수직적으로 번갈아 적층된 제 1 막들 및 제 2 막들을 포함하는 적층 구조체; 및 상기 기판의 상부면에 대해 수직하며, 상기 적층 구조체를 관통하는 복수 개의 수직 구조체들을 포함한다.

Description

3차원 반도체 장치{Three dimensional semiconductor device}
본 발명은 3차원 반도체 장치에 관한 것으로서, 더욱 상세하게는 구조적 안정성이 보다 향상된 3차원 반도체 장치에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 종래의 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다. 하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본원 발명이 해결하고자 하는 과제는 기판 절단시 칩 영역에 집적된 셀 어레이 구조체 손상을 방지할 수 있는 3차원 반도체 장치를 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 장치는 칩 영역 및 스크라이브 라인 영역을 포함하는 기판; 상기 칩 영역의 상기 기판 상에 3차원적으로 배열된 메모리 셀들을 포함하는 셀 어레이 구조체; 상기 스크라이브 라인 영역의 상기 기판 상에 배치되며, 수직적으로 번갈아 적층된 제 1 막들 및 제 2 막들을 포함하는 적층 구조체; 및 상기 기판의 상부면에 대해 수직하며, 상기 적층 구조체를 관통하는 복수 개의 수직 구조체들을 포함하되,상기 적층 구조체의 일 측벽은 상기 기판의 상부면에 대해 수직할 수 있다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예들에 따른 3차원 반도체 장치는 칩 영역 및 스크라이브 라인 영역을 포함하는 기판; 상기 칩 영역의 상기 기판 상에 3차원적으로 배열된 메모리 셀들을 포함하는 셀 어레이 구조체; 상기 스크라이브 라인 영역의 상기 기판 상에 배치되며, 수직적으로 번갈아 적층된 제 1 막들 및 제 2 막들을 포함하는 적층 구조체; 및 상기 기판의 상부면에 대해 수직하며, 상기 적층 구조체를 관통하는 복수 개의 수직 구조체들을 포함하되, 상기 적층 구조체는 상기 칩 영역에 인접할수록 상기 기판으로부터 높이가 감소하는 패드부들을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 스크라이브 라인 영역의 에지 영역에 더미 적층 구조체 및 이를 관통하는 더미 수직 구조체들이 배치되므로, 기판을 절단할 때 발생하는 크랙(crack)이 칩 영역의 기판 상에 배치된 셀 어레이 구조체로 전파되는 것을 방지할 수 있다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 장치들이 집적된 기판을 나타내는 도면이다.
도 2는 도 1의 A 부분을 확대한 도면이다.
도 3a, 도 3b, 및 도 3c는 본 발명의 실시예들에 따른 3차원 반도체 장치의 셀 어레이를 나타내는 회로도들이다.
도 4는 본 발명의 실시예들에 따른 3차원 반도체 장치가 집적된 기판의 일부분을 나타내는 평면도이다.
도 5a 내지 도 5g는 본 발명의 실시예들에 따른 3차원 반도체 장치의 제조 방법을 나타내는 단면도들이다.
도 6a, 도 6b, 및 도 6c는 도 5f의 A 부분을 확대한 도면들이다.
도 7a 및 도 7b는 본 발명의 실시예들에 따른 3차원 반도체 장치의 셀 어레이 구조체를 나타내는 사시도들이다.
도 8a 내지 도 8e는 본 발명의 실시예들에 따른 3차원 반도체 장치가 집적된 기판의 스크라이브 라인 영역을 나타내는 평면도들이다.
도 9 내지 도 13은 본 발명의 실시예들에 따른 3차원 반도체 장치의 단면도들이다.
도 14는 도 13의 A 부분을 확대한 도면이다.
도 15 내지 도 178은 본 발명의 실시예들에 따른 3차원 반도체 장치의 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 실시예들에 따른 3차원 반도체 장치가 집적된 기판(1)을 나타내는 도면이다. 도 2는 도 1의 A 부분을 확대한 도면이다.
도 1 및 도 2를 참조하면, 기판(1; 예를 들어, 웨이퍼)은 반도체 칩들이 각각 형성되는 칩 영역들(10) 및 칩 영역들(10) 사이의 스크라이브 라인(scribe line) 영역을 포함한다. 칩 영역들(10)은 기판(1)의 전면에 2차원적으로 배열될 수 있으며, 각각의 칩 영역들(10)은 스크라이브 라인 영역(20)에 의해 둘러싸일 수 있다. 즉, 칩 영역들(10) 사이에 스크라이브 라인 영역(20)이 배치될 수 있다.
기판(1)은 벌크(bulk) 실리콘 기판, 실리콘-온-인슐레이터(silicon on insulator: SOI) 기판, 게르마늄 기판, 게르마늄-온-인슐레이터(germanium on insulator: GOI) 기판, 실리콘-게르마늄 기판, 또는 선택적 에피택시얼 성장(selective epitaxial growth: SEG)을 수행하여 획득한 에피택시얼 박막의 기판일 수 있다. 기판(1)은 반도체 물질로 이루어질 수 있으며, 예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다.
실시예들에 따르면, 기판(1)의 칩 영역들(10)에 3차원 반도체 장치가 형성될 수 있다. 예를 들어, 3차원 반도체 장치는 DRAM(Dynamic Random Access Memory), SRAM(Static Random Access Memory), 플래시 메모리(Flash Memory), 및 RRAM(Resistive Random Access Memory) 등과 같은 반도체 메모리 소자들을 포함할 수 있다. 이와 달리, 3차원 반도체 장치는 MEMS(Micro Electro Mechanical Systems) 소자, 광전자(optoelectronic) 소자, 또는 CPU, DSP 등의 프로세서를 포함할 수도 있다.
도 2를 참조하면, 기판(1)의 칩 영역들(10) 각각에 셀 어레이들(CAR)과 로우 및 칼럼 디코더들(ROW DEC, COL DEC), 페이지 버퍼들(PB), 및 제어 회로들(CON)과 같은 주변 로직 회로들이 배치될 수 있다.
셀 어레이들(CAR)은 3차원적으로 배열되는 복수의 메모리 셀들 및 메모리 셀들과 전기적으로 연결되는 비트라인들 및 워드라인들을 포함할 수 있다. 주변 로직 회로들은 셀 어레이들(CAR)과 전기적으로 연결되어 메모리 셀 어레이들(CAR)의 동작을 제어할 수 있다. 로우 디코더(ROW DEC)는 외부에서 입력된 어드레스를 디코딩하여 워드라인들 중 어느 하나를 선택할 수 있다. 컬럼 디코더(COL DEC)는 외부에서 입력된 어드레스를 디코딩하여, 비트라인들 중 어느 하나를 선택할 수 있다. 페이지 버퍼(PB)는 비트 라인들을 통해 메모리 셀 어레이(CAR)와 연결되어, 메모리 셀들에 저장된 정보를 판독한다. 페이지 버퍼(PB)는 컬럼 디코더(COL DEC)로부터 디코딩된 어드레스에 따라 선택된 비트라인과 연결될 수 있다. 제어 회로들(CON)은 제어 신호들에 응답하여 메모리 셀들의 읽기, 쓰기, 및/또는 소거 동작을 제어할 수 있다.
이러한 반도체 집적 회로들은 기판(1)의 칩 영역들(10) 상에 반도체 제조 공정들을 통해 형성될 수 있다. 반도체 집적 회로들은 절연 물질에 의해 보호될 수 있으며, 반도체 집적 회로들을 형성 후, 스크라이브 라인 영역(20)을 따라, 쏘잉(sawing) 공정이 수행될 수 있다. 이에 따라, 반도체 집적 회로들이 형성된 기판(1)의 칩 영역들(10)이 개별적으로 분리될 수 있다.
도 3a, 도 3b, 및 도 3c는 본 발명의 실시예들에 따른 3차원 반도체 장치의 셀 어레이를 나타내는 회로도들이다.
도 3a를 참조하면, 3차원 반도체 장치는 공통 소오스 라인(CSL), 복수개의 비트라인들(BL0, BL1, BL2) 및 공통 소오스 라인(CSL)과 비트라인들(BL0-BL2) 사이에 배치되는 복수개의 셀 스트링들(CSTR)을 포함할 수 있다.
공통 소오스 라인(CSL)은 기판(1) 상에 배치되는 도전성 박막 또는 기판(1) 내에 형성되는 불순물 영역일 수 있다. 비트라인들(BL0-BL2)은, 기판(1)으로부터 이격되어 그 상부에 배치되는, 도전성 패턴들(예를 들면, 금속 라인)일 수 있다. 비트라인들(BL0-BL2)은 2차원적으로 배열되고, 그 각각에는 복수개의 셀 스트링들(CSTR)이 병렬로 연결된다. 이에 따라 셀 스트링들(CSTR)은 공통 소오스 라인(CSL) 또는 기판(1) 상에 2차원적으로 배열된다.
셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 비트라인(BL0-BL2)에 접속하는 스트링 선택 트랜지스터(SST) 및 접지 및 스트링 선택 트랜지스터들(GST, SST) 사이에 배치되는 복수개의 메모리 셀 트랜지스터들(MCT)로 구성될 수 있다. 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST) 및 메모리 셀 트랜지스터들(MCT)은 직렬로 연결될 수 있다. 이에 더하여, 공통 소오스 라인(CSL)과 비트라인들(BL0-BL2) 사이에 배치되는, 접지 선택 라인(GSL), 복수개의 워드라인들(WL0-WL3) 및 복수개의 스트링 선택 라인들(SSL0-SSL2)이 접지 선택 트랜지스터(GST), 메모리 셀 트랜지스터들(MCT) 및 스트링 선택 트랜지스터들(SST)의 게이트 전극들(EL)로서 각각 사용될 수 있다.
접지 선택 트랜지스터들(GST)의 게이트 전극들(EL)은 접지 선택 라인(GSL)에 공통으로 연결되어 등전위 상태에 있을 수 있다. 유사하게, 공통 소오스 라인(CSL)으로부터 실질적으로 동일한 거리에 배치되는, 복수의 메모리 셀 트랜지스터들(MCT)의 게이트 전극들(EL) 역시 워드라인들(WL0-WL3) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 하나의 셀 스트링(CSTR)은 공통 소오스 라인(CSL)으로부터의 거리가 서로 다른 복수개의 메모리 셀 트랜지스터들(MCT)로 구성되기 때문에, 공통 소오스 라인(CSL)과 비트라인들(BL0-BL2) 사이에는 다층의 워드라인들(WL0-WL3)이 배치된다. 다층의 워드라인들(WL0-WL3)은 본 발명의 실시예들에 따른 반도체 장치들의 상술한 기술적 특징을 갖도록 구성될 수 있다.
셀 스트링들(CSTR) 각각은 공통 소오스 라인(CSL)으로부터 수직하게 연장되어 비트 라인(BL0-BL3)에 접속하는 활성 패턴을 포함할 수 있다. 워드라인들(WL0-WL3)과 활성 패턴 사이에는 정보저장막이 배치될 수 있다. 일 실시예에 따르면, 정보저장막은 전하저장을 가능하게 하는 물질 또는 막 구조를 포함할 수 있다. 예를 들면, 정보저장막은 실리콘 질화막과 같은 트랩 사이트가 풍부한 절연막, 부유 게이트 전극, 또는 도전성 나노 돗들(conductive nano dots)을 포함하는 절연막 중의 한가지일 수 있다.
도 3b를 참조하면, 3차원 반도체 장치는 공통 소스 라인(CSL), 복수 개의 비트 라인들(BL), 및 공통 소스 라인(CSL)과 비트 라인들(BL) 사이의 셀 스트링(CSTR)을 포함할 수 있다.
셀 스트링(CSTR)은 비트 라인들(BL)에 각각 연결된 복수 개의 상부 스트링들(CSTR1), 및 공통 소스 라인(CSL)에 연결된 단일의 하부 스트링(CSTR2)을 포함할 수 있다. 복수 개의 상부 스트링들(CSTR1)은 단일의 하부 스트링(CSTR2)에 공통적으로 연결될 수 있다. 상부 스트링들(CSTR1)의 각각은 스위칭 소자(SW)를 통해 하부 스트링(CSTR2)에 공통적으로 연결될 수 있다. 상부 스트링들(CSTR1)에 연결된 스위칭 소자들(SW)은 전기적으로 동일한 전압이 인가되도록 제어될 수 있다.
상부 스트링들(CSTR1)의 각각은 비트 라인들(BL)의 각각에 접속하는 스트링 선택 트랜지스터(SST), 및 스트링 선택 트랜지스터(SST)와 스위칭 소자(SW) 사이에 배치되는 복수 개의 상부 메모리 셀 트랜지스터들(MCT1)을 포함할 수 있다. 스트링 선택 트랜지스터(SST) 및 상부 메모리 셀 트랜지스터들(MCT1)은 직렬로 연결될 수 있다. 하부 스트링(CSTR2)은 공통 소스 라인(CSL)에 접속하는 접지 선택 트랜지스터(GST), 및 접지 선택 트랜지스터(GST)와 스위칭 소자들(SW) 사이에 배치되는 복수 개의 하부 메모리 셀 트랜지스터들(MCT2)을 포함할 수 있다. 접지 선택 트랜지스터(GST) 및 하부 메모리 셀 트랜지스터들(MCT2)은 직렬로 연결될 수 있다.
비트 라인들(BL)과 스위칭 소자들(SW) 사이에 배치되는 스트링 선택 라인(SSL) 및 상부 워드 라인들(WL1(0)-WL1(3))은, 스트링 선택 트랜지스터(SST) 및 상부 메모리 셀 트랜지스터들(MCT1)의 게이트 전극들(EL)로 각각 이용될 수 있다. 공통 소스 라인(CSL)과 스위칭 소자들(SW) 사이에 배치되는 접지 선택 라인(GSL) 및 하부 워드 라인들(WL2(0)-WL2(3))은, 접지 선택 트랜지스터(GST) 및 하부 메모리 셀 트랜지스터들(MCT2)의 게이트 전극들(EL)로 각각 이용될 수 있다. 상부 및 하부 메모리 셀 트랜지스터들(MCT1, MCT2)의 각각은 정보저장 요소를 포함할 수 있다.
비트 라인들(BL)의 각각에 연결된 복수 개의 상부 스트링들(CSTR1)이 공통 소스 라인에 연결된 단일의 하부 스트링(CSTR2)에 공통적으로 연결될 수 있다. 이에 따라, 비트 라인들(BL)에 각각 접속하는 스트링 선택 트랜지스터들(SST)을 포함하는 상부 스트링들(CSTR1)은, 단일의 하부 스트링(CSTR2)에 포함된 접지 선택 트랜지스터(GST)를 공유할 수 있다. 즉, 서로 다른 비트 라인들에 연결되어 독립적으로 동작하는 상부 스트링들(CSTR1)이 단일의 하부 스트링(CSTR2)에 공통적으로 연결되어 접지 선택 트랜지스터(GST)를 공유하도록 구성됨에 따라, 고집적화에 최적화된 반도체 소자가 제공될 수 있다.
도 3c를 참조하면, 복수의 선택 트랜지스터들(SST)이 복수의 비트라인 플러그들(BLP)을 통해 비트 라인(BL)에 병렬로 연결된다. 비트라인 플러그들(BLP) 각각은 그것에 인접하는 한 쌍의 선택 트랜지스터들(SST)에 공통으로 연결된다.
복수의 워드라인들(WL) 및 복수의 수직 전극들(VE) 이 비트 라인(BL)과 선택 트랜지스터들(SST) 사이에 배치된다. 수직 전극들(VE) 은 비트라인 플러그들(BLP) 사이에 배치될 수 있다. 예를 들면, 수직 전극들(VE) 및 비트라인 플러그들(BLP)은 비트라인(BL)에 평행한 방향을 따라 교대로 배열될 수 있다. 이에 더하여, 수직 전극들(VE) 각각은 그것에 인접하는 한 쌍의 선택 트랜지스터들(SST)에 공통으로 연결된다.
복수의 메모리 요소들(ME)이 수직 전극들(VE) 각각에 병렬로 연결된다. 메모리 요소들(ME) 각각은 워드라인들(WL)의 상응하는 하나에 연결된다. 즉, 워드라인들(WL) 각각은, 메모리 요소들(ME)의 상응하는 하나를 통해, 수직 전극들(VE) 의 상응하는 하나에 연결된다.
선택 트랜지스터들(SST) 각각은, 그것의 게이트 전극으로 기능하는, 선택 라인(SSL)을 구비할 수 있다. 일 실시예에서, 선택 라인들(SSL)은 워드라인들(WL)에 평행할 수 있다.
도 3a 내지 도 3c를 참조하여 본 발명의 실시예들에 따른 3차원 반도체 장치의 셀 어레이에 대해 예시적으로 설명하였으나, 본 발명의 실시예들은 이에 한정되지 않는다.
도 4는 본 발명의 실시예들에 따른 3차원 반도체 장치가 집적된 기판의 일부분을 나타내는 평면도이다. 도 5a 내지 도 5f는 본 발명의 실시예들에 따른 3차원 반도체 장치의 제조 방법을 나타내는 단면도들이다.
도 4 및 도 5a를 참조하면, 칩 영역들(10) 및 칩 영역들(10) 사이의 스크라이브 라인 영역(20)을 포함하는 기판(1)을 준비한다. 기판(1)은 반도체 특성을 갖는 물질(예를 들면, 실리콘 웨이퍼), 절연성 물질(예를 들면, 유리), 절연성 물질에 의해 덮인 반도체 또는 도전체 중의 하나일 수 있다. 예를 들어, 기판(1)은 제 1 도전형을 갖는 실리콘 웨이퍼일 수 있다.
기판(1)의 칩 영역(10)은 셀 어레이 영역(11), 주변 회로 영역(12), 및 댐(dam) 영역(13)을 포함할 수 있다. 주변 회로 영역(12)은 셀 어레이 영역(11)의 주변에 배치될 수 있으며, 댐 영역(13)은 칩 영역(10)의 가장자리를 따라 배치되어 셀 어레이 영역(11) 및 주변 회로 영역(12)을 둘러쌀 수 있다. 스크라이브 라인 영역(20)은 중심 부분에 쏘잉 머신(sawing machine)에 의해 절단되는 컷팅 영역(21, cutting region)과 컷팅 영역(21)과 칩 영역(10) 사이의 에지 영역(23)을 포함할 수 있다.
실시예들에 따르면, 셀 어레이 영역(11)의 기판(1) 상에 몰드 구조체(100m)이 형성될 수 있으며, 스크라이브 라인 영역(20)의 기판(1) 상에 더미 몰드 구조체(100d)이 형성될 수 있다. 또한, 주변 로직 구조체(PSTR)가 주변 회로 영역(12)의 기판(1) 상에 형성될 수 있으며, 하부 댐 패턴(LDP)이 댐 영역(13)의 기판(1) 상에 형성될 수 있다.
일 예에서, 더미 몰드 구조체(100d)는 몰드 구조체(100m)와 동시에 형성될 수 있다. 또한, 몰드 구조체(100m) 및 더미 몰드 구조체(100d)를 형성하기 전에, 주변 로직 구조체(PSTR) 및 하부 댐 패턴(LDP)이 형성될 수 있다.
상세하게, 주변 로직 구조체(PSTR)는, 도 2를 참조하여 설명한 것처럼, 로우 및 칼럼 디코더들(도 2의 ROW DEC, COL DEC 참조), 페이지 버퍼(도 2의 P/B 참조) 및 제어 회로들을 포함할 수 있다. 즉, 주변 로직 구조체(PSTR)는 셀 어레이 구조체와 전기적으로 연결되는 NMOS 및 PMOS 트랜지스터들, 저항(resistor) 및 캐패시터(capacitor)를 포함할 수 있다.
상세하게, 주변 회로 영역(12)의 기판(1)에는 활성 영역을 정의하는 소자 분리막(2)이 형성될 수 있다. 주변 로직 구조체(PSTR)는 활성 영역을 가로지르는 주변 게이트 전극, 주변 게이트 전극 양측의 활성 영역 내에 형성된 소오스 및 드레인 불순물 영역들, 및 주변 회로들을 덮는 주변 절연 패턴을 포함할 수 있다. 주변 절연 패턴의 상부면은 몰드 구조체(100m)의 상부면보다 아래에 위치할 수 있다.
하부 댐 패턴들(LDP)이 댐 영역(13)의 기판(1) 상에 배치될 수 있으며, 칩 영역(10)의 둘레를 따라 연장되어 링 형상 또는 폐곡선 형상을 가질 수 있다. 하부 댐 패턴들(LDP)은 절연막을 관통하는 콘택 플러그들 및 콘택 플러그들 상의 도전 패턴들을 포함할 수 있다.
몰드 구조체(100m) 및 더미 몰드 구조체(100d)를 형성하는 것은, 기판(1)의 전면 상에 박막 구조체를 형성하는 것 및 박막 구조체에 대한 트리밍 공정을 수행하는 것을 포함할 수 있다.
상세하게, 박막 구조체는 스크라이브 라인 영역(20) 및 칩 영역들(10)의 기판(1) 상에 형성될 수 있다. 즉, 박막 구조체는 기판(1)의 전면을 덮을 수 있다. 박막 구조체는 희생막들(SL) 및 절연막들(ILD)을 기판(1) 상에 번갈아 반복적으로 적층하여 형성될 수 있다. 박막 구조체에서, 희생막들(SL)은 절연막들(ILD)에 대해 식각 선택성을 가지고 식각될 수 있는 물질로 형성될 수 있다. 예를 들어, 희생막들(SL) 및 절연막들(ILD)은 케미컬 용액을 이용한 습식 식각 공정에서의 높은 식각 선택비를 가지며, 식각 가스를 이용한 건식 식각 공정에서 낮은 식각 선택비를 가질 수 있다. 일 예로, 희생막들(SL) 및 절연막들(ILD)은 절연 물질로 형성되되, 서로 식각 선택성을 가질 수 있다. 즉, 희생막들(SL)은 절연막들(ILD)과 다른 절연 물질로 이루어질 수 있다. 예를 들어, 희생막들(SL)은 실리콘막, 실리콘 산화막, 실리콘 카바이드, 실리콘 저마늄, 실리콘 산질화막 및 실리콘 질화막 중의 적어도 하나일 수 있다. 절연막들(ILD)은 실리콘막, 실리콘 산화막, 실리콘 카바이드막, 실리콘 산질화막, 및 실리콘 질화막 중의 적어도 하나이되, 희생막들(SL)과 다른 물질일 수 있다. 예를 들어, 희생막들(SL)은 실리콘 질화막으로 형성될 수 있으며, 절연막들(ILD)은 저유전막으로 형성될 수 있다. 이와 달리, 희생막들(SL)은 도전 물질로 형성되고, 절연막들(ILD)은 절연 물질로 이루어질 수도 있다.
희생막들(SL) 및 절연막들(ILD)은 열적 화학기상증착(Thermal CVD), 플라즈마 인핸스드(Plasma enhanced CVD), 물리적 화학기상증착(physical CVD) 또는 원자층 증착(Atomic Layer Deposition; ALD) 기술을 이용하여 증착될 수 있다.
일 예에서, 희생막들(SL)은 동일한 두께를 가질 수 있다. 이와 달리, 희생막들(SL) 중 최하층 및 최상층의 희생막들(SL)은 그것들 사이에 위치한 희생막들(SL)에 비해 두껍게 형성될 수 있다. 또한, 절연막들(ILD)은 동일한 두께를 가지거나, 절연막들(ILD) 중 일부는 두께가 다를 수도 있다. 이에 더하여, 박막 구조체의 절연막들(ILD) 중 최하층에 형성된 절연막(ILD)은 그 위에 형성되는 희생막들(SL) 및 절연막들(ILD)보다 얇은 두께를 가질 수 있다.
일 예에 따르면, 박막 구조체를 형성한 후, 셀 어레이 영역(11)의 가장장리 영역 및 스크라이브 라인 영역(20)의 에지 영역(23)에서 계단식 구조(stepwise structure)를 갖도록 박막 구조체를 패터닝하는 트리밍 공정(trimming process)이 수행될 수 있다. 상세하게, 트리밍 공정은 박막 구조체 상에 마스크 패턴을 형성하는 공정, 박막 구조체를 식각하는 공정, 마스크 패턴의 수평적 면적을 축소시키는 공정, 및 박막 구조체를 식각하는 공정과 마스크 패턴의 수평적 면적을 축소시키는 공정을 번갈아 반복하는 것을 포함할 수 있다. 여기서, 마스크 패턴은 셀 어레이 영역(11) 상의 제 1 마스크 패턴(MP1)과 스크라이브 라인 영역(20) 상의 제 2 마스크 패턴(MP2)을 포함할 수 있다.
한편, 다른 예들에 따르면, 박막 구조체에 대한 트리밍 공정은 셀 어레이 영역(11)의 박막 구조체에 대해 수행될 수 있다. 이러한 경우, 스크라이브 라인 영역(20) 상에 제 2 마스크 패턴(MP2)을 형성하는 것은 생략될 수도 있다.
실시예들에 따르면, 박막 구조체를 형성한 후, 박막 구조체에 대한 첫번째 식각 공정에 의해 댐 영역(13) 및 주변 회로 영역(12)의 기판(1) 상에서 박막 구조체의 일부가 제거될 수 있다. 이에 따라, 몰드 구조체(100m)와 더미 몰드 구조체(100d) 사이에서 기판(1) 또는 주변 로직 구조체(PSTR)가 노출될 수 있다.
마스크 패턴(MP1, MP2)의 수평적 면적을 감소시키는 공정은, 마스크 패턴(MP1, MP2)에 의해 노출되는 영역을 확장하는 것으로서, 마스크 패턴(MP1, MP2)의 폭 및 두께는 박막 구조체를 식각하는 공정이 반복적으로 수행됨에 따라 감소될 수 있다. 나아가, 마스크 패턴은 최하층의 희생막(SL)부터 최상층의 희생막(SL))이 패터닝될 때까지 적층 구조체(ST)의 상부에 잔류할 수 있다. 그리고, 계단식 구조를 갖는 몰드 구조체(100m) 및 더미 몰드 구조체(100d)를 형성한 후에 마스크 패턴(MP1, MP2)을 제거하는 공정이 수행될 수 있다.
일 예로, 박막 구조체를 식각하는 공정은, 복수 개의 희생막들(SL) 및 절연막들(ILD)을 식각하는 것일 수 있으며, 동일한 식각 단계에서 식각된 희생막들(SL)은 동일한 면적을 가질 수 있으며, 서로 다른 식각 단계에서 식각된 희생막들(SL)은 서로 다른 면적을 가질 수 있다. 다른 예로, 트리밍 공정에 의해 셀 어레이 영역(11) 및 스크라이브 라인 영역(20)에서, 희생막들(SL)의 단부들이 순차적으로 노출될 수 있다.
이와 같이, 트리밍 공정을 수행함에 따라, 몰드 구조체(100m) 및 더미 몰드 구조체(100d)는 계단식 구조의 측벽 프로파일을 가질 수 있다. 예를 들어, 몰드 구조체(100m)는 주변 회로 영역(12)을 향해 내려가는 계단식 구조를 가질 수 있으며, 더미 몰드 구조체(100d)는 칩 영역(10)을 향해 내려가는 계단 구조를 가질 수 있다. 실시예들에 따르면, 상세하게, 몰드 구조체(100m)는 스크라이브 라인 영역(20)에 인접할수록 기판(1)으로부터 높이가 감소하는 패드부들(Pc)을 포함할 수 있으며, 더미 몰드 구조체(100d)는 칩 영역(10)에 인접할수록 기판(1)으로부터 수직적 높이가 감소하는 패드부들(P)을 포함할 수 있다. 다시 말해, 더미 몰드 구조체(100d)의 패드부들(P)이 몰드 구조체(100m)의 패드부들(P)과 마주보도록 배치될 수 있다.
일 예에서, 몰드 구조체(100m)의 패드부들(Pc) 각각은 연속적으로 적층된 적어도 2개 이상의 희생막들(SL) 및 이들 사이의 절연막들(ILD)을 포함할 수 있다. 또한 더미 몰드 구조체(100d)의 패드부들(P) 각각은 연속적으로 적층된 적어도 2개 이상의 희생막들(SL) 및 이들 사이의 절연막들(ILD)을 포함할 수 있다. 각각의 패드부들(P)을 구성하는 희생막들(SL)의 면적은 실질적으로 동일할 수 있으며, 패드부들(P)의 측벽들 간의 거리들은 실질적으로 동일할 수 있다.
몰드 구조체(100m)에서, 패드부들(Pc)의 측벽들은 기판(1)으로부터의 수직적 높이가 증가할수록 주변 회로 영역(12)으로부터 수평적 거리가 증가할 수 있다. 더미 몰드 구조체(100d)에서, 패드부들(P)의 측벽들은 기판(1)으로부터의 수직적 높이가 증가할수록 칩 영역(10)으로부터 수평적 거리가 증가할 수 있다.
나아가, 몰드 구조체(100m)의 패드부들(Pc)의 측벽들 간의 수평적 거리는 더미 몰드 구조체(100d)의 패드부들(P)의 측벽들 간의 수평적 거리와 다를 수 있다. 이와 달리, 몰드 구조체(100m)의 패드부들(Pc)의 측벽들 간의 수평적 거리는 더미 몰드 구조체(100d)의 패드부들(P)의 측벽들 간의 수평적 거리와 실질적으로 동일할 수 있다.
한편, 다른 예들에 따르면, 몰드 구조체(100m)는 셀 어레이 영역(11)의 가장지리 부분에서 계단식 구조를 갖는 패드부들(Pc)을 포함할 수 있으며, 더미 몰드 구조체(100d)에서 칩 영역(10)과 인접한 측벽은 도 18에 도시된 것처럼, 실직적으로 수직할 수 있다.
도 4 및 도 5b를 참조하면, 기판(1) 전면에 매립 절연막(110)을 형성한 후에, 셀 어레이 영역(11)에서 몰드 구조체(100m)를 관통하는 복수 개의 수직 구조체들(VS)이 형성될 수 있다. 수직 구조체들(VS)은 반도체 물질 또는 도전 물질을 포함할 수 있다.
일 예로, 수직 구조체들(VS)을 형성하는 것은, 박막 구조체를 관통하여 개구부들을 형성하는 것, 및 개구부들 내에 반도체 패턴을 형성하는 것을 포함할 수 있다. 개구부들을 형성하는 것은, 몰드 구조체(100m) 상에 마스크 패턴(미도시)을 형성하고, 마스크 패턴(미도시)을 식각 마스크로 이용하여 몰드 구조체(100m)를 이방성 식각함으로써 형성될 수 있다. 이방성 식각 공정에서 기판(1)의 상부면까지 과도 식각(over-etch)될 수 있으며, 이에 따라, 개구부들에 노출된 기판(1)의 상부면은 소정의 깊이로 리세스될 수 있다. 또한, 개구부들은 평면적 관점에서 일 방향으로 배열되거나, 지그재그 형태로 배열될 수 있다.
일 예에서, 개구부들 내에 반도체 패턴을 형성하는 것은, 기판(1)을 노출시키며 개구부들의 측벽들을 덮는 반도체 스페이서를 형성하는 것, 및 기판(1)과 연결되는 반도체 몸체부를 형성하는 것을 포함할 수 있다. 반도체 패턴은 속이 빈 파이프 형태(pipe-shaped) 또는 마카로니 형태(macaroni-shaped)일 수 있다. 이때, 반도체 패턴의 하단은 닫힌 상태(closed state)일 수 있다. 이러한 반도체 패턴은 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물을 포함할 수 있으며, 불순물이 도핑된 반도체이거나 불순물이 도핑되지 않은 상태의 진성 반도체(intrinsic semiconductor)일 수도 있다. 또한, 반도체 패턴은 단결정, 비정질(amorphous), 및 다결정(polycrystalline) 중에서 선택된 적어도 어느 하나를 포함하는 결정 구조를 가질 수 있다. 나아가, 수직 구조체(VS)의 상단에 도전 패드를 가질 수 있다. 도전 패드는 불순물이 도핑된 불순물 영역이거나, 도전 물질로 이루어질 수 있다. 이에 더하여, 일 예에서, 개구부들 내에 반도체 패턴을 형성하기 전에, 개구부들 내에 수직 절연 패턴(도 6a의 VP 참조)이 형성될 수 있다. 본 발명의 실시예들에서, 수직 절연 패턴(VP)은 데이터 저장막의 일부일 수 있으며, 이에 대해 도 6a 내지 도 6c를 참조하여 보다 상세히 설명한다.
도 4 및 도 5c를 참조하면, 셀 어레이 영역(11)의 몰드 구조체(100m)를 관통하는 트렌치들(T)이 형성될 수 있다.
트렌치들(T)을 형성하는 것은, 몰드 구조체(100m) 상에 트렌치들(T)의 평면적 위치를 정의하는 마스크 패턴(미도시)을 형성하는 것과, 마스크 패턴(미도시)을 식각 마스크로 사용하여 몰드 구조체(100m)를 이방성 식각하는 것을 포함할 수 있다.
트렌치들(T)은 수직 구조체들(VS)로부터 이격되어, 희생막들(SL) 및 절연막들(ILD)의 측벽들을 노출시킬 수 있다. 평면적 관점에서, 트렌치들(T)은 일 방향으로 연장되는 라인 형태 또는 직사각형으로 형성될 수 있으며, 수직적 깊이에 있어서, 트렌치들(T)은 기판(1)의 상부면을 노출시킬 수 있다. 트렌치들(T)을 형성하는 동안 오버 식각(over etch)에 의해 트렌치들(T)에 노출되는 기판(1)의 상부면이 소정 깊이 리세스될 수 있다. 또한, 트렌치들(T)은 이방성 식각 공정에 의해 경사진 측벽을 가질 수 있다.
트렌치들(T)을 형성함에 따라, 몰드 구조체(100m)는 일 방향으로 연장되는 라인 형태를 갖는 복수 개의 몰드 구조체들(100m)로 분리될 수 있다. 그리고, 하나의 라인 형태의 몰드 구조체(100m)에 복수의 수직 구조체들(VS)이 관통할 수 있다. 한편, 다른 예에서, 트렌치들(T)을 형성하는 공정은 생략될 수도 있다.
도 4 및 도 5d를 참조하면, 트렌치들(T)에 노출된 희생막들(SL)을 제거하여, 절연막들(ILD) 사이에 게이트 영역들(GR)이 형성될 수 있다.
게이트 영역들(GR)은 절연막들(ILD), 수직 구조체들(VS) 및 기판(1)에 대해 식각 선택성을 갖는 식각 레서피를 사용하여 희생막들(SL)을 등방적으로 식각하여 형성될 수 있다. 여기서, 희생막들(SL)은 등방성 식각 공정에 의해 완전히 제거될 수 있다. 예를 들어, 희생막들(SL)이 실리콘 질화막이고, 절연막들(ILD)이 실리콘 산화막인 경우, 식각 단계는 인산을 포함하는 식각액을 사용하여 등방성 식각 공정이 수행될 수 있다. 이와 같이 형성된 게이트 영역들(GR)은 트렌치(T)로부터 절연막들(ILD) 사이로 수평적으로 연장될 수 있으며, 수직 구조체(VS)의 측벽 일부분들을 노출시킬 수 있다. 즉, 게이트 영역들(GR)은 수직적으로 인접한 절연막들(ILD)과 수직 구조체의 일측벽에 의해 정의될 수 있다.
도 4 및 도 5e를 참조하면, 절연막들(ILD) 사이의 게이트 영역들 내에 전극들(EL)이 각각 형성될 수 있다. 전극들(EL)은 게이트 영역들을 채우도록 트렌치들 내에 게이트 도전막을 형성한 후, 트렌치들 내에 형성된 게이트 도전막의 일부를 식각함으로써 형성될 수 있다. 여기서, 게이트 도전막은 트렌치들을 부분적으로 채우거나, 트렌치들을 완전히 채울 수 있다. 일 예에서, 게이트 도전막을 형성하는 것은, 배리어 금속막 및 금속막을 차례로 증착하는 것을 포함할 수 있다. 배리어 금속막은 예를 들어, TiN, TaN 또는 WN와 같은 금속 질화막으로 이루어질 수 있다. 그리고, 금속막은 예를 들어, W, Al, Ti, Ta, Co 또는 Cu와 같은 금속 물질들로 이루어질 수 있다.
일 예에서, 전극들(EL)을 형성하기 전에, 게이트 영역들(GR)의 내벽들을 컨포말하게 덮는 수평 절연 패턴(도 6a의 HP 참조)이 형성될 수 있다. 수평 절연 패턴(HP)은 게이트 영역들(GR)의 내벽들 상에 실질적으로 균일한 두께로 형성될 수 있다. 본 발명의 실시예들에서, 수평 절연 패턴(HP)은 전하 트랩형 플래시 메모리 트랜지스터의 데이터 저장막의 일부일 수 있으며, 이에 대해 도 6a 내지 도 6c를 참조하여 보다 상세히 설명한다.
이와 같이, 게이트 영역들에 전극들(EL)을 형성함에 따라, 기판(1) 상에 번갈아 반복적으로 적층된 절연막들(ILD) 및 전극들(EL)을 포함하는 적층 구조체들(ST)이 형성될 수 있다. 적층 구조체들(ST)은 일 방향으로 연장될 수 있으며, 적층 구조체들(ST)의 측벽들이 트렌치(T)에 노출될 수 있다. 또한, 서로 인접하는 적층 구조체들(ST) 사이에서 기판(1)이 노출될 수 있다. 또한, 적층 구조체(ST)는 셀 어레이 영역(11)의 가장자리 영역에서 계단식 구조를 가질 수 있다. 일 예에서, 적층 구조체(ST)를 구성하는 전극들(EL)의 개수는 더미 몰드 구조체(100d)를 구성하는 희생막들(SL)의 수와 동일할 수 있다.
계속해서, 도 4 및 도 5e를 참조하면, 트렌치들 내에 절연 스페이서(SP) 및 공통 소오스 플러그(CSP)가 형성될 수 있다.
절연 스페이서(SP)를 형성하는 것은, 적층 구조체들(ST)이 형성된 기판(1) 상에 스페이서막을 균일한 두께로 증착하는 것, 및 스페이서막에 대한 에치백 공정을 수행하여 공통 소오스 영역(CSR)을 노출시키는 것을 포함할 수 있다. 여기서, 스페이서막은 절연 물질로 형성될 수 있으며, 트렌치(T)의 최소 폭의 약 1/2 이하의 두께로 트렌치들(T)의 내벽에 증착될 수 있다. 예를 들어, 스페이서막은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 낮은 유전 상수를 가지는 low-k 물질로 형성될 수 있다. 이와 같이 형성된 절연 스페이서(SP)는 트렌치들의 측벽들을 덮을 수 있다.
공통 소오스 플러그(CSP)는 절연 스페이서(SP)가 형성된 트렌치들을 완전히 채울 수 있다. 공통 소오스 플러그(CSP)는 수평적으로 인접하는 전극들(EL) 사이에 배치될 수 있으며, 전극들(EL)과 공통 소오스 플러그(CSP) 사이에 절연 스페이서(SP)가 개재될 수 있다. 즉, 절연 스페이서(SP)는 공통 소오스 플러그(CSP)의 측벽들을 덮을 수 있다. 또한 공통 소오스 플러그(CSP)는 전극들(EL)과 나란히 일 방향으로 연장될 수 있다.
한편, 공통 소오스 플러그(CSP)를 형성하기 전에, 트렌치들에 노출된 기판(1) 내에 공통 소오스 영역들이 형성될 수 있다. 공통 소오스 영역들(CSR)은 적층 구조체(ST)와 일 방향으로 나란히 연장될 수 있으며, 공통 소오스 플러그(CSP)들과 각각 접속될 수 있따. 공통 소오스 영역들은 기판(1)과 다른 타입의 불순물을 기판(1) 내에 도핑하여 형성될 수 있다.
실시예들에 따르면, 공통 소오스 플러그(CSP)를 형성한 후 또는 전에, 주변 회로 영역(12)에 주변 매립 콘택 플러그들(PCP)이 형성될 수 있으며, 댐 영역(13)에 상부 댐 패턴(UDP)이 형성될 수 있다. 이에 더하여, 스크라이브 라인 영역(20)에 더미 수직 구조체들(DVS)이 형성될 수 있다. 다른 예로, 주변 매립 콘택 플러그들(PCP), 상부 댐 패턴(UDP), 및 더미 수직 구조체들(DVS)은 공통 소오스 플러그들(CSP)과 동시에 형성될 수도 있다.
주변 매립 콘택 플러그들(PCP)은 주변 로직 구조체(PSTR)와 전기적으로 연결될 수 있으며, 상부 댐 패턴(UDP)은 하부 댐 패턴(LDP)과 전기적으로 연결될 수 있다. 상부 댐 패턴(UDP)은 칩 영역들(10)의 가장자리를 따라 링(ring) 형상으로 형성될 수 있다.
실시예들에 따르면, 스크라이브 라인 영역(20)의 기판 상에 더미 몰드 구조체(100d)를 관통하는 더미 수직 구조체들(DVS)이 형성될 수 있다.
실시예들에서, 더미 수직 구조체들(DVS)을 형성하는 것은, 더미 몰드 구조체(100d)를 관통하는 더미 콘택 홀들 형성하는 것, 및 더미 관통 홀들 내에 매립 물질을 채우는 것을 포함할 수 있다. 여기서, 더미 콘택 홀들은 더미 몰드 구조체(100d)의 패드부들을 각각 관통하여 스크라이브 라인 영역(20)의 기판(1)을 노출시킬 수 있다. 더미 관통 홀들을 형성하기 위한 식각 공정시, 오버 식각(over etch)에 의해 트렌치들(T)에 노출되는 기판(1)의 상부면이 소정 깊이 리세스될 수도 있다.
더미 수직 구조체들(DVS)은 더미 몰드 구조체(100d)의 절연막들(ILD) 및 희생막들(SL)과 다른 물질로 이루어질 수 있다. 일 예에서, 더미 수직 구조체들(DVS)은 반도체 물질, 도전 물질, 및/또는 유전체 물질 등을 포함할 수 있다. 예를 들어, 더미 수직 구조체들(DVS)은, W, Al, Ti, Ta, Co 또는 Cu와 같은 금속 물질들, 또는 실리콘 질화물, 실리콘 산화물, 고유전 물질 또는 폴리실리콘 등을 포함할 수 있다.
일 예에서, 더미 수직 구조체들(DVS)은 셀 어레이 영역(11)의 수직 구조체들(VS)과 다른 물질로 형성될 수 있다. 예를 들어, 수직 구조체들(VS)은 반도체 물질을 포함하며, 더미 수직 구조체들(DVS)은 도전 물질을 포함할 수 있다. 또한, 더미 수직 구조체들(DVS)은 주변 매립 콘택 플러그들(PCP)과 동시에 형성될 수도 있다.
일 예에서, 더미 수직 구조체들(DVS)은 기판(1)의 상부면에 대해 실질적으로 수직하며 기판(1)과 접촉할 수 있으며, 더미 수직 구조체들(DVS)의 상부면들은 실질적을 서로 공면을 이룰 수 있다. 다시 말해, 더미 수직 구조체들(DVS)의 수직적 길이는 실질적으로 서로 동일할 수 있다. 여기서, 더미 몰드 구조체(100d)는 계단식 구조를 가지므로, 칩 영역(10)으로부터 더미 수직 구조체들(DVS)의 수평적 거리가 감소할수록, 더미 수직 구조체들(DVS)이 관통하는 희생막들(SL)의 개수는 감소될 수 있다. 또한, 더미 수직 구조체들(DVS) 중 일부는 더미 몰드 구조체(100d)를 관통하지 않고, 매립 절연막(110)을 관통하여 기판(1)과 접촉할 수도 있다.
나아가, 실시예들에서, 더미 수직 구조체들(DVS)은 라인 형태, 바(bar) 형태 또는 기둥(pillar) 형태를 가질 수 있다. 이에 대해서는 도 8a 내지 도 8d를 참조하여 보다 상세히 설명하기로 한다.
도 4 및 도 5f를 참조하면, 수직 구조체들(VS)과 전기적으로 연결되는 셀 콘택 플러그들(CP1) 및 셀 배선들(CL1)이 셀 어레이 영역(11)의 매립 절연막(110) 상에 형성될 수 있으며, 주변 로직 회로들과 전기적으로 연결되는 주변 콘택 플러그들(CP2) 및 주변 배선들(CL2)이 주변 회로 영역(12)의 매립 절연막(110) 상에 형성될 수 있다.
또한, 매립 절연막(110) 상에 기판(1) 전면을 덮는 상부 절연막(120)이 형성될 수 있으며, 상부 절연막(120)은 셀 콘택 플러그들(CP1), 셀 배선들(CL1), 주변 콘택 플러그들(CP2), 및 주변 배선들(CL2)을 덮을 수 있다. 또한, 상부 절연막(120)은 스크라이브 라인 영역의 더미 수직 구조체들(DVS)의 상부면들을 덮을 수 있다.
도 4 및 도 5g를 참조하면, 기판(1)의 칩 영역들(10)을 덮는 패시베이션 패턴(130)이 상부 절연막(120) 상에 형성될 수 있다. 패시베이션 패턴(130)을 식각 마스크로 이용하여 상부 절연막(120)이 식각될 수 있으며, 이에 따라, 스크라이브 라인 영역(20)의 더미 수직 구조체들(DVS)이 노출될 수 있다. 패시베이션 패턴(130)은 에폭시 폴리머, 또는 폴리이미드로 이루어질 수 있다.
이어서, 기판(1)에 대한 대한 쏘잉(sawing) 공정을 수행하여, 반도체 집적 회로들이 집적된 칩 영역들(10)이 개별적으로 분리될 수 있다. 이에 따라, 하나의 기판(1)으로부터 개별적으로 분리된 복수 개의 반도체 칩들이 형성될 수 있다. 쏘잉 공정시, 블레이드(B; blade) 또는 레이저가 기판(1)의 스크라이브 라인 영역(20)의 컷팅 영역(21)을 따라 진행되어 기판(1)이 절단될 수 있다. 일 예에서, 쏘잉 공정시 블레이드(B)는 제 1 방향(D1) 및 제 2 방향(D2)을 따라 진행되어 복수 개의 반도체 칩들로 분리될 수 있다.
블레이드(B)에 의해 절단된 기판(1)의 절단면에 의해 사각 형태의 반도체 칩의 모서리들(1a, 1b)이 정의될 수 있다. 즉, 쏘잉 공정 후, 도 4에 도시된 바와 같이, 기판(1)은 서로 대향하는 제 1 측벽들(1a) 및 제 1 측벽들(1b)에 수직하는 제 2 측벽들(1b)을 가질 수 있다.
또한, 쏘잉 공정에 의해 스크라이브 라인 영역(20)의 컷팅 영역(21) 상의 더미 몰드 구조체(100d)의 일부분이 제거되고, 스크라이브 라인 영역(20)의 에지 영역(23)에 더미 적층 구조체(DST)가 형성될 수 있다. 이와 같이, 쏘잉 공정 후, 스크라이브 라인 영역(20)의 에지 영역(23) 상에 잔류하는 더미 적층 구조체(DST)는 기판(1)의 상부면에 대해 수직하며, 기판(1)의 제 1 측벽(1a)에 정렬된 측벽(SS)을 가질 수 있다. 다시 말해, 더미 적층 구조체(DST)의 일 측벽(SS)은 기판(1)의 제 1 측벽(1a)과 실질적으로 공면을 이룰 수 있다. 그리고, 더미 적층 구조체(DST)에서 칩 영역(10)과 인접한 측벽은 계단식 프로파일을 가질 수 있다.
한편, 다른 예로, 더미 적층 구조체(DST)에서 칩 영역(10)과 인접한 측벽은, 도 18에 도시된 바와 같이, 기판(1)의 상부면에 대해 실질적으로 수직할 수 있다. 즉, 더미 적층 구조체(DST)의 희생막들(SL)은 실질적으로 동일한 평면적을 가질 수 있으며, 더미 적층 구조체(DST)에서 희생막들(SL)의 측벽들이 수직적으로 정렬될 수 있다.
나아가, 실시예들에서, 더미 적층 구조체(DST)가 제 1 방향(D1)에서 인접하는 칩 영역들(10) 사이의 스크라이브 라인 영역(20)에 배치되는 것으로 도시되었으나, 본 발명은 이에 한정되지 않으며, 더미 적층 구조체(DST)는 제 2 방향(D2)에서 인접하는 칩 영역들(10) 사이의 스크라이브 라인 영역(20)에 배치될 수도 있다.
실시예들에서, 스크라이브 라인 영역(20)의 에지 영역(23)에 배치된 더미 수직 구조체들(DVS)은 기판(1)을 절단할 때 발생하는 크랙(crack)이 3차원적으로 배열된 메모리 셀들을 포함하는 셀 어레이 구조체로 전파(propagation)되는 것을 방지할 수 있다.
도 6a, 도 6b, 및 도 6c는 도 5f의 A 부분을 확대한 도면들이다.
도 6a 및 도 6b에 도시된 실시예들에서, 3차원 반도체 메모리 장치는 낸드 플래시 메모리 장치일 수 있다. 예를 들어, 데이터 저장막은 실리콘 질화막과 같은 트랩 사이트가 풍부한 절연막, 부유 게이트 전극, 또는 도전성 나노 돗들(conductive nano dots)을 포함하는 절연막 중의 한가지일 수 있다. 이러한 데이터 저장막(DS)에 저장되는 데이터는 반도체 물질을 포함하는 수직 구조체(VS)와 전극들(EL) 사이의 전압 차이에 의해 유발되는 파울러-노던하임 터널링을 이용하여 변경될 수 있다. 예를 들어, 적층 구조체(ST)와 수직 구조체(VS) 사이에 개재되는 데이터 저장막(DS)은 터널 절연막, 전하 저장막, 및 블록킹 절연막을 포함할 수 있다.
상세하게, 도 6a를 참조하면, 수직 구조체들(VS) 각각은, 기판(1)과 접촉하는 제 1 반도체 패턴(SP1), 제 1 반도체 패턴(SP1)과 데이터 저장막(DS) 사이에 개재되는 제 2 반도체 패턴(SP2), 및 제 1 반도체 패턴(SP1)의 내부를 채우는 매립 절연 패턴(VI)을 포함할 수 있다.
제 1 반도체 패턴(SP1)는 원 기둥(pillar) 형태일 수 있으며, 이와 달리, 제 1 반도체 패턴(SP1)은 속이 빈 파이프 형태(pipe-shaped) 또는 마카로니 형태(macaroni-shaped)일 수 있다. 제 1 반도체 패턴(SP1)의 하단은 닫힌 상태(closed state)일 수 있으며, 제 1 반도체 패턴(SP1)의 내부는 매립 절연 패턴(VI)에 의해 채워질 수 있다. 제 1 반도체 패턴(SP1)은 제 2 반도체 패턴(SP2)의 내벽과 기판(1)과 상부면과 접촉될 수 있다. 즉, 제 1 반도체 패턴(SP1)은 제 2 반도체 패턴(SP2)과 기판(1)을 전기적으로 연결할 수 있다. 그리고, 제 1 반도체 패턴(SP1)의 바닥면은 기판(1)의 상부면보다 낮은 레벨에 위치할 수 있다. 제 2 반도체 패턴(SP2)은 상단 및 하단이 오픈된(opened) 파이프 형태 또는 마카로니 형태일 수 있다. 제 1 및 제 2 반도체 패턴들(SP1, SP2)은 언도프트 상태이거나, 기판(1)과 동일한 도전형을 갖는 불순물로 도핑될 수 있다. 제 1 반도체 패턴(SP1)과 제 2 반도체 패턴(SP2)은 다결정 상태 또는 단결정 상태일 수 있다.
데이터 저장막(DS)이 적층 구조체들(ST)과 수직 구조체들(VS) 사이에 배치될 수 있다. 일 예에서, 데이터 저장막(DS)은 도 6a에 도시된 바와 같이, 적층 구조체들(ST)을 관통하는 수직 절연 패턴(VP)과, 전극들(EL)과 수직 절연 패턴(VP) 사이에서 전극들(EL)의 상부면들 및 하부면들로 연장되는 수평 절연 패턴(HP)을 포함할 수 있다. 일 예로, 데이터 저장막(DS)의 수직 절연 패턴(VP)은 수직 구조체들(VS)과 전극들(EL) 사이에서 수직 구조체들과 절연막들(ILD) 사이로 수직적으로 연장될 수 있다. 실시예들에서, 수직 절연 패턴(VP)은 하나의 박막 또는 복수의 박막들로 구성될 수 있다. 또한, 수평 절연 패턴(HP)은 하나의 박막 또는 복수의 박막들로 구성될 수 있다.
예를 들어, 수직 절연 패턴(VP)은 터널 절연막, 및 전하 저장막을 포함할 수 있으며, 수평 절연 패턴(HP)은 블록킹 절연막을 포함할 수 있다. 이와 달리, 수직 절연 패턴(VP)은 터널 절연막, 전하 저장막, 및 제 1 블록킹 절연막을 포함할 수 있으며, 수평 절연 패턴(HP)은 제 2 블록킹 절연막을 포함할 수 있다.
도 6b를 참조하면, 데이터 저장막(DS)은 전극들(EL)과 수직 구조체(VS) 사이에서 절연막들(ILD)과 수직 구조체(VS) 사이로 연장될 수 있다. 그리고, 전극들(EL)의 상부면들과 하부면들은 절연막들(ILD)과 직접 접촉할 수 있다.
도 6c에 도시된 실시예에서, 3차원 반도체 메모리 장치는 가변 저항 물질을 포함하는 가변저항성 메모리 장치일 수 있다. 상세하게, 수직적으로 적층된 전극들(EL)을 포함하는 적층 구조체를 관통하는 수직 전극(VE)이 수직 구조체(VS)일 수 있으며, 데이터 저장막(DS)이 수직 전극(VE)과 전극들(EL) 사이에 개재될 수 있다. 여기서, 데이터 저장막(DS)은 상변화 메모리를 위한 박막 또는 가변저항 메모리를 위한 박막을 포함할 수 있다.
도 7a 및 도 7b는 본 발명의 실시예들에 따른 3차원 반도체 장치의 셀 어레이 구조체를 나타내는 사시도들이다.
본 발명의 실시예들에 따른 셀 어레이 구조체는, 도 5a 내지 도 5g를 참조하여 설명한 것처럼, 기판(1)의 상부면으로부터 서로 다른 높이들에 위치하는 복수의 전극들(EL) 및 제 1 및 제 2 방향들(D1, D2)에 수직한 제 3 방향(D3)을 따라 연장되어 전극들(EL)을 가로지르는 복수의 수직 구조체들(VS)을 포함할 수 있다. 이에 더하여, 셀 어레이 구조체는 전극들(EL) 및 수직 구조체들(VS)의 측벽들 사이에 개재되는 데이터 저장막(DS)을 더 포함할 수 있다. 이러한 셀 어레이 구조체는 도 3a 내지 도 3c에 도시된 바와 같이, 3차원적으로 배열된 메모리 셀들을 구성할 수 있다.
일 예로, 도 7a를 참조하면, 전극들(EL) 각각은 평판 모양일 수 있다. 예를 들면, 평면적 관점에서, 전극들(EL) 각각의 제 1 방향(D1) 및 제 2 방향(D2)의 길이들은 모두 수직 구조체들(VS) 각각의 그것들의 10배 이상일 수 있으며, 전극들(EL) 각각은 2차원적으로 배열되어 그것을 관통하는 복수의 홀들을 정의하도록 형성될 수 있다. 수직 구조체들(VS)은 서로 다른 높이에 위치하는 전극들(EL)의 홀들을 수직하게 관통하도록 배치될 수 있다.
다른 예로, 도 7b를 참조하면, 전극들(EL)은, 제 1 방향(D1), 제 2 방향(D2), 및 제 3 방향(D3) 모두에서 서로 분리되어, 3차원적으로 배열될 수 있다. 전극들(EL) 각각은 복수의 수직 구조체들(VS)을 가로지르는 라인 모양을 가질 수 있다. 예를 들면, 전극들(EL) 각각의 길이 및 폭은, 각각, 수직 구조체(VS)의 폭의 10배 이상 및 3배 이하일 수 있다. 전극들(EL) 각각은 1차원적으로 배열되어 그것을 관통하는 복수의 홀들을 정의하도록 형성될 수 있으며, 수직 구조체들(VS)은 서로 다른 높이에 위치하는 전극들(EL)의 홀들을 수직하게 관통하도록 배치될 수 있다.
도 8a 내지 도 8e는 본 발명의 실시예들에 따른 3차원 반도체 장치가 집적된 기판의 스크라이브 라인 영역을 나타내는 평면도들이다.
도 8a 내지 도 8d를 참조하면, 칩 영역들(10) 사이의 스크라이브 영역은 컷팅 영역(21) 및 컷팅 영역(21) 양측의 에지 영역들(23)을 포함할 수 있다.
일 예에서, 더미 수직 구조체들(DVS)는 제 1 방향(D1)에서 인접하는 칩 영역들(10) 사이의 스크라이브 라인 영역(20)에 배치될 수 있다. 도 5g를 참조하여 설명한 것처럼, 더미 수직 구조체(DVS)는 기판(1) 상에 번갈아 적층된 절연막들(ILD) 및 희생막들(SL)을 포함할 수 있다. 쏘잉 블레이드(B)를 이용한 쏘잉 공정 후에 더미 수직 구조체(DVS)는 스크라이브 라인 영역(20)의 에지 영역들(23)에 잔류할 수 있다. 이에 따라, 더미 수직 구조체(DVS)는 기판(1)의 상부면에 대해 실질적으로 수직하며, 기판(1)의 제 1 측벽(1a)에 정렬된 측벽(SS)을 가질 수 있다.
나아가, 더미 수직 구조체(DVS)는 기판(1)으로부터 수직적 높이가 증가할수록 수평적 면적이 감소될 수 있다. 보다 상세하게, 더미 수직 구조체(DVS)는 제 1 방향(D1)으로 내려가는 형태의 계단식 구조를 갖는 제 1 패드부들(P1)과, 제 1 방향(D1)에 수직한 제 2 방향(D2)으로 내려가는 형태의 계단식 구조를 갖는 제 2 패드부들(P2)를 포함할 수 있다.
더미 수직 구조체(DVS)의 제 1 패드부들(P1)은 도 5g에 도시된 바와 같이, 기판(1)으로부터 서로 다른 높이에 위치할 수 있다. 제 2 패드부들(P2) 또한, 제 1 패드부들(P1)과 마찬가지로 기판(1)으로부터 서로 다른 높이에 위치할 수 있다. 제 1 패드부들(P1)의 측벽들은 제 1 방향(D1)에서 서로 이격될 수 있으며, 제 2 패드부들(P2)의 측벽들은 제 2 방향(D2)에서 서로 이격될 수 있다.
도 8a를 참조하면, 더미 수직 구조체들(DVS)이 더미 적층 구조체(DST)의 제 1 패드부들(P1)을 각각 관통할 수 있다. 더미 수직 구조체들(DVS)은 제 1 방향(D1)에서 서로 이격되되, 제 2 방향(D2)으로 연장되는 라인 형태를 가질 수 있다. 즉, 더미 수직 구조체들(DVS)은 기판(1)의 제 1 측벽(1a)에 대해 나란하게 연장될 수 있다. 더미 수직 구조체들(DVS)은 제 1 패드부들(P1)을 각각 관통하며, 제 2 패드부들(P2)을 가로지를 수 있다. 예를 들어, 제 2 방향(D2)에서, 더미 수직 구조체들(DVS)의 길이는 더미 수직 구조체(DVS)의 최대 폭보다 클 수 있다. 이에 따라, 더미 수직 구조체들(DVS)은, 평면적 관점에서, 더미 적층 구조체(DST)와 기판(1)의 경계를 가로지를 수 있다.
도 8b 및 도 8c에 도시된 실시예에 따르면, 더미 수직 구조체들(DVS)은 제 1 방향(D1) 및 제 2 방향(D2)에서 서로 이격되어 배치될 수 있다. 더미 수직 구조체들(DVS)은, 제 1 방향(D1)에서 폭보다 제 2 방향(D2)에서 깊이가 큰 바(bar) 형태를 가질 수 있다. 더미 수직 구조체들(DVS) 중 일부는, 평면적 관점에서, 더미 적층 구조체(DST)와 기판(1)의 경계 상에 배치될 수 있다.
도 8b에 도시된 실시예에 따르면, 더미 수직 구조체들(DVS)의 끝단들이, 평면적 관점에서, 제 1 방향(D1)을 따라 정렬될 수 있다. 이와 달리, 도 8c에 도시된 실시예에 따르면, 더미 수직 구조체들(DVS)의 끝단들이, 평면적 관점에서, 제 1 및 제 2 방향(D2)들에 대해 사선 방향을 따라 정렬될 수 있다.
나아가, 도 8d에 도시된 실시예에 따르면, 더미 수직 구조체들(DVS)은 제 1 방향(D1) 및 제 2 방향(D2)에서 폭이 실질적으로 동일한 기둥(pillar) 형태를 가질 수 있다. 기둥 형태를 갖는 더미 수직 구조체들(DVS)은 제 1 방향(D1) 및 제 2 방향(D2)에서 서로 이격되어 배치될 수 있으며, 기둥 형태의 더미 수직 구조체들(DVS) 중 일부는, 평면적 관점에서, 더미 적층 구조체(DST)와 기판(1)의 경계 상에 배치될 수 있다.
한편, 도 8e에 도시된 실시예에 따르면, 더미 적층 구조체(DST)에서 칩 영역(10)에 인접한 측벽이 기판(1)의 상부면에 실질적으로 수직할 수 있다. 즉, 더미 수직 구조체들(DVS)은 제 1 방향(D1)으로 일정 간격 이격되며, 더미 수직 구조체들(DVS)이 관통하는 더미 적층 구조체(DST)의 두께는 실질적으로 균일할 수 있다.
도 9 내지 도 13은 본 발명의 실시예들에 따른 3차원 반도체 장치의 단면도들이다. 도 14는 도 13의 A 부분을 확대한 도면이다. 도 15 내지 도 17은 본 발명의 실시예들에 따른 3차원 반도체 장치의 단면도들이다. 도 9 내지 도 17에 도시된 실시예들에서, 도 5a 내지 도 5g를 참조하여 설명된 3차원 반도체 메모리 장치와 동일한 구성에 대하여는 동일한 참조번호가 제공되고, 설명의 간소화를 위해 중복되는 설명은 생략될 수 있다.
도 9 내지 도 13을 참조하면, 기판(1)은 칩 영역들(10) 및 칩 영역들(10)을 둘러싸는 스크라이브 라인 영역(20)을 포함할 수 있다. 칩 영역들(10)은 셀 어레이 영역(11), 주변 회로 영역(12), 및 댐 영역(13)을 포함할 수 있으며, 스크라이브 라인 영역(20)은 컷팅 영역(21) 및 컷팅 영역(21) 양측의 에지 영역들(23)을 포함할 수 있다.
셀 어레이 구조체가 셀 어레이 영역(11)의 기판(1) 상에 배치될 수 있으며, 도 3a 내지 도 3c를 참조하여 설명한 것처럼, 3차원적으로 배열된 메모리 셀들을 포함할 수 있다. 셀 어레이 구조체는 기판(1) 상에 배치된 적층 구조체(ST), 기판(1)에 대해 수직하며 적층 구조체(ST)를 관통하는 수직 구조체들(VS), 및 적층 구조체(ST)와 수직 구조체들(VS) 사이에 개재된 데이터 저장막을 포함할 수 있다. 여기서, 적층 구조체(ST)는 기판(1) 상에 번갈아 적층된 절연막들(ILD) 및 전극들(EL)을 포함할 수 있으며, 수직 구조체들(VS)은 반도체 물질 또는 도전 물질을 포함할 수 있다. 나아가, 적층 구조체(ST)는 스크라이브 라인 영역(20)에 인접할수록 수직적 높이가 점차 감소하는 계단식 구조를 가질 수 있다.
더미 적층 구조체(DST)는, 도 5g를 참조하여 설명한 것처럼, 쏘잉 공정 후에 스크라이브 라인 영역(20)의 에지 영역들(23) 상에 배치될 수 있다. 더미 적층 구조체(DST)는 기판(1) 상에 번갈아 적층된 절연막들(ILD) 및 희생막들(SL)을 포함할 수 있다. 나아가, 더미 적층 구조체(DST)는 칩 영역(10)에 인접할수록 수직적 높이가 점차 감소하는 계단식 구조를 가질 수 있다.
주변 회로 영역(12)이 셀 어레이 영역(11)의 주변에 배치될 수 있으며, 주변 로직 구조체(PSTR)가 주변 회로 영역(12)의 기판(1) 상에 배치될 수 있다. 주변 로직 구조체(PSTR)는, 앞에서 설명한 것처럼, 셀 어레이 구조체와 전기적으로 연결되는 NMOS 및 PMOS 트랜지스터들, 저항(resistor) 및 캐패시터(capacitor)를 포함할 수 있다.
댐 영역(13)은 칩 영역(10)의 가장자리를 따라 배치될 수 있으며, 하부 및 상부 댐 패턴들(LDP, UDP)을 포함할 수 있다. 하부 및 상부 댐 패턴들(LDP, UDP)은, 도 4를 참조하여 설명한 것처럼, 평면적 관점에서 링 형상 또는 폐곡선 형상을 가질 수 있으며, 적층 구조체(ST)를 덮는 매립 절연막(110)을 관통할 수 있다.
매립 절연막(110)이 적층 구조체(ST), 더미 적층 구조체(DST)의, 및 주변 로직 구조체(PSTR)를 덮을 수 있으며, 더미 수직 구조체들(DVS)의 상부면들은 매립 절연막(110)의 상부면과 실질적으로 공면을 이룰 수 있다.
도 9에 도시된 실시예에 따르면, 스크라이브 라인 영역(20)에서, 기판(1)은 소자 분리막(2)을 포함할 수 있다. 소자 분리막(2)은 실리콘 산화막 및 실리콘 질화막과 같은 절연 물질로 이루어질 수 있다. 이 실시예에서, 더미 적층 구조체(DST)는 스크라이브 라인 영역(20)의 소자 분리막(2) 상에 배치될 수 있으며, 더미 수직 구조체들(DVS)이 더미 적층 구조체(DST)를 관통하여 소자 분리막(2)과 접촉할 수 있다. 또한, 더미 수직 구조체들(DVS)의 상부면들은 실질적으로 공면을 이룰 수 있다.
도 10에 도시된 실시예에 따르면, 더미 콘택 플러그들(CP3) 및 더미 배선들(CL3)이 더미 수직 구조체들(DVS) 상에 각각 배치될 수 있다. 더미 콘택 플러그들(CP3)은 셀 어레이 영역(11)의 셀 콘택 플러그들(CP1)과 동시에 형성될 수 있으며, 더미 배선들(CL3)은 셀 어레이 영역(11)의 셀 배선들(CL1)과 동시에 형성될 수 있다.
매립 절연막(110) 상에 기판(1) 전면을 덮는 상부 절연막(120)이 형성될 수 있으며, 상부 절연막(120)은 셀 콘택 플러그들(CP1), 셀 배선들(CL1), 주변 콘택 플러그들(CP2), 주변 배선들(CL3), 더미 콘택 플러그들(CP3), 및 더미 배선들(CL3)을 덮을 수 있다. 패시베이션 패턴(130)이 칩 영역(10)의 상부 절연막(120) 상에 배치될 수 있으며, 패시베이션 패턴(130)은 스크라이브 라인 영역(20)의 상부 절연막(120)을 노출시킬 수 있다.
도 11에 도시된 실시예에 따르면, 더미 수직 구조체들(DVS)의 상부면들은 실직적으로 공면을 이루되, 더미 수직 구조체들(DVS)의 수직적 길이들이 서로 다를 수 있다. 즉, 더미 수직 구조체들(DVS) 중 일부는 기판(1)의 상부면과 이격될 수 있다.
보다 상세하게, 더미 적층 구조체(DST)는 칩 영역(10)에 인접할수록 수직적 높이가 점차 감소하는 계단식 구조를 가질 수 있다. 즉, 더미 적층 구조체(DST)는 서로 다른 높이에 배치되는 패드부들을 가질 수 있다. 더미 수직 구조체들(DVS)은 더미 적층 구조체(DST)의 패드부들을 각각 관통할 수 있다. 여기서, 더미 수직 구조체들(DVS)이 관통하는 희생막들(SL)의 개수는 실질적으로 동일할 수 있다. 즉, 더미 수직 구조체들(DVS)과 칩 영역들(10) 간의 거리가 감소할수록 더미 수직 구조체들(DVS)의 수직적 길이들은 증가할 수 있다 나아가, 더미 수직 구조체들(DVS) 중 어느 하나는 스크라이브 라인 영역(20)에서, 더미 적층 구조체(DST)를 관통하지 않을 수도 있다.
도 12에 도시된 실시예데 따르면, 더미 수직 구조체들(DVS) 중 일부는 더미 몰드 구조체(100d)를 관통하여 기판(1) 또는 소자 분리막(2) 내에 삽입될 수 있다. 즉, 더미 수직 구조체들(DVS) 중 일부는 기판(1)의 상부면 아래에서 바닥면을 가질 수 있다.
도 13 및 도 14를 참조하면, 더미 적층 구조체(DST)는, 기판(1) 상에 번갈아 적층된 절연막들(ILD) 및 희생막들(SL)과, 절연막들(ILD)의 사이들 각각에서 희생막들(SL)과 접촉하는 더미 전극들(DEL)을 포함할 수 있다. 여기서, 더미 전극들(DEL)은 셀 어레이 영역(11)의 적층 구조체(ST)를 구성하는 전극들(EL)과 동일한 물질을 포함할 수 있다. 나아가, 더미 전극들(DEL)과 희생막들(SL) 사이에 더미 수평 절연막(DHP)이 개재될 수 있으며, 더미 수평 절연막(DHP)은 더미 전극들(DEL)의 상부면들 및 하부면들로 연장될 수 있다.
이 실시예에서, 더미 수직 구조체들(DVS)은 더미 전극들(DEL)을 관통할 수 있으며, 더미 전극들(DEL)과 더미 수직 구조체들(DVS) 사이에 더미 스페이서(DSP)가 배치될 수 있다. 여기서, 더미 수직 구조체들(DVS)은 셀 어레이 영역(11)의 공통 소오스 플러그(CSP)와 동일한 물질을 포함할 수 있다.
도 15 내지 도 17에 도시된 실시예에 따르면, 더미 적층 구조체(DST)는 번갈아 적층된 절연막들(ILD) 및 희생막들(SL)을 포함하되, 더미 적층 구조체(DST)를 구성하는 희생막들(SL)의 개수는 적층 구조체(ST)를 구성하는 전극들(EL)의 개수보다 작을 수 있다. 즉, 더미 적층 구조체(DST)의 두께는 적층 구조체(ST)의 두께보다 작을 수 있다.
도 15를 참조하면, 더미 적층 구조체(DST)의 상부면은 적층 구조체(ST)의 상부면보다 아래에 위치할 수 있다. 이에 따라, 더미 수직 구조체들(DVS)의 하부 부분들이 더미 적층 구조체(DST)를 관통할 수 있다.
도 16을 참조하면, 스크라이브 라인 영역(20)의 에지 영역(23)의 기판(1) 상에 하부 절연막(50)이 배치될 수 있으며, 더미 적층 구조체(DST)는 하부 절연막(50) 상에 번갈아 적층된 절연막들(ILD) 및 희생막들(SL)을 포함할 수 있다. 즉, 더미 적층 구조체(DST)의 하부면은 기판(1)의 상부면보다 위에 위치할 수 있다. 그리고, 더미 적층 구조체(DST)의 상부면은 적층 구조체(ST)의 상부면보다 아래에 위치할 수 있다. 이에 따라, 더미 수직 구조체들(DVS)의 중간 부분들이 더미 적층 구조체(DST)를 관통할 수 있으며, 더미 수직 구조체들(DVS)의 하부 부분들은 하부 절연막을 관통할 수 있다.
도 17을 참조하면, 더미 적층 구조체(DST)는 하부 절연막(50) 상에 번갈아 적층된 절연막들(ILD) 및 희생막들(SL)을 포함할 수 있으며, 더미 적층 구조체(DST)의 상부면이 적층 구조체(ST)의 상부면과 동일한 높이에 위치할 수 있다. 여기서, 더미 수직 구조체들(DVS)의 상부 부분들이 더미 적층 구조체(DST)를 관통할 수 있으며, 더미 수직 구조체들(DVS)의 하부 부분들은 하부 절연막(50)을 관통할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (20)

  1. 칩 영역 및 스크라이브 라인 영역을 포함하는 기판;
    상기 칩 영역의 상기 기판 상에 3차원적으로 배열된 메모리 셀들을 포함하는 셀 어레이 구조체;
    상기 스크라이브 라인 영역의 상기 기판 상에 배치되며, 수직적으로 번갈아 적층된 제 1 막들 및 제 2 막들을 포함하는 적층 구조체;
    상기 기판의 상부면에 대해 수직하며, 상기 적층 구조체를 관통하는 복수 개의 수직 구조체들;
    상기 셀 어레이 구조체와 상기 적층 구조체 사이에 배치된 주변 회로 구조체; 및
    상기 칩 영역의 가장자리를 따라 연장되며, 상기 셀 어레이 구조체와 상기 적층 구조체 사이에 배치되는 댐 패턴으로서, 상기 댐 패턴은 상기 셀 어레이 구조체를 둘러싸는 것을 포함하되,
    상기 댐 패턴은 상기 적층 구조체 및 상기 셀 어레이 구조체와 이격되어 배치되고,
    상기 적층 구조체는 상기 댐 패턴에 인접하는 계단 부분 및 상기 계단 부분에 대향하며 상기 기판의 상부면에 대해 수직하는 일 측벽을 갖고,
    상기 수직 구조체들은:
    상기 적층 구조체의 상기 계단 부분을 관통하는 제 1 수직 구조체; 및
    상기 적층 구조체의 상기 계단 부분과 상기 적층 구조체의 상기 일 측벽 사이에서 상기 적층 구조체를 관통하는 제 2 수직 구조체를 포함하고,
    상기 제 1 수직 구조체의 수직적 길이는 상기 제 2 수직 구조체의 수직 길이와 다른 3차원 반도체 장치.
  2. 제 1 항에 있어서,
    상기 셀 어레이 구조체는,
    상기 기판 상에 수직적으로 번갈아 적층된 절연막들 및 전극들을 포함하는 셀 적층 구조체;
    상기 셀 적층 구조체를 관통하는 복수 개의 셀 수직 구조체들; 및
    상기 셀 수직 구조체들과 상기 전극들 사이에 배치된 데이터 저장막을 포함하는 3차원 반도체 장치.
  3. 제 2 항에 있어서,
    상기 적층 구조체는 상기 칩 영역에 인접할수록 상기 기판으로부터 수직적 높이가 감소하는 패드부들을 포함하고,
    상기 셀 적층 구조체는 상기 스크라이브 라인 영역과 인접할수록 상기 기판으로부터 높이가 감소하는 패드부들을 포함하되,
    상기 적층 구조체의 상기 패드부들은 상기 셀 적층 구조체의 상기 패드부들과 서로 마주보도록 상기 기판 상에 배치되는 3차원 반도체 장치.
  4. 제 1 항에 있어서,
    상기 제1 수직 구조체의 상면은 상기 제2 수직 구조체의 상면과 공면을 이루는 3차원 반도체 장치.
  5. 제 1 항에 있어서,
    상기 수직 구조체들은, 평면적 관점에서, 상기 적층 구조체의 상기 일 측벽에 대해 평행한 제 1 방향을 따라 연장되며, 상기 제 1 방향에 수직하는 제 2 방향에서 서로 이격되어 배치되는 3차원 반도체 장치.
  6. 칩 영역, 및 스크라이브 라인 영역 및 상기 칩 영역과 상기 스크라이브 라인 영역 사이의 댐 영역을 포함하는 기판;
    상기 칩 영역의 상기 기판 상에 배치되며, 번갈아 적층된 절연층들 및 전극들을 포함하는 적층 구조체; 및
    상기 스크라이브 라인 영역의 상기 기판 상에 배치되며, 번갈아 적층된 더미 절연층들 및 희생층들을 포함하는 더미 적층 구조체로서, 상기 더미 적층 구조체는 상기 기판의 상면에 대해 수직한 측벽을 갖는 것;
    상기 스크라이브 라인 영역의 상기 기판 상의 더미 수직 구조체들로서, 상기 더미 수직 구조체들은 상기 기판의 상면에 대해 수직하며 상기 기판의 상면과 평행한 제 1 방향으로 서로 이격되는 것; 및
    상기 댐 영역의 상기 기판 상에 배치되며, 상기 기판의 상면에 대해 수직한 방향으로 연장되는 댐 패턴을 포함하되,
    상기 댐 패턴은 상기 적층 구조체 및 상기 더미 적층 구조체와 이격되며,
    상기 희생층들은 상기 전극들과 다른 물질로 이루어진 3차원 반도체 장치.
  7. 제 6 항에 있어서,
    상기 더미 수직 구조체들의 상부면들은 실질적으로 공면을 이루는 3차원 반도체 장치.
  8. 제 6 항에 있어서,
    상기 더미 적층 구조체는 상기 칩 영역에 인접할수록 상기 기판으로부터 높이가 감소하는 패드부들을 포함하되,
    상기 더미 수직 구조체들은 상기 더미 적층 구조체의 패드부들을 각각 관통하는 3차원 반도체 장치.
  9. 제 6 항에 있어서,
    상기 더미 수직 구조체들은 적어도 하나의 상기 더미 절연층 및 적어도 하나의 상기 희생층을 관통하는 제 1 및 제 2 더미 수직 구조체들을 포함하되,
    상기 제 1 더미 수직 구조체는 상기 제 2 더미 수직 구조체와 상기 적층 구조체 사이에 배치되고,
    상기 제 1 더미 수직 구조체의 수직적 길이는 상기 제 2 더미 수직 구조체의 수직적 길이보다 큰 3차원 반도체 장치.
  10. 제 6 항에 있어서,
    상기 적층 구조체를 관통하는 복수 개의 셀 수직 구조체들; 및
    상기 셀 수직 구조체들과 상기 전극들 사이에 배치된 데이터 저장막을 더 포함하는 3차원 반도체 장치.
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