KR101055587B1 - 3차원 구조를 가지는 메모리의 제조방법 - Google Patents

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Abstract

활성영역이 정렬되는 방향과 실질적으로 수직한 방향으로 단차가 형성되는 비휘발성 메모리의 제조방법이 개시된다. 절연막 및 식각막들을 순차적으로 형성하고, 선택적 식각 또는 패턴의 전사를 통해 다층 활성층이 배치되는 방향과 수직인 단차를 형성한다. 또한, 식각막들은 습식 식각을 통해 제거되고, 측면이 노출된 다층 활성층에는 ONO층 및 도전막들이 구비되어 셀 트랜지스터를 형성한다. 이를 통하여 높은 집적도를 가진 메모리가 제조된다.

Description

3차원 구조를 가지는 메모리의 제조방법{Method of manufacturing Memory having 3-Dimensional Structure}
본 발명은 반도체 메모리 장치의 제조방법에 관한 것으로, 더욱 상세하게는 3차원 구조를 가지는 메모리의 제조방법에 관한 것이다.
메모리 장치는 비휘발성과 휘발성 메모리로 구분될 수 있다. 특히, 비휘발성 메모리는 전원의 공급이 차단되는 상황에서도 저장된 데이터를 유지할 수 있는 장점을 가진다. 비휘발성 메모리로서 플래시 메모리는 전하의 트랩 및 소거 동작에 의해 상태가 변경되는 동작 메커니즘을 취한다. 최근에는 단위 셀에 대한 비례-축소 및 멀티비트를 구현할 수 있는 소자 구조의 연구가 진행되고 있다.
플래시 메모리의 집적도가 향상되는 경우, 단채널 효과 및 펀치스루 현상 등의 문제가 발생한다. 이러한 문제점을 극복하기 위해 플래시 메모리의 구조를 3차원으로 구현하는 기술이 논의된다.
도 1은 종래 기술에 따른 플래시 메모리의 구조를 설명하기 위한 사시도이다.
도 1을 참조하면, 종래 기술에 따른 플래시 메모리는 셀 영역(100)과 컨택 영역(200)으로 구분된다.
셀 영역(100)은 순차적으로 적층된 전극막(121, 123, 125, 127)과 절연막(110, 112, 114, 116)을 가진다. 게이트 구조물(130)은 적층된 전극막(121, 123, 125, 127)과 절연막(110, 112, 114, 116)을 관통하여 형성된다.
게이트 구조물(130)은 중심부에 다결정 실리콘이 구비되고, 외주면을 향하여 ONO(Oxide-Nitride-Oxide) 구조가 구비된다. 즉, 다결정 실리콘 외부에는 터널링 산화막, 전하 트랩층 및 블로킹 절연막이 순차적으로 구비된다. ONO 구조에 의해 둘러싸이는 다결정 실리콘은 플래시 메모리의 셀 트랜지스터에서 액티브 영역 또는 채널 영역으로 동작한다.
다수의 적층된 전극막(121, 123, 125, 127)과 절연막(110, 112, 114, 116)의 상부에는 선택 트랜지스터들(140)이 배치된다. 상기 선택 트랜지스터(140)는 제1 방향으로 신장된 선택 전극막(142)을 포함한다. 상기 선택 전극막(142)은 제2 방향으로 인접한 선택 전극막과 분리된 상태로 배치된다. 또한, 게이트 구조물(144)은 선택 전극막(142)을 관통하고, 전극막(121, 123, 125, 127) 및 절연막(110, 112, 114, 116)을 관통하는 게이트 구조물(130)과 전기적으로 연결된다. 다만, 선택 전극막(142)을 관통하는 게이트 구조물(144)은 다결정 실리콘과 게이트 산화막으로만 구성된다. 따라서, 선택 전극막(142)을 관통하는 게이트 구조물(144)의 다결정 실리콘은 반도체의 액티브 영역 또는 채널 영역으로 동작하고, 선택 전극막(142)은 게이트 전극으로 동작한다. 또한, 선택 전극막(142)을 관통하는 게이트 구조물(144) 상부에는 비트 라인들(150)이 배치된다. 비트 라인들(150)은 제2 방향으로 신장되어 형성되며, 제1 방향으로 인접한 비트 라인과 분리된다.
컨택 영역(200)은 셀 영역(100)과 접속되어 형성되며, 셀 영역(100)의 전극막(121, 123, 125, 127) 및 절연막(110, 112, 114, 116)과 일체화된 적층구조로 형성된다. 즉, 전극막(121, 123, 125, 127) 및 절연막(110, 112, 114, 116)은 셀 영역(100)을 가로질러 컨택 영역(200)까지 신장된다. 또한, 전극막(121, 123, 125, 127) 및 절연막(110, 112, 114, 116)은 상부로 진행될수록 그 면적이 줄어드는 형상의 단차를 가진다. 다만, 상기 도 1의 제1 절연막(110)과 제1 전극막(121)은 동일한 프로파일을 가지고, 나머지 전극막과 이에 대응하는 절연막도 상호간에 동일한 프로파일을 가진다.
컨택 영역(200)의 일측은 셀 영역(100)의 전극막(121, 123, 125, 127) 및 절연막(110, 112, 114, 116)과 일체화되어 있으므로 상기 셀 영역(100)과 연결되고, 컨택 영역(200)의 타측은 높이에 따라 단차를 가지고, 외부에 대해 전극막(121, 123, 125, 127)의 일부를 노출시키는 구조를 가진다.
도시되지는 아니하였으나, 전극막, 절연막 또는 외부로 개방된 구조물의 상부에는 층간 절연막이 전체적으로 도포된다. 컨택 영역(200)에서 돌출된 전극막(121, 123, 125, 127)은 플러그(210)와 연결된다. 상기 플러그(210)는 도포된 층간 절연막을 관통하여 형성된다. 또한, 상기 플러그(210)의 상부는 워드 라인(220)과 연결된다. 상기 워드 라인(220)은 제1 방향으로 신장되고, 제2 방향으로는 서로 이격되게 형성된다.
상술한 종래기술은 전형적인 BiCS(Bit-Cost Scalable) 구조이다. 상기 구조는 워드 라인(220)과 접촉하는 플러그(210)를 단차를 가진 다수의 전극막(121, 123, 125, 127) 상부에 형성한다. 전극막(110, 112, 114, 116)은 포토레지스트의 도포와 식각, 잔류하는 포토레지스터에 대한 스케일 축소 공정에 의해 패턴을 전사하는 기술적 구성을 취한다. 다만, 컨택 영역(200)을 이루는 전극막들(121, 123, 125, 127)은 셀 영역(100)으로부터 신장되는 방향과 평행하게 단차를 가진다. 즉, 셀 영역(100)에서 돌출된 전극막은 컨택 영역(200)의 전극층으로 신장되고, 신장된 방향으로 하부 또는 상부에 배치된 다른 전극막들과 단차를 형성하는 구조를 가진다.
특히, 워드 라인(220)과 전극막(121, 123, 125, 127) 사이에 배치되는 플러그(210)가 상호간에 단락되지 않도록 하기 위해서는 소정의 단차가 하단으로 갈수록 이루어져야한다. 따라서, 전극막들(121, 123, 125, 127)도 구조물의 하단으로 갈수록 넓어지는 양상을 가지게 된다.
따라서, 플래시 메모리의 제어 게이트로 동작하는 전극막(121, 123, 125, 127)의 수가 증가하는 경우, 전체적인 메모리의 면적은 매우 크게 증가하며, 집접도에 손실을 유발한다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 3차원 구조를 구현하여 높은 집적도를 실현할 수 있는 메모리의 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명은, 예비 식각막 및 절연막을 번갈아 형성하는 단계; 최상층의 예비 식각막 상부에 선택 절연막, 선택 식각막 및 희생 절연막을 순차적으로 형성하는 단계; 상기 예비 식각막, 절연막, 선택 절연막, 선택 식각막 및 희생 절연막을 관통하고, 제1 방향으로 배치되는 다층 활성층들을 형성하는 단계; 컨택 영역과 상기 다층 활성층들이 형성된 셀 영역을 정의하는 단계; 상기 컨택 영역에 대한 패턴의 전사를 통해 상기 제1 방향에 수직인 제2 방향의 단차를 형성하는 단계; 상기 패턴의 전사 이후에 상기 셀 영역에 대한 선택적 식각을 통해 상기 제1 방향으로 신장된 다수의 스트링 영역을 형성하는 단계; 및 상기 선택 식각막 및 예비 식각막을 제거하고, 상기 다층 활성층 측면에 ONO층 및 도전막을 형성하는 단계를 포함하는 메모리의 제조방법을 제공한다.
또한, 본 발명의 상기 목적은, 예비 식각막 및 절연막을 번갈아 형성하는 단계; 최상층의 예비 식각막 상부에 선택 절연막, 선택 식각막 및 희생 절연막을 순차적으로 형성하는 단계; 상기 예비 식각막, 절연막, 선택 절연막, 선택 식각막 및 희생 절연막을 관통하고, 제1 방향으로 배치되는 다층 활성층들을 형성하는 단계; 상기 다층 활성층들이 형성된 영역을 상기 제1 방향으로 식각하여 스트링 영역을 정의하는 단계; 상기 선택 식각막 및 상기 예비 식각막을 제거하고, 상기 다층 활성층 측면에 ONO층 및 도전막들을 형성하는 단계; 상기 ONO층 및 도전막을 형성한 이후에, 컨택 영역 및 상기 제1 방향으로 식각된 상기 다층 활성층이 형성된 영역을 포함하는 셀 영역을 정의하는 단계; 상기 컨택 영역에 대한 패턴의 전사를 통해 상기 제1 방향에 수직인 제2 방향으로 단차를 형성하는 단계; 및 전면 식각을 통해 노출된 상기 희생 절연막을 제거하고, 상기 단차에서 노출된 상기 선택 절연막 및 절연막들을 제거하여 상기 도전막들을 노출시키는 단계를 포함하는 메모리의 제조방법의 제공을 통해서도 달성된다.
상술한 본 발명에 따르면, 선택 식각막 및 예비 식각막들의 제거를 통해 노출된 다층 활성층의 측면에 ONO 층 및 도전막을 형성한다. 이를 통하여 셀 트랜지스터는 구현된다. 또한, 도전막은 금속성 재질로 구성되어, 셀 트랜지스터의 동작을 제어한다. 하나의 다층 활성층에는 다수개의 셀 트랜지스터가 구비되고, 이를 통해 높은 집적도의 비휘발성 메모리 소자가 제작된다.
도 1은 종래 기술에 따른 플래시 메모리의 구조를 설명하기 위한 사시도이다.
도 2 내지 도 15는 본 발명의 제1 실시예에 따른 3차원 구조 메모리의 제조방법을 설명하기 위한 사시도들이다.
도 16 내지 도 23은 본 발명의 제2 실시예에 따른 메모리의 제조방법을 설명하기 위한 사시도들이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
제1 실시예
도 2 내지 도 15는 본 발명의 제1 실시예에 따른 3차원 구조 메모리의 제조방법을 설명하기 위한 사시도들이다.
도 2를 참조하면, 기판(미도시) 상에 순차적으로 예비 식각막(310, 312, 314, 316) 및 절연막(320, 322, 324)이 순차적으로 적층된다. 또한, 최상층의 예비 식각막(316) 상부에는 선택 절연막(326), 선택 식각막(318) 및 희생 절연막(328)이 형성된다. 상기 절연막(320, 322, 324), 선택 절연막(326) 및 희생 절연막(328)은 동일한 재질로 이루어짐이 바람직하다. 또한, 적층된 절연막들(320, 322, 324, 326, 328)과 식각막들(310, 312, 314, 316, 318)을 관통하는 다층 활성층들(330)이 다수 형성된다. 상기 다층 활성층(330)은 적층 구조가 이루어진 후, 홀의 형성 및 홀에 대한 다결정 실리콘의 매립으로 구현된다.
상기 예비 식각막(310, 312, 314, 316) 및 선택 식각막(318)은 절연막(320, 322, 324), 선택 절연막(326) 및 희생 절연막(328)과 식각선택비를 가지는 물질이라면 어느 것이나 사용가능할 것이나, 실리콘 질화물 재질이 사용됨이 바람직하다. 또한, 상기 절연막(320, 322, 324, 326, 328)은 실리콘 산화물이 사용됨이 바람직하다.
따라서, 미도시된 기판 또는 다른 막질로부터 제1예비 식각막(310), 제1 절연막(320), 제2 예비 식각막(312) 등의 순서로 순차적으로 적층된다. 또한, 실시의 형태에 따라 절연막(320, 322, 324) 및 예비 식각막(310, 312, 314, 316)의 개수는 당업자에게 충분히 변경가능함은 자명한 사실이라 할 것이다.
도 3을 참조하면, 최상층의 희생 절연막(328) 상부에 패터닝된 하드 마스크층(340)을 형성한다. 하드 마스크층(340)의 패터닝은 통상적인 포토리소그래피 공정에 의한다. 또한, 상기 패터닝된 하드 마스크층(340)에 의해 컨택 영역(300)과 셀 영역(305)은 구분된다. 즉, 하드 마스크층(340)에 의해 개방된 영역은 컨택 영역(300)으로 정의되고, 하드 마스크층(340)에 의해 폐색된 영역은 셀 영역(305)으로 정의된다.
도 4를 참조하면, 상기 하드 마스크층(340) 및 개방된 셀 영역(300) 상부에 소프트 마스크층을 형성한다. 또한, 상기 소프트 마스크층은 전사가 가능하도록 패터닝된다. 소프트 마스크층은 포토레지스트로 구성됨이 바람직하다. 패터닝된 소프트 마스크층은 제1 전사 패턴(350)으로 명명된다.
계속해서 형성된 제1 전사 패턴(350) 및 하드 마스크층(340)을 식각마스크로 이용하여 컨택 영역(300)의 희생 절연막(328) 및 선택 식각막(318)에 대한 식각을 수행한다. 희생 절연막(328) 및 선택 식각막(318)의 순차적인 식각에 의해 희생 절연막(328) 및 선택 식각막(318)은 제1 전사 패턴(350)과 동일한 프로파일을 가지고, 선택 식각막(318) 하부의 선택 절연막(326)의 일부는 노출된다.
도 5를 참조하면, 상기 제1 전사 패턴(350)에 대한 축소공정을 실시하여 제2 전사 패턴(360)을 형성한다. 상기 축소공정은 포토레지스트 쉬링크(photoresist shrink) 또는 포토레지스트 슬리밍(photoresist sliming)이라 지칭되는 것으로, 기형성된 포토레지스트의 크기를 감축하는 것이다. 포토레지스트에 대한 축소는 반응성 플라즈마 가스에 노출하는 것에 의해 달성된다. 다만, 반응성 플라즈마 가스는 포토레지스트 패턴의 조성에 따라 달리 선택될 수 있다.
축소공정에 의해 형성된 제2 전사 패턴(360)의 하부에는 희생 절연막(328)의 일부가 노출된다. 또한, 상기 도 4의 공정에 의해 선택 절연막(326)의 일부가 노출된다.
이어서, 노출된 희생 절연막(328) 표면의 일부 및 선택 절연막(326)의 일부에 대한 식각을 수행하여 선택 식각막(318)의 일부 및 제4 예비 식각막(316)의 일부 표면을 노출시킨다. 따라서, 희생 절연막(328)은 제2 전사 패턴(360)과 동일한 프로파일을 가지고, 선택 식각막(318) 및 선택 절연막(326)은 제1 전사패턴(350)과 동일한 프로파일을 가진다.
도 6을 참조하면, 개방된 선택 식각막(318) 및 제4 예비 식각막(316)에 대한 식각을 수행한다. 식각을 통해 선택 식각막(318)은 제2 전사 패턴(360)과 동일한 프로파일을 가지고, 제4 예비 식각막(316)은 제1 전사 패턴(350)과 동일한 프로파일을 가지게 된다.
도 7을 참조하면, 제2 전사 패턴(360)에 대한 축소공정을 실시하여 제3 전사 패턴(370)을 형성한다.
또한, 개방된 희생 절연막(328), 선택 절연막(326), 제3 절연막(324)에 대한 식각을 수행한다. 상기 식각을 통해 희생 절연막(328)은 제3 전사 패턴(370)과 동일한 프로파일을 가지고, 하부의 선택 식각막(318)의 일부를 노출시킨다. 상기 노출된 선택 식각막(318)은 제2 전사 패턴(360)과 동일한 프로파일을 가진다. 또한, 선택 절연막(326)은 제2 전사 패턴(360)과 동일한 프로파일을 가지고, 하부의 제4 예비 식각막(316)의 일부를 노출시킨다. 제3 절연막(324)은 식각을 통해 제1 전사 패턴(350)과 동일한 프로파일을 가지며, 하부의 제3 예비 식각막(314)의 일부를 노출시킨다.
도 8을 참조하면, 도 7의 식각공정에 의해 노출된 선택 식각막(318), 제4 예비 식각막(316) 및 제3 예비 식각막(314)에 대한 식각을 수행한다.
식각을 통해 선택 식각막(318)은 희생 절연막(328) 및 제3 전사 패턴(370)과 동일한 프로파일을 가진다. 또한, 제4 예비 식각막(316)은 선택 절연막(326)과 동일한 프로파일을 가지며, 제2 전사 패턴(360)과 동일한 프로파일을 가진다. 제3 예비 식각막(314)은 제3 절연막(324)과 동일한 프로파일을 가지며, 제1 전사 패턴(350)과 동일한 프로파일을 가진다. 이를 통해 제3 예비 식각막(314) 하부의 제2 절연막(322)의 표면 일부는 노출된다.
도 9를 참조하면, 잔류하는 전사 패턴(370) 및 하드 마스크층(340)을 제거하고, 기판의 상부에 포토레지스트 패턴(345)을 형성한다. 상기 포토레지스트 패턴(345)은 통상의 리소그래피 공정에 의해 얻어진다. 이어서, 형성된 포토레지스트 패턴(345)을 식각마스크로 하여 식각을 수행한다. 이를 통해 노출된 희생 절연막(328), 선택 절연막(326), 제3 절연막(324) 및 제2 절연막(322)에 대한 식각을 수행한다. 특히 희생 절연막(328)은 컨택 영역(300)으로부터 완전히 제거되는 양상을 가지고, 나머지 절연막들(326, 324, 322)은 하부로 패턴이 전사되는 양상을 가진다. 계속해서 노출된 선택 식각막(318), 제4 예비 식각막(316), 제3 예비 식각막(314) 및 제2 예비 식각막(312)에 대한 식각을 수행한다. 따라서, 2차례의 식각을 통해 상기 도 9에 도시된 구조물이 형성된다. 특히, 희생 절연막(328)과 선택 식각막(318)은 컨택 영역(300)으로부터 셀 영역(305)을 향하여 리세스된 양상을 가진다. 이처럼, 각각의 식각막들 및 절연막들은 패턴의 전사에 의해 계단형의 단차를 가진 형상을 가지게 된다.
도 10을 참조하면, 희생 절연막(328) 상부에 형성된 포토레지스트 패턴을 제거한다. 상기 포토레지스트 패턴의 제거를 통해 희생 절연막(328)의 상부표면은 노출된다. 또한, 다수의 막질을 관통하여 형성된 다층 활성층(330)의 단부도 노출된다.
도 11을 참조하면, 선택적 식각을 통해 제1 방향으로 신장된 셀 영역(305)을 패터닝한다. 즉, 도 10에 도시된 구조물의 중심부위를 제1 방향으로 식각하고, 제1 방향으로 정렬된 다층 활성층들(330)을 구획할 수 있도록 셀 영역(305)에 대한 식각을 수행한다. 상기 식각은 최하부의 제1 예비 식각막(310)이 패터닝될 때까지 진행된다. 이를 통해 메모리의 스트링 영역(400)은 정의된다.
또한, 컨택 영역(300)을 이루는 단차 구조는 식각되지 않고 원형을 유지한다. 다만, 단차 구조가 대칭을 이루도록 도 10에 도시된 구조물의 중심부위의 식각은 이루어진다.
도 12를 참조하면, 도 11에 도시된 구조물에 대한 습식 식각이 수행된다. 습식식각을 통해 선택 식각막(318) 및 예비 식각막들(310, 312, 314, 316)은 제거된다. 즉, 선택 식각막(318) 및 예비 식각막들(310, 312, 314, 316)은 개시된 절연막들(320, 322, 324, 326, 328)과 식각 선택비를 가지므로, 적절한 에천트의 선택에 의해 선택 식각막(318) 및 예비 식각막들(310, 312, 314, 316)은 제거된다. 따라서, 다층 활성층(330), 희생 절연막(328), 선택 절연막(326) 및 다수의 절연막들(324, 322, 320)이 잔류하고, 다층 활성층(330)의 측면의 일부는 노출된다.
도 13을 참조하면, 다층 활성층(330)중 노출된 측면에 ONO층을 증착한다. 계속해서, ONO층 상부에 도전막을 형성하고, 스트링 영역(400) 사이에 매립된 도전층을 제거한다. 따라서, 동일한 다층 활성층(330)에 접촉하며 형성된 절연막들(328, 326, 324, 322, 320) 사이의 이격공간은 ONO층 및 도전막으로 매립된다. 상기 도전막은 텅스텐으로 이루어짐이 바람직하다. 따라서, 상기 도전막(410, 412, 414, 416, 418)은 선택 식각막 및 예비 식각막을 대체하여 형성된다. 즉, 하부로부터 제1 도전막(410) 내지 제4 도전막(416)이 형성되고, 스트링 영역(400)에는 선택 도전막(418)이 형성된다.
도 14를 참조하면, 상기 도 13에 도시된 구조물에 대한 전면 식각이 수행된다. 전면식각을 통해 외부로 노출된 절연막들(328, 326, 324, 322, 320)은 제거된다. 상기 도 14는 도 13에 개시된 구조물에서 분리된 우측 영역을 도시한 것이다.
도 14에서 최상부의 희생 절연막은 제거되고, 이를 관통하는 다수의 다층 활성층들(330)의 일부가 노출된다. 또한, 셀 영역(305)으로 향하여 리세스된 선택 절연막(326)은 패터닝되고, 외부로 일부 노출된 제3 절연막(324), 제2 절연막(322) 및 제1 절연막(320)은 제거된다. 이를 통하여 선택 도전막(418), 제4 도전막(416), 제3 도전막(414), 제2 도전막(412) 및 제1 도전막(410)의 일부 표면은 노출된다.
도 15을 참조하면, 선택 영역 상에 노출된 다층 활성층(330)에 선택 플러그(420)를 형성하고, 노출된 도전막(416, 414, 412, 410)의 상부에 연결 플러그(422)를 형성한다. 또한, 선택 플러그(420)는 각각의 제1 배선 그룹(430)에 연결되고, 연결 플러그(422)는 제2 배선 그룹(435)에 연결되도록 한다. 물론 플러그들(420, 422) 및 배선 그룹들(430, 435)을 형성하기 이전에 메모리 구조체는 층간 절연막에 의해 매립된다. 따라서, 플러그들의 형성은 층간 절연막의 선택적 식각과 도전체의 매립에 의해 달성된다.
상술한 바와 같이 본 실시예에서는 스트링 영역은 제1 방향으로 신장된 양상으로 구비된다. 또한, 제1 방향에 수직한 제2 방향으로 단차가 형성되고, 단차 상에 노출된 도전막들을 통해 배선과의 전기적 연결이 이루어진다. 따라서, 스트링이 정렬되는 제1 방향과 동일 방향으로 형성된 단차를 가지는 경우에 비해 높은 집적도를 얻을 수 있다.
제2 실시예
도 16 내지 도 23은 본 발명의 제2 실시예에 따른 메모리의 제조방법을 설명하기 위한 사시도들이다.
도 16을 참조하면, 기판(미도시) 상에 순차적으로 예비 식각막(510, 512, 514, 516) 및 절연막(520, 522, 524)이 순차적으로 적층된다. 또한, 최상층의 예비 식각막(516) 상부에는 선택 절연막(526), 선택 식각막(518) 및 희생 절연막(528)이 형성된다. 상기 절연막(520, 522, 524), 선택 절연막(526) 및 희생 절연막(528)은 동일한 재질로 이루어짐이 바람직하다. 또한, 적층된 절연막들(520, 522, 524, 526, 528)과 식각막들(510, 512, 514, 516, 518)을 관통하는 다층 활성층들(530)이 다수 형성된다. 상기 다층 활성층(530)은 적층 구조가 이루어진 후, 홀의 형성 및 홀에 대한 다결정 실리콘의 매립으로 구현된다.
상기 예비 식각막(510, 512, 514, 516) 및 선택 식각막(518)은 절연막(520, 522, 524), 선택 절연막(526) 및 희생 절연막(528)과 식각선택비를 가지는 물질이라면 어느 것이나 사용가능할 것이나, 실리콘 질화물 재질이 사용됨이 바람직하다. 또한, 상기 절연막(520, 522, 524, 526, 528)은 실리콘 산화물이 사용됨이 바람직하다.
따라서, 미도시된 기판 또는 다른 막질로부터 제1예비 식각막(510), 제1 절연막(520), 제2 예비 식각막(512) 등의 순서로 순차적으로 적층된다. 또한, 실시의 형태에 따라 절연막(520, 522, 524) 및 예비 식각막(510, 512, 514, 516)의 개수는 도 2에 도시된 바와 같이 충분히 변경가능하다.
도 17을 참조하면, 상기 도 16에 개시된 구조물에 대한 선택적 식각을 통해 스트링 영역(600)을 정의하고, 구조물의 중심 부위에 대한 식각을 통해 2개의 대칭적인 구조를 형성한다. 따라서, 스트링 영역(600)은 제1 방향으로 신장된 구조를 가지고, 제2 방향으로는 인접한 스트링 영역과 분리된다.
도 18을 참조하면, 도 17의 구조물에 대한 습식식각이 수행된다. 습식식각을 통해 선택 식각막(518) 및 예비 식각막들(510, 512, 514, 516)은 제거된다. 즉, 선택 식각막(518) 및 예비 식각막들(510, 512, 514, 516)은 개시된 절연막들(520, 522, 524, 526, 528)과 식각 선택비를 가지므로, 적절한 에천트의 선택에 의해 선택 식각막(518) 및 예비 식각막들(510, 512, 514, 516)은 제거된다. 따라서, 다층 활성층(530), 희생 절연막(528), 선택 절연막(526) 및 다수의 절연막들(520, 522, 524)이 잔류하고, 다층 활성층(530)의 측면의 일부는 노출된다.
도 19를 참조하면, 다층 활성층(530)중 노출된 측면에 ONO층을 증착한다. 계속해서, ONO층 상부에 도전막을 형성하고, 스트링 영역(600) 사이에 매립된 도전막을 제거한다. 따라서, 동일한 다층 활성층(530)에 접촉하며 형성된 절연막들(520, 522, 524, 526, 528) 사이의 이격공간은 ONO층 및 도전막(610, 612, 614, 616, 618)으로 매립된다. 상기 도전막(610, 612, 614, 616, 618)은 텅스텐으로 이루어짐이 바람직하다. 따라서, 상기 도전막(610, 612, 614, 616, 618)은 선택 식각막(518) 및 예비 식각막(510, 512, 514, 516)을 대체하여 형성된다. 즉, 하부로부터 제1 도전막(610) 내지 제4 도전막(616)이 형성되고, 스트링 영역(600)에는 선택 도전막(618)이 형성된다.
도 20을 참조하면, ONO층 및 도전막(618)이 형성된 구조물의 상부의 일부를 식각하고, 하드 마스크층(540)을 형성한다. 즉, 희생 절연막(528) 및 선택 도전막(618)의 부분 식각을 통해 셀 영역(505)으로 리세스된 희생 절연막(528) 및 선택 도전막(618)을 형성하고, 형성된 희생 절연막(528) 및 선택 도전막(618)의 상부를 덮는 하드 마스크층(540)을 형성한다. 상기 하드 마스크층(550)은 컨택 영역(500)이 개방되도록 형성된다.
도 21을 참조하면, 하드 마스크층(540)의 상부 및 컨택 영역(500) 상부에 제1 전사 패턴(550)이 형성된다. 제1 전사 패턴(550)의 형성이 이루어지면, 순차적인 식각 및 전사 패턴의 형성을 통해 형성된 전사 패턴이 하부로 전달된다. 이러한 공정의 결과물은 도 22에 개시된다.
즉, 제1 실시예의 도 4 내지 도 9에서 설명된 바와 같이 하부로부터 제1 도전막(610), 제1 절연막(520), 제2 도전막(612), 제2 절연막(522), 제3 도전막(614), 제3 절연막(524), 제4 도전막(616) 및 선택 절연막(526)이 일정한 단차를 가지는 구조가 형성된다. 또한, 각각의 도전막(610, 612, 614, 616) 및 절연막(520, 522, 524, 526)은 쌍을 이루어 동일한 프로파일을 가지게 된다.
도 22를 참조하면, 상부에 형성된 전사 패턴 및 하드 마스크층은 제거된다. 따라서, 스트링 영역(600) 및 컨택 영역(500)은 외부로 노출된다.
도 23를 참조하면, 상기 도 22에 도시된 구조물에 대한 전면 식각이 수행된다. 전면 식각을 통해 스트링 영역(600) 상부의 희생 절연막(528)은 제거된다. 또한, 희생 절연막(528) 하부의 선택 도전막(618)은 개방되고, 선택 도전막(618) 하부의 선택 절연막(526)은 선택 도전막(618)과 동일한 프로파일을 가지도록 식각된다.
전면식각을 통해 외부로 노출된 절연막들은 제거된다. 따라서, 선택 도전막(618), 제1 내지 제4 도전막들(610, 612, 614, 616)이 컨택 영역(500)에서 오픈된다. 도전막들(610, 612, 614, 616, 618)의 오픈과 함께 구조물을 관통하는 다층 활성층(530)의 일부는 선택 도전막(618)으로부터 돌출된 형태로 나타난다. 이는 도 24에 도시된다.
이외에 메모리를 형성하기 위한 플러그의 형성, 비트 라인 및 워드 라인의 형성은 제1 실시예의 도 15에서 설명된 바와 동일하다.
본 실시예에서 스트링 영역은 제1 방향으로 신장된 양상으로 구비된다. 또한, 제1 방향에 수직한 제2 방향으로 단차가 형성되고, 단차 상에 노출된 도전막들을 통해 배선과의 전기적 연결이 이루어진다. 따라서, 스트링이 정렬되는 제1 방향과 동일 방향으로 형성된 단차를 가지는 경우에 비해 높은 집적도를 얻을 수 있다.
따라서, 본 발명에 따를 경우, 셀 영역과 컨택 영역은 단차의 유무에 의해 구분되고, 단차는 스트링이 형성되는 방향과 수직한 방향으로 이루어진다. 따라서, 스트링이 형성되는 방향과 동일한 방향으로 단차가 진행되는 종래 기술에 비해 높은 집적도가 획득될 수 있다. 특히, 습식식각에 의해 식각막의 제거, ONO 층의 형성 및 도전막의 형성을 통해 하나의 스트링 내에 다수의 메모리 셀이 형성될 수 있다.
또한, 본 발명에서는 다수의 다층막의 최하부가 도전막으로 도시된다. 그러나, 이는 설명의 편의를 위한 것으로 도전막 하부에는 다른 종류의 막질이 배치될 수 있으며, 최하부에 배치된 제1 도전막은 스트링 선택 영역과 함께, 메모리를 구성하는 셀 트랜지스터의 동작을 제어하는 역할로 사용될 수 있다.
300, 500 : 컨택 영역 305, 505 : 셀 영역
320, 322, 324, 520, 522, 524 : 제1 내지 제3 절연막
316, 516 : 선택 절연막 318, 518 : 희생 절연막
330, 530 : 다층 활성층 400, 600 : 스트링 영역
418, 618 : 선택 전극막

Claims (10)

  1. 예비 식각막 및 절연막을 번갈아 형성하는 단계;
    최상층의 예비 식각막 상부에 선택 절연막, 선택 식각막 및 희생 절연막을 순차적으로 형성하는 단계;
    상기 예비 식각막, 절연막, 선택 절연막, 선택 식각막 및 희생 절연막을 관통하고, 제1 방향으로 배치되는 다층 활성층들을 형성하는 단계;
    컨택 영역과 상기 다층 활성층들이 형성된 셀 영역을 정의하는 단계;
    상기 컨택 영역에 대한 패턴의 전사를 통해 상기 제1 방향에 수직인 제2 방향의 단차를 형성하는 단계;
    상기 패턴의 전사 이후에 상기 셀 영역에 대한 선택적 식각을 통해 상기 제1 방향으로 신장된 다수의 스트링 영역을 형성하는 단계; 및
    상기 선택 식각막 및 예비 식각막을 제거하고, 상기 다층 활성층 측면에 ONO층 및 도전막을 형성하는 단계를 포함하는 메모리의 제조방법.
  2. 제1항에 있어서, 상기 컨택 영역과 상기 셀 영역을 정의하는 단계는,
    상기 희생 절연막 상부에 상기 다층 활성층을 덮는 하드 마스크층을 형성하는 것을 특징으로 하는 메모리의 제조방법.
  3. 제1항에 있어서, 상기 선택 식각막 및 상기 예비 식각막의 제거는 습식 식각을 통해 수행하고, 상기 습식 식각을 통해 상기 절연막, 상기 선택 절연막, 상기 희생 절연막 및 상기 다층 활성층들은 잔류하는 것을 특징으로 하는 메모리의 제조방법.
  4. 제1항에 있어서, 상기 ONO층 및 도전막을 형성하는 단계는,
    상기 절연막들 사이를 충진하는 상기 도전막을 형성하고, 상기 희생 절연막 및 상기 선택 절연막 사이를 충진하는 선택 도전막을 형성하는 것을 특징으로 하는 메모리의 제조방법.
  5. 제4항에 있어서, 상기 ONO층 및 도전막을 형성하는 단계 이후에,
    노출된 상기 희생 절연막, 상기 선택 절연막 및 상기 절연막들을 식각하는 단계를 더 포함하는 것을 특징으로 하는 메모리의 제조방법.
  6. 제5항에 있어서, 상기 식각에 의해 상기 희생 절연막은 제거되고, 상기 선택 절연막은 상기 선택 도전막과 동일한 프로파일을 가지는 것을 특징으로 하는 메모리의 제조방법.
  7. 예비 식각막 및 절연막을 번갈아 형성하는 단계;
    최상층의 예비 식각막 상부에 선택 절연막, 선택 식각막 및 희생 절연막을 순차적으로 형성하는 단계;
    상기 예비 식각막, 절연막, 선택 절연막, 선택 식각막 및 희생 절연막을 관통하고, 제1 방향으로 배치되는 다층 활성층들을 형성하는 단계;
    상기 다층 활성층들이 형성된 영역을 상기 제1 방향으로 식각하여 스트링 영역을 정의하는 단계;
    상기 선택 식각막 및 상기 예비 식각막을 제거하고, 상기 다층 활성층 측면에 ONO층 및 도전막들을 형성하는 단계;
    상기 ONO층 및 도전막을 형성한 이후에, 컨택 영역 및 상기 제1 방향으로 식각된 상기 다층 활성층이 형성된 영역을 포함하는 셀 영역을 정의하는 단계;
    상기 컨택 영역에 대한 패턴의 전사를 통해 상기 제1 방향에 수직인 제2 방향으로 단차를 형성하는 단계; 및
    전면 식각을 통해 노출된 상기 희생 절연막을 제거하고, 상기 단차에서 노출된 상기 선택 절연막 및 절연막들을 제거하여 상기 도전막들을 노출시키는 단계를 포함하는 메모리의 제조방법.
  8. 제7항에 있어서, 상기 선택 식각막 및 상기 예비 식각막의 제거는 습식 식각을 통해 수행하고, 상기 습식 식각을 통해 상기 절연막, 상기 선택 절연막, 상기 희생 절연막 및 상기 다층 활성층들은 잔류하는 것을 특징으로 하는 메모리의 제조방법.
  9. 제7항에 있어서, 상기 ONO층 및 도전막을 형성하는 단계는,
    상기 절연막들 사이를 충진하는 상기 도전막을 형성하고, 상기 희생 절연막 및 상기 선택 절연막 사이를 충진하는 선택 도전막을 형성하는 것을 특징으로 하는 메모리의 제조방법.
  10. 제9항에 있어서, 상기 희생 절연막의 제거에 의해 상기 선택 절연막은 상기 선택 도전막과 동일한 프로파일을 가지는 것을 특징으로 하는 메모리의 제조방법.
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