TWI649808B - 半導體元件及其製作方法 - Google Patents

半導體元件及其製作方法 Download PDF

Info

Publication number
TWI649808B
TWI649808B TW103143925A TW103143925A TWI649808B TW I649808 B TWI649808 B TW I649808B TW 103143925 A TW103143925 A TW 103143925A TW 103143925 A TW103143925 A TW 103143925A TW I649808 B TWI649808 B TW I649808B
Authority
TW
Taiwan
Prior art keywords
dielectric layer
contact plug
layer
gate structure
semiconductor device
Prior art date
Application number
TW103143925A
Other languages
English (en)
Other versions
TW201624572A (zh
Inventor
呂佳霖
陳俊隆
廖琨垣
張峰溢
陳界得
Original Assignee
聯華電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 聯華電子股份有限公司 filed Critical 聯華電子股份有限公司
Priority to TW103143925A priority Critical patent/TWI649808B/zh
Priority to US14/591,936 priority patent/US9583388B2/en
Publication of TW201624572A publication Critical patent/TW201624572A/zh
Priority to US15/404,163 priority patent/US9728455B2/en
Application granted granted Critical
Publication of TWI649808B publication Critical patent/TWI649808B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本發明揭露一種製作半導體元件的方法。首先提供一基底，該基底上設有一閘極結構，且該閘極結構係由一層間介電層所環繞。然後形成一犧牲層於該閘極結構上、形成一第一接觸插塞於該犧牲層及該層間介電層中、去除該犧牲層以及形成一第一介電層於該閘極結構及該第一接觸插塞上。

Description

半導體元件及其製作方法
本發明是關於一種製作半導體元件的方法，尤指一種於接觸插塞周圍形成介電層的方法。
近年來，隨著場效電晶體(field effect transistors,FETs)元件尺寸持續地縮小，習知平面式(planar)場效電晶體元件之發展已面臨製程上之極限。為了克服製程限制，以非平面(non-planar)之場效電晶體元件，例如鰭狀場效電晶體(fin field effect transistor,Fin FET)元件來取代平面電晶體元件已成為目前之主流發展趨勢。由於鰭狀場效電晶體元件的立體結構可增加閘極與鰭狀結構的接觸面積，因此，可進一步增加閘極對於載子通道區域的控制，從而降低小尺寸元件面臨的汲極引發能帶降低(drain induced barrier lowering,DIBL)效應，並可以抑制短通道效應(short channel effect,SCE)。再者，由於鰭狀場效電晶體元件在同樣的閘極長度下會具有更寬的通道寬度，因而可獲得加倍的汲極驅動電流。甚而，電晶體元件的臨界電壓(threshold voltage)亦可藉由調整閘極的功函數而加以調控。
然而，在習知的鰭狀場效電晶體元件製程中，結合金屬閘極與接觸插塞等元件的製程時仍因製程上的限制遇到一些瓶頸，例如相互連接的接觸插塞常因接觸洞形成的精準度不佳而向外突出， 造成虎牙(tiger tooth)現象並影響元件的整體電性表現。因此如何改良現有鰭狀場效電晶體製程與架構即為現今一重要課題。
本發明較佳實施例揭露一種製作半導體元件的方法。首先提供一基底，該基底上設有一閘極結構，且該閘極結構係由一層間介電層所環繞。然後形成一犧牲層於該閘極結構上、形成一第一接觸插塞於該犧牲層及該層間介電層中、去除該犧牲層以及形成一第一介電層於該閘極結構及該第一接觸插塞上。
本發明另一實施例揭露一種半導體元件，包含一基底具有一閘極結構設於其上以及一層間介電層環繞該閘極結構；一第一接觸插塞設於該層間介電層中；以及一第一介電層共形地(conformally)設於該層間介電層及該閘極結構上並同時環繞該第一接觸插塞。
12‧‧‧基底
14‧‧‧鰭狀結構
16‧‧‧閘極結構
18‧‧‧閘極結構
20‧‧‧閘極結構
22‧‧‧閘極結構
24‧‧‧側壁子
26‧‧‧源極/汲極區域
30‧‧‧接觸洞蝕刻停止層
32‧‧‧層間介電層
34‧‧‧功函數金屬層
36‧‧‧低阻抗金屬層
38‧‧‧犧牲層
40‧‧‧第一接觸插塞
42‧‧‧接觸洞
44‧‧‧第一介電層
46‧‧‧第二介電層
48‧‧‧接觸洞
50‧‧‧接觸洞
52‧‧‧第二接觸插塞
54‧‧‧第三接觸插塞
第1圖至第8圖為本發明第一實施例製作一半導體元件之方法示意圖。
第9圖為本發明另一實施例之一半導體結構示意圖。
請參照第1圖至第8圖，第1圖至第8圖為本發明第一實施例製作一半導體元件之方法示意圖，其可實施於平面型或非平面型電晶體元件製程，現以應用於非平面型電晶體元件製程為例。如第1圖所示，首先提供一基底12，例如一矽基底或矽覆絕緣(SOI)基板，其上定義有一電晶體區，例如一PMOS電晶體區或一NMOS 電晶體區。基底12上具有至少一鰭狀結構14及一絕緣層(圖未示)，其中鰭狀結構14之底部係被絕緣層，例如氧化矽所包覆而形成淺溝隔離，且部分的鰭狀結構14上另分別設有複數個閘極結構16、18、20、22。
鰭狀結構14之形成方式可以包含先形成一圖案化遮罩 (圖未示)於基底12上，再經過一蝕刻製程，將圖案化遮罩之圖案轉移至基底12中。接著，對應三閘極電晶體元件及雙閘極鰭狀電晶體元件結構特性的不同，而可選擇性去除或留下圖案化遮罩，並利用沈積、化學機械研磨(chemical mechanical polishing,CMP)及回蝕刻製程而形成一環繞鰭狀結構14底部之淺溝隔離。除此之外，鰭狀結構14之形成方式另也可以是先製作一圖案化硬遮罩層(圖未示)於基底12上，並利用磊晶製程於暴露出於圖案化硬遮罩層之基底12上成長出半導體層，此半導體層即可作為相對應的鰭狀結構14。同樣的，另可以選擇性去除或留下圖案化硬遮罩層，並透過沈積、CMP及回蝕刻製程形成一淺溝隔離以包覆住鰭狀結構14之底部。另外，當基底12為矽覆絕緣(SOI)基板時，則可利用圖案化遮罩來蝕刻基底上之一半導體層，並停止於此半導體層下方的一底氧化層以形成鰭狀結構，故可省略前述製作淺溝隔離的步驟。
閘極結構16、18、20、22之製作方式可依據製程需求以 先閘極(gate first)製程、後閘極(gate last)製程之先閘極介電層(high-k first)製程以及後閘極製程之後閘極介電層(high-k last)製程等方式製作完成。以本實施例之先閘極介電層製程為例，可先於鰭狀結構14上形成一較佳包含高介電常數介電層與多晶矽材料所構成的虛置閘極(圖未示)，然後於虛置閘極側壁形成側壁子24。接著於側壁 子24兩側的鰭狀結構14以及/或基底12中形成一源極/汲極區域26及/或磊晶層(圖未示)、選擇性於源極/汲極區域26及/或磊晶層的表面形成一金屬矽化物(圖未示)、形成一接觸洞蝕刻停止層30覆蓋虛置閘極，並形成一層間介電層32於接觸洞蝕刻停止層30上。
之後可進行一金屬閘極置換(replacement metal gate)製 程，先平坦化部分之層間介電層32及接觸洞蝕刻停止層30，並再將虛置閘極轉換為金屬閘極之閘極結構16、18、20、22。金屬閘極置換製程可包括先進行一選擇性之乾蝕刻或濕蝕刻製程，例如利用氨水(ammonium hydroxide,NH4OH)或氫氧化四甲銨(Tetramethylammonium Hydroxide,TMAH)等蝕刻溶液來去除虛置閘極中的多晶矽材料以於層間介電層32中形成一凹槽。之後形成一至少包含U型功函數金屬層34與低阻抗金屬層36的導電層於該凹槽內，並再搭配進行一平坦化製程使U型功函數金屬層34與低阻抗金屬層36的表面與層間介電層32表面齊平。其中，依先閘極介電層(high-k first)製程或後閘極介電層(high-k last)製程的不同，高介電常數介電層(圖未示)的剖面可為一字形或U字形。
在本實施例中，功函數金屬層34較佳用以調整形成金屬 閘極之功函數，使其適用於N型電晶體(NMOS)或P型電晶體(PMOS)。若電晶體為N型電晶體，功函數金屬層34可選用功函數為3.9電子伏特(eV)~4.3eV的金屬材料，如鋁化鈦(TiAl)、鋁化鋯(ZrAl)、鋁化鎢(WAl)、鋁化鉭(TaAl)、鋁化鉿(HfAl)或TiAlC(碳化鈦鋁)等，但不以此為限；若電晶體為P型電晶體，功函數金屬層34可選用功函數為4.8eV~5.2eV的金屬材料，如氮化鈦(TiN)、氮化鉭(TaN)或碳化鉭(TaC)等，但不以此為限。功函數金屬層34與低 阻抗金屬層36之間可包含另一阻障層(圖未示)，其中阻障層的材料可包含鈦(Ti)、氮化鈦(TiN)、鉭(Ta)、氮化鉭(TaN)等材料。低阻抗金屬層36則可選自銅(Cu)、鋁(Al)、鎢(W)、鈦鋁合金(TiAl)、鈷鎢磷化物(cobalt tungsten phosphide，CoWP)等低電阻材料或其組合。由於依據金屬閘極置換製程將虛置閘極轉換為金屬閘極乃此領域者所熟知技藝，在此不另加贅述。
然後形成一犧牲層38於閘極結構16、18、20、22與層間介電層32上，其中犧牲層38可包含氧化矽、四乙氧基矽烷(Tetraethyl orthosilicate,TEOS)或一底抗反射層(bottom anti-reflective layer,BARC)等。
如第2圖所示，接著形成至少一第一接觸插塞40，例如圖中之兩根接觸插塞於犧牲層38、接觸洞蝕刻停止層30及層間介電層32中。在本實施例中，形成第一接觸插塞40的方式可先進行一微影暨蝕刻製程，去除部分犧牲層38、接觸洞蝕刻停止層30與層間介電層32以形成複數個接觸洞42，之後可選擇性於接觸洞42底部之源極/汲極區域26及/或磊晶層的表面先形成一金屬矽化物(圖未示)，然後再依序形成一阻障/黏著層(圖未示)、一晶種層(圖未示)以及一導電層(圖未示)覆蓋並填滿接觸洞42，其中阻障/黏著層係共形地(conformally)填入接觸洞42中而導電層則完全填滿接觸洞42。阻障/黏著層的材料例如是鉭(Ta)、鈦(Ti)、氮化鈦(TiN)、鉭化鈦(TaN)、氮化鎢(WN)或是其任意組合例如鈦/氮化鈦所構成，但並不以此為限。晶種層之材料較佳與導電層的材料相同，導電層的材料包含各種低電阻金屬材料，例如是鋁(Al)、鈦(Ti)、鉭(Ta)、鎢(W)、鈮(Nb)、鉬(Mo)、銅(Cu)等材料，較佳是鎢或銅，最佳是鎢。最後 進行一平坦化製程，例如化學機械研磨(CMP)製程、蝕刻製程或是兩者的結合，去除部分阻障/黏著層、晶種層及導電層，使剩餘的導電層上表面與犧牲層上表面齊平以形成第一接觸插塞40。
如第3圖所示，接著進行一乾蝕刻製程或濕蝕刻製程，例 如以電漿蝕刻方式完全去除犧牲層38以暴露出閘極結構16、18、20、22與層間介電層32頂部以及部分第一接觸插塞40。在本實施例中，犧牲層38、接觸洞蝕刻停止層30與層間介電層32較佳由不同成分所構成，例如犧牲層38可由TEOS所構成而層間介電層32可由高密度電漿(high-density plasma,HDP)沉積製程或可流動式化學氣相沉積(flowable chemical vapor deposition,FCVD)等方式所形成的材料所構成，其中犧牲層38具有較高氧含量而由HDP沉積或FCVD等方式所形成的層間介電層32則具有較低氧含量。接著以電漿蝕刻去除犧牲層38時利用終點偵測技術裝置(end point detector)依據所偵測的氧含量來對蝕刻進行精準的控制，使電漿蝕刻在完全去除犧牲層38的同時維持閘極結構16、18、20、22、側壁子24、接觸洞蝕刻停止層30與層間介電層32上表面的平整性。
然後如第4圖所示，形成一第一介電層44於閘極結構 16、18、20、22、層間介電層32及第一接觸插塞40上。在本實施例中，第一介電層44較佳共形(conformally)地設置於層間介電層32及閘極結構16、18、20、22上並同時環繞第一接觸插塞40，而且第一介電層44會直接接觸金屬閘極之功函數金屬層34與低阻抗金屬層36以及第一接觸插塞40的側壁與頂部表面。換句話說，第一介電層44較佳沿著層間介電層32、閘極結構16、18、20、22以及第一接觸插塞40的側壁與頂部表面成長呈現這三者的表面輪廓。
如第5圖所示，接著形成一第二介電層46於第一介電層 44上，並填入各第一接觸插塞40之間，隨後搭配進行一平坦化製程，例如以化學機械研磨製程去除一部分的第二介電層46，使剩餘的第二介電層46具有平整表面且仍完全覆蓋第一介電層44。在本實施例中，第二介電層46與第一介電層44較佳包含不同材料，例如第一介電層44由氮化矽所構成而第二介電層46由氧化矽所構成，但不侷限於此。
隨後如第6圖所示，利用一微影暨蝕刻製程去除第一接觸 插塞40上方的部分第二介電層46以形成複數個接觸洞48於第二介電層46中並同時暴露出第一接觸插塞40上方的部分第一介電層44表面。
如第7圖所示，接著進行另一微影暨蝕刻製程去除閘極結 構16上方的部分第二介電層46以形成接觸洞50並同時暴露出閘極結構16上方的部分第一介電層44表面。需注意的是，本實施例第6圖至第7圖的製程雖採用兩段式微影暨蝕刻方式分別形成接觸洞48及接觸洞50，但不侷限於此，又可依據製程需求以單次微影暨蝕刻同時形成接觸洞48及接觸洞50；而形成接觸洞48及接觸洞50時，較佳停止於第一介電層44表面，或亦可部分蝕刻第一介電層44，但不蝕穿第一介電層44，此等變化型也均屬本發明所涵蓋的範圍。
之後如第8圖所示，先進行另一蝕刻或清洗製程，去除第 一接觸插塞40上之部分第一介電層44及閘極結構16上之部分第一 介電層44，以同時暴露出第一接觸插塞40及閘極結構16，然後再同時形成一第二接觸插塞52於第二介電層46中電連接第一接觸插塞40以及一第三接觸插塞54於第二介電層46及第一介電層44中電連接閘極結構16。形成第二接觸插塞52及第三接觸插塞54的細節，包括所填入的材料等均可比照第2圖中形成第一接觸插塞40的做法，在此不另加贅述。至此即完成本發明較佳實施例之一半導體元件的製作。
請再參照第8圖，第8圖另揭露一種半導體元件結構，其 主要包含複數個閘極結構16、18、20、22設於基底12上、一層間介電層32環繞閘極結構16、18、20、22、一第一接觸插塞40設於層間介電層32中、一第一介電層44共形地設於層間介電層32及閘極結構16、18、20、22上並同時環繞第一接觸插塞40、一第二介電層46設於第一介電層44上、一第二接觸插塞52設於第二介電層46中並電連接第一接觸插塞40以及一第三接觸插塞54設於第二介電層46與第一介電層44中並電連接閘極結構16。
在本實施例中，第二接觸插塞52較佳在第一介電層44 與第一接觸插塞40之頂部齊平的情況下直接接觸第一介電層44及第一接觸插塞40，第三接觸插塞54較佳在側壁分別接觸第二介電層46與第一介電層44的情況下直接接觸閘極結構16，而第一介電層44則直接接觸閘極結構16、18、20、22頂表面、層間介電層32頂表面、第一接觸插塞40之部分側壁、第二接觸插塞52之底表面及第三接觸插塞54之部分側壁。第一介電層44及第二介電層46較佳包含不同材料，例如本實施例之第一介電層44包含氮化矽而第二介電層46則包含氧化矽，但不侷限於此。
請繼續參照第9圖，第9圖為本發明另一實施例之一半導 體結構示意圖。如第9圖所示，本發明於第6圖至第7圖形成接觸洞48時可調整光罩的位置及尺寸，使接觸洞48僅暴露第一接觸插塞40及一小部分的第一介電層44，如此後續所形成的第二接觸插塞52的側壁便會同時直接接觸第一介電層44及第二介電層46，而底部則會直接接觸第一接觸插塞40，此實施例也屬本發明所涵蓋的範圍。
綜上所述，本發明主要先形成一犧牲層於閘極結構與層間 介電層上，然後形成一第一接觸插塞於犧牲層與層間介電層中，完全去除犧牲層並覆蓋一第一介電層於閘極結構及第一接觸插塞上，形成一第二介電層於第一介電層上，之後再形成一第二接觸插塞於第二介電層中並使第二接觸插塞同時接觸第一介電層及第一接觸插塞。依據本發明較佳實施例，藉由第一介電層的設置以及於第二接觸插塞電連接第一接觸插塞時將第二接觸插塞同時落在第一介電層與第一接觸插塞上可改善習知製作接觸插塞時因開口的精確度不佳而產生虎牙的問題。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

Claims (12)

  1. 一種製作半導體元件的方法，包含：提供一基底，該基底上設有一閘極結構以及一層間介電層環繞該閘極結構；形成一犧牲層於該閘極結構上；形成一第一接觸插塞於該犧牲層及該層間介電層中；去除該犧牲層；形成一第一介電層於該閘極結構及該第一接觸插塞上；形成一第二介電層於該第一介電層上；形成複數個接觸洞於該第二介電層中；去除該第一接觸插塞上之部分該第一介電層及該閘極結構上之部分該第一介電層；以及形成一第二接觸插塞於該第二介電層中以及一第三接觸插塞於該第二介電層及該第一介電層中，其中該第二接觸插塞設於該第一介電層上並連接該第一接觸插塞。
  2. 如申請專利範圍第1項所述之方法，其中該第二接觸插塞直接接觸該第一介電層及該第一接觸插塞。
  3. 如申請專利範圍第1項所述之方法，另包含於形成該第一介電層之前完全去除該犧牲層以暴露出該閘極結構及該第一接觸插塞。
  4. 如申請專利範圍第1項所述之方法，其中該犧牲層包含氧化矽、四乙氧基矽烷(Tetraethyl orthosilicate,TEOS)或一底抗反射層(bottom anti-reflective layer,BARC)。
  5. 如申請專利範圍第1項所述之方法，其中該第一介電層及該第二介電層包含不同材料。
  6. 如申請專利範圍第1項所述之方法，其中該第一介電層包含氮化矽且該第二介電層包含氧化矽。
  7. 一種半導體元件，包含：一基底具有一閘極結構設於其上以及一層間介電層環繞該閘極結構；一第一接觸插塞設於該層間介電層中；一第一介電層共形地(conformally)設於該層間介電層及該閘極結構上並同時環繞該第一接觸插塞；一第二介電層設於該第一介電層上；以及一第二接觸插塞設於該第二介電層中以及該第一介電層並電連接該第一接觸插塞，其中該第二接觸插塞直接接觸該第一介電層以及該第一接觸插塞。
  8. 如申請專利範圍第7項所述之半導體元件，其中該第二接觸插塞直接接觸該第一介電層及該第一接觸插塞。
  9. 如申請專利範圍第7項所述之半導體元件，另包含一第三接觸插塞設於該第二介電層及該第一介電層中並電連接該閘極結構。
  10. 如申請專利範圍第9項所述之半導體元件，其中該第一介電層直接接觸該閘極結構、該第一接觸插塞、該第二接觸插塞及該第三接觸插塞。
  11. 如申請專利範圍第7項所述之半導體元件，其中該第一介電層及該第二介電層包含不同材料。
  12. 如申請專利範圍第7項所述之半導體元件，其中該第一介電層包含氮化矽且該第二介電層包含氧化矽。
TW103143925A 2014-12-16 2014-12-16 半導體元件及其製作方法 TWI649808B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
TW103143925A TWI649808B (zh) 2014-12-16 2014-12-16 半導體元件及其製作方法
US14/591,936 US9583388B2 (en) 2014-12-16 2015-01-08 Semiconductor device and method for fabricating the same
US15/404,163 US9728455B2 (en) 2014-12-16 2017-01-11 Semiconductor device and method for fabricating the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW103143925A TWI649808B (zh) 2014-12-16 2014-12-16 半導體元件及其製作方法

Publications (2)

Publication Number Publication Date
TW201624572A TW201624572A (zh) 2016-07-01
TWI649808B true TWI649808B (zh) 2019-02-01

Family

ID=56111903

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103143925A TWI649808B (zh) 2014-12-16 2014-12-16 半導體元件及其製作方法

Country Status (2)

Country Link
US (2) US9583388B2 (zh)
TW (1) TWI649808B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106449641B (zh) * 2016-11-15 2019-04-12 中国科学院微电子研究所 具有连续侧墙的半导体设置及其制造方法
US10062784B1 (en) 2017-04-20 2018-08-28 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned gate hard mask and method forming same
US10651085B2 (en) * 2017-09-28 2020-05-12 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method for manufacturing the same
US10431696B2 (en) * 2017-11-08 2019-10-01 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device structure with nanowire
KR20220028310A (ko) * 2020-08-28 2022-03-08 삼성전자주식회사 배선 구조체, 이의 제조 방법 및 배선 구조체를 포함하는 반도체 패키지

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130248990A1 (en) * 2012-03-21 2013-09-26 Samsung Electronics Co., Ltd. Semiconductor devices and method for fabricating the same
US20140332871A1 (en) * 2013-05-10 2014-11-13 Samsung Electronics Co., Ltd. Semiconductor device having jumper pattern and blocking pattern

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007103809A (ja) * 2005-10-07 2007-04-19 Oki Electric Ind Co Ltd 半導体装置及び半導体装置の製造方法
KR101502585B1 (ko) * 2008-10-09 2015-03-24 삼성전자주식회사 수직형 반도체 장치 및 그 형성 방법
KR101602451B1 (ko) * 2010-01-22 2016-03-16 삼성전자주식회사 콘택 플러그를 갖는 반도체소자의 형성방법 및 관련된 소자
US8358012B2 (en) 2010-08-03 2013-01-22 International Business Machines Corporation Metal semiconductor alloy structure for low contact resistance
JP2012222114A (ja) * 2011-04-07 2012-11-12 Elpida Memory Inc 半導体装置及びその製造方法
US8703612B2 (en) * 2011-09-08 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Process for forming contact plugs
KR101934037B1 (ko) * 2012-11-21 2018-12-31 삼성전자주식회사 서포터를 갖는 반도체 소자 및 그 형성 방법
US9601593B2 (en) * 2014-08-08 2017-03-21 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130248990A1 (en) * 2012-03-21 2013-09-26 Samsung Electronics Co., Ltd. Semiconductor devices and method for fabricating the same
US20140332871A1 (en) * 2013-05-10 2014-11-13 Samsung Electronics Co., Ltd. Semiconductor device having jumper pattern and blocking pattern

Also Published As

Publication number Publication date
US20170125291A1 (en) 2017-05-04
US20160172300A1 (en) 2016-06-16
US9583388B2 (en) 2017-02-28
US9728455B2 (en) 2017-08-08
TW201624572A (zh) 2016-07-01

Similar Documents

Publication Publication Date Title
US11495465B2 (en) Method and structure for semiconductor device having gate spacer protection layer
TWI650804B (zh) 半導體元件及其製作方法
KR101709395B1 (ko) 반도체 디바이스 및 반도체 디바이스 제조 방법
US10269802B2 (en) Semiconductor device and manufacturing method thereof
TWI642188B (zh) 半導體元件及其製作方法
CN105575885B (zh) 半导体元件及其制作方法
US9659930B1 (en) Semiconductor device and manufacturing method thereof
KR101951088B1 (ko) 자기 정렬 메탈 게이트 에치 백 프로세스 및 디바이스
CN105470293B (zh) 半导体元件及其制作方法
TWI649808B (zh) 半導體元件及其製作方法
US11688736B2 (en) Multi-gate device and related methods
TW202004843A (zh) 形成半導體裝置的方法
CN106206714B (zh) 半导体器件
CN106409764B (zh) 制作半导体元件的方法
TW201608641A (zh) 半導體元件及其製作方法
TW202027218A (zh) 積體電路的製造方法
TWI658513B (zh) 半導體元件及其製作方法
US20240014283A1 (en) Semiconductor device with backside power rail