KR20210013790A - 반도체 메모리 장치 - Google Patents

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KR20210013790A
KR20210013790A KR1020190091409A KR20190091409A KR20210013790A KR 20210013790 A KR20210013790 A KR 20210013790A KR 1020190091409 A KR1020190091409 A KR 1020190091409A KR 20190091409 A KR20190091409 A KR 20190091409A KR 20210013790 A KR20210013790 A KR 20210013790A
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이해민
강신환
한지훈
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삼성전자주식회사
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Abstract

신뢰성 및 집적도가 향상된 수직 채널 구조체를 포함하는 반도체 메모리 장치를 제공하는 것이다. 반도체 메모리 장치는 기판 상의 주변 회로를 포함하는 주변 로직 구조체, 주변 로직 구조체의 상면을 따라 연장되는 수평 반도체층, 수평 반도체층 상에, 제1 방향으로 배열된 복수의 적층 구조체들, 및 각각의 적층 구조체 내에 배치되고, 제1 방향과 다른 제2 방향으로 연장되는 복수의 전극 분리 영역들을 포함하고, 각각의 적층 구조체는 제1 전극 패드와, 제1 전극 패드 상의 제2 전극 패드를 포함하고, 제1 전극 패드는 제2 전극 패드보다 제1 방향으로 제1 폭만큼 돌출되고, 제1 전극 패드는 제2 전극 패드보다 제2 방향으로 제1 폭과 다른 제2 폭만큼 돌출된다.

Description

반도체 메모리 장치{Semiconductor memory device}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로, 수직 채널 구조체를 포함하고, 신뢰성 및 집적도가 향상된 3차원 반도체 메모리 장치에 관한 것이다.
소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해 반도체 장치의 집적도를 증가시키는 것이 요구되고 있다. 반도체 장치의 경우, 그 집적도는 제품의 가격을 결정하는 중요한 요인이기 때문에, 특히 증가된 집적도가 요구되고 있다. 2차원 또는 평면적 반도체 장치의 경우, 그 집적도는 단위 메모리 셀이 점유하는 면적에 의해 주로 결정되기 때문에, 미세 패턴 형성 기술의 수준에 크게 영향을 받는다.
하지만, 패턴의 미세화를 위해서는 초고가의 장비들이 필요하기 때문에, 2차원 반도체 장치의 집적도는 증가하고는 있지만 여전히 제한적 이다. 이에 따라, 3차원적으로 배열되는 메모리 셀들을 구비하는 3차원 반도체 메모리 장치들이 제안되고 있다.
본 발명이 해결하려는 과제는, 신뢰성 및 집적도가 향상된 수직 채널 구조체를 포함하는 반도체 메모리 장치를 제공하는 것이다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 반도체 메모리 장치의 일 태양(aspect)은 기판 상의 주변 회로를 포함하는 주변 로직 구조체, 주변 로직 구조체의 상면을 따라 연장되는 수평 반도체층, 수평 반도체층 상에, 제1 방향으로 배열된 복수의 적층 구조체들, 및 각각의 적층 구조체 내에 배치되고, 제1 방향과 다른 제2 방향으로 연장되는 복수의 전극 분리 영역들을 포함하고, 각각의 적층 구조체는 제1 전극 패드와, 제1 전극 패드 상의 제2 전극 패드를 포함하고, 제1 전극 패드는 제2 전극 패드보다 제1 방향으로 제1 폭만큼 돌출되고, 제1 전극 패드는 제2 전극 패드보다 제2 방향으로 제1 폭과 다른 제2 폭만큼 돌출된다.
상기 과제를 해결하기 위한 본 발명의 반도체 메모리 장치의 다른 태양은 기판 상의 제1 주변 회로 및 제2 주변 회로를 포함하는 주변 로직 구조체, 주변 로직 구조체 상에, 제1 방향으로 배열된 제1 적층 구조체 및 제2 적층 구조체, 제1 적층 구조체 내에 배치되고, 제1 방향과 다른 제2 방향으로 연장되는 복수의 전극 분리 영역들, 제1 적층 구조체 및 제2 적층 구조체 사이에, 제1 방향을 따라 배열되고, 제1 주변 회로와 전기적으로 연결되는 복수의 제1 관통 전극들, 및 제1 적층 구조체를 관통하여 제2 주변 회로와 전기적으로 연결되고, 제2 방향을 따라 배열된 복수의 제2 관통 전극들을 포함하고, 복수의 제1 관통 전극들 중 적어도 하나는 제1 적층 구조체 및 상기 제2 적층 구조체를 비관통한다.
상기 과제를 해결하기 위한 본 발명의 반도체 메모리 장치의 또 다른 태양은 기판 상의 제1 주변 회로 및 제2 주변 회로를 포함하는 주변 로직 구조체, 주변 로직 구조체 상에, 제1 방향으로 길게 연장되는 복수의 개구부를 포함하는 수평 반도체층, 수평 반도체층 상에, 복수의 개구부 중 하나를 사이에 두고 제2 방향으로 배열된 제1 적층 구조체 및 제2 적층 구조체, 제1 적층 구조체 내에 배치되고, 제1 방향으로 연장되는 복수의 전극 분리 영역들, 인접하는 전극 분리 영역 사이에, 제1 적층 구조체를 관통하고, 수평 반도체층과 전기적으로 연결되는 복수의 수직 구조체들, 제1 적층 구조체 상에, 제2 방향으로 연장되고 복수의 수직 구조체들 중 적어도 하나와 연결되는 비트 라인, 개구부를 통과하고, 비트 라인과 제1 주변 회로를 연결하는 복수의 제1 관통 전극들, 및 제1 적층 구조체를 관통하고, 제2 주변 회로와 전기적으로 연결되는 복수의 제2 관통 전극들을 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 몇몇 실시예들에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2는 몇몇 실시예들에 따른 반도체 메모리 장치를 간략히 나타내는 사시도이다.
도 3은 몇몇 실시예들에 따른 반도체 메모리 장치에 포함된 복수의 메모리 셀 블록들 중 하나의 메모리 셀 블록을 나타내는 회로도이다.
도 4는 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 레이아웃도이다.
도 5는 도 4의 복수의 적층 구조체 중의 하나를 나타내는 평면도이다.
도 6은 도 4의 A - A를 따라 절단한 단면도이다.
도 7은 도 6의 P 부분을 확대하여 도시한 도면이다.
도 8은 도 4의 B - B를 따라 절단한 단면도이다.
도 9는 도 5의 복수의 전극 패드 중 하나를 C - C를 따라 절단한 단면도이다.
도 10은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면이다.
도 11은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면이다.
도 12는 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 레이아웃도이다.
도 13은 도 12의 D - D를 따라 절단한 단면도이다.
도 1은 몇몇 실시예들에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 1을 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치(10)는 메모리 셀 어레이(20)와 주변 회로(30)을 포함할 수 있다.
메모리 셀 어레이(20)는 복수의 메모리 셀 블록들(BLK1 내지 BLKn)을 포함할 수 있다. 각각의 메모리 셀 블록들(BLK1 내지 BLKn)은 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 블록들(BLK1 내지 BLKn)은 비트 라인들(BL), 워드 라인들(WL), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL)을 통해 주변 회로(30)에 연결될 수 있다.
구체적으로, 메모리 셀 블록들(BLK1 내지 BLKn)은 워드 라인들(WL), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL)을 통해 로우 디코더(33)에 연결될 수 있다. 또한, 메모리 셀 블록들(BLK1 내지 BLKn)은 비트 라인들(BL)을 통해 페이지 버퍼(35)에 연결될 수 있다.
주변 회로(30)는 반도체 메모리 장치(10)의 외부로부터 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 수신할 수 있고, 반도체 메모리 장치(10)의 외부의 장치와 데이터(DATA)를 송수신할 수 있다. 주변 회로(30)는 제어 로직(37), 로우 디코더(33) 및 페이지 버퍼(35)를 포함할 수 있다.
도시되지 않았으나, 주변 회로(30)는 입출력 회로, 반도체 메모리 장치(10)의 동작에 필요한 다양한 전압들을 생성하는 전압 생성 회로, 및 메모리 셀 어레이(20)로부터 독출된 데이터(DATA)의 오류를 정정하기 위한 오류 정정 회로 등 다양한 서브 회로들을 더 포함할 수 있다.
제어 로직(37)은 로우 디코더(33), 상기 전압 발생기 및 상기 입출력 회로에 연결될 수 있다. 제어 로직(37)은 반도체 메모리 장치(10)의 전반적인 동작을 제어할 수 있다. 제어 로직(37)은 제어 신호(CTRL)에 응답하여 반도체 메모리 장치(10) 내에서 사용되는 각종 내부 제어신호들을 생성할 수 있다.
예를 들어, 제어 로직(37)은 프로그램(program) 동작 또는 소거(erase) 동작 등의 메모리 동작 수행 시 워드 라인들(WL) 및 비트 라인들(BL)로 제공되는 전압 레벨을 조절할 수 있다.
로우 디코더(33)는 어드레스(ADDR)에 응답하여 복수의 메모리 셀 블록들(BLK1 내지 BLKn) 중 적어도 하나를 선택할 수 있으며, 선택된 메모리 셀 블록(BLK1 내지 BLKn)의 적어도 하나의 워드 라인(WL), 적어도 하나의 스트링 선택 라인(SSL) 및 적어도 하나의 접지 선택 라인(GSL)을 선택할 수 있다. 로우 디코더(33)는 선택된 메모리 셀 블록(BLK1 내지 BLKn)의 워드 라인(WL)에 메모리 동작 수행을 위한 전압을 전달할 수 있다.
페이지 버퍼(35)는 비트 라인들(BL)을 통해 메모리 셀 어레이(20)에 연결될 수 있다. 페이지 버퍼(35)는 기입 드라이버(writer driver) 또는 감지 증폭기(sense amplifier)로 동작할 수 있다. 구체적으로, 프로그램 동작시, 페이지 버퍼(35)는 기입 드라이버로 동작하여 메모리 셀 어레이(20)에 저장하고자 하는 데이터(DATA)에 따른 전압을 비트 라인들(BL)에 인가할 수 있다. 한편, 독출 동작 시, 페이지 버퍼(35)는 감지 증폭기로 동작하여 메모리 셀 어레이(20)에 저장된 데이터(DATA)를 감지할 수 있다.
도 2는 몇몇 실시예들에 따른 반도체 메모리 장치를 간략히 나타내는 사시도이다.
도 2를 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치는 주변 로직 구조체(PS) 및 셀 어레이 구조체(CS)를 포함할 수 있다.
셀 어레이 구조체(CS)는 주변 로직 구조체(PS) 상에 적층될 수 있다. 즉, 주변 로직 구조체(PS)와 셀 어레이 구조체(CS)는 평면적 관점에서 오버랩될 수 있다. 몇몇 실시예들에 따른 반도체 메모리 장치는 COP(Cell Over Peri) 구조를 가질 수 있다.
예를 들어, 셀 어레이 구조체(CS)는 도 1의 메모리 셀 어레이(20)를 포함할 수 있다. 주변 로직 구조체(PS)는 도 1의 주변 회로(30)를 포함할 수 있다.
셀 어레이 구조체(CS)는 주변 로직 구조체(PS) 상에 배치되는 복수의 메모리 셀 블록들(BLK1 내지 BLKn)을 포함할 수 있다.
도 3은 몇몇 실시예들에 따른 반도체 메모리 장치에 포함된 복수의 메모리 셀 블록들 중 하나의 메모리 셀 블록을 나타내는 회로도이다.
도 3을 참고하면, 몇몇 실시예들에 따른 메모리 셀 블록은 공통 소오스 라인(CSL), 복수의 비트 라인들(BL) 및 공통 소오스 라인(CSL)과 비트 라인들(BL) 사이에 배치되는 복수의 셀 스트링들(CSTR)을 포함할 수 있다.
비트 라인들(BL0-BL2) 각각에 복수의 셀 스트링들(CSTR)이 병렬로 연결될 수 있다. 복수의 셀 스트링들(CSTR)은 공통 소오스 라인(CSL)에 공통으로 연결될 수 있다. 즉, 복수의 비트 라인들(BL0-BL2)과 하나의 공통 소오스 라인(CSL) 사이에 복수의 셀 스트링들(CSTR)이 배치될 수 있다. 공통 소오스 라인(CSL)은 복수로 2차원적으로 배열될 수 있다. 여기서, 공통 소오스 라인들(CSL)에는 전기적으로 동일한 전압이 인가될 수 있거나, 또는 공통 소오스 라인들(CSL) 각각이 전기적으로 제어될 수도 있다.
예를 들어, 셀 스트링들(CSTR) 각각은 직렬 연결된 스트링 선택 트랜지스터들(SST1, SST2), 직렬 연결된 메모리 셀들(MCT), 접지 선택 트랜지스터(GST)로 구성될 수 있다. 또한, 메모리 셀들(MCT) 각각은 데이터 저장 요소(data storage element)를 포함한다.
일 예로, 각각의 셀 스트링들(CSTR)은 직렬 연결된 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)을 포함할 수 있으며, 제2 스트링 선택 트랜지스터(SST2)는 비트 라인(BL0-BL2)에 접속될 수 있으며, 접지 선택 트랜지스터(GST)는 공통 소오스 라인(CSL)에 접속될 수 있다. 메모리 셀들(MCT)은 제1 스트링 선택 트랜지스터(SST1)와 접지 선택 트랜지스터(GST) 사이에 직렬 연결될 수 있다.
나아가, 셀 스트링들(CSTR) 각각은 제1 스트링 선택 트랜지스터(SST1)와 메모리 셀(MCT) 사이에 연결된 더미 셀(DMC)을 더 포함할 수 있다. 도면에는 도시하지 않았으나, 더미 셀(DMC)은 접지 선택 트랜지스터(GST)와 메모리 셀(MCT) 사이에도 연결될 수 있다. 다른 예로, 각각의 셀 스트링들(CSTR)에서 접지 선택 트랜지스터(GST)는, 제1 및 제2 스트링 선택 트랜지스터들(SST1, SST2)와 유사하게, 직렬 연결된 복수 개의 모오스(MOS) 트랜지스터들로 구성될 수도 있다. 또 다른 예로, 각각의 셀 스트링들(CSTR)은 하나의 스트링 선택 트랜지스터를 포함할 수도 있다.
몇몇 실시예들에 따르면, 제1 스트링 선택 트랜지스터(SST1)는 제1 스트링 선택 라인(SSL1)에 의해 제어될 수 있으며, 제2 스트링 선택 트랜지스터(SST2)는 제 2 스트링 선택 라인(SSL2)에 의해 제어될 수 있다. 메모리 셀들(MCT)은 복수 개의 워드 라인들(WL0-WLn)에 의해 제어 될 수 있으며, 더미 셀들(DMC)은 더미 워드 라인(DWL)에 의해 제어될 수 있다. 또한, 접지 선택 트랜지스터(GST)는 접지 선택 라인(GSL)에 의해 제어될 수 있다. 공통 소오스 라인(CSL)은 접지 선택 트랜지스터들(GST)의 소오스들에 공통으로 연결될 수 있다.
하나의 셀 스트링(CSTR)은 공통 소오스 라인들(CSL)로부터의 거리가 서로 다른 복수개의 메모리 셀들(MCT)로 구성될 수 있다. 그리고, 공통 소오스 라인들(CSL)과 비트 라인들(BL0-BL2) 사이에는 복수 개의 워드 라인들(WL0-WLn, DWL)이 배치될 수 있다.
공통 소오스 라인들(CSL)로부터 실질적으로 동일한 거리에 배치되는, 메모리 셀들(MCT)의 게이트 전극들은 워드 라인들(WL0-WLn, DWL) 중의 하나에 공통으로 연결되어 등전위 상태에 있을 수 있다. 이와 달리, 메모리 셀들(MCT)의 게이트 전극들이 공통 소오스 라인들(CSL)로부터 실질적으로 동일한 레벨에 배치되더라도, 서로 다른 행 또는 열에 배치되는 게이트 전극들이 독립적으로 제어될 수 있다.
접지 선택 라인들(GSL0-GSL2) 및 스트링 선택 라인들(SSL1, SSL2)은 예를 들어, 워드 라인들(WL0-WLn, DWL)과 같은 방향으로 연장될 수 있다. 공통 소오스 라인들(CSL)로부터 실질적으로 동일한 레벨에 배치되는 접지 선택 라인들(GSL0-GSL2) 및 스트링 선택 라인들(SSL1, SSL2)은 전기적으로 서로 분리될 수 있다.
도 4는 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 레이아웃도이다. 도 5는 도 4의 복수의 적층 구조체 중의 하나를 나타내는 평면도이다. 도 6은 도 4의 A - A를 따라 절단한 단면도이다. 도 7은 도 6의 P 부분을 확대하여 도시한 도면이다. 도 8은 도 4의 B - B를 따라 절단한 단면도이다. 도 9는 도 5의 복수의 전극 패드 중 하나를 C - C를 따라 절단한 단면도이다.
참고적으로 도 9는 전극 패드와 전극 분리 영역만을 도시하였다.
도 4 내지 도 9를 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치(10)는 주변 로직 구조체(PS)와, 셀 어레이 구조체(CS)를 포함할 수 있다.
주변 로직 구조체(PS)는 제1 주변 회로(TR1), 제2 주변 회로(TR2), 제1 하부 연결 배선체(115) 및 제2 하부 연결 배선체(116)을 포함할 수 있다.
제1 주변 회로(TR1) 및 제2 주변 회로(TR2)는 기판(100) 상에 형성될 수 있다. 제1 주변 회로(TR1)은 도 1의 페이지 버퍼(35)에 포함될 수 있다. 제2 주변 회로(TR2)는 도 1의 로우 디코더(33)에 포함될 수 있다.
기판(100)은 벌크 실리콘 또는 SOI(silicon-on-insulator)일 수 있다. 이와 달리, 기판(100)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, SGOI(silicon germanium on insulator), 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있으나, 이에 한정되는 것은 아니다.
주변 로직 절연막(110)은 기판(100) 상에 형성될 수 있다. 주변 로직 절연막(110)는 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 중 적어도 하나를 포함할 수 있다.
제1 하부 연결 배선체(115) 및 제2 하부 연결 배선체(116)는 주변 로직 절연막(110) 내에 형성될 수 있다. 제1 하부 연결 배선체(115)는 제1 주변 회로(TR1)와 연결될 수 있다. 제1 하부 연결 배선체(116)는 제2 주변 회로(TR2)와 연결될 수 있다.
셀 어레이 구조체(CS)는 주변 로직 구조체(PS) 상의 복수의 수평 반도체층(150)와, 각각의 수평 반도체층(150) 상의 복수의 적층 구조체들(ST0, ST1, ST2, ST3)을 포함할 수 있다.
복수의 수평 반도체층(150)은 주변 로직 구조체(PS) 상에 배치될 수 있다. 각각의 수평 반도체층(150)은 주변 로직 구조체(PS)의 상면을 따라 연장될 수 있다.
각각의 수평 반도체층(150)은 복수의 제1 개구부(OP1)와, 복수의 제2 개구부(OP2)를 포함할 수 있다. 복수의 제1 개구부(OP1)와, 복수의 제2 개구부(OP2)는 주변 로직 구조체(PS)의 일부를 노출시킬 수 있다.
복수의 제1 개구부(OP1)는 제1 방향(D1)으로 이격되어 배치될 수 있다. 각각의 제1 개구부(OP1)는 제2 방향(D2)으로 길게 연장될 수 있다.
인접하는 수평 반도체층(150)는 제1 방향(D1)으로 제1 거리(W32)만큼 이격될 수 있다. 각각의 제1 개구부(OP1)의 제1 방향(D1)으로의 폭(W31)은 제1 거리(W31)보다 작거나 같을 수 있지만, 이에 제한되는 것은 아니다.
복수의 제2 개구부(OP2)는 수평 반도체층(150)의 제1 방향(D1)으로 연장되는 제1 변을 따라 배열될 수 있다. 복수의 제2 개구부(OP2)는 지그재그로 형성되는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
각각의 수평 반도체층(150)은 하부 지지 반도체층(LSB)와, 하부 지지 반도체층(LSB) 상의 공통 소오스 플레이트(CSP)를 포함할 수 있다. 수평 반도체층(150)은 예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘 게르마늄(SiGe), 갈륨비소(GaAs), 인듐갈륨비소(InGaAs), 알루미늄갈륨비소(AlGaAs), 또는 이들의 혼합물 중 적어도 하나를 포함할 수 있다. 수평 반도체층(150)은 단결정, 비정질 및 다결정 중에서 선택된 적어도 하나를 포함하는 결정 구조를 가질 수 있다.
공통 소오스 플레이트(CSP)는 도 3의 공통 소오스 라인(CSL)의 역할을 할 수 있다.
도시된 것과 달리, 각각의 수평 반도체층(150)은 하부 지지 반도체층(LSB) 없이, 전체적으로 공통 소오스 플레이트(CPS)일 수 있다.
또한, 도시된 것과 달리, 2차원적인 평면 형태의 공통 소오스 플레이트가 아니라, 제2 방향(D2)으로 길게 연장되는 라인 형태의 공통 소오스 라인이 수평 반도체층(150) 내에 형성될 수도 있다.
또한, 제2 개구부(OP2)는 전체적으로 수평 반도체층(150)에 의해 둘러싸여 있는 것으로 도시하였지만, 이에 제한되는 것은 아니다. 즉, 제1 방향(D1)으로 연장되는 제2 개구부(OP2)의 측벽 중 하나는 오픈되어 있을 수 있다. 이로 인해, 수평 반도체층(150)의 제1 방향(D1)으로 연장되는 측벽은 요철을 가질 수도 있다.
충진 절연막(154)는 주변 로직 구조체(PS) 상에 형성될 수 있다. 충진 절연막(154)은 제1 개구부(OP1) 및 제2 개구부(OP2)를 채울 수 있다. 충진 절연막(154)는 예를 들어, 실리콘 산화물을 포함할 수 있지만, 이에 제한되는 것은 아니다.
각각의 수평 반도체층(150) 상에, 복수의 적층 구조체(ST0, ST1, ST2, ST3)가 배치될 수 있다. 복수의 적층 구조체(ST0, ST1, ST2, ST3)는 제1 방향(D1)을 따라 배열될 수 있다.
몇몇 실시예들에 따른 반도체 장치에서, 제1 방향(D1)으로 인접하는 적층 구조체(ST0, ST1, ST2, ST3) 사이에, 제1 개구부(OP1)가 각각 배치될 수 있다. 제1 적층 구조체(ST1) 및 제2 적층 구조체(ST2) 사이와, 제2 적층 구조체(ST2) 및 제3 적층 구조체(ST3) 사이와, 제1 적층 구조체(ST1) 및 제4 적층 구조체(ST0) 사이에, 제1 개구부(OP1)가 각각 배치될 수 있다.
일 예로, 인접하는 제1 적층 구조체(ST1) 및 제2 적층 구조체(ST2)는 각각의 제1 개구부(OP1)의 일부와 평면적 관점에서 오버랩될 수 있다. 하지만, 제1 개구부(OP1)는 인접하는 제1 적층 구조체(ST1) 및 제2 적층 구조체(ST2)와 오버랩되지 않는 부분을 포함한다.
다른 예로, 도시된 것과 달리, 제1 적층 구조체(ST1) 및 제2 적층 구조체(ST2) 중 적어도 하나는 제1 개구부(OP1)와 평면적으로 오버랩되지 않을 수 있다.
도 4에서, 각각의 수평 반도체층(150) 상에 배치된 적층 구조체는 4개인 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다. 몇몇 실시예들에 따른 반도체 장치에서, 각각의 수평 반도체층(150) 상에, 2개 이상의 적층 구조체가 배열될 수 있다.
본 발명의 반도체 메모리 장치에 관한 이하의 설명은 제1 적층 구조체(ST1)를 중심으로 설명한다. 제1 적층 구조체(ST1)에 관한 설명이 제2 적층 구조체(ST2), 제3 적층 구조체(ST3) 및 제4 적층 구조체(ST0)에 적용될 수 있음은 자명하다.
도 5, 도 6 및 도 8에서, 제1 적층 구조체(ST1)는 제3 방향(D3)으로 적층된 복수의 전극 패드(EP1, EP2, EP3, EP4, EP5, EP6, EP7, EP8)를 포함할 수 있다. 제1 적층 구조체(ST1)는 복수의 전극 패드(EP1, EP2, EP3, EP4, EP5, EP6, EP7, EP8) 사이에 배치된 전극간 절연막(ILD)를 포함할 수 있다. 제1 적층 구조체(ST1)는 8개의 전극 패드를 포함하는 것으로 도시하였지만, 설명의 편의를 위한 것일 뿐, 이에 제한되는 것은 아니다.
제3 방향(D3)으로 적층된 복수의 전극 패드(EP1, EP2, EP3, EP4, EP5, EP6, EP7, EP8)는 도 3에서 설명한 스트링 선택 트랜지스터들(SST1, SST2), 접지 선택 트랜지스터(GST)에 포함되는 게이트 전극을 포함할 수 있다. 또한, 제3 방향(D3)으로 적층된 복수의 전극 패드(EP1, EP2, EP3, EP4, EP5, EP6, EP7, EP8)는 메모리 셀들(MCT)의 워드 라인을 포함할 수 있다.
예를 들어, 제1 적층 구조체(ST1)은 제3 방향(D3)으로 인접하는 제4 전극 패드(EP4) 및 제5 전극 패드(EP5)를 포함할 수 있다. 제5 전극 패드(EP5)는 제4 전극 패드(EP4) 상에 배치될 수 있다.
제4 전극 패드(EP4)는 제5 전극 패드(EP5)보다 제1 방향(D1)으로 제1 폭(W1)만큼 돌출될 수 있다. 즉, 제2 적층 구조체(ST2)를 바라보는 제4 전극 패드(EP4)의 제1 측벽과, 제5 전극 패드(EP5)의 제1 측벽은 제1 방향(D1)으로 제1 폭(W1)만큼 이격될 수 있다.
제4 전극 패드(EP4)는 제5 전극 패드(EP5)보다 제2 방향(D2)으로 제2 폭(W2)만큼 돌출될 수 있다. 즉, 동일한 적층 구조체를 바라보는 제4 전극 패드(EP4)의 제2 측벽과, 제5 전극 패드(EP5)의 제2 측벽은 제2 방향(D2)으로 제2 폭(W2)만큼 이격될 수 있다.
몇몇 실시예들에 따른 반도체 메모리 장치에서, 제1 폭(W1)은 제2 폭(W2)과 다르다. 예를 들어, 제1 폭(W1)은 제2 폭(W2)보다 작다.
제1 적층 구조체(ST1)는 셀 영역(CR)과, 셀 영역(CR)로부터 제1 방향(D1)으로 연장되는 제1 셀 연장 영역(CER1)을 포함할 수 있다. 또한, 제1 적층 구조체(ST1)는 셀 영역(CR)으로부터 제2 방향(D2)으로 연장되는 제2 셀 연장 영역(CER2)를 포함할 수 있다.
복수의 전극 분리 영역(ESR)은 제1 적층 구조체(ST1)에 배치될 수 있다. 각각의 전극 분리 영역(ESR)은 제2 방향(D2)으로 연장될 수 있다.
제1 적층 구조체(ST1)는 복수의 전극 분리 트렌치(EST)를 포함할 수 있다. 각각의 전극 분리 영역(ESR)은 각각의 전극 분리 트렌치(EST)를 채울 수 있다.
일 예로, 각각의 전극 분리 영역(ESR)은 전극 분리 트렌치(EST)를 채우는 절연 물질을 포함할 수 있다. 전극 분리 영역(ESR)은 예를 들어, 실리콘 산화물을 포함할 수 있다.
다른 예로, 도시된 것과 달리, 전극 분리 영역(ESR)은 전극 분리 트렌치(EST)의 측벽을 따라 형성되는 라이너와, 전극 분리 트렌치(EST)를 채우는 라이너 상의 필링막을 포함할 수도 있다. 일 예로, 라이너는 절연 물질을 포함할 수 있고, 필링막은 도전성 물질을 포함할 수 있다. 다른 예로, 라이너는 도전성 물질을 포함할 수 있고, 필링막은 절연 물질을 포함할 수 있다.
복수의 전극 분리 영역(ESR) 중 적어도 일부의 제2 방향(D2)으로의 길이는 제1 적층 구조체(ST1)의 제2 방향(D2)으로의 폭보다 작을 수 있다. 예를 들어, 각각의 전극 분리 영역(ESR)은 셀 영역(CR)을 제1 방향(D1)으로 분리할 수 있다. 하지만, 복수의 전극 분리 영역(ESR) 중 적어도 일부는 제2 개구부(OP2)와 중첩되는 제2 셀 연장 영역(CER2)을 분리하지 않을 수 있다.
전극 분리 영역(ESR)은 제1 셀 연장 영역(CER1) 내에는 배치되지 않을 수 있다. 전극 분리 영역(ESR)이 형성된 전극 분리 트렌치(EST)는 워드 라인(도 3의 WLn)을 형성하는 리플레이스먼트(replacement) 공정에 사용된다. 즉, 전극 분리 트렌치(EST)을 이용하여 몰드막의 일부를 제거하고, 몰드막이 제거된 부분에 워드 라인을 형성한다.
전극 분리 트렌치(EST)을 이용하여 몰드막이 제거될 때, 제1 셀 연장 영역(CER1)의 몰드막이 모두 제거되지 않는다. 따라서, 제1 셀 연장 영역(CER1)은 제거되지 않고 남은 몰드막이 남아있게 된다. 제1 셀 연장 영역(CER1)은 제2 방향(D2)으로 연장되는 제1 몰드 영역(EP_M1)을 포함한다. 즉, 제1 적층 구조체(ST1)는 셀 영역(CR)의 제1 방향(D1)으로의 양측에 배치되는 제1 몰드 영역(EP_M1)을 포함한다.
몇몇 실시예들에 따른 반도체 메모리 장치에서, 각각의 전극 패드(EP1, EP2, EP3, EP4, EP5, EP6, EP7, EP8)는 전극 영역(EP_E)와, 제1 몰드 영역(EP_M1)을 포함할 수 있다. 전극 영역(EP_E)는 예를 들어, 텅스텐(W)을 포함할 수 있지만, 이에 제한되는 것은 아니다.
예를 들어, 도 9에서, 전극 패드(EP)는 전극 영역(EP_E)와, 전극 영역(EP_E)의 제1 방향(D1)으로의 양측에 배치되는 제1 몰드 영역(EP_M1)을 포함할 수 있다. 전극 영역(EP_E)은 제2 방향(D2)으로 연장되는 복수의 전극 분리 영역(ESR)에 의해 분리될 수 있다. 제1 몰드 영역(EP_M1)은 전극 영역(EP_E)로부터 제1 방향(D1)으로 연장될 수 있다.
복수의 전극 분리 영역(ESR)은 제1 방향(D1)으로 가장 멀리 이격된 제1 전극 분리 영역 및 제2 전극 분리 영역을 포함할 수 있다. 이 때, 전극 영역(EP_E)은 제1 전극 분리 영역 및 제2 전극 분리 영역 사이에 배치될 수 있다. 전극 영역(EP_E)의 일부는 제1 전극 분리 영역 및 제2 전극 분리 영역 사이 이외의 영역에 위치할 수 있다.
각각의 전극 패드(EP1, EP2, EP3, EP4, EP5, EP6, EP7, EP8)에 포함된 제1 몰드 영역(EP_M1)의 제1 방향(D1)으로의 폭은 주변 로직 구조체(PS)에서 멀어짐에 따라 감소할 수 있다. 예를 들어, 제4 전극 패드(EP4)에 포함된 제1 몰드 영역(EP_M1)의 제1 방향(D1)으로의 폭은 제5 전극 패드(EP)에 포함된 제1 몰드 영역(EP_M1)의 제1 방향(D1)으로의 폭보다 크다.
예를 들어, 제4 전극 패드(EP4)에 포함된 제1 몰드 영역(EP_M1)은 제5 전극 패드(EP5)에 포함된 제1 몰드 영역(EP_M1)보다 제1 방향(D1)으로 제1 폭(W1)만큼 돌출될 수 있다.
제2 적층 구조체(ST2)를 바라보는 제4 전극 패드(EP4)에 포함된 제1 몰드 영역(EP_M1)의 측벽과, 제5 전극 패드(EP5)에 포함된 제1 몰드 영역(EP_M1)의 측벽은 제1 방향(D1)으로 제1 폭(W1)만큼 이격될 수 있다.
제1 방향(D1)을 따라 절단한 단면도에서 나타나는 제1 적층 구조체(ST1)의 계단식 구조의 측벽 프로파일은 각각의 전극 패드(EP1, EP2, EP3, EP4, EP5, EP6, EP7, EP8)에 포함된 제1 몰드 영역(EP_M1)에 의해 정의될 수 있다.
복수의 전극 분리 영역(ESR) 중 적어도 일부는 제2 개구부(OP2)와 중첩되는 제2 셀 연장 영역(CER2)을 분리하지 않으므로, 제2 셀 연장 영역(CER2)은 제2 몰드 영역(EP_M2)을 포함할 수 있다. 제2 몰드 영역(EP_M2)은 제2 개구부(OP2)의 적어도 일부를 덮을 수 있다.
예를 들어, 제4 전극 패드(EP4)에 포함된 제2 몰드 영역(EP_M2)은 제5 전극 패드(EP5)에 포함된 제2 몰드 영역(EP_M2)보다 제2 방향(D2)으로 제2 폭(W2)만큼 돌출될 수 있다.
제4 전극 패드(EP4)에 포함된 제2 몰드 영역(EP_M2)의 측벽과, 제5 전극 패드(EP5)에 포함된 제2 몰드 영역(EP_M2)의 측벽은 제2 방향(D2)으로 제2 폭(W2)만큼 이격될 수 있다.
제1 몰드 영역(EP_M2) 및 제2 몰드 영역(EP_M2)은 각각 예를 들어, 실리콘 질화물을 포함할 수 있지만, 이에 제한되는 것은 아니다.
인접하는 전극 분리 영역(ESR) 사이에, 제1 적층 구조체(ST1)를 관통하는 복수의 수직 구조체들(VS)이 배치될 수 있다. 각각의 수직 구조체(VS)들은 수평 반도체층(150)과 연결될 수 있다.
예를 들어, 수직 구조체들(VS) 중 메모리 셀의 채널 영역으로 사용되는 수직 구조체들(VS)은 수평 반도체층(150)에 포함된 공통 소오스 플레이트(CPS)와 전기적으로 연결될 수 있다.
수직 구조체들(VS)은 예를 들어, 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물과 같은 반도체 물질을 포함할 수 있다. 또는, 수직 구조체들(VS)는 금속 산화물 반도체 물질을 포함할 수도 있다.
수직 구조체들(VS)와 제1 적층 구조체(ST1) 사이에, 블로킹 절연막(BIL), 전하 저장막(CIL) 및 터널 절연막(TIL)이 순차적으로 배치될 수 있다. 하지만, 수직 구조체들(VS)와 제1 적층 구조체(ST1) 사이에 배치되는 블로킹 절연막(BIL), 전하 저장막(CIL) 및 터널 절연막(TIL)은 예시적인 것일 뿐, 이에 제한되는 것은 아니다.
수직 구조체들(VS) 상에는 수직 절연막(VI)이 배치될 수 있다. 수직 절연막(VI)은 수직 구조체들(VS)에 의해 정의되는 공간을 채울 수 있다. 또한, 전극 패드(EP1)와 전극간 절연막(ILD) 사이와, 전극 패드(EP1)과 블로킹 절연막(BIL) 사이에, 수평 절연 패턴(HP)이 배치될 수 있다. 수평 절연 패턴(HP)은 예를 들어, 실리콘 산화물 또는 고유전율 절연막을 포함할 수 있다.
블로킹 절연막(BIL), 전하 저장막(CIL) 및 터널 절연막(TIL)은 수직 구조체들(VS)의 하부에서 분리될 수 있다. 분리된 블로킹 절연막(BIL), 전하 저장막(CIL) 및 터널 절연막(TIL) 사이로, 컨택 지지막(CSB)가 배치될 수 있다. 컨택 지지막(CSB)은 공통 소오스 플레이트(CSP)와 수직 구조체들(VS)을 전기적으로 연결시킬 수 있다. 컨택 지지막(CSB)은 예를 들어, 실리콘(Si), 게르마늄(Ge) 또는 이들의 혼합물과 같은 반도체 물질을 포함할 수 있다.
덧붙여, 제1 적층 구조체(ST1)와 수평 반도체층(150) 사이와, 제1 적층 구조체(ST1) 및 충진 절연막(154) 사이에, 희생 절연막(155)가 배치될 수 있다. 희생 절연막(155)는 컨택 지지막(CSB)과 접촉할 수 있다. 희생 절연막(155)는 컨택 지지막(CSP)를 형성하기 위한 몰드 역할을 할 수 있다. 희생 절연막(155)는 컨택 지지막(CSP)을 형성을 위한 공간을 만드는 과정에서, 제거되지 않고 남은 몰드 부분일 수 있다. 희생 절연막(155)는 예를 들어, 실리콘 질화물을 포함할 수 있지만, 이에 제한되는 것은 아니다.
제1 층간 절연막(151)은 수평 반도체층(150) 상에 형성될 수 있다. 제1 층간 절연막(151)은 제1 적층 구조체(ST1) 및 제2 적층 구조체(ST2)를 덮을 수 있다. 제1 층간 절연막(151)은 예를 들어, 실리콘 산화물을 포함할 수 있지만, 이에 제한되는 것은 아니다.
제2 층간 절연막(152) 및 제3 층간 절연막(153)은 제1 층간 절연막(151) 상에 순차적으로 형성될 수 있다. 전극 분리 영역(ESR)의 일부는 제2 층간 절연막(152)까지 연장될 수 있다.
비트 라인들(BL)은 제1 적층 구조체(ST1) 상에 배치될 수 있다. 비트 라인들(BL)은 제1 방향(D1)으로 길게 연장될 수 있다. 비트 라인들(BL)은 제1 방향(D1)은 복수의 수직 구조체들(VS) 중 적어도 하나와 전기적으로 연결될 수 있다.
비트 라인들(BL)은 제3 층간 절연막(153) 상에 형성될 수 있다. 비트 라인들(BL) 비트 라인 패드(BL_PAD)와, 비트 라인 플러그(BL_PG)를 매개로 수직 구조체들(VS)과 전기적으로 연결될 수 있다.
복수의 제1 관통 비아(THV_PB)는 인접하는 제1 적층 구조체(ST1) 및 제2 적층 구조체(ST2) 사이에 배치될 수 있다. 복수의 제1 관통 비아(THV_PB)는 제1 방향(D1)을 따라 배열될 수 있다.
복수의 제1 관통 비아(THV_PB)는 제1 개구부(OP1)를 통과하여, 주변 로직 구조체(PS)의 제1 주변 회로(TR1)와 전기적으로 연결될 수 있다. 복수의 제1 관통 비아(THV_PB)는 제1 관통 비아 연결 배선(THV_PL)을 통해, 비트 라인들(BL)과 연결될 수 있다.
제1 방향(D1)으로 배열된 복수의 제1 관통 비아(THV_PB) 중 적어도 하나는 제1 적층 구조체(ST1) 및 제2 적층 구조체(ST2)를 관통하지 않는다. 몇몇 실시예들에 따른 반도체 메모리 장치에서, 제1 방향(D1)으로 배열된 복수의 제1 관통 비아(THV_PB)는 제1 적층 구조체(ST1) 및 제2 적층 구조체(ST2)를 관통하지 않는다. 즉, 복수의 제1 관통 비아(THV_PB)는 제1 적층 구조체(ST1) 및 제2 적층 구조체(ST2) 사이의 공간을 통과하여, 제1 주변 회로(TR1)와 전기적으로 연결될 수 있다.
복수의 제2 관통 비아(THV_RD)는 제2 방향(D2)을 따라 배열될 수 있다. 복수의 제2 관통 비아(THV_RD)는 제2 개구부(OP2)를 통과하여, 주변 로직 구조체(PS)의 제2 주변 회로(TR2)와 전기적으로 연결될 수 있다. 복수의 제2 관통 비아(THV_RD)의는 제2 관통 비아 연결 배선(THV_RL)을 통해, 제2 방향(D2)으로 각각의 전극 패드(EP1, EP2, EP3, EP4, EP5, EP6, EP7, EP8)의 전극 영역(EP_E)과 전기적으로 연결될 수 있다.
복수의 제2 관통 비아(THV_RD)는 제1 적층 구조체(ST1)를 관통하여, 주변 로직 구조체(PS)의 제1 주변 회로(TR1)와 전기적으로 연결된다. 복수의 제2 관통 비아(THV_RD)는 제2 셀 연장 영역(CER2)의 제2 몰드 영역(EP_M2)을 관통한다.
도 10은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 4 내지 도 9를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
참고적으로, 도 10은 도 4의 A - A를 따라 절단한 단면도이다.
도 10을 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치에서, 제1 방향(D1)으로 배열된 복수의 제1 관통 비아(THV_PB) 중 일부는 제1 적층 구조체(ST1) 및 제2 적층 구조체(ST2) 중 적어도 하나를 관통할 수 있다.
제1 방향(D1)으로 배열된 복수의 제1 관통 비아(THV_PB) 중 나머지는 제1 적층 구조체(ST1) 및 제2 적층 구조체(ST2)를 관통하지 않는다.
도 11은 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 도면이다. 설명의 편의상, 도 4 내지 도 9를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
참고적으로, 도 11은 도 4의 A - A를 따라 절단한 단면도이다.
도 11을 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치에서, 전극 패드(EP1, EP2, EP3, EP4, EP5, EP6, EP7, EP8) 중 적어도 하나는 제1 몰드 영역(EP_M1)을 포함하지 않는다.
예를 들어, 제1 적층 구조체(ST1) 중 최상부에 배치되는 제8 전극 패드(EP8)는 전극 영역(EP_E)는 포함하지만, 제1 몰드 영역(EP_M1)은 포함하지 않을 수 있다.
도 12는 몇몇 실시예들에 따른 반도체 메모리 장치를 설명하기 위한 레이아웃도이다. 도 13은 도 12의 D - D를 따라 절단한 단면도이다. 설명의 편의상, 도 4 내지 도 9를 이용하여 설명한 것과 다른 점을 중심으로 설명한다.
참고적으로, 제1 개구부(OP1)를 사이에 둔 제1 적층 구조체(ST1) 및 제2 적층 구조체(ST2)를 제1 방향(D1)을 따라 절단한 단면도는 도 6과 실질적으로 동일할 수 있다.
도 12 및 도 13을 참고하면, 몇몇 실시예들에 따른 반도체 메모리 장치에서, 수평 반도체층(150)은 제2 방향(D2)으로 길게 연장되는 제1_1 개구부(OP11)를 포함할 수 있다.
제1 개구부(OP1)와 달리, 제1_1 개구부(OP11)는 적층 구조체(ST1, ST2)에 의해 전체적으로 덮일 수 있다. 즉, 제1_1 개구부(OP11)는 적층 구조체(ST1, ST2)와 평면적으로 오버랩되지 않는 부분을 포함하지 않는다.
제3 방향(D3)으로 적층된 복수의 전극 패드(EP1, EP2, EP3, EP4, EP5, EP6, EP7, EP8)는 각각 제1_1 개구부(OP11)와 중첩되는 위치에 배치되는 제1 방향(D1)으로 연장되는 제1_1 몰드 영역(EP_M11)을 포함할 수 있다.
즉, 제1_1 몰드 영역(EP_M11)은 전극 영역(EP_E) 사이에 배치될 수 있다. 다르게 설명하면, 전극 영역(EP_E)은 제1_1 몰드 영역(EP_M11)의 제1 방향(D1)으로 양측에 배치될 수 있다. 전극 영역(EP_E)은 제1_1 몰드 영역(EP_M11)으로부터 제1 방향(D1)으로 연장될 수 있다.
제1_1 몰드 영역(EP_M11)은 제1 방향(D1)으로 인접하는 전극 분리 영역(ESR) 사이에 배치될 수 있다.
제1 방향(D1)으로 배열된 복수의 제1_1 관통 비아(THV_PBB)는 제1 적층 구조체(ST1)을 관통한다. 복수의 제1_1 관통 비아(THV_PBB)는 제1_1 개구부(OP11)를 통과하여, 주변 로직 구조체(PS)의 제1 주변 회로(TR1)과 전기적으로 연결될 수 있다.
복수의 제1_1 관통 비아(THV_PBB)는 제1_1 관통 비아 연결 배선(THV_PLL)을 통해, 비트 라인들(BL)과 연결될 수 있다.
복수의 제1_1 관통 비아(THV_PBB)는 제1 적층 구조체(ST1)의 제1_1 몰드 영역(EP_M11)을 관통할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
PS: 주변 로직 구조체 CS: 셀 어레이 구조체
ST0, ST1, ST2, ST3: 적층 구조체 EP: 전극 패드
OP1, OP2, OP11: 개구부 TR1, TR2: 주변 회로
ESR: 전극 분리 영역 BL: 비트 라인
CSP: 공통 소오스 플레이트 THV_PB, THV_RD: 관통 전극

Claims (20)

  1. 기판 상의 주변 회로를 포함하는 주변 로직 구조체;
    상기 주변 로직 구조체의 상면을 따라 연장되는 수평 반도체층;
    상기 수평 반도체층 상에, 제1 방향으로 배열된 복수의 적층 구조체들; 및
    각각의 상기 적층 구조체 내에 배치되고, 상기 제1 방향과 다른 제2 방향으로 연장되는 복수의 전극 분리 영역들을 포함하고,
    각각의 상기 적층 구조체는 제1 전극 패드와, 상기 제1 전극 패드 상의 제2 전극 패드를 포함하고,
    상기 제1 전극 패드는 상기 제2 전극 패드보다 상기 제1 방향으로 제1 폭만큼 돌출되고,
    상기 제1 전극 패드는 상기 제2 전극 패드보다 상기 제2 방향으로 상기 제1 폭과 다른 제2 폭만큼 돌출되는 반도체 메모리 장치.
  2. 제1 항에 있어서,
    상기 제2 폭은 상기 제1 폭보다 큰 반도체 장치.
  3. 제1 항에 있어서,
    상기 제1 전극 패드 및 상기 제2 전극 패드는 각각 전극 영역과, 상기 전극 영역으로부터 상기 제1 방향으로 연장되는 몰드 영역을 포함하는 반도체 메모리 장치.
  4. 제3 항에 있어서,
    상기 제1 전극 패드의 몰드 영역의 상기 제1 방향으로의 폭은 상기 제2 전극 패드의 몰드 영역의 상기 제1 방향으로의 폭보다 큰 반도체 메모리 장치.
  5. 제1 항에 있어서,
    상기 복수의 적층 구조체들은 서로 간에 인접하는 제1 적층 구조체 및 제2 적층 구조체를 포함하고,
    상기 제1 적층 구조체 및 상기 제2 적층 구조체 사이에, 상기 제1 방향을 따라 배열된 복수의 관통 전극들을 더 포함하는 반도체 메모리 장치.
  6. 제5 항에 있어서,
    상기 복수의 관통 전극들은 상기 제1 적층 구조체 및 상기 제2 적층 구조체를 관통하지 않는 반도체 메모리 장치.
  7. 제5 항에 있어서,
    상기 복수의 관통 전극들 중 일부는 상기 제1 적층 구조체 및 상기 제2 적층 구조체 중 적어도 하나를 관통하는 반도체 메모리 장치.
  8. 제5 항에 있어서,
    상기 수평 반도체층은 상기 주변 로직 구조체의 일부를 노출시키는 개구부를 포함하고,
    상기 복수의 관통 전극들은 상기 개구부를 통과하여 상기 주변 회로와 전기적으로 연결되는 반도체 메모리 장치.
  9. 제1 항에 있어서,
    상기 제2 전극 패드는 상기 적층 구조체의 중 최상부에 위치하고,
    상기 제1 전극 패드는 제1 전극 영역과, 상기 제1 전극 영역으로부터 상기 제1 방향으로 연장되는 몰드 영역을 포함하고,
    상기 제2 전극 패드는 제2 전극 영역을 포함하고, 몰드 영역은 비포함하는 반도체 메모리 장치.
  10. 제1 항에 있어서,
    상기 제1 전극 패드 및 상기 제2 전극 패드는 각각 상기 제1 방향으로 연장되는 몰드 영역과, 상기 몰드 영역의 양측에 배치되고 상기 제1 방향으로 연장되는 전극 영역을 포함하는 반도체 장치.
  11. 제10 항에 있어서,
    상기 제1 전극 패드의 몰드 영역 및 상기 제2 전극 패드의 몰드 영역을 관통하는 적어도 하나 이상의 관통 전극을 더 포함하고,
    상기 수평 반도체층은 상기 주변 로직 구조체의 일부를 노출시키는 개구부를 포함하고,
    상기 관통 전극은 상기 개구부를 통과하여 상기 주변 회로와 전기적으로 연결되는 반도체 메모리 장치.
  12. 제1 항에 있어서,
    각각의 상기 적층 구조체는 복수의 전극 분리 트렌치들을 포함하고,
    각각의 상기 전극 분리 영역은 각각의 상기 전극 분리 트렌치를 채우는 절연 물질을 포함하는 반도체 메모리 장치.
  13. 기판 상의 제1 주변 회로 및 제2 주변 회로를 포함하는 주변 로직 구조체;
    상기 주변 로직 구조체 상에, 제1 방향으로 배열된 제1 적층 구조체 및 제2 적층 구조체;
    상기 제1 적층 구조체 내에 배치되고, 상기 제1 방향과 다른 제2 방향으로 연장되는 복수의 전극 분리 영역들;
    상기 제1 적층 구조체 및 상기 제2 적층 구조체 사이에, 상기 제1 방향을 따라 배열되고, 상기 제1 주변 회로와 전기적으로 연결되는 복수의 제1 관통 전극들; 및
    상기 제1 적층 구조체를 관통하여 상기 제2 주변 회로와 전기적으로 연결되고, 상기 제2 방향을 따라 배열된 복수의 제2 관통 전극들을 포함하고,
    상기 복수의 제1 관통 전극들 중 적어도 하나는 상기 제1 적층 구조체 및 상기 제2 적층 구조체를 비관통하는 반도체 메모리 장치.
  14. 제13 항에 있어서,
    상기 복수의 제1 관통 전극들은 상기 제1 적층 구조체 및 상기 제2 적층 구조체를 비관통하는 반도체 메모리 장치.
  15. 제13 항에 있어서,
    상기 제1 적층 구조체는 제1 전극 패드와, 상기 제1 전극 패드 상의 제2 전극 패드를 포함하고,
    상기 제1 전극 패드는 상기 제2 전극 패드보다 상기 제1 방향으로 제1 폭만큼 돌출되고,
    상기 제1 전극 패드는 상기 제2 전극 패드보다 상기 제2 방향으로 상기 제1 폭과 큰 제2 폭만큼 돌출되는 반도체 메모리 장치.
  16. 제13 항에 있어서,
    상기 제1 적층 구조체는 상기 주변 로직 구조체 상에 순차적으로 적층된 복수의 전극 패드들을 포함하고,
    상기 복수의 전극 분리 영역들은 상기 제1 방향으로 가장 멀리 이격된 제1 전극 분리 영역 및 제2 전극 분리 영역을 포함하고,
    각각의 상기 전극 패드는 상기 제1 전극 분리 영역 및 상기 제2 전극 분리 영역 사이의 전극 영역과, 상기 전극 영역으로부터 상기 제1 방향으로 연장되는 몰드 영역을 포함하고,
    상기 제1 적층 구조체는 각각의 상기 전극 패드의 몰드 영역에 의해 정의되는 계단식 구조의 측벽 프로파일을 갖는 반도체 메모리 장치.
  17. 제13 항에 있어서,
    상기 제1 적층 구조체는 상기 주변 로직 구조체 상에 순차적으로 적층된 복수의 전극 패드들을 포함하고,
    상기 복수의 전극 패드 중 적어도 일부는 몰드 영역을 포함하고,
    상기 복수의 제2 관통 전극들은 상기 몰드 영역을 관통하는 반도체 메모리 장치.
  18. 기판 상의 제1 주변 회로 및 제2 주변 회로를 포함하는 주변 로직 구조체;
    상기 주변 로직 구조체 상에, 제1 방향으로 길게 연장되는 복수의 개구부를 포함하는 수평 반도체층;
    상기 수평 반도체층 상에, 복수의 개구부 중 하나를 사이에 두고 제2 방향으로 배열된 제1 적층 구조체 및 제2 적층 구조체;
    상기 제1 적층 구조체 내에 배치되고, 상기 제1 방향으로 연장되는 복수의 전극 분리 영역들;
    인접하는 상기 전극 분리 영역 사이에, 상기 제1 적층 구조체를 관통하고, 상기 수평 반도체층과 전기적으로 연결되는 복수의 수직 구조체들;
    상기 제1 적층 구조체 상에, 상기 제2 방향으로 연장되고 상기 복수의 수직 구조체들 중 적어도 하나와 연결되는 비트 라인;
    상기 개구부를 통과하고, 상기 비트 라인과 상기 제1 주변 회로를 연결하는 복수의 제1 관통 전극들; 및
    상기 제1 적층 구조체를 관통하고, 상기 제2 주변 회로와 전기적으로 연결되는 복수의 제2 관통 전극들을 포함하는 반도체 메모리 장치.
  19. 제18 항에 있어서,
    상기 제1 적층 구조체는 제1 전극 패드와, 상기 제1 전극 패드 상의 제2 전극 패드를 포함하고,
    상기 제1 전극 패드는 상기 제2 전극 패드보다 상기 제1 방향으로 제1 폭만큼 돌출되고,
    상기 제1 전극 패드는 상기 제2 전극 패드보다 상기 제2 방향으로 상기 제1 폭과 큰 제2 폭만큼 돌출되는 반도체 메모리 장치.
  20. 제18 항에 있어서,
    상기 수평 반도체층은 공통 소오스 플레이트를 포함하고,
    상기 복수의 수직 구조체들은 상기 공통 소오스 플레이트와 연결되는 반도체 메모리 장치.
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