JP2008103682A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】コーナーラウンディング現象を抑制できるゲート電極構造を備えた半導体装置を提供する。
【解決手段】半導体装置は、半導体基板１０１に形成された素子分離領域１０２と、素子分離領域１０２に囲まれた活性領域１０３ａ、１０３ｂと、素子分離領域１０２及び活性領域１０３ａ、１０３ｂ上に形成され、素子分離領域１０２上に活性領域１０３ａ、１０３ｂ上に比べてゲート長方向のパターン幅が大きい第１の領域を有する第１のゲート電極１０５とを備える。第１のゲート電極１０５における第１の領域は、膜厚が活性領域１０３ａ、１０３ｂ上の膜厚と異なる部分を有している。
【選択図】図１

Description

本発明は、半導体装置及びその製造方法に関し、特に、コーナーラウンディング現象が抑制されたゲート電極構造を有する半導体装置及びその製造方法に関する。

ＭＩＳ(Metal Insulator Semiconductor)構造のトランジスタにおいて、ゲート電極は微細化の一途を辿っている。一方、ゲート電極に対するコンタクトの形成においては、ゲート電極とコンタクトホールとの合せずれによる接触面積の縮小に起因したコンタクト抵抗の上昇を防止するために、ゲート電極におけるコンタクトが形成されるゲートコンタクト領域の寸法をゲート電極における活性領域上の領域の寸法と比較して大きくする必要がある。

ここで、図３５は、一般的なトランジスタのレイアウトの一部を示している。

図３５に示すように、半導体基板１１には、素子分離領域１２と該素子分離領域１２によって囲まれた活性領域１３とが形成されており、該活性領域１３における上部にはソースドレイン領域１４が一般に形成されている。また、素子分離領域１２と活性領域１３とを跨ぐようにゲート電極１５が形成されており、ゲート電極１５の一部はゲートコンタクト領域１７及び配線領域１８を含んでいる。また、ソースドレイン領域１４及びゲート電極１５の所定の領域には、層間絶縁膜（図示せず）を貫通して形成されたコンタクト１６が形成されている。このように、ゲート電極１５は、ゲートコンタクト領域１７及び配線領域１８において、活性領域１４上のゲート電極１５の線幅に比べて太い線幅を有している。つまり、ゲート電極１５は、図３５に示すように、直線形状ではなく、素子分離領域１２における活性領域１３の近傍領域で屈曲部分を有するように、線幅が変化するレイアウトを有している。

以下に、ゲート電極１５が以上のように線幅の変化するレイアウトを有していることで発生するコーナーラウンディング現象とこの現象に起因する問題点について説明する。

一般に、ゲート電極を加工する際には、半導体基板上のレジストと呼ばれる感光材料に、ガラス基板上に遮光材料でマスクパターンをかたどったフォトマスク越しにコヒーレント光を照射し、フォトマスクを透過した回折光を投影レンズにより等倍又は縮小投影することにより行われる。

そして、マスクパターンのレジストへの転写が投影光の光学的な特性を利用するため、図３６（ａ）に示すように、そのパターンが屈曲して、線幅が変化する部分の近傍において、投影回折光の干渉が顕在化して光学像は湾曲する。つまり、ゲート電極１５のマスクパターンにおける活性領域１３の近傍領域に存在する屈曲部分上において、レジスト形状２０の矩形性が低下する、いわゆるコーナーラウンディング現象が発生する。この場合、図３６（ａ）に示すように、レジスト形状２０における活性領域１３とゲートコンタクト領域１７との境界付近に存在する部分の線幅Ｌ２は、レジスト形状２０における活性領域１３上のその他の部分の線幅Ｌ１に比べて大きくなる。同様に、レジスト形状２０における活性領域１３と配線領域１８との境界付近に存在する部分の線幅Ｌ４は、レジスト形状２０における活性領域１３上のその他の部分の線幅Ｌ３に比べて大きくなる。したがって、レジスト形状２０を用いて形成されるゲート電極１５は、活性領域１３上のゲートコンタクト領域１７及び配線領域１８の近傍領域における線幅（Ｌ２，Ｌ４）は、活性領域１３上のゲート電極１５のその他の部分の線幅（Ｌ１，Ｌ３）よりも大きくなるので、トランジスタ特性が劣化し、駆動能力が減少し、回路動作に不具合が生じるという問題があった。

また、図３６（ｂ）に示すように、例えばゲートコンタクト領域１７を有するゲート電極１５同士が近接している構造の場合には、投影回折光の干渉によって光強度の低下が発生し、レジストの解像不足が原因となって、隣り合うゲート電極１５同士が接触してショートが発生するという問題があった。

一方で、これらの問題を解決する方法として、コンタクト部分などの屈曲部分又は線幅の異なる領域を活性領域１３から遠ざける方法や、隣り合うゲートコンタクト領域１７同士の距離を離す方法もあるが、これらの方法ではチップ面積の増加を招くことから、ＯＰＣ(Optical Proximity Effect Correction)法と呼ばれるマスクパターンを補正する方法も提案されている。つまり、マスクパターンの転写忠実性を向上させる目的で、光の干渉を予め見積もった上で、干渉による転写光学像の変異部分を予めマスクパターン上で追加又は差し引く形でマスクパターンの補正を行う方法である（例えば、特許文献１又は特許文献２を参照）。
特開２００４−９３７０５号公報 特開２００５−１１４８４３号公報

しかしながら、上記従来のＯＰＣ法では、マスクパターンが複雑となって計算機処理時間の増大を招いたり、マスクパターンの検査が困難であるという問題があった。さらに、屈曲部分の矩形性を向上させるためには、ゲートコンタクト領域又は配線領域のマスクパターンにセリフと呼ばれる追加パターンを加えることが必要である一方で、ゲートコンタクト領域又は配線領域における分離性を向上させるためには、ゲートコンタクト領域又は配線領域に用いるマスクパターンを減少させることが必要であるので、この両立が困難であるという問題があった。

前記に鑑み、本発明は、従来のＯＰＣ法を採用することなく、上記のコーナーラウンディング現象を抑制できるゲート電極構造を備えた半導体装置及びその製造方法を提供することである。

本発明の一形態に係る半導体装置は、半導体基板に形成された素子分離領域と、素子分離領域に囲まれた活性領域と、素子分離領域及び活性領域上に形成され、素子分離領域上に活性領域上に比べてゲート長方向のパターン幅が大きい第１の領域を有する第１のゲート電極とを備え、第１のゲート電極における第１の領域は、膜厚が活性領域上の膜厚と異なる部分を有している。

本発明の一形態に係る半導体装置において、第１のゲート電極における第１の領域は、ゲートコンタクト領域又は配線領域である。

本発明の一形態に係る半導体装置において、活性領域近傍における第１の領域に存在する屈曲部は、平面形状が直角形状である。

本発明の一形態に係る半導体装置において、第１のゲート電極における第１の領域は、第１のゲート電極の活性領域上の膜厚よりも薄い膜厚の部分を有している。

本発明の一形態に係る半導体装置において、第１のゲート電極における第１の領域は、第１のゲート電極の活性領域上の膜厚よりも厚い膜厚の部分を有している。

本発明の一形態に係る半導体装置において、素子分離領域及び活性領域上に第１のゲート電極と並んで形成され、素子分離領域上に活性領域上に比べてゲート長方向のパターン幅が大きい第２の領域を有する第２のゲート電極とを備え、活性領域上における第１のゲート電極の膜厚は、活性領域上における第２のゲート電極の膜厚と異なっている。

本発明の一形態に係る半導体装置において、第１のゲート電極における第１の領域は、第１のゲート電極における活性領域上の膜厚よりも薄い膜厚の部分を有しており、第２のゲート電極における第２の領域は、第２のゲート電極における活性領域上の膜厚よりも厚い膜厚の部分を有している。

本発明の一形態に係る半導体装置において、活性領域近傍における第２の領域に存在する屈曲部は、平面形状が直角形状である。

本発明の一形態に係る半導体装置において、活性領域上の第１のゲート電極と活性領域との間に形成されたゲート絶縁膜と、活性領域における第１のゲート電極の両側方下の領域に形成された第１のソースドレイン領域とをさらに備えている。

本発明の一形態に係る半導体装置において、第１のゲート電極の側面上に形成されたサイドウォールと、活性領域におけるサイドウォールの外側方下の領域に形成された第２のソースドレイン領域とをさらに備えている。

本発明の一形態に係る半導体装置の製造方法は、半導体基板に素子分離領域と素子分離領域によって囲まれた活性領域とを形成する工程（ａ）と、素子分離領域及び活性領域上にゲート電極形成膜を形成する工程（ｂ）と、ゲート電極形成膜の上に、素子分離領域及び活性領域を跨ぐほぼ直線形状の第１のマスク部を形成する工程（ｃ）と、素子分離領域上に位置するゲート電極形成膜の上に、第２のマスク部を形成する工程（ｄ）と、工程（ｃ）及び工程（ｄ）の後に、第１のマスク部及び第２のマスク部を用いてゲート電極形成膜をエッチングすることにより、素子分離領域上に活性領域上に比べてゲート長方向のパターン幅が大きい第１の領域を有する第１のゲート電極を形成する工程（ｅ）とを備え、第１のマスク部は、第２のマスク部と異なるマスク構成を有しており、程（ｅ）において、第１のマスク部と第２のマスク部は、互いに一部がオーバーラップするように形成されている。

本発明の一形態に係る半導体装置の製造方法において、工程（ｃ）は、ゲート電極形成膜の上にマスク膜を形成する工程（ｃ１）と、マスク膜の上に、素子分離領域及び活性領域を跨ぐほぼ直線形状の第１のレジストパターンを形成する工程（ｃ２）と、第１のレジストパターンをマスクに用いて、少なくともマスク膜をエッチングすることにより、パターニングされたマスク膜を有する第１のマスク部を形成する工程（ｃ３）と、工程（ｃ３）の後に第１のレジストパターンを除去する工程（ｃ４）とを有し、工程（ｄ）は、工程（ｃ）の後に行ない、素子分離領域上に位置するゲート電極形成膜の上に、第１のマスク部の少なくとも一部及び第１の領域を覆う第２のレジストパターンからなる第２のマスク部を形成する工程を含み、工程（ｅ）では、マスク膜を有する第１のマスク部及び第２のレジストパターンからなる第２のマスク部をマスクにして、ゲート電極形成膜をエッチングすることにより第１のゲート電極を形成する。

本発明の一形態に係る半導体装置の製造方法において、工程（ｃ）は、ゲート電極形成膜の上に、素子分離領域及び活性領域を跨ぐほぼ直線形状の第１のレジストパターンを形成する工程（ｃ１）と、第１のレジストパターンをマスクに用いて、ゲート電極形成膜の上部をエッチングすることにより、ゲート電極形成膜からなる第１のマスク部を形成する工程（ｃ２）と、工程（ｃ２）の後に第１のレジストパターンを除去する工程（ｃ３）とを有し、工程（ｄ）は、工程（ｃ）の後に行ない、素子分離領域上に位置するゲート電極形成膜の上に、第１のマスク部の少なくとも一部及び第１の領域を覆う第２のレジストパターンからなる第２のマスク部を形成する工程を含み、工程（ｅ）では、ゲート電極形成膜からなる第１のマスク部及び第２のレジストパターンからなる第２のマスク部をマスクにして、ゲート電極形成膜をエッチングすることにより第１のゲート電極を形成する。

本発明の一形態に係る半導体装置の製造方法において、工程（ｄ）は、ゲート電極形成膜の上にマスク膜を形成する工程（ｄ１）と、素子分離領域上に位置するマスク膜の上に、第１の領域を覆う第１のレジストパターンを形成する工程（ｄ２）と、第１のレジストパターンをマスクに用いて、少なくともマスク膜をエッチングすることにより、パターニングされたマスク膜を有する第２のマスク部を形成する工程（ｄ３）と、工程（ｄ３）の後に第１のレジストパターンを除去する工程（ｄ４）とを有し、工程（ｃ）は、工程（ｄ）の後に行ない、ゲート電極形成膜の上に、第２のマスク部の一部を覆い、かつ素子分離領域及び活性領域を跨ぐほぼ直線形状の第２のレジストパターンからなる第１のマスク部を形成する工程を含み、工程（ｅ）では、第２のレジストパターンからなる第１のマスク部及びマスク膜を有する第２のマスク部をマスクにして、ゲート電極形成膜をエッチングすることにより第１のゲート電極を形成する。

本発明の一形態に係る半導体装置の製造方法において、工程（ｄ）は、素子分離領域上に位置するゲート電極形成膜の上に、第１の領域を覆う第１のレジストパターンを形成する工程（ｄ１）と、第１のレジストパターンをマスクに用いて、少なくともゲート電極形成膜の上部をエッチングすることにより、ゲート電極形成膜からなる第２のマスク部を形成する工程（ｄ２）と、工程（ｄ２）の後に第１のレジストパターンを除去する工程（ｄ３）とを有し、工程（ｃ）は、工程（ｄ）の後に行ない、ゲート電極形成膜の上に、第２のマスク部の一部を覆い、かつ素子分離領域及び活性領域を跨ぐほぼ直線形状の第２のレジストパターンからなる第１のマスク部を形成する工程を含み、工程（ｅ）では、第２のレジストパターンからなる第１のマスク部及びゲート電極形成膜からなる第２のマスク部をマスクにして、ゲート電極形成膜をエッチングすることにより第１のゲート電極を形成する。

本発明の一形態に係る半導体装置の製造方法において、工程（ｃ）は、第１のマスク部を形成するとともに、素子分離領域上に位置するゲート電極形成膜の上に、第３のマスク部を形成する工程を含み、工程（ｄ）は、第２のマスク部を形成するとともに、ゲート電極形成膜の上に、素子分離領域及び活性領域を跨ぐほぼ直線形状の第４のマスク部を形成する工程を含み、工程（ｅ）は、第１のゲート電極を形成するとともに、第３のマスク部及び第４のマスク部を用いてゲート電極形成膜をエッチングすることにより、素子分離領域上に活性領域上に比べてゲート長方向のパターン幅が大きい第２の領域を有する第２のゲート電極を形成する工程を含み、第３のマスク部は、第４のマスク部と異なるマスク構成を有しており、工程（ｅ）において、第３のマスク部と第４のマスク部は、互いに一部がオーバーラップするように形成されている。

本発明の一形態に係る半導体装置の製造方法において、工程（ｃ）は、ゲート電極形成膜の上に第１のマスク膜及び第２のマスク膜を順次形成する工程（ｃ１）と、第２のマスク膜の上に、素子分離領域及び活性領域を跨ぐほぼ直線形状の第１のレジストパターンを形成する工程（ｃ２）と、第１のレジストパターンをマスクに用いて、少なくとも第２のマスク膜をエッチングすることにより、パターニングされた第２のマスク膜を有する第１のマスク部を形成する工程（ｃ３）と、工程（ｃ３）の後に第１のレジストパターンを除去する工程（ｃ４）とを有し、工程（ｄ）は、工程（ｃ）の後に行ない、素子分離領域上に位置する第１のマスク膜の上に、第１のマスク部の少なくとも一部及び第１の領域を覆う第２のレジストパターンを形成する工程（ｄ１）と、第２のレジストパターン及び第１のマスク部における第２のマスク膜をマスクにして、第１のマスク膜をエッチングすることにより、パターニングされた第１のマスク膜からなる第２のマスク部を形成する工程（ｄ２）と、工程（ｄ２）の後に第２のレジストパターンを除去する工程（ｄ３）とを有し、工程（ｅ）では、第２のマスク膜を有する第１のマスク部及び第１のマスク膜からなる第２のマスク部をマスクにして、ゲート電極形成膜をエッチングすることにより第１のゲート電極を形成する。

本発明の一形態に係る半導体装置の製造方法において、工程（ｄ）は、ゲート電極形成膜の上に第１のマスク膜及び第２のマスク膜を順次形成する工程（ｄ１）と、素子分離領域上に位置する第２のマスク膜の上に、第１の領域を覆う第１のレジストパターンを形成する工程（ｄ２）と、第１のレジストパターンをマスクに用いて、少なくとも第２のマスク膜をエッチングすることにより、パターニングされた第２のマスク膜を有する第２のマスク部を形成する工程（ｄ３）と、工程（ｄ３）の後に第１のレジストパターンを除去する工程（ｄ４）とを有し、工程（ｃ）は、工程（ｄ）の後に行ない、第１のマスク膜の上に、第２のマスク部の一部を覆い、かつ素子分離領域及び活性領域を跨ぐほぼ直線形状の第２のレジストパターンを形成する工程（ｃ１）と、第２のレジストパターン及び第２のマスク部における第２のマスク膜をマスクにして、第１のマスク膜をエッチングすることにより、パターニングされた第１のマスク膜からなる第１のマスク部を形成する工程（ｃ２）と、工程（ｃ２）の後に第２のレジストパターンを除去する工程（ｃ３）とを有し、工程（ｅ）では、第１のマスク膜からなる第１のマスク部及び第２のマスク膜を有する第２のマスク部をマスクにして、ゲート電極形成膜をエッチングすることにより第１のゲート電極を形成する。

以上のように、本発明の一側面に係る半導体装置及び第１〜第４の形態に係る半導体装置の製造方法によると、マスクパターンの線幅が変化することに起因するコーナーラウンディング現象を抑制することができ、コンタクト抵抗及び配線抵抗の上昇を抑制した半導体装置を実現できる。

本発明に係る半導体装置及びその製造方法によると、ゲート電極のレイアウトパターンとして、活性領域上及び素子分離領域上において、ほぼ直線形状のレイアウトにできるため、ゲート電極をパターニングするためのレジストパターンにおけるコーナーラウンディング現象を抑制することができる。したがって、活性領域とゲートコンタクト領域又は配線領域とを接近させることができる。

（第１の実施形態）
以下に、本発明の第１の実施形態に係る半導体装置について説明する。

図１（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の構造を示しており、（ａ）は平面図、（ｂ）は（ａ）におけるIb-Ib線に対応する断面図、（ｃ）は（ａ）におけるIc-Ic線に対応する断面図を示している。なお、本実施形態では、活性領域１０３ａにはｎ型ＭＩＳトランジスタを形成し、活性領域１０３ｂにはｐ型ＭＩＳトランジスタを形成する構成について説明する。

まず、図１（ａ）に示すように、例えばシリコンからなる半導体基板１０１には、素子分離領域１０２と、該素子分離領域１０２によって囲まれ、ｐウェル（図示せず）を有する活性領域１０３ａ及びｎウェル（図示せず）を有する活性領域１０３ｂとが形成されており、該活性領域１０３ａにおける上部にはｎ型のソースドレイン領域１０４ａが形成され、該活性領域１０３ｂにおける上部にはｐ型のソースドレイン領域１０４ｂが形成されている。また、半導体基板１０１上には、素子分離領域１０２を介して活性領域１０３ａと活性領域１０３ｂをゲート幅方向に跨ぐように、例えばポリシリコン、または金属シリサイドとポリシリコンとの積層膜、またはシリサイド膜、または金属等の材料よりなるゲート電極１０５が形成されている。ゲート電極１０５の一部は、引き出し部となるゲートコンタクト領域１０５ａ及び配線領域１０５ｂを含んでいる。また、ゲート電極１０５の側面には、例えばシリコン窒化膜からなるサイドウォール１０７が連続的に形成されている。なお、ｎ型ソースドレイン領域１０４ａは、活性領域１０３ａにおけるゲート電極１０５の両側方下の領域に形成された接合深さが比較的浅いｎ型ソースドレイン拡散層（ｎ型エクステンション領域又はｎ型ＬＤＤ領域）と活性領域１０３ａにおけるサイドウォール１０７の外側方下の領域に形成された接合深さが比較的深いｎ型ソースドレイン拡散層とによって構成されている。また、ｐ型ソースドレイン領域１０４ｂは、活性領域１０３ｂにおけるゲート電極１０５の両側方下の領域に形成された接合深さが比較的浅いｐ型ソースドレイン拡散層（ｐ型エクステンション領域又はｐ型ＬＤＤ領域）と活性領域１０３ｂにおけるサイドウォール１０７の外側方下の領域に形成された接合深さが比較的深いｐ型ソースドレイン拡散層とによって構成されている。なお、サイドウォール１０７は、例えばシリコン酸化膜とシリコン窒化膜との積層膜からなる場合であってもよい。

また、図１（ｂ）に示すように、半導体基板１０１に形成された活性領域１０３ａ上には、例えばＳｉＯＮからなるゲート絶縁膜１０６を介して、ゲート電極１０５が形成されており、該ゲート電極１０５の側面にはサイドウォール１０７が形成されている。また、活性領域１０３ａの上部には、接合深さが比較的浅いｎ型ソースドレイン拡散層及び接合深さが比較的深いｎ型ソースドレイン拡散層よりなるｎ型ソースドレイン領域１０４ａが形成されている。ここでは、活性領域１０３ｂにおける断面構成は開示していないが、図１（ｂ）と同様に、ゲート絶縁膜１０６、ゲート電極１０５、接合深さが比較的浅いｐ型ソースドレイン拡散層及び接合深さが比較的深いｐ型ソースドレイン拡散層よりなるｐ型ソースドレイン領域１０４ｂが形成されている。

また、図１（ｃ）に示すように、半導体基板１０１上には素子分離領域１０２が形成されている。素子分離領域１０２の上には、側面にサイドウォール１０７を有し、ゲートコンタクト領域１０５ａ及び配線領域１０５ｂを含むゲート電極１０５が形成されている。

ここで、第１の実施形態におけるゲート電極１０５は、図１（ｃ）に示すように、素子分離領域１０２上において段差部ａを有しており、つまり、ゲートコンタクト領域１０５ａ及び配線領域１０５ｂにおいて、活性領域１０３ａ、１０３ｂ上の膜厚よりも小さい膜厚の部分を有している。

このようなゲート電極１０５の構造を備えることにより、コーナーラウンディング現象の抑制が可能である。これにより、トランジスタ特性の変動を防ぎながらゲートコンタクト領域１０５ａ又は配線領域１０５ｂを活性領域１０３ａ、１０３ｂに近づけることができると共に、ゲートコンタクト領域の寸法を大きくすることに伴うゲート電極ショートを抑制しながら隣り合うゲート電極を接近させることができ、高集積化が可能となる。

以下、本発明の第１の実施形態に係る半導体装置の製造方法について説明する。

図２（ａ）及び（ｂ）、図３（ａ）〜（ｃ）、図４（ａ）〜（ｃ）、図５、並びに図６（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造方法を説明するための図である。なお、図２（ａ）、図２（ｂ）、図３（ａ）、図４（ａ）、図５及び図６（ａ）は平面図であり、図３（ｂ）、図３（ｃ）、図４（ｂ）、図４（ｃ）、図６（ｂ）及び図６（ｃ）は断面図である。

まず、図２（ａ）に示すように、例えばシリコンからなる半導体基板１０１上に、例えばＳＴＩ（shallow trench isolation）法等により素子分離領域１０２を選択的に形成する。続いて、イオン注入法により、半導体基板１０１に例えばｐウェル（図示せず）及びｎウェル（図示せず）を形成する。これにより、素子分離領域１０２によって囲まれた、ｐウェルを有する活性領域１０３ａ及びｎウェルを有する活性領域１０３ｂが形成される。

次に、図２（ｂ）に示すように、活性領域１０３ａ、１０３ｂ上に例えばＳｉＯＮよりなるゲート絶縁膜形成膜（図示せず）を形成した後に、素子分離領域１０２及びゲート絶縁膜形成膜の上に、例えばポリシリコンよりなる膜厚１５０ｎｍのゲート電極形成膜１０５Ａ及び例えば酸化膜よりなる膜厚５０ｎｍのマスク膜１０８を下から順にＣＶＤ（chemical vapor deposition）法等によって堆積する。なお、一般的にゲート電極形成膜１０５Ａであるポリシリコンには不純物を注入し、これを活性化するための熱処理が加わるがここでは省略している。また、マスク膜１０８としては、酸化膜のほかに、窒化膜、有機膜等、ゲート電極形成膜１０５Ａをエッチングする際に選択比を有する材料を用いればよい。

次に、図３（ａ）に示すように、リソグラフィー法を用いて、活性領域１０３ａ、１０３ｂ及び素子分離領域１０２（活性領域１０３ａと活性領域１０３ｂとの間に位置する素子分離領域）を跨ぐレジストパターン１０９を形成した後に、該レジストパターン１０９をマスクに用いて、マスク膜１０８をエッチングする。このエッチングの際、図３（ｂ）（（ａ）のIIIb-IIIb線に対応する断面図）、及び図３（ｃ）（（ａ）のIIIc-IIIc線に対応する断面図）に示すように、ゲート電極形成膜１０５Ａの表面も若干エッチングされて段差部ａが形成される。また、ここで、レジストパターン１０９を形成するパターンレイアウトは、直線形状とすることが望ましい。直線形状とすることにより、コーナーラウンド現象が発生しなくなる。もちろん、コーナーラウンド現象が活性領域に影響しない程度の寸法の変化であれば、必ずしも直線形状である必要はない。また、マスク膜１０８のエッチング条件を最適化することにより、ゲート電極形成膜１０５Ａの表面における段差部ａは必ずしも設ける必要はない。

次に、図４（ａ）に示すように、レジストパターン１０９を除去した後に、少なくとも素子分離領域１０２上に位置するゲート電極形成膜１０５Ａの一部の上に、後述するゲートコンタクト形成領域１０５ａ及び配線領域１０５ｂを形成するためのレジストパターン１１０を形成する。このとき、レジストパターン１１０は、マスク膜１０８上の一部にオーバーラップするように形成して、レジストパターン１１０とマスク膜１０８によって、所望のゲート電極パターン形状を構成するようにする。つまり、図４（ａ）及び図４（ｂ）（（ａ）のIVb-IVb線に対応する断面図）に示す活性領域１０３ａ、１０３ｂ上にはレジストパターン１１０は形成されず、図４（ａ）及び図４（ｃ）（（ａ）のIVc-IVc線に対応する断面図）に示す素子分離領域１０２上には、段差部ａを含むゲート電極形成膜１０５Ａ及びマスク膜１０８の上にレジストパターン１１０を形成する。このように、レジストパターン１１０は、活性領域１０３ａ、１０３ｂ上のゲート電極１０５が形成される領域とは無関係にパターン形成が可能であるため、互いに向かい合う活性領域１０３ａ、１０３ｂの端部とレジストパターン１１０の端部との距離Ｓ１は０以上であればよく、実際には、活性領域１０３ａ、１０３ｂ並びにレジストパターン１１０の寸法バラツキ及び重ね合わせバラツキの２乗平均値まで近づけることができる。また、レジストパターン１１０同士の距離Ｓ２は当該レジストパターン１１０を形成するリソグラフィー工程の解像限界まで小さくすることができる。

なお、図４（ａ）及び（ｃ）では、配線領域１０５ｂとなる領域上に形成されるレジストパターン１１０として、マスク膜１０８の一部を露出するようにパターン化した図を示しているが、例えば、図５に示すように、配線領域１０５ｂとなる領域上に形成されるレジストパターン１１０ａとして、マスク膜１０８を完全に覆って超えるようにパターン化してもよい。

次に、ゲート電極形成膜１０５Ａの段差部ａ上のマスク膜１０８及びレジストパターン１１０のそれぞれをマスク（マスク部）に用いて、ゲート電極形成膜１０５Ａをエッチングし、その後、レジストパターン１１０を除去する。これにより、図６（ａ）に示すように、ゲートコンタクト領域１０５ａが一体化形成されたゲート電極１０５及び配線領域１０５ｂが一体化形成されたゲート電極１０５が形成される。つまり、図６（ａ）及び図６（ｂ）（（ａ）のVIb-VIb線に対応する断面図）に示す活性領域１０３ａ及び活性領域１０３ｂ上には、ゲート絶縁膜１０６を介して、上部にマスク膜１０８を有するゲート電極１０５が形成され、図６（ａ）及び図６（ｃ）（（ａ）のVIc-VIc線に対応する断面図）に示す素子分離領域１０２上には、上部にマスク膜１０８を有する段差部ａを備えたゲート電極１０５におけるゲートコンタクト領域１０５ａ及び配線領域１０５ｂが形成される。

ここでは、マスク膜１０８をマスクとして用いたが、一般に、マスク膜１０８として酸化膜又は窒化膜を用いることにより、有機材料であるフォトレジストをマスクとした場合と比較して、エッチング時にレジスト材料から発生する不純物の生成を抑制することができるため、寸法の制御性が向上する。

次に、公知の方法により、マスク膜１０８を除去した後、ゲート電極１０５（ゲートコンタクト領域１０５ａ及び配線領域１０５ｂを含む）の側面上にサイドウォール１０７を形成、ｎ型ソースドレイン領域１０４ａ及びｐ型ソースドレイン領域１０４ｂを形成することにより、上述した図１（ａ）〜（ｃ）に示した半導体装置を得ることができる。なお、その後は、通常、層間絶縁膜の形成、及びゲートコンタクト領域１０５ａ等へのコンタクト（図示せず）の形成を行う。例えば、上記ゲート電極１０５の形成後に、活性領域１０３ａにゲート電極１０５をマスクにしてｎ型不純物イオンをイオン注入することにより、活性領域１０３ａにおけるゲート電極１０５の両側方下の領域に接合深さが比較的浅いｎ型ソースドレイン拡散層（ｎ型エクステンション領域又はｎ型ＬＤＤ領域）を形成する。また、活性領域１０３ｂにゲート電極１０５をマスクにしてｐ型不純物イオンをイオン注入することにより、活性領域１０３ｂにおけるゲート電極１０５の両側方下の領域に接合深さが比較的浅いｐ型ソースドレイン拡散層（ｐ型エクステンション領域又はｐ型ＬＤＤ領域）を形成する。

続いて、半導体基板１０１の全面に亘ってＣＶＤ法等によりシリコン窒化膜を堆積した後に異方性エッチングを行って、ゲート電極１０５の両側面にサイドウォール１０７を形成する。なお、サイドウォール１０７は、例えばシリコン酸化膜とシリコン窒化膜との積層膜からなる場合であってもよい。続いて、サイドウォール１０７をマスクにして、活性領域１０３ａにはｎ型不純物イオンのイオン注入を行い、活性領域１０３ｂにはｐ型不純物イオンのイオン注入を行う。その後、半導体基板１０１に熱処理を加えることにより、活性領域１０３ａにおけるサイドウォール１０７の外側方下の領域に接合深さが比較的深いｎ型ソースドレイン拡散層を形成するとともに、活性領域１０３ｂにおけるサイドウォール１０７の外側方下の領域に接合深さが比較的深いｐ型ソースドレイン拡散層を形成する。このように、活性領域１０３ａには、接合深さが比較的浅いｎ型ソースドレイン拡散層及び接合深さが比較的深いｎ型ソースドレイン拡散層からなるｎ型ソースドレイン領域１０４ａが形成され、活性領域１０３ｂには、接合深さが比較的浅いｐ型ソースドレイン拡散層及び接合深さが比較的深いｐ型ソースドレイン拡散層からなるｐ型ソースドレイン領域１０４ｂが形成される。続いて、半導体基板１０１の全面に、ＣＶＤ法等を用いて例えばシリコン酸化膜よりなる層間絶縁膜を形成した後に、例えばドライエッチングによって形成したコンタクトホール内にタングステンをＣＭＰ（chemical mechanical polishing）法等を用いて埋め込んでコンタクトプラグを形成する。その後、メタル配線の形成等を行う。なお、ｎ型ソースドレイン領域１０４ａ、ｐ型ソースドレイン領域１０４ｂ及びゲート電極１０５の表面をシリサイド化する工程、又はゲート電極１０５をフルシリサイド化する工程を含めてもよい。

なお、マスク膜１０８の除去は、サイドウォール１０７の形成時のオーバーエッチングで行うこともあり、この場合にはマスク膜１０８が形成されていない領域、本実施形態で言えば配線領域１０５ｂ等におけるゲート電極１０５の膜厚が減少するため、素子特性が変動することがある。しかしながら、本実施形態では、活性領域１０３ａ，１０３ｂ上のゲート電極１０５の膜厚は変化しないため、安定したトランジスタ特性を得ることができる。一方、ゲートコンタクト形成領域１０５ａ又は配線領域１０５ｂの膜厚は薄くなったり、バラツキが増えるが、コンタクト抵抗又は配線抵抗に及ぼす影響は小さい。

−第１の実施形態の変形例−
以下に、本発明の第１の実施形態に係る半導体装置の製造方法の変形例について説明する。当該変形例は、上述した第１の実施形態に係る半導体装置の製造方法におけるマスク膜を用いない点に主に特徴を有している。

図７（ａ）及び（ｂ）、図８（ａ）〜（ｃ）、図９（ａ）〜（ｃ）、図１０（ａ）〜（ｃ）、並びに図１１（ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の製造方法の変形例を説明するための図である。なお、本変形例では、活性領域１０３ａにはｎ型ＭＩＳトランジスタを形成し、活性領域１０３ｂにはｐ型ＭＩＳトランジスタを形成する構成について説明する。

まず、図７（ａ）に示すように、例えばシリコンからなる半導体基板１０１上に、例えばＳＴＩ（shallow trench isolation）法等により素子分離領域１０２を選択的に形成する。続いて、イオン注入法により、半導体基板１０１に例えばｐウェル（図示せず）及びｎウェル（図示せず）を形成する。これにより、素子分離領域１０２によって囲まれた、ｐウェルを有する活性領域１０３ａ及びｎウェルを有する活性領域１０３ｂが形成される。

次に、図７（ｂ）に示すように、活性領域１０３ａ、１０３ｂ上に例えばＳｉＯＮよりなるゲート絶縁膜形成膜（図示せず）を形成した後に、素子分離領域１０２及びゲート絶縁膜形成膜の上に、例えばポリシリコンよりなる膜厚Ｔint（図８（ｂ）及び（ｃ）参照、例えば１５０ｎｍ）のゲート電極形成膜１０５Ａを例えばＣＶＤ（chemical vapor deposition）法等によって堆積する。なお、一般的にゲート電極形成膜１０５Ａであるポリシリコンには不純物を注入し、これを活性化するための熱処理が加わるがここでは省略している。

次に、図８（ａ）に示すように、リソグラフィー法を用いて、ゲート電極形成膜１０５Ａの上に、活性領域１０３ａ、活性領域１０３ｂ及び素子分離領域１０２（活性領域１０３ａと活性領域１０３ｂとの間に位置する素子分離領域）を跨ぐレジストパターン１０９を形成した後に、該レジストパターン１０９をマスクに用いて、必要な膜厚Ｔlast以上の膜厚として膜厚Ｔetch（＞Ｔlast）分（例えば、１００ｎｍ）のゲート電極形成膜１０５Ａをエッチングする。つまり、このエッチングにより、図８（ｂ）（（ａ）のVIIIb-VIIIb線に対応する断面図）、及び図８（ｃ）（（ａ）のVIIIc-VIIIc線に対応する断面図）に示すように、ゲート電極形成膜１０５Ａの表面には、膜厚Ｔetch分の段差を持つ段差部１０５ｃが形成される。ここで、レジストパターン１０９を形成するパターンレイアウトは、直線形状とすることが望ましい。直線形状とすることにより、コーナーラウンド現象が発生しなくなる。もちろん、コーナーラウンド現象が活性領域に影響しない程度の寸法の変化であれば、必ずしも直線形状である必要はない。

次に、図９（ａ）に示すように、レジストパターン１０９を除去した後に、少なくとも素子分離領域１０２上に位置するゲート電極形成膜１０５Ａの一部の上に、後述するゲートコンタクト形成領域１０５ａ及び配線領域１０５ｂを形成するためのレジストパターン１１０を形成する。このとき、レジストパターン１１０は、ゲート電極形成膜１０５Ａにおける段差部１０５ｃ領域上の一部にオーバーラップするように形成して、レジストパターン１１０と段差部１０５ｃ領域によって、所望のゲート電極パターン形状を構成するようにする。つまり、図９（ａ）及び図９（ｂ）（（ａ）のIXb-IXb線に対応する断面図）に示す活性領域１０３ａ、１０３ｂ上にはレジストパターン１１０は形成されず、図９（ａ）及び図９（ｃ）（（ａ）のIXc-IXc線に対応する断面図）に示す素子分離領域１０２上には段差部１０５ｃを含むゲート電極形成膜１０５Ａ上にレジストパターン１１０を形成する。このように、レジストパターン１１０は、活性領域１０３ａ、１０３ｂ上のゲート電極１０５が形成される領域とは無関係にパターン形成が可能であるため、互いに向かい合う活性領域１０３ａ、１０３ｂの端部とレジストパターン１１０の端部との距離Ｓ１は０以上であればよく、実際には、活性領域１０３ａ、１０３ｂ並びにレジストパターン１１０の寸法バラツキ及び重ね合わせバラツキの２乗平均値まで近づけることができる。また、レジストパターン１１０同士の距離Ｓ２は当該レジストパターン１１０を形成するリソグラフィー工程の解像限界まで小さくすることができる。

なお、図９（ａ）及び（ｃ）では、配線領域１０５ｂ上に形成されるレジストパターン１１０として、段差部１０５ｃの一部を露出するようにパターン化しているが、図示していないが、図５のように段差部１０５ｃ領域をちょうど覆うようにパターン化してもよい。

次に、レジストパターン１１０をマスクに用いて、膜厚Ｔrem（＝Ｔint-Ｔetch）分（例えば、５０ｎｍ）のゲート電極形成膜１０５Ａをエッチングし、その後、レジストパターン１１０を除去する。これにより、図１０（ａ）に示すように、ゲートコンタクト領域１０５ａが一体化形成されたゲート電極１０５及び配線領域１０５ｂが一体化形成されたゲート電極１０５が形成される。つまり、図１０（ａ）及び図１０（ｂ）（（ａ）のXb-Xb線に対応する断面図）に示す活性領域１０３ａ、１０３ｂ上には、ゲート絶縁膜１０６を介してゲート電極１０５が形成され、図１０（ａ）及び図１０（ｃ）（（ａ）のXc-Xc線に対応する断面図）に示す素子分離領域１０２上には、段差部１０５ｃを備えたゲート電極１０５におけるゲートコンタクト領域１０５ａ及び配線領域１０５ｂが形成される。なお、図１０（ｂ）及び（ｃ）では、段差部１０５ｃをちょうど覆うようにパターン化したレジストパターン１１０を用いた場合について図示しているが、図９（ｃ）に示すように、段差部１０５ｃの一部を覆うレジストパターン１１０を用いた場合には、段差部１０５ｃにおける露出部分もマスク（マスク部）として機能するが、当該露出部分では、膜厚Ｔintのうち膜厚Ｔrem分が除去されて膜厚Ｔetch分が残存することになる。

次に、上述の説明と同様に、公知の方法により、サイドウォール１０７及びｎ型ソースドレイン領域１０４ａ、ｐ型ソースドレイン領域１０４ｂを形成することにより、図１１（ａ）〜（ｃ）に示す構造を有する半導体装置を得ることができる。

（第２の実施形態）
以下に、本発明の第２の実施形態に係る半導体装置について説明する。

図１２（ａ）及び（ｂ）は、本発明の第２の実施形態に係る半導体装置の構造を示す図であって、（ａ）は平面図、（ｂ）は（ａ）のXIIb-XIIb線における断面図である。なお、本実施形態では、活性領域１０３ａにはｎ型ＭＩＳトランジスタを形成し、活性領域１０３ｂにはｐ型ＭＩＳトランジスタを形成する構成について説明する。

まず、図１２（ａ）に示すように、例えばシリコンからなる半導体基板１０１には、素子分離領域１０２と、該素子分離領域１０２によって囲まれ、ｐウェル（図示せず）を有する活性領域１０３ａ及びｎウェル（図示せず）を有する活性領域１０３ｂとが形成されており、該活性領域１０３ａにおける上部にはｎ型ソースドレイン領域１０４ａが形成され、該活性領域１０３ｂにおける上部にはｐ型ソースドレイン領域１０４ｂが形成されている。また、半導体基板１０１上には、素子分離領域１０２を介して活性領域１０３ａと活性領域１０３ｂをゲート幅方向に跨ぐように、例えばポリシリコン、または金属シリサイドとポリシリコンとの積層膜、またはシリサイド膜、または金属等の材料よりなるゲート電極１０５が形成されている。ゲート電極１０５の一部は、引き出し部となるゲートコンタクト領域１０５ａ及び配線領域１０５ｂを含んでいる。また、ゲート電極１０５の側面には、例えばシリコン窒化膜からなるサイドウォール１０７が連続的に形成されている。なお、ｎ型ソースドレイン領域１０４ａは、活性領域１０３ａにおけるゲート電極１０５の両側方下の領域に形成された接合深さが比較的浅いｎ型ソースドレイン拡散層（ｎ型エクステンション領域又はｎ型ＬＤＤ領域）と活性領域１０３ａにおけるサイドウォール１０７の外側方下の領域に形成された接合深さが比較的深いｎ型ソースドレイン拡散層とによって構成されている。また、ｐ型ソースドレイン領域１０４ｂは、活性領域１０３ｂにおけるゲート電極１０５の両側方下の領域に形成された接合深さが比較的浅いｐ型ソースドレイン拡散層（ｐ型エクステンション領域又はｐ型ＬＤＤ領域）と活性領域１０３ｂにおけるサイドウォール１０７の外側方下の領域に形成された接合深さが比較的深いｐ型ソースドレイン拡散層とによって構成されている。なお、サイドウォール１０７は、例えばシリコン酸化膜とシリコン窒化膜との積層膜からなる場合であってもよい。

また、図１２（ｂ）に示す断面では、半導体基板１０１上には、素子分離領域１０２を介して活性領域１０３ａと活性領域１０３ｂをゲート幅方向に跨ぐように、ゲート電極１０５が形成されており、活性領域１０３ａ、１０３ｂ上ではゲート電極１０５の下部に例えばＳｉＯＮからなるゲート絶縁膜１０６が介在している。

ここで、第２の実施形態におけるゲート電極１０５は、図１２（ｂ）に示すように、素子分離領域１０２上において段差部ｂを有しており、つまり、ゲートコンタクト領域１０５ａにて、活性領域１０３ａ、１０３ｂ上の膜厚よりも大きい膜厚を有している。また、同様に、ゲート電極１０５は、図示していないが、配線領域１０５ｂにて、活性領域１０３ａ、１０３ｂ上の膜厚よりも大きい膜厚を有している。

このようなゲート電極１０５の構造を備えることにより、コーナーラウンディング現象の抑制が可能である。これにより、トランジスタ特性の変動を防ぎながらゲートコンタクト領域１０５ａ又は配線領域１０５ｂを活性領域１０３ａ、１０３ｂに近づけることができると共に、ゲートコンタクト領域の寸法を大きくすることに伴うゲート電極ショートを抑制しながら隣り合うゲート電極を接近させることができ、高集積化が可能となる。

以下、本発明の第２の実施形態に係る半導体装置の製造方法について説明する。

図１３（ａ）及び（ｂ）、図１４（ａ）及び（ｃ）、並びに図１５（ａ）及び（ｂ）は、本発明の第２の実施形態に係る半導体装置の製造方法を説明するための図である。当該第２の実施形態に係る半導体装置の製造方法は、上述の第１の実施形態に係る半導体装置の製造方法と比較して、レジストパターン１０９を用いる工程とレジストパターン１１０を用いる工程順序が入れ替わっている点に主に特徴を有している。

まず、図１３（ａ）に示すように、例えばシリコンからなる半導体基板１０１上に、例えばＳＴＩ（shallow trench isolation）法等により素子分離領域１０２を選択的に形成する。続いて、イオン注入法により、半導体基板１０１にｐウェル（図示せず）及びｎウェル（図示せず）を形成する。これにより、素子分離領域１０２によって囲まれた、ｐウェルを有する活性領域１０３ａ及びｎウェルを有する活性領域１０３ｂが形成される。

次に、図１３（ｂ）に示すように、活性領域１０３ａ、１０３ｂ上に例えばＳｉＯＮよりなるゲート絶縁膜形成膜（図示せず）を形成した後に、素子分離領域１０２及びゲート絶縁膜形成膜の上に、例えばポリシリコンよりなる膜厚１５０ｎｍのゲート電極形成膜１０５Ａ及び例えば酸化膜よりなる膜厚５０ｎｍのマスク膜１０８を下から順にＣＶＤ（chemical vapor deposition）法等によって堆積する。なお、一般的にゲート電極形成膜１０５Ａであるポリシリコンには不純物を注入し、これを活性化するための熱処理が加わるがここでは省略している。また、マスク膜１０８としては、酸化膜のほかに、窒化膜、有機膜等、ゲート電極形成膜１０５Ａをエッチングする際に選択比を有する材料を用いればよい。

次に、図１４（ａ）に示すように、少なくとも素子分離領域１０２上に位置するマスク膜１０８の一部の上に、後述するゲートコンタクト形成領域１０５ａ及び配線領域１０５ｂを形成するためのレジストパターン１１０を形成する。なお、活性領域１０３ａ、１０３ｂ上にはレジストパターン１１０を形成しない。このように、レジストパターン１１０は、活性領域１０３ａ、１０３ｂ上のゲート電極１０５が形成される領域とは無関係にパターン形成が可能であるため、互いに向かい合う活性領域１０３ａ、１０３ｂの端部とレジストパターン１１０の端部との距離Ｓ１は０以上であればよく、実際には、活性領域１０３ａ、１０３ｂ並びにレジストパターン１１０の寸法バラツキ及び重ね合わせバラツキの２乗平均値まで近づけることができる。また、レジストパターン１１０同士の距離Ｓ２は当該レジストパターン１１０を形成するリソグラフィー工程の解像限界まで小さくすることができる。

次に、図１４（ｂ）に示すように、レジストパターン１１０をマスクに用いて、マスク膜１０８をエッチングし、その後、レジストパターン１１０を除去する。ここでのエッチングの際、図示していないが、ゲート電極形成膜１０５Ａの表面も若干エッチングされて段差部ｂ（図１２（ｂ）参照）が形成される。なお、マスク膜のエッチング条件を最適化することにより、ゲート電極形成膜１０５Ａの表面における段差部ｂは必ずしも設ける必要はない。

次に、図１５（ａ）に示すように、リソグラフィー法を用いて、ゲート電極形成膜１０５Ａ及びマスク膜１０８の上に、活性領域１０３ａ、１０３ｂ及び素子分離領域１０２（活性領域１０３ａと活性領域１０３ｂとの間に位置する素子分離領域）を跨ぐレジストパターン１０９を形成する。このとき、レジストパターン１０９は、マスク膜１０８上の一部にオーバーラップするように形成して、レジストパターン１０９とマスク膜１０８によって、所望のゲート電極パターン形状を構成するようにする。ここで、レジストパターン１０９を形成するパターンレイアウトは、直線形状とすることが望ましい。直線形状とすることにより、コーナーラウンド現象が発生しなくなる。もちろん、コーナーラウンド現象が活性領域に影響しない程度の寸法の変化であれば、必ずしも直線形状である必要はない。

次に、図１５（ｂ）に示すように、ゲート電極形成膜１０５Ａの段差部ｂ上のマスク膜１０８及びレジストパターン１０９のそれぞれをマスク（マスク部）に用いて、ゲート電極形成膜１０５Ａをエッチングし、その後、レジストパターン１０９を除去する。これにより、上部にマスク膜１０８を有するゲートコンタクト領域１０５ａ及び配線領域１０５ｂを備えたゲート電極１０５が形成される。

ここでは、マスク膜１０８をマスクとして用いたが、一般に、マスク膜１０８として酸化膜又は窒化膜を用いることにより、有機材料であるフォトレジストをマスクとした場合と比較して、エッチング時にレジスト材料から発生する不純物の生成を抑制することができるため、寸法の制御性が向上する。

次に、上述の第１の実施形態における説明と同様に、公知の方法により、マスク膜１０８を除去し、サイドウォール１０７、ｎ型ソースドレイン領域１０４ａ、及びｐ型ソースドレイン領域１０４ｂを形成することにより、上述した図１２（ａ）及び（ｂ）に示した半導体装置を得ることができる。なお、マスク膜１０８の除去についても第１の実施形態における説明と同様である。

−本発明の第２の実施形態に係る半導体装置の変形例−
以下、本発明の第２の実施形態に係る半導体装置の変形例について説明する。

図１６（ａ）及び（ｂ）、図１７（ａ）〜（ｃ）、図１８（ａ）〜（ｃ）、並びに図１９（ａ）〜（ｃ）は、本発明の第２の実施形態に係る半導体装置の製造方法の変形例を示す要部平面図又は断面図である。当該変形例は、上述した第２の実施形態に係る半導体装置の製造方法におけるマスク膜を用いない点に主に特徴を有している。

まず、図１６（ａ）に示すように、例えばシリコンからなる半導体基板１０１上に、例えばＳＴＩ（shallow trench isolation）法等により素子分離領域１０２を選択的に形成する。続いて、イオン注入法により、半導体基板１０１に例えばｐウェル（図示せず）及びｎウェル（図示せず）を形成する。これにより、素子分離領域１０２によって囲まれた、ｐウェルを有する活性領域１０３ａ及ぶｎウェルを有する活性領域１０３ｂが形成される。

次に、図１６（ｂ）に示すように、活性領域１０３ａ、１０３ｂ上に例えばＳｉＯＮよりなるゲート絶縁膜形成膜（図示せず）を形成した後に、素子分離領域１０２及びゲート絶縁膜形成膜の上に、例えばポリシリコンよりなる膜厚Ｔint（例えば１５０ｎｍ）のゲート電極形成膜１０５Ａを例えばＣＶＤ（chemical vapor deposition）法等によって堆積する。なお、一般的にゲート電極形成膜１０５Ａであるポリシリコンには不純物を注入し、これを活性化するための熱処理が加わるがここでは省略している。

次に、図１７（ａ）に示すように、少なくとも素子分離領域１０２上に位置するゲート電極形成膜１０５Ａの一部の上に、後述するゲートコンタクト形成領域１０５ａ及び配線領域１０５ｂを形成するためのレジストパターン１１０を形成する。なお、活性領域１０３ａ、１０３ｂ上にはレジストパターン１１０を形成しない。このように、レジストパターン１１０は、活性領域１０３ａ、１０３ｂ上のゲート電極１０５が形成される領域とは無関係にパターン形成が可能であるため、互いに向かい合う活性領域１０３ａ、１０３ｂの端部とレジストパターン１１０の端部との距離Ｓ１は０以上であればよく、実際には、活性領域１０３ａ、１０３ｂ並びにレジストパターン１１０の寸法バラツキ及び重ね合わせバラツキの２乗平均値まで近づけることができる。また、レジストパターン１１０同士の距離Ｓ２は当該レジストパターン１１０を形成するリソグラフィー工程の解像限界まで小さくすることができる。

次に、リソグラフィー法を用いて、レジストパターン１１０をマスクに用いて、必要な膜厚Ｔlast以上の膜厚として膜厚Ｔetch（＞Ｔlast）分（例えば、１００ｎｍ）のゲート電極形成膜１０５Ａをエッチングする。このエッチングにより、膜厚Ｔｒｅｍ分（例えば、５０ｎｍ）が残存し、図１７（ｂ）及び（ｃ）に示すように、ゲート電極形成膜１０５Ａの表面には、膜厚Ｔetch分の段差を持つ段差部１０５ｃが形成される。

次に、図１８（ａ）に示すように、レジストパターン１１０を除去した後に、リソグラフィー法を用いて、ゲート電極形成膜１０５Ａの上に、活性領域１０３ａ、１０３ｂ及び素子分離領域１０２をゲート幅方向に跨ぐレジストパターン１０９を形成し、該レジストパターン１０９をマスクに用いて、図１８（ｂ）（（ａ）のXVIIIb-XVIIIb線に対応する断面図）及び（ｃ）（（ａ）のXVIIIc-XVIIIc線に対応する断面図）に示すように、膜厚Ｔrem（＝Ｔint-Ｔetch）分（例えば、５０ｎｍ）のゲート電極形成膜１０５Ａをエッチングする。このエッチングの際には、段差部１０５ｃにおける露出部分もマスク（マスク部）として機能するが、当該露出部分では、膜厚Ｔint（例えば、１５０ｎｍ）のうち膜厚Ｔrem分（例えば、５０ｎｍ）が除去されて膜厚Ｔetch分（例えば、１００ｎｍ）が残存することになる。ここでは、エッチング残りを無くする為に、膜厚Ｔrem分（例えば、５０ｎｍ）を除去する場合、４０％程度（例えば、２０ｎｍ）のオーバーエッチングを行うため、残存する膜厚Ｔetch分は８０ｎｍとなる。また、ここで、レジストパターン１０９を形成するパターンレイアウトは、直線形状とすることが望ましい。直線形状とすることにより、コーナーラウンド現象が発生しなくなる。もちろん、コーナーラウンド現象が活性領域に影響しない程度の寸法の変化であれば、必ずしも直線形状である必要はない。その後、レジストパターン１０９を除去することにより、段差部１０５ｃを有するゲートコンタクト領域１０５ａ及び配線領域１０５ｂを備えたゲート電極１０５が形成される。

次に、上述の第１の実施形態における説明と同様に、公知の方法により、サイドウォール１０７及びｎ型ソースドレイン領域１０４ａ、ｐ型ソースドレイン領域１０４ｂを形成することにより、図１９（ａ）〜（ｃ）に示した半導体装置を得ることができる。なお、図示していないが、ゲート電極１０５は、図１２（ｂ）に示すように、素子分離領域１０２上のゲートコンタクト領域１０５ａ及び配線領域１０５ｂにて、活性領域１０３ａ、１０３ｂ上の膜厚よりも大きい膜厚を有している点は、図１２（ｂ）に示した構造と同様である。

（第３の実施形態）
以下に、本発明の第３の実施形態に係る半導体装置について説明する。

図２０（ａ）〜（ｃ）は、本発明の第３の実施形態に係る半導体装置の構造を示す図であって、（ａ）は平面図、（ｂ）は（ａ）のXXb-XXb線における断面図、（ｃ）は（ａ）のXXc-XXc線における断面図ある。なお、本実施形態では、活性領域１０３ａにはｎ型ＭＩＳトランジスタを形成し、活性領域１０３ｂにはｐ型ＭＩＳトランジスタを形成する構成について説明する。

まず、図２０（ａ）に示すように、例えばシリコンからなる半導体基板１０１には、素子分離領域１０２と、該素子分離領域１０２によって囲まれ、ｐウェル（図示せず）を有する活性領域１０３ａ及びｎウェル（図示せず）を有する活性領域１０３ｂとが形成されており、該活性領域１０３ａにおける上部にはｎ型ソースドレイン領域１０４ａが形成され、該活性領域１０３ｂにおける上部にはｐ型ソースドレイン領域１０４ｂが形成されている。また、半導体基板１０１上には、素子分離領域１０２を介して活性領域１０３ａと活性領域１０３ｂをゲート幅方向に跨ぐように、例えばポリシリコン、または金属シリサイドとポリシリコンとの積層膜、またはシリサイド膜、または金属等の材料よりなるゲート電極１０５Ｂ及び１０５Ｃが形成されている。ゲート電極１０５Ｂの一部は、引き出し部となるゲートコンタクト領域１０５ａを含み、ゲート電極１０５Ｃの一部は、引き出し部となる配線領域１０５ｂを含んでいる。また、ゲート電極１０５Ｂ及び１０５Ｃの側面には、例えばシリコン窒化膜からなるサイドウォール１０７が連続的に形成されている。なお、ｎ型ソースドレイン領域１０４ａは、活性領域１０３ａにおけるゲート電極１０５の両側方下の領域に形成された接合深さが比較的浅いｎ型ソースドレイン拡散層（ｎ型エクステンション領域又はｎ型ＬＤＤ領域）と活性領域１０３ａにおけるサイドウォール１０７の外側方下の領域に形成された接合深さが比較的深いｎ型ソースドレイン拡散層とによって構成されている。また、ｐ型ソースドレイン領域１０４ｂは、活性領域１０３ｂにおけるゲート電極１０５Ｂ及び１０５Ｃの両側方下の領域に形成された接合深さが比較的浅いｐ型ソースドレイン拡散層（ｐ型エクステンション領域又はｐ型ＬＤＤ領域）と活性領域１０３ｂにおけるサイドウォール１０７の外側方下の領域に形成された接合深さが比較的深いｐ型ソースドレイン拡散層とによって構成されている。なお、サイドウォール１０７は、例えばシリコン酸化膜とシリコン窒化膜との積層膜からなる場合であってもよい。

また、図２０（ｂ）に示す断面では、半導体基板１０１上には、素子分離領域１０２を介して活性領域１０３ａと活性領域１０３ｂをゲート幅方向に跨ぐように、ゲート電極１０５Ｂ及び１０５Ｃが形成されており、活性領域１０３ａ、１０３ｂ上ではゲート電極１０５Ａ及び１０５Ｂの下部に例えばＳｉＯＮからなるゲート絶縁膜１０６が介在している。

また、図２０（ｃ）に示す断面では、半導体基板１０１上には素子分離領域１０２が形成されている。素子分離領域１０２の上には、側面にサイドウォール１０７を有し、ゲートコンタクト領域１０５ａを含むゲート電極１０５Ｂ及び配線領域１０５ｂを含むゲート電極１０５Ｃが形成されている。

ここで、第３の実施形態におけるゲート電極１０５Ｂ及び１０５Ｃは、図２０（ｃ）に示すように、素子分離領域１０２上において段差部ａを有しており、つまり、ゲート電極１０５Ｂは、ゲートコンタクト領域１０５ａにおいて、活性領域１０３ａ、１０３ｂ上の膜厚よりも小さい膜厚の部分を有しており、ゲート電極１０５Ｃは、配線領域１０５ｂにおいて、活性領域１０３ａ、１０３ｂ上の膜厚よりも大きい膜厚の部分を有している。さらに、活性領域１０３ａ、１０３ｂ上において、ゲート電極１０５Ｂの膜厚は、ゲート電極１０５Ｃの膜厚よりも大きい。

このようなゲート電極１０５Ｂ及び１０５Ｃの構造を備えることにより、コーナーラウンディング現象の抑制が可能である。これにより、トランジスタ特性の変動を防ぎながらゲートコンタクト領域１０５ａ又は配線領域１０５ｂを活性領域１０３ａ、１０３ｂに近づけることができると共に、ゲートコンタクト領域の寸法を大きくすることに伴うゲート電極ショートを抑制しながら隣り合うゲート電極を接近させることができ、高集積化が可能となる。

以下、本発明の第３の実施形態に係る半導体装置の製造方法について説明する。

図２１（ａ）及び（ｂ）、図２２（ａ）〜（ｃ）、並びに図２３（ａ）〜（ｃ）は、本発明の第３の実施形態に係る半導体装置の製造方法を説明するための図である。当該第３の実施形態に係る半導体装置の製造方法は、上述の第１及び第２の実施形態に係る半導体装置の製造方法と比較して、ゲートコンタクト領域１０５ａを有するゲート電極１０５Ｂの形成では第１の実施形態と同様のレジストパターンを順に用いる一方で、配線領域１０５ｂを有するゲート電極１０５Ｃの形成では第２の実施形態と同様のレジストパターンを順に用いる点に主に特徴を有している。

まず、図２１（ａ）に示すように、例えばシリコンからなる半導体基板１０１上に、例えばＳＴＩ（shallow trench isolation）法等により素子分離領域１０２を選択的に形成する。続いて、イオン注入法により、半導体基板１０１にｐウェル（図示せず）及びｎウェル（図示せず）を形成する。これにより、素子分離領域１０２によって囲まれた、ｐウェルを有する活性領域１０３ａ及びｎウェルを有する活性領域１０３ｂが形成される。

次に、図２１（ｂ）に示すように、活性領域１０３ａ、１０３ｂ上に例えばＳｉＯＮよりなるゲート絶縁膜形成膜（図示せず）を形成した後に、素子分離領域１０２及びゲート絶縁膜形成膜の上に、例えばポリシリコンよりなる膜厚１５０ｎｍのゲート電極形成膜１０５Ａ及び例えば酸化膜よりなる膜厚５０ｎｍのマスク膜１０８を下から順にＣＶＤ（chemical vapor deposition）法等によって堆積する。なお、一般的にゲート電極形成膜１０５Ａであるポリシリコンには不純物を注入し、これを活性化するための熱処理が加わるがここでは省略している。また、マスク膜１０８としては、酸化膜のほかに、窒化膜、有機膜等、ゲート電極形成膜１０５Ａをエッチングする際に選択比を有する材料を用いればよい。

次に、図２２（ａ）に示すように、リソグラフィー法を用いて、活性領域１０３ａ、１０３ｂ及び素子分離領域１０２（活性領域１０３ａと活性領域１０３ｂとの間に位置する素子分離領域）を跨ぐレジストパターン１０９ａを形成すると共に、少なくとも素子分離領域１０２上に位置するマスク膜１０８の一部の上に、後述する配線領域１０５ｂを形成するためのレジストパターン１０９ｂを形成する。その後、レジストパターン１０９ａ及び１０９ｂをマスクに用いて、マスク膜１０８をエッチングする。このエッチングの際、図２２（ｂ）（（ａ）のXXIIb-XXIIb線に対応する断面図）、及び図２２（ｃ）（（ａ）のXXIIc-XXIIc線に対応する断面図）に示すように、ゲート電極形成膜１０５Ａの表面も若干エッチングされて段差部ａが形成される。ここで、レジストパターン１０９ａを形成するパターンレイアウトは、直線形状とすることが望ましい。直線形状とすることにより、コーナーラウンド現象が発生しなくなる。もちろん、コーナーラウンド現象が活性領域に影響しない程度の寸法の変化であれば、必ずしも直線形状である必要はない。また、活性領域１０３ａ、１０３ｂ上にはレジストパターン１０９ｂを形成しない。このように、レジストパターン１０９ｂは、活性領域１０３ａ、１０３ｂ上のゲート電極１０５Ｃが形成される領域とは無関係にパターン形成が可能であるため、互いに向かい合う活性領域１０３ａ、１０３ｂの端部とレジストパターン１０９ｂの端部との距離は第２の実施形態と同様に０以上であればよく、実際には、活性領域１０３ａ、１０３ｂ並びにレジストパターン１０９ｂの寸法バラツキ及び重ね合わせバラツキの２乗平均値まで近づけることができる。同様に、レジストパターン１０９ａと１０９ｂとの距離は、当該レジストパターン１０９ａと１０９ｂを形成するリソグラフィー工程の解像限界まで小さくすることができる。また、マスク膜１０８のエッチング条件を最適化することにより、ゲート電極形成膜１０５Ａの表面における段差部ａは必ずしも設ける必要はない。

次に、図２３（ａ）に示すように、リソグラフィー法を用いて、少なくとも素子分離領域１０２上に位置するマスク膜１０８の一部の上に、後述するゲートコンタクト領域１０５ａを形成するためのレジストパターン１１０ａを形成すると共に、ゲート電極形成膜１０５Ａ及びマスク膜１０８の上に、活性領域１０３ａ、１０３ｂ及び素子分離領域１０２（活性領域１０３ａと活性領域１０３ｂとの間に位置する素子分離領域）を跨ぐレジストパターン１１０ｂを形成する。このとき、活性領域１０３ａ、１０３ｂ上にはレジストパターン１１０ａを形成しない。このように、レジストパターン１１０ａは、活性領域１０３ａ、１０３ｂ上のゲート電極１０５Ｂが形成される領域とは無関係にパターン形成が可能であるため、互いに向かい合う活性領域１０３ａ、１０３ｂの端部とレジストパターン１１０ａの端部との距離は第１及び第２の実施形態と同様に０以上であればよく、実際には、活性領域１０３ａ、１０３ｂ並びにレジストパターン１１０ａの寸法バラツキ及び重ね合わせバラツキの２乗平均値まで近づけることができる。同様に、レジストパターン１１０ａと１１０ｂとの距離は、当該レジストパターン１１０ａと１１０ｂを形成するリソグラフィー工程の解像限界まで小さくすることができる。また、レジストパターン１１０ｂは、マスク膜１０８上の一部にオーバーラップするように形成して、レジストパターン１１０ｂとマスク膜１０８によって、所望のゲート電極パターン形状を構成するようにする。ここで、レジストパターン１１０ｂを形成するパターンレイアウトは、直線形状とすることが望ましい。直線形状とすることにより、コーナーラウンド現象が発生しなくなる。もちろん、コーナーラウンド現象が活性領域に影響しない程度の寸法の変化であれば、必ずしも直線形状である必要はない。

次に、図２３（ｂ）に示すように、ゲート電極形成膜１０５Ａの段差部ａ上のマスク膜１０８、レジストパターン１１０ａ及び１１０ｂのそれぞれをマスク（マスク部）に用いて、ゲート電極形成膜１０５Ａをエッチングし、その後、レジストパターン１１０ａ及び１１０ｂを除去する。これにより、上部にマスク膜１０８を有するゲートコンタクト領域１０５ａを備えたゲート電極１０５Ｂ、及び上部にマスク膜１０８を有する配線領域１０５ｂを備えたゲート電極１０５Ｃが形成される。

ここでは、マスク膜１０８をマスクとして用いたが、一般に、マスク膜１０８として酸化膜又は窒化膜を用いることにより、有機材料であるフォトレジストをマスクとした場合と比較して、エッチング時にレジスト材料から発生する不純物の生成を抑制することができるため、寸法の制御性が向上する。

次に、上述の第１の実施形態における説明と同様に、公知の方法により、マスク膜１０８を除去し、サイドウォール１０７、ｎ型ソースドレイン領域１０４ａ、及びｐ型ソースドレイン領域１０４ｂを形成することにより、上述した図２０（ａ）及び（ｂ）に示した半導体装置を得ることができる。なお、マスク膜１０８の除去についても第１の実施形態における説明と同様である。

−本発明の第３の実施形態に係る半導体装置の変形例（１）−
以下、本発明の第３の実施形態に係る半導体装置の変形例（１）について説明する。

図２４（ａ）〜（ｃ）は、本発明の第３の実施形態に係る半導体装置の変形例（１）の構造を示す図であって、（ａ）は平面図、（ｂ）は（ａ）のXXIVb-XXIVb線における断面図、（ｃ）は（ａ）のXXIVc-XXIVc線における断面図ある。

図２４（ａ）〜（ｃ）に示す本変形例（１）に係る半導体装置は、上述した図２０（ａ）〜（ｃ）に示した半導体装置と比較して、本変形例（１）におけるゲート電極１０５Ｂは、ゲートコンタクト領域１０５ａにおいて、活性領域１０３ａ、１０３ｂ上の膜厚よりも大きい膜厚を有している一方で、ゲート電極１０５Ｃは、配線領域１０５ｂにおいて、活性領域１０３ａ、１０３ｂ上の膜厚よりも小さい膜厚を有している点（図２４（ａ）及び（ｃ）参照）、さらに、活性領域１０３ａ、１０３ｂ上において、ゲート電極１０５Ｂの膜厚は、ゲート電極１０５Ｃの膜厚よりも小さい点（図２４（ｂ）参照）で、構造が異なっている。なお、その他の構造は、上述した図２０（ａ）〜（ｃ）に示した半導体装置と同様である。

以下、本発明の第３の実施形態に係る半導体装置の変形例（１）の製造方法について説明する。

図２５（ａ）〜（ｃ）及び図２６（ａ）〜（ｃ）は、本発明の第３の実施形態に係る半導体装置の変形例（１）の製造方法を説明するための図である（なお、図２５（ｂ）は同（ａ）のXXVb-XXVb線に対応する断面図であり、図２５（ｃ）は同（ａ）のXXVc-XXVc線に対応する断面図であり、図２６（ｂ）は同（ａ）のXXVIb-XXVIb線に対応する断面図であり、図２６（ｃ）は同（ａ）のXXVIc-XXVIc線に対応する断面図である。）。

当該変形例（１）の製造方法は、上述の第１及び第２の実施形態に係る半導体装置の製造方法と比較して、ゲートコンタクト領域１０５ａを有するゲート電極１０５Ｂの形成では第２の実施形態と同様のレジストパターンを順に用いる一方で、配線領域１０５ｂを有するゲート電極１０５Ｃの形成では第１の実施形態と同様のレジストパターンを順に用いる点に主に特徴を有している。

すなわち、当該変形例（１）の製造方法は、上述の図２１（ａ）及び（ｂ）、図２２（ａ）〜（ｃ）、並びに図２３（ａ）〜（ｃ）に示した半導体装置の製造方法と比較して、図２５（ａ）〜（ｃ）及び図２６（ａ）〜（ｃ）に示すように、レジストパターン１１０ａ及び１１０ｂを用いたパターニングとレジストパターン１０９ａ及び１０９ｂを用いたパターニングの順序が逆である点で異なっており、その他の工程は同様である。これらの工程を実施することにより、上述の図２４（ａ）〜（ｃ）に示す構造を有する半導体装置を得ることができる。

−本発明の第３の実施形態に係る半導体装置の変形例（２）−
以下、本発明の第３の実施形態に係る半導体装置の変形例（２）について説明する。

図２７（ａ）〜（ｃ）及び図２８（ａ）〜（ｃ）は、それぞれ本発明の第３の実施形態に係る半導体装置の変形例（２）の構造を示す図であって、図２７（ａ）及び図２８（ａ）は平面図、図２７（ｂ）及び図２８（ｂ）はそれぞれ図２７（ａ）のXXVIIb-XXVIIb線及び図２８（ａ）のXXVIIIb-XXVIIIb線における断面図、図２７（ｃ）及び図２８（ｃ）はそれぞれ図２７（ａ）のXXVIIc-XXVIIc線及び図２８（ａ）のXXVIIIc-XXVIIIc線における断面図である。

図２７（ａ）〜（ｃ）に示す半導体装置の構造は、上述した第１及び第２の実施形態の変形例と同様に、本実施形態における図２１（ａ）及び（ｂ）、図２２（ａ）〜（ｃ）、並びに図２３（ａ）〜（ｃ）に示した半導体装置の製造方法におけるマスク膜を用いない方法によって得られるものである。なお、具体的には、本実施形態における図２１（ａ）及び（ｂ）、図２２（ａ）〜（ｃ）、並びに図２３（ａ）〜（ｃ）を用いた説明と、上述した第１及び第２の実施形態の変形例での説明とから容易に想起できるため、その説明は省略する。

同様に、図２８（ａ）〜（ｃ）に示す半導体装置の構造は、上述した第１及び第２の実施形態の変形例と同様に、本実施形態の変形例（１）における図２５（ａ）〜（ｃ）及び図２６（ａ）〜（ｃ）に示した半導体装置の製造方法におけるマスク膜を用いない方法によって得られるものである。なお、具体的には、本実施形態の変形例（１）における図２５（ａ）〜（ｃ）及び図２６（ａ）〜（ｃ）を用いた説明と、上述した第１及び第２の実施形態の変形例での説明とから容易に想起できるため、その説明は省略する。

（第４の実施形態）
以下に、本発明の第４の実施形態に係る半導体装置について説明する。

図２９（ａ）及び（ｂ）は、本発明の第４の実施形態に係る半導体装置の構造を示しており、（ａ）は平面図、（ｂ）は（ａ）におけるXXIXb-XXIXb線に対応する断面図である。なお、本実施形態では、活性領域１０３ａにはｎ型ＭＩＳトランジスタを形成し、活性領域１０３ｂにはｐ型ＭＩＳトランジスタを形成する構成について説明する。

まず、図２９（ａ）に示すように、例えばシリコンからなる半導体基板１０１には、素子分離領域１０２と、該素子分離領域１０２によって囲まれ、ｐウェル（図示せず）を有する活性領域１０３ａ及びｎウェル（図示せず）を有する活性領域１０３ｂとが形成されており、該活性領域１０３ａにおける上部にはｎ型のソースドレイン領域１０４ａが形成され、該活性領域１０３ｂにおける上部にはｐ型のソースドレイン領域１０４ｂが形成されている。また、半導体基板１０１上には、素子分離領域１０２を介して活性領域１０３ａと活性領域１０３ｂをゲート幅方向に跨ぐように、例えばポリシリコン、または金属シリサイドとポリシリコンとの積層膜、またはシリサイド膜、または金属等の材料よりなるゲート電極１０５Ｂ及び１０５Ｃが形成されている。ゲート電極１０５Ｂの一部は、引き出し部となるゲートコンタクト領域１０５ａを含み、ゲート電極１０５Ｃの一部は、引き出し部となる配線領域１０５ｂを含んでいる。また、ゲート電極１０５Ｂ及び１０５Ｃの側面には、例えばシリコン窒化膜からなるサイドウォール１０７が連続的に形成されている。なお、ｎ型ソースドレイン領域１０４ａは、活性領域１０３ａにおけるゲート電極１０５の両側方下の領域に形成された接合深さが比較的浅いｎ型ソースドレイン拡散層（ｎ型エクステンション領域又はｎ型ＬＤＤ領域）と活性領域１０３ａにおけるサイドウォール１０７の外側方下の領域に形成された接合深さが比較的深いｎ型ソースドレイン拡散層とによって構成されている。また、ｐ型ソースドレイン領域１０４ｂは、活性領域１０３ｂにおけるゲート電極１０５Ｂ及び１０５Ｃの両側方下の領域に形成された接合深さが比較的浅いｐ型ソースドレイン拡散層（ｐ型エクステンション領域又はｐ型ＬＤＤ領域）と活性領域１０３ｂにおけるサイドウォール１０７の外側方下の領域に形成された接合深さが比較的深いｐ型ソースドレイン拡散層とによって構成されている。なお、サイドウォール１０７は、例えばシリコン酸化膜とシリコン窒化膜との積層膜からなる場合であってもよい。

また、図２９（ｂ）に示すように、半導体基板１０１上には、素子分離領域１０２を介して活性領域１０３ａと活性領域１０３ｂをゲート幅方向に跨ぐように、ゲート電極１０５Ｂが形成されており、活性領域１０３ａ、１０３ｂ上ではゲート電極１０５Ｂの下部に例えばＳｉＯＮからなるゲート絶縁膜１０６が介在している。

このようなゲート電極１０５Ｂ及び１０５Ｃの構造を備えることにより、コーナーラウンディング現象の抑制が可能である。これにより、トランジスタ特性の変動を防ぎながらゲートコンタクト領域１０５ａ又は配線領域１０５ｂを活性領域１０３ａ、１０３ｂに近づけることができると共に、ゲートコンタクト領域の寸法を大きくすることに伴うゲート電極ショートを抑制しながら隣り合うゲート電極を接近させることができ、高集積化が可能となる。さらに、本実施形態における半導体装置の構造では、ゲート電極１０５Ｂ及び１０５Ｃが、上述した第１〜第３の実施形態とは異なり、段差部を有していないため、ゲート電極１０５Ｂ及び１０５Ｃの上部にシリサイド層を形成する際に、シリサイド層が断線することを防止できる。

以下、本発明の第４の実施形態に係る半導体装置の製造方法について説明する。

図３０（ａ）及び（ｂ）、図３１（ａ）〜（ｃ）、図３２（ａ）〜（ｃ）、図３３（ａ）〜（ｃ）、並びに図３４（ａ）〜（ｃ）は、本発明の第４の実施形態に係る半導体装置の製造方法を説明するための図である。なお、図３０（ａ）及び（ｂ）、図３１（ａ）、図３２（ａ）、図３３（ａ）、並びに図３４（ａ）は平面図であり、図３１（ｂ）及び（ｃ）、図３２（ｂ）及び（ｃ）、図３３（ｂ）及び（ｃ）、並びに図３４（ｂ）及び（ｃ）は断面図である。

まず、図３０（ａ）に示すように、例えばシリコンからなる半導体基板１０１上に、例えばＳＴＩ（shallow trench isolation）法等により素子分離領域１０２を選択的に形成する。続いて、イオン注入法により、半導体基板１０１に例えばｐウェル（図示せず）及びｎウェル（図示せず）を形成する。これにより、素子分離領域１０２によって囲まれた、ｐウェルを有する活性領域１０３ａ及びｎウェルを有する活性領域１０３ｂが形成される。

次に、図３０（ｂ）に示すように、活性領域１０３ａ、１０３ｂ上に例えばＳｉＯＮよりなるゲート絶縁膜形成膜（図示せず）を形成した後に、素子分離領域１０２及びゲート絶縁膜形成膜の上に、例えばポリシリコンよりなる膜厚１５０ｎｍのゲート電極形成膜１０５Ａ及び例えば酸化膜よりなる膜厚５０ｎｍのマスク膜１０８（第１のマスク膜）を下から順にＣＶＤ（chemical vapor deposition）法等によって堆積する。さらに、マスク膜１０８の上に、例えば膜厚３０ｎｍのアモルファスシリコン膜１１１（第２のマスク膜）をＣＶＤ法等によって堆積する。なお、一般的にゲート電極形成膜１０５Ａであるポリシリコンには不純物を注入し、これを活性化するための熱処理が加わるがここでは省略している。また、マスク膜１０８としては、酸化膜のほかに、窒化膜、有機膜等、ゲート電極形成膜１０５Ａをエッチングする際に選択比を有する材料を用いればよい。同様に、アモルファスシリコン膜１１１の代わりに、酸化膜、酸窒化膜、又はＮＳＧ膜等、マスク膜１０８をエッチングする際に選択比を有する材料を用いることができる。

次に、図３１（ａ）に示すように、リソグラフィー法を用いて、活性領域１０３ａ、１０３ｂ及び素子分離領域１０２（活性領域１０３ａと活性領域１０３ｂとの間に位置する素子分離領域）を跨ぐレジストパターン１０９を形成した後に、該レジストパターン１０９をマスクに用いて、アモルファスシリコン膜１１１をエッチングする。このエッチングの際、図３１（ｂ）（（ａ）のXXXIb-XXXIb線に対応する断面図）、及び図３（ｃ）（（ａ）のXXXIc-XXXIc線に対応する断面図）に示すように、マスク膜１０８の表面も若干エッチングされて段差部ａが形成される。また、ここで、レジストパターン１０９を形成するパターンレイアウトは、直線形状とすることが望ましい。直線形状とすることにより、コーナーラウンド現象が発生しなくなる。もちろん、コーナーラウンド現象が活性領域に影響しない程度の寸法の変化であれば、必ずしも直線形状である必要はない。また、アモルファスシリコン膜１１１のエッチング条件を最適化することにより、ゲート電極形成膜１０５Ａの表面における段差部ａは必ずしも設ける必要はない。

次に、図３２（ａ）に示すように、レジストパターン１０９を除去した後に、少なくとも素子分離領域１０２上に位置するゲート電極形成膜１０５Ａの一部の上（素子分離領域１０２上に位置するマスク膜１０８の一部及びアモルファスシリコン膜１１１の一部の上）ゲート電極形成膜１０５Ａに、後述するゲートコンタクト形成領域１０５ａ及び配線領域１０５ｂを形成するためのレジストパターン１１０を形成する。このとき、レジストパターン１１０は、アモルファスシリコン膜１１１上の一部にオーバーラップするように形成して、レジストパターン１１０とアモルファスシリコン膜１１１によって、所望のゲート電極パターン形状を構成するようにする。つまり、図３２（ａ）及び図３２（ｂ）（（ａ）のXXXIIb-XXXIIb線に対応する断面図）に示す活性領域１０３ａ、１０３ｂ上にはレジストパターン１１０は形成されず、図３２（ａ）及び図３２（ｃ）（（ａ）のXXXIIc-XXXIIc線に対応する断面図）に示す素子分離領域１０２上には、段差部ａを含むマスク膜１０８及びアモルファスシリコン膜１１１の上にレジストパターン１１０を形成する。このように、レジストパターン１１０は、活性領域１０３ａ、１０３ｂ上のゲート電極１０５Ｂ及び１０５Ｃが形成される領域とは無関係にパターン形成が可能であるため、互いに向かい合う活性領域１０３ａ、１０３ｂの端部とレジストパターン１１０の端部との距離は第１及び第２の実施形態と同様に０以上であればよく、実際には、活性領域１０３ａ、１０３ｂ並びにレジストパターン１１０の寸法バラツキ及び重ね合わせバラツキの２乗平均値まで近づけることができる。また、レジストパターン１１０同士の距離も同様に、当該レジストパターン１１０を形成するリソグラフィー工程の解像限界まで小さくすることができる。

なお、図３２（ａ）及び（ｃ）では、配線領域１０５ｂとなる領域上に形成されるレジストパターン１１０として、アモルファスシリコン膜１０８の一部を露出するようにパターン化した図を示しているが、例えば、上述した図５と同様に、配線領域１０５ｂとなる領域上に形成されるレジストパターン１１０ａとして、アモルファスシリコン膜１１１を完全に覆って超えるようにパターン化してもよい。

次に、図３３（ａ）〜（ｃ）（なお、（ｂ）及び（ｃ）はそれぞれ（ａ）のXXXIIIb-XXXIIIb線及びXXXIIIc-XXXIIIc線に対応する断面図である。）に示すように、アモルファスシリコン膜１１１及びレジストパターン１１０のそれぞれをマスク（第１のマスク部）に用いて、マスク膜１０８をエッチングし、その後、レジストパターン１１０を除去する。これにより、後述するゲートコンタクト領域１０５ａを有するゲート電極１０５Ｂ及び配線領域１０５ｂを有するゲート電極１０５Ｃが形成される領域を覆うマスクが、アモルファスシリコン膜１１１とマスク膜１０８とによって構成される。

次に、図３４（ａ）〜（ｃ）に示すように、アモルファスシリコン膜１１１及びマスク膜１０８のそれぞれをマスク（第２のマスク部）に用いて、ゲート電極形成膜１０５Ａをエッチングし、その後、アモルファスシリコン膜１１１及びマスク膜１０８を除去する。これにより、図３４（ａ）に示すように、ゲートコンタクト領域１０５ａが一体化形成されたゲート電極１０５Ｂ、及び配線領域１０５ｂが一体化形成されたゲート電極１０５Ｃが形成される。つまり、図３４（ａ）及び図３４（ｂ）（（ａ）のXXXIVb-XXXIVb線に対応する断面図）に示す活性領域１０３ａ及び活性領域１０３ｂ上には、ゲート絶縁膜１０６を介して、ゲート電極１０５Ｂ及び１０５Ｃが形成され、図３４（ａ）及び図３４（ｃ）（（ａ）のXXXIVc-XXXIVc線に対応する断面図）に示す素子分離領域１０２上には、ゲート電極１０５Ｂにおけるゲートコンタクト領域１０５ａ、及びゲート電極１０５Ｃにおける配線領域１０５ｂが形成される。

ここでは、マスク膜１０８をマスクの一部として用いたが、一般に、マスク膜１０８として酸化膜又は窒化膜を用いることにより、有機材料であるフォトレジストをマスクとした場合と比較して、エッチング時にレジスト材料から発生する不純物の生成を抑制することができるため、寸法の制御性が向上する。

次に、公知の方法により、ゲート電極１０５Ｂ及び１０５Ｃ（ゲートコンタクト領域１０５ａ及び配線領域１０５ｂを含む）の側面上にサイドウォール１０７を形成、ｎ型ソースドレイン領域１０４ａ及びｐ型ソースドレイン領域１０４ｂを形成することにより、上述した図２９（ａ）及び（ｂ）に示した半導体装置を得ることができる。なお、その後は、通常、層間絶縁膜の形成、及びゲートコンタクト領域１０５ａ等へのコンタクト（図示せず）の形成を行う。例えば、上記ゲート電極１０５Ｂ及び１０５Ｃの形成後に、活性領域１０３ａにゲート電極１０５Ｂ及び１０５Ｃをマスクにしてｎ型不純物イオンをイオン注入することにより、活性領域１０３ａにおけるゲート電極１０５Ｂ及び１０５Ｃの両側方下の領域に接合深さが比較的浅いｎ型ソースドレイン拡散層（ｎ型エクステンション領域又はｎ型ＬＤＤ領域）を形成する。また、活性領域１０３ｂにゲート電極１０５Ｂ及び１０５Ｃをマスクにしてｐ型不純物イオンをイオン注入することにより、活性領域１０３ｂにおけるゲート電極１０５Ｂ及び１０５Ｃの両側方下の領域に接合深さが比較的浅いｐ型ソースドレイン拡散層（ｐ型エクステンション領域又はｐ型ＬＤＤ領域）を形成する。

続いて、半導体基板１０１の全面に亘ってＣＶＤ法等によりシリコン窒化膜を堆積した後に異方性エッチングを行って、ゲート電極１０５Ｂ及び１０５Ｃの両側面にサイドウォール１０７を形成する。なお、サイドウォール１０７は、例えばシリコン酸化膜とシリコン窒化膜との積層膜からなる場合であってもよい。続いて、サイドウォール１０７をマスクにして、活性領域１０３ａにはｎ型不純物イオンのイオン注入を行い、活性領域１０３ｂにはｐ型不純物イオンのイオン注入を行う。その後、半導体基板１０１に熱処理を加えることにより、活性領域１０３ａにおけるサイドウォール１０７の外側方下の領域に接合深さが比較的深いｎ型ソースドレイン拡散層を形成するとともに、活性領域１０３ｂにおけるサイドウォール１０７の外側方下の領域に接合深さが比較的深いｐ型ソースドレイン拡散層を形成する。このように、活性領域１０３ａには、接合深さが比較的浅いｎ型ソースドレイン拡散層及び接合深さが比較的深いｎ型ソースドレイン拡散層からなるｎ型ソースドレイン領域１０４ａが形成され、活性領域１０３ｂには、接合深さが比較的浅いｐ型ソースドレイン拡散層及び接合深さが比較的深いｐ型ソースドレイン拡散層からなるｐ型ソースドレイン領域１０４ｂが形成される。続いて、半導体基板１０１の全面に、ＣＶＤ法等を用いて例えばシリコン酸化膜よりなる層間絶縁膜を形成した後に、例えばドライエッチングによって形成したコンタクトホール内にタングステンをＣＭＰ（chemical mechanical polishing）法等を用いて埋め込んでコンタクトプラグを形成する。その後、メタル配線の形成等を行う。なお、ｎ型ソースドレイン領域１０４ａ、ｐ型ソースドレイン領域１０４ｂ及びゲート電極１０５Ｂ及び１０５Ｃの表面をシリサイド化する工程、又はゲート電極１０５Ｂ及び１０５Ｃをフルシリサイド化する工程を含めてもよい。

なお、マスク膜１０８及びアモルファスシリコン膜１１１は、ゲート電極膜形成膜１０５Ａの形成時に同時に消失させることもできるし、サイドウォール１０７の形成時のオーバーエッチングで除去することもできるが、本実施形態においても、活性領域１０３ａ，１０３ｂ上のゲート電極１０５Ｂ及び１０５Ｃの膜厚は変化しないため、安定したトランジスタ特性を得ることができる。また、ゲートコンタクト形成領域１０５ａ又は配線領域１０５ｂの膜厚も変化しないため、バラツキが増えることもないし、コンタクト抵抗又は配線抵抗に及ぼす影響もない。

以上の工程により、本実施形態では、上述の第１〜第３の実施形態と同様に、コーナーラウンディング現象の抑制が可能であるため、トランジスタ特性の変動を防ぎながらゲートコンタクト領域１０５ａ又は配線領域１０５ｂを活性領域１０３ａ、１０３ｂに近づけることができると共に、ゲートコンタクト領域の寸法を大きくすることに伴うゲート電極ショートを抑制しながら隣り合うゲート電極を接近させることができ、高集積化が可能となる。本実施形態では特に、ゲート電極形成膜１０５Ａをパターニングしてゲート電極１０５Ｂ及び１０５Ｃを形成する際、上述の第１〜第３の実施形態のようにレジストパターンとハードマスクとを混在させたパターニングではなく、ハードマスクのみ（アモルファスシリコン膜１１１及びマスク膜１０８）を用いたパターニングであるため、レジストパターンのパターン率に依存することがない。このため、上述の第１〜第３の実施形態と比較して、ゲートコンタクト領域１０５ａ又は配線領域１０５ｂを活性領域１０３ａ、１０３ｂにより近づけることができると共に、隣り合うゲート電極１０５Ｂ及び１０５Ｃをより接近させることができ、安定した加工でより高集積化が可能となる。さらに、ゲート電極１０５Ｂ及び１０５Ｃが、上述した第１〜第３の実施形態とは異なって段差部を有していないため、ゲート電極１０５Ｂ及び１０５Ｃの上部にシリサイド層を形成する際に、シリサイド層が断線することを防止し、加工の安定化が図れる。

なお、本実施形態では、レジストパターン１０９を用いたパターニングの後に、レジストパターン１１０を用いたパターニングを行う場合について説明したが、上述の第２の実施形態と同様に、レジストパターン１１０を用いたパターニングの後に、レジストパターン１０９を用いたパターニングを行うようにすることもできる。また、上述の第３の実施形態及びその変形例（１）と同様に、レジストパターン１０９ａ及び１０９ｂを用いたパターニングの後に、レジストパターン１１０ａ及び１１０ｂを用いたパターニングを行うようにしてもよいし、その順序を逆にするようにしてもよい。なお、これらの工程を有する半導体装置の製造方法及びその製造方法によって得られる半導体装置の構造については、上述した各実施形態の対応部分から同様に想起できるため、ここではその具体的な説明は省略する。

なお、以上の第１〜第４の実施形態並びにその変形例では、ゲート電極１０５、１０５Ｂ、１０５Ｃの構成材料としてポリシリコンを用いたが、アモルファスシリコン膜、金属シリサイド及びポリシリコンの積層膜、シリサイド膜、又は金属等であればよい。

なお、以上の第１〜第４の実施形態並びにその変形例では、ゲート絶縁膜１０９の構成材料としてＳｉＯＮを用いたが、ＳｉＯ２又はＨｆＳｉＯＮ等の他の材料を用いてもよいことは明らかである。

なお、以上の第１〜第３の実施形態並びにその変形例では、ゲートコンタクト領域１０５ａにおいて、ゲート電極１０５、１０５Ｂをパターニングするためのレジストパターンの太りが無いため、ゲートコンタクト領域１０５ａを有するゲート電極を近接させる構造であるような場合に、レジストパターン同士を解像限界近くまで接近させることができ、しかも、十分なコンタクト面積を得ることができる。

本発明に係る半導体装置及びその製造方法は、屈曲部分を有するゲート電極を備えた電界効果トランジスタを含む半導体装置及びその製造方法等に有用である。

（ａ）は、本発明の第１の実施形態に係る半導体装置の構造を示す平面図であり、（ｂ）は（ａ）におけるIb-Ib線に対応する断面図、（ｃ）は（ａ）におけるIc-Ic線に対応する断面図である。 （ａ）及び（ｂ）は、本発明の第１の実施形態に係る半導体装置の製造方法を示す平面図である。 （ａ）は、本発明の第１の実施形態に係る半導体装置の製造方法を示す平面図であり、（ｂ）は（ａ）におけるIIIb-IIIb線に対応する断面図、（ｃ）は（ａ）におけるIIIc-IIIc線に対応する断面図である。 （ａ）は、本発明の第１の実施形態に係る半導体装置の製造方法を示す平面図であり、（ｂ）は（ａ）におけるIVb-IVb線に対応する断面図、（ｃ）は（ａ）におけるIVc-IVc線に対応する断面図である。 本発明の第１の実施形態に係る半導体装置の製造方法を示す平面図であって、図４（ａ）の変形例を示す平面図である。 （ａ）は、本発明の第１の実施形態に係る半導体装置の製造方法を示す平面図であり、（ｂ）は（ａ）におけるVIb-VIb線に対応する断面図、（ｃ）は（ａ）におけるVIc-VIc線に対応する断面図である。 （ａ）及び（ｂ）は、本発明の第１の実施形態に係る半導体装置の製造方法の変形例を示す平面図である。 （ａ）は、本発明の第１の実施形態に係る半導体装置の製造方法の変形例を示す平面図であり、（ｂ）は（ａ）におけるVIIIb-VIIIb線に対応する断面図、（ｃ）は（ａ）におけるVIIIc-VIIIc線に対応する断面図である。 （ａ）は、本発明の第１の実施形態に係る半導体装置の製造方法の変形例を示す平面図であり、（ｂ）は（ａ）におけるIXb-IXb線に対応する断面図、（ｃ）は（ａ）におけるIXc-IXc線に対応する断面図である。 （ａ）は、本発明の第１の実施形態に係る半導体装置の製造方法の変形例を示す平面図であり、（ｂ）は（ａ）におけるXb-Xb線に対応する断面図、（ｃ）は（ａ）におけるXc-Xc線に対応する断面図である。 （ａ）は、本発明の第１の実施形態に係る半導体装置の製造方法の変形例を示す平面図であり、（ｂ）は（ａ）におけるXIb-XIb線に対応する断面図、（ｃ）は（ａ）におけるXIc-XIc線に対応する断面図である。 （ａ）は、本発明の第２の実施形態に係る半導体装置の構造を示す平面図であり、（ｂ）は（ａ）におけるXIIb-XIIb線に対応する断面図である。 （ａ）及び（ｂ）は、本発明の第２の実施形態に係る半導体装置の製造方法を示す平面図である。 （ａ）及び（ｂ）は、本発明の第２の実施形態に係る半導体装置の製造方法を示す平面図である。 （ａ）及び（ｂ）は、本発明の第２の実施形態に係る半導体装置の製造方法を示す平面図である。 （ａ）及び（ｂ）は、本発明の第２の実施形態に係る半導体装置の製造方法の変形例を示す平面図である。 （ａ）は、本発明の第２の実施形態に係る半導体装置の製造方法の変形例を示す平面図であり、（ｂ）は（ａ）におけるXVIIb-XVIIb線に対応する断面図、（ｃ）は（ａ）におけるXBIIc-XVIIc線に対応する断面図である。 （ａ）は、本発明の第２の実施形態に係る半導体装置の製造方法の変形例を示す平面図であり、（ｂ）は（ａ）におけるXVIIIb-XVIIIb線に対応する断面図、（ｃ）は（ａ）におけるXVIIc-XVIIc線に対応する断面図である。 （ａ）は、本発明の第２の実施形態に係る半導体装置の製造方法の変形例を示す平面図であり、（ｂ）は（ａ）におけるXIXb-XIXb線に対応する断面図、（ｃ）は（ａ）におけるXIXc-XIXc線に対応する断面図である。 （ａ）は、本発明の第３の実施形態に係る半導体装置の構造を示す平面図であり、（ｂ）は（ａ）におけるXXb-XXb線に対応する断面図、（ｃ）は（ａ）におけるXXc-XXc線に対応する断面図である。 （ａ）及び（ｂ）は、本発明の第３の実施形態に係る半導体装置の製造方法を示す平面図である。 （ａ）は、本発明の第３の実施形態に係る半導体装置の製造方法を示す平面図であり、（ｂ）は（ａ）におけるXXIIb-XXIIb線に対応する断面図、（ｃ）は（ａ）におけるXXIIc-XXIIc線に対応する断面図である。 （ａ）は、本発明の第３の実施形態に係る半導体装置の製造方法を示す平面図であり、（ｂ）は（ａ）におけるXXIIIb-XXIIIb線に対応する断面図、（ｃ）は（ａ）におけるXXIIIc-XXIIIc線に対応する断面図である。 （ａ）は、本発明の第３の実施形態に係る半導体装置の変形例（１）の構造を示す平面図であり、（ｂ）は（ａ）におけるXXIVb-XXIVb線に対応する断面図、（ｃ）は（ａ）におけるXXIVc-XXIVc線に対応する断面図である。 （ａ）は、本発明の第３の実施形態に係る半導体装置の変形例（１）の製造方法を示す平面図であり、（ｂ）は（ａ）におけるXXVb-XXVb線に対応する断面図、（ｃ）は（ａ）におけるXXVc-XXVc線に対応する断面図である。 （ａ）は、本発明の第３の実施形態に係る半導体装置の変形例（１）の製造方法を示す平面図であり、（ｂ）は（ａ）におけるXXVIb-XXVIb線に対応する断面図、（ｃ）は（ａ）におけるXXVIc-XXVIc線に対応する断面図である。 （ａ）は、本発明の第３の実施形態に係る半導体装置の変形例（２）の製造方法を示す平面図であり、（ｂ）は（ａ）におけるXXVIIb-XXVIIb線に対応する断面図、（ｃ）は（ａ）におけるXXVIIc-XXVIIc線に対応する断面図である。 （ａ）は、本発明の第３の実施形態に係る半導体装置の変形例（２）の製造方法を示す平面図であり、（ｂ）は（ａ）におけるXXVIIIb-XXVIIIb線に対応する断面図、（ｃ）は（ａ）におけるXXVIIIc-XXVIIIc線に対応する断面図である。 （ａ）は、本発明の第４の実施形態に係る半導体装置の構造を示す平面図であり、（ｂ）は（ａ）におけるXXIXb-XXIXb線に対応する断面図である。 （ａ）及び（ｂ）は、本発明の第４の実施形態に係る半導体装置の製造方法の変形例を示す平面図である。 （ａ）は、本発明の第４の実施形態に係る半導体装置の構造を示す平面図であり、（ｂ）は（ａ）におけるXXXIb-XXXIb線に対応する断面図、（ｃ）は（ａ）におけるXXXIc-XXXIc線に対応する断面図である。 （ａ）は、本発明の第４の実施形態に係る半導体装置の構造を示す平面図であり、（ｂ）は（ａ）におけるXXXIIb-XXXIIb線に対応する断面図、（ｃ）は（ａ）におけるXXXIIc-XXXIIc線に対応する断面図である。 （ａ）は、本発明の第４の実施形態に係る半導体装置の構造を示す平面図であり、（ｂ）は（ａ）におけるXXXIIIb-XXXIIIb線に対応する断面図、（ｃ）は（ａ）におけるXXXIIIc-XXXIIIc線に対応する断面図である。 （ａ）は、本発明の第４の実施形態に係る半導体装置の構造を示す平面図であり、（ｂ）は（ａ）におけるXXXIVb-XXXIVb線に対応する断面図、（ｃ）は（ａ）におけるXXXIVc-XXXIVc線に対応する断面図である。 従来の半導体装置のレイアウト図である。 （ａ）及び（ｂ）は、従来の半導体装置で生じるコーナーラウンディング現象を説明するための平面図である。

符号の説明

１０１ 半導体基板
１０２ 素子分離領域
１０３ａ、１０３ｂ 活性領域
１０４ａ ｎ型ソースドレイン領域
１０４ｂ ｐ型ソースドレイン領域
１０５、１０５Ｂ、１０５Ｃ ゲート電極
１０５ａ ゲートコンタクト領域
１０５ｂ 配線領域
１０５ｃ 段差部
１０６ ゲート絶縁膜
１０７ サイドウォール
１０８ マスク膜
１０９、１０９ａ、１０９ｂ レジストパターン
１１０、１１０ａ、１１０ｂ レジストパターン
１１１ アモルファスシリコン膜
ａ、ｂ 段差部

Claims (18)

1. 半導体基板に形成された素子分離領域と、
   前記素子分離領域に囲まれた活性領域と、
   前記素子分離領域及び前記活性領域上に形成され、前記素子分離領域上に前記活性領域上に比べてゲート長方向のパターン幅が大きい第１の領域を有する第１のゲート電極とを備え、
   前記第１のゲート電極における前記第１の領域は、膜厚が前記活性領域上の膜厚と異なる部分を有している、半導体装置。
2. 請求項１に記載の半導体装置において、
   前記第１のゲート電極における第１の領域は、ゲートコンタクト領域又は配線領域である、半導体装置。
3. 請求項１又は２に記載の半導体装置において、
   前記活性領域近傍における前記第１の領域に存在する屈曲部は、平面形状が直角形状である、半導体装置。
4. 請求項１〜３のうちのいずれか１項に記載の半導体装置において、
   前記第１のゲート電極における前記第１の領域は、前記第１のゲート電極の前記活性領域上の膜厚よりも薄い膜厚の部分を有している、半導体装置。
5. 請求項１〜３のうちのいずれか１項に記載の半導体装置において、
   前記第１のゲート電極における前記第１の領域は、前記第１のゲート電極の前記活性領域上の膜厚よりも厚い膜厚の部分を有している、半導体装置。
6. 請求項１〜３のうちのいずれか１項に記載の半導体装置において、
   前記素子分離領域及び前記活性領域上に前記第１のゲート電極と並んで形成され、前記素子分離領域上に前記活性領域上に比べてゲート長方向のパターン幅が大きい第２の領域を有する第２のゲート電極とを備え、
   前記活性領域上における前記第１のゲート電極の膜厚は、前記活性領域上における前記第２のゲート電極の膜厚と異なっている、半導体装置。
7. 請求項６に記載の半導体装置において、
   前記第１のゲート電極における第１の領域は、前記第１のゲート電極における前記活性領域上の膜厚よりも薄い膜厚の部分を有しており、
   前記第２のゲート電極における第２の領域は、前記第２のゲート電極における前記活性領域上の膜厚よりも厚い膜厚の部分を有している、半導体装置。
8. 請求項６又は７に記載の半導体装置において、
   前記活性領域近傍における前記第２の領域に存在する屈曲部は、平面形状が直角形状である、半導体装置。
9. 請求項１〜８のうちのいずれか１項に記載の半導体装置において、
   前記活性領域上の前記第１のゲート電極と前記活性領域との間に形成されたゲート絶縁膜と、
   前記活性領域における前記第１のゲート電極の両側方下の領域に形成された第１のソースドレイン領域とをさらに備えている、半導体装置。
10. 請求項１〜９のうちのいずれか１項に記載の半導体装置において、
    前記第１のゲート電極の側面上に形成されたサイドウォールと、
    前記活性領域における前記サイドウォールの外側方下の領域に形成された第２のソースドレイン領域とをさらに備えている、半導体装置。
11. 半導体基板に素子分離領域と前記素子分離領域によって囲まれた活性領域とを形成する工程（ａ）と、
    前記素子分離領域及び前記活性領域上にゲート電極形成膜を形成する工程（ｂ）と、
    前記ゲート電極形成膜の上に、前記素子分離領域及び前記活性領域を跨ぐほぼ直線形状の第１のマスク部を形成する工程（ｃ）と、
    前記素子分離領域上に位置する前記ゲート電極形成膜の上に、第２のマスク部を形成する工程（ｄ）と、
    前記工程（ｃ）及び工程（ｄ）の後に、前記第１のマスク部及び前記第２のマスク部を用いて前記ゲート電極形成膜をエッチングすることにより、前記素子分離領域上に前記活性領域上に比べてゲート長方向のパターン幅が大きい第１の領域を有する第１のゲート電極を形成する工程（ｅ）とを備え、
    前記第１のマスク部は、前記第２のマスク部と異なるマスク構成を有しており、
    前記工程（ｅ）において、前記第１のマスク部と前記第２のマスク部は、互いに一部がオーバーラップするように形成されている、半導体装置の製造方法。
12. 請求項１１に記載の半導体装置の製造方法において、
    前記工程（ｃ）は、前記ゲート電極形成膜の上にマスク膜を形成する工程（ｃ１）と、前記マスク膜の上に、前記素子分離領域及び前記活性領域を跨ぐほぼ直線形状の第１のレジストパターンを形成する工程（ｃ２）と、前記第１のレジストパターンをマスクに用いて、少なくとも前記マスク膜をエッチングすることにより、パターニングされた前記マスク膜を有する前記第１のマスク部を形成する工程（ｃ３）と、前記工程（ｃ３）の後に前記第１のレジストパターンを除去する工程（ｃ４）とを有し、
    前記工程（ｄ）は、前記工程（ｃ）の後に行ない、前記素子分離領域上に位置する前記ゲート電極形成膜の上に、前記第１のマスク部の少なくとも一部及び前記第１の領域を覆う第２のレジストパターンからなる前記第２のマスク部を形成する工程を含み、
    前記工程（ｅ）では、前記マスク膜を有する前記第１のマスク部及び前記第２のレジストパターンからなる前記第２のマスク部をマスクにして、前記ゲート電極形成膜をエッチングすることにより前記第１のゲート電極を形成する、半導体装置の製造方法。
13. 請求項１１に記載の半導体装置の製造方法において、
    前記工程（ｃ）は、前記ゲート電極形成膜の上に、前記素子分離領域及び前記活性領域を跨ぐほぼ直線形状の第１のレジストパターンを形成する工程（ｃ１）と、前記第１のレジストパターンをマスクに用いて、前記ゲート電極形成膜の上部をエッチングすることにより、前記ゲート電極形成膜からなる前記第１のマスク部を形成する工程（ｃ２）と、前記工程（ｃ２）の後に前記第１のレジストパターンを除去する工程（ｃ３）とを有し、
    前記工程（ｄ）は、前記工程（ｃ）の後に行ない、前記素子分離領域上に位置する前記ゲート電極形成膜の上に、前記第１のマスク部の少なくとも一部及び前記第１の領域を覆う第２のレジストパターンからなる前記第２のマスク部を形成する工程を含み、
    前記工程（ｅ）では、前記ゲート電極形成膜からなる前記第１のマスク部及び前記第２のレジストパターンからなる前記第２のマスク部をマスクにして、前記ゲート電極形成膜をエッチングすることにより前記第１のゲート電極を形成する、半導体装置の製造方法。
14. 請求項１１に記載の半導体装置の製造方法において、
    前記工程（ｄ）は、前記ゲート電極形成膜の上にマスク膜を形成する工程（ｄ１）と、前記素子分離領域上に位置する前記マスク膜の上に、前記第１の領域を覆う第１のレジストパターンを形成する工程（ｄ２）と、前記第１のレジストパターンをマスクに用いて、少なくとも前記マスク膜をエッチングすることにより、パターニングされた前記マスク膜を有する前記第２のマスク部を形成する工程（ｄ３）と、前記工程（ｄ３）の後に前記第１のレジストパターンを除去する工程（ｄ４）とを有し、
    前記工程（ｃ）は、前記工程（ｄ）の後に行ない、前記ゲート電極形成膜の上に、前記第２のマスク部の一部を覆い、かつ前記素子分離領域及び前記活性領域を跨ぐほぼ直線形状の第２のレジストパターンからなる前記第１のマスク部を形成する工程を含み、
    前記工程（ｅ）では、前記第２のレジストパターンからなる前記第１のマスク部及び前記マスク膜を有する前記第２のマスク部をマスクにして、前記ゲート電極形成膜をエッチングすることにより前記第１のゲート電極を形成する、半導体装置の製造方法。
15. 請求項１１に記載の半導体装置の製造方法において、
    前記工程（ｄ）は、前記素子分離領域上に位置する前記ゲート電極形成膜の上に、前記第１の領域を覆う第１のレジストパターンを形成する工程（ｄ１）と、前記第１のレジストパターンをマスクに用いて、少なくとも前記ゲート電極形成膜の上部をエッチングすることにより、前記ゲート電極形成膜からなる前記第２のマスク部を形成する工程（ｄ２）と、前記工程（ｄ２）の後に前記第１のレジストパターンを除去する工程（ｄ３）とを有し、
    前記工程（ｃ）は、前記工程（ｄ）の後に行ない、前記ゲート電極形成膜の上に、前記第２のマスク部の一部を覆い、かつ前記素子分離領域及び前記活性領域を跨ぐほぼ直線形状の第２のレジストパターンからなる前記第１のマスク部を形成する工程を含み、
    前記工程（ｅ）では、前記第２のレジストパターンからなる前記第１のマスク部及び前記ゲート電極形成膜からなる前記第２のマスク部をマスクにして、前記ゲート電極形成膜をエッチングすることにより前記第１のゲート電極を形成する、半導体装置の製造方法。
16. 請求項１１〜１５のうちのいずれか１項に記載の半導体装置の製造方法において、
    前記工程（ｃ）は、前記第１のマスク部を形成するとともに、前記素子分離領域上に位置する前記ゲート電極形成膜の上に、第３のマスク部を形成する工程を含み、
    前記工程（ｄ）は、前記第２のマスク部を形成するとともに、前記ゲート電極形成膜の上に、前記素子分離領域及び前記活性領域を跨ぐほぼ直線形状の第４のマスク部を形成する工程を含み、
    前記工程（ｅ）は、前記第１のゲート電極を形成するとともに、前記第３のマスク部及び前記第４のマスク部を用いて前記ゲート電極形成膜をエッチングすることにより、前記素子分離領域上に前記活性領域上に比べてゲート長方向のパターン幅が大きい第２の領域を有する第２のゲート電極を形成する工程を含み、
    前記第３のマスク部は、前記第４のマスク部と異なるマスク構成を有しており、
    前記工程（ｅ）において、前記第３のマスク部と前記第４のマスク部は、互いに一部がオーバーラップするように形成されている、半導体装置の製造方法。
17. 請求項１１に記載の半導体装置の製造方法において、
    前記工程（ｃ）は、前記ゲート電極形成膜の上に第１のマスク膜及び第２のマスク膜を順次形成する工程（ｃ１）と、前記第２のマスク膜の上に、前記素子分離領域及び前記活性領域を跨ぐほぼ直線形状の第１のレジストパターンを形成する工程（ｃ２）と、前記第１のレジストパターンをマスクに用いて、少なくとも前記第２のマスク膜をエッチングすることにより、パターニングされた前記第２のマスク膜を有する前記第１のマスク部を形成する工程（ｃ３）と、前記工程（ｃ３）の後に前記第１のレジストパターンを除去する工程（ｃ４）とを有し、
    前記工程（ｄ）は、前記工程（ｃ）の後に行ない、前記素子分離領域上に位置する前記第１のマスク膜の上に、前記第１のマスク部の少なくとも一部及び前記第１の領域を覆う第２のレジストパターンを形成する工程（ｄ１）と、前記第２のレジストパターン及び前記第１のマスク部における前記第２のマスク膜をマスクにして、前記第１のマスク膜をエッチングすることにより、パターニングされた前記第１のマスク膜からなる前記第２のマスク部を形成する工程（ｄ２）と、前記工程（ｄ２）の後に前記第２のレジストパターンを除去する工程（ｄ３）とを有し、
    前記工程（ｅ）では、前記第２のマスク膜を有する前記第１のマスク部及び前記第１のマスク膜からなる前記第２のマスク部をマスクにして、前記ゲート電極形成膜をエッチングすることにより前記第１のゲート電極を形成する、半導体装置の製造方法。
18. 請求項１１に記載の半導体装置の製造方法において、
    前記工程（ｄ）は、前記ゲート電極形成膜の上に第１のマスク膜及び第２のマスク膜を順次形成する工程（ｄ１）と、前記素子分離領域上に位置する前記第２のマスク膜の上に、前記第１の領域を覆う第１のレジストパターンを形成する工程（ｄ２）と、前記第１のレジストパターンをマスクに用いて、少なくとも前記第２のマスク膜をエッチングすることにより、パターニングされた前記第２のマスク膜を有する前記第２のマスク部を形成する工程（ｄ３）と、前記工程（ｄ３）の後に前記第１のレジストパターンを除去する工程（ｄ４）とを有し、
    前記工程（ｃ）は、前記工程（ｄ）の後に行ない、前記第１のマスク膜の上に、前記第２のマスク部の一部を覆い、かつ前記素子分離領域及び前記活性領域を跨ぐほぼ直線形状の第２のレジストパターンを形成する工程（ｃ１）と、前記第２のレジストパターン及び前記第２のマスク部における前記第２のマスク膜をマスクにして、前記第１のマスク膜をエッチングすることにより、パターニングされた前記第１のマスク膜からなる前記第１のマスク部を形成する工程（ｃ２）と、前記工程（ｃ２）の後に前記第２のレジストパターンを除去する工程（ｃ３）とを有し、
    前記工程（ｅ）では、前記第１のマスク膜からなる前記第１のマスク部及び前記第２のマスク膜を有する前記第２のマスク部をマスクにして、前記ゲート電極形成膜をエッチングすることにより前記第１のゲート電極を形成する、半導体装置の製造方法。

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