JP2005347296A - 半導体装置および半導体装置の製造方法 - Google Patents

Abstract

【課題】 メタルシリサイド層に代えて当該メタルシリサイド層よりも導電性の低い他の導電性の膜を構成する必要なくすると共に製造工程上でも大きな変更を施すことなくノード部に高抵抗を付加しソフトエラー対策を施すことができるようにする。
【解決手段】 インバータ回路の入力端子ノードＮ４とインバータ回路Ｉ２の出力端子ノードＮ２との間に電気的に接続する多結晶シリコン膜３およびメタルシリサイド層８が平板状に設けられている。そして、多結晶シリコン膜３およびメタルシリサイド層８の上部の一部に溝部４が形成されることで抵抗要素４が形成されている。これによりゲート電極配線ＧＣの高抵抗化を図ることができる。
【選択図】 図１

Description

本発明は、２つのインバータ回路を有するＳＲＡＭセルを備えた構成の半導体装置およびその製造方法に関する。

スタティック型メモリセル（ＳＲＡＭセル）は、例えばフルＣＭＯＳタイプのものでは、６個のＣＭＯＳトランジスタにより１つのメモリセルが構成されている。このようなＳＲＡＭセルは、外部から入射する中性子線やα線等により記憶内容に変化をきたすソフトエラーの発生が問題となっている。このようなソフトエラー対策を行うため、ノード部に抵抗を付加する構成が考えられている（例えば、特許文献１参照。）。 特許文献１では、電気的に接続する導電層をメタルシリサイド層（コバルトシリサイド（ＣｏＳｉ））よりも高い抵抗値を有するタングステン（Ｗ）膜で形成することによりノード部分の電気的高抵抗化を図りソフトエラー対策を施している。
ＵＳＰ−６５２９４０１

しかしながら、特許文献１の技術では、製造工程としてタングステンを一層余分に形成するため製造工程が増えるという問題があった。
本発明は、上記事情に鑑みてなされたもので、その目的は、メタルシリサイド層に代えて当該メタルシリサイド層よりも導電性の低い他の導電性の膜を構成する必要なくすると共に製造工程上でも大きな変更を施すことなくノード部に高抵抗を付加しソフトエラー対策を施すことができるようにした半導体装置およびその製造方法を提供することにある。

本発明の半導体装置は、第１の負荷用ＭＯＳＦＥＴおよび第１のドライバ用ＭＯＳＦＥＴのゲート電極が互いに接続されてなる第１のインバータ回路と、第２の負荷用ＭＯＳＦＥＴおよび第２のドライバ用ＭＯＳＦＥＴのゲート電極が互いに接続されてなる第２のインバータ回路と、第１および第２のインバータ回路のうちの一方の入力端子と他方の出力端子との間を互いに電気的に接続する導電層と、この導電層の上部に形成される低抵抗金属膜層とを備え、導電層および低抵抗金属膜層には低抵抗金属膜層を分断すると共に導電層の上部を一部除去する溝部が形成されていることを特徴としている。

また、本発明の半導体装置は、第１の負荷用ＭＯＳＦＥＴおよび第１のドライバ用ＭＯＳＦＥＴのゲート電極が互いに接続されてなる第１のインバータ回路と、第２の負荷用ＭＯＳＦＥＴおよび第２のドライバ用ＭＯＳＦＥＴのゲート電極が互いに接続されてなる第２のインバータ回路と、第１および第２のインバータ回路のうちの一方の入力端子と他方の出力端子との間を互いに電気的に接続すると共に、上部の一部が削られることにより他の箇所より膜厚が薄い薄膜厚部が形成された導電層と、この導電層の薄膜厚部の端部に位置する段差部に形成された絶縁膜の形成領域を除き導電層の上部に形成された低抵抗金属膜層とを備えていることを特徴としている。

本発明の半導体装置の製造方法は、半導体基板に素子分離領域を複数のアクティブエリア間に形成する工程と、半導体基板の複数のアクティブエリア間に導電層を平板状に形成する工程と、導電層の上部に溝部を形成する工程と、溝部内に絶縁膜を形成する工程と、絶縁膜が形成された溝部内を除き導電層の上部に低抵抗金属膜層を形成する工程とを備えたことを特徴としている。

本発明の半導体装置の製造方法は、半導体基板に素子分離領域を複数のアクティブエリア間に形成する工程と、半導体基板の前記複数のアクティブエリア間に導電層を平板状に形成する工程と、導電層の上部の一部を削ることにより薄膜厚部を形成する工程と、薄膜厚部の端部に位置する段差部に絶縁膜を形成する工程と、絶縁膜の形成領域を除き導電層の上部に低抵抗導電膜層を形成する工程とを備えたことを特徴としている。

本発明によれば、製造工程上で大きな変更を施すことなくノード部に高抵抗を付加しソフトエラー対策できるようになる。

（第１の実施形態）
以下、本発明をＳＲＡＭ半導体記憶装置に適用した第１の実施形態について図１ないし図１３を参照しながら説明する。尚、ＳＲＡＭ半導体記憶装置に適用した実施形態を示すが、必要に応じて他の不揮発性記憶装置や揮発性記憶装置に適用してもよい。
図３は、ＳＲＡＭセルについて電気的構成を概略的に示しており、図１は、ＳＲＡＭセル２を模式的に示しており、アクティブエリアＡＡおよび素子分離領域ＳＴＩやゲート電極配線Ｇが形成された状態を示す平面図である。また図２（ａ）は、図１におけるＡ−Ａ線に沿う模式的な断面図を示しており、図２（ｂ）は、図１におけるＢ−Ｂ線に沿う模式的な断面図を示している。

ＳＲＡＭ半導体記憶装置１は、メモリセル領域において、図１および図３に示すように、ＳＲＡＭセル２が例えば点対称もしくは線対称に多数配列されることにより構成されている。まず、ＳＲＡＭセル２の電気的構成について概略的に説明する。図３において、ＳＲＡＭセル２は、一般的なＦｕｌｌ−ＣＭＯＳタイプのもので、６個のＭＯＳＦＥＴを備えている。以下、ＭＯＳＦＥＴを単に「トランジスタ」と称して説明を行う。これらの６個のトランジスタは、第１および第２の負荷用トランジスタＴＬ１およびＴＬ２、第１および第２のドライバ用トランジスタＴＤ１およびＴＤ２、第１および第２の転送ゲート用トランジスタＴＳ１およびＴＳ２からなっている。

負荷用のトランジスタＴＬ１およびＴＬ２は、それぞれｐチャンネル型のＭＯＳＦＥＴにより構成されており、ドライバ用のトランジスタＴＤ１およびＴＤ２は、ｎチャンネル型のＭＯＳＦＥＴにより構成されている。また、転送ゲート用のトランジスタＴＳ１およびＴＳ２は、ｎチャンネル型のＭＯＳＦＥＴにより構成されている。
図３に示すように、負荷用のトランジスタＴＬ１およびドライバ用のトランジスタＴＤ１のゲートが互いに接続されることにより第１のインバータ回路Ｉ１が構成されており、各トランジスタＴＤ１およびＴＬ１が相補的に動作する。さらに負荷用のトランジスタＴＬ２およびドライバ用のトランジスタＴＤ２のゲートが互いに接続されることにより第２のインバータ回路Ｉ２が構成されており、トランジスタＴＬ２およびＴＤ２が相補的に動作する。

これらのインバータ回路Ｉ１およびＩ２は、電源電圧ＶｄｄおよびＶｓｓ（ＧＮＤ）が与えられることにより動作する。インバータ回路Ｉ１の出力端子ノードＮ１とインバータ回路Ｉ２の入力端子ノードＮ３との間には抵抗要素Ｒ２が構成されており、インバータ回路Ｉ２の出力端子ノードＮ２とインバータ回路Ｉ１の入力端子ノードＮ４との間にも抵抗要素Ｒ１が構成されている。これらの抵抗要素Ｒ１およびＲ２は、後述するが多結晶シリコン層３に対して通電断面面積が狭くなるように溝部４が形成されることにより構成されており（図１または図２（ａ）参照）、これらの抵抗要素Ｒ１およびＲ２の働きによりソフトエラー対策を施すことができるようになる。

図３に示すように、転送ゲート用のトランジスタＴＳ１およびＴＳ２のゲートは、ワード線ＷＬに共通に接続されている。トランジスタＴＳ１のソース／ドレイン端子はビット線ＢＬおよびインバータ回路Ｉ１の出力端子ノードＮ１間に接続されていると共に、トランジスタＴＳ２のソース／ドレイン端子はビット線／ＢＬおよびインバータ回路Ｉ２の出力端子ノードＮ２間に接続されている。

＜構造について＞
以下、ＳＲＡＭセル２の実際の半導体装置内の構造（パターンレイアウト）について図１および図２を参照しながら説明する。本実施形態においては、導電層（ゲート電極配線の一部）の構造、抵抗要素Ｒ１およびＲ２を設けていることに特徴を備えているため、この部分を中心に説明を行う。図１において、数個のＳＲＡＭセル２の構造について示しているが、実際には半導体記憶装置として、記憶容量に対応した個数分のＳＲＡＭセル２が行列状に配置されている。

このＳＲＡＭセル２は、特に抵抗要素Ｒ１が形成されている部分については、次のように構成されている。図２に示すように、ｐ型のシリコン半導体基板５の表面下にＮウェル（Ｎ−ｗｅｌｌ）領域６や図示しないＰウェル（Ｐ−ｗｅｌｌ）領域が形成されており、これらのＮウェル領域６やＰウェル領域内に素子分離領域ＳＴＩ（Shallow Trench Isolation)が形成されている。ここでは、本実施形態の特徴部分を説明するため、Ｎウェル領域６に形成された素子構造について説明を行う。

図１に示すように、この素子分離領域ＳＴＩによって素子分離された素子領域においてアクティブエリア（活性領域）ＡＡが縦列状に形成されている。換言すると、複数のアクティブエリアＡＡ間には素子分離領域ＳＴＩが形成されている。この素子分離領域ＳＴＩは、シリコン半導体基板５のＮウェル領域６にトレンチが形成され、このトレンチの側壁を薄く酸化することによりシリコン酸化膜１４が形成され、さらにこの上にＴＥＯＳ（TetraEthoxy Silane)膜１５が埋込み形成されることにより構成されている。

トランジスタＴＬ１の形成領域におけるアクティブエリアＡＡは、ｐチャンネル型のＭＯＳＦＥＴのソース／ドレインチャネル領域を含んでいる。尚、図１に示すように、トランジスタＴＬ１およびＴＬ２のアクティブエリアＡＡには電源電位Ｖｄｄが与えられており、トランジスタＴＤ１およびＴＤ２のアクティブエリアＡＡには、接地電位Ｖｓｓが与えられる。

図２（ａ）に示すように、アクティブエリアＡＡにおいて、シリコン半導体基板５のＮウェル領域６上には、ゲート絶縁膜としてシリコン酸化膜７が形成されている。また、図１に示すように、アクティブエリアＡＡ上のシリコン酸化膜５上や素子分離領域ＳＴＩ上には、アクティブエリアＡＡに直交するようにゲート電極配線ＧＣが形成されている。
このゲート電極配線ＧＣは、図２（ａ）および図２（ｂ）に示すように、例えばｐ型の不純物がドープされた多結晶シリコン層３（Phos.-doped Poly-silicon：本発明の導電層に相当)の上部にメタルシリサイド層８（例えばＣｏＳｉ：本発明の低抵抗金属膜層に相当）が形成されることにより構成され、インバータ回路Ｉ１を構成するトランジスタＴＤ１およびＴＬ１のゲート電極を電気的に接続している。尚、ゲート電極配線ＧＣは、不純物がドープされていない多結晶シリコン（undoped Poly-silicon）を備えて形成されていても良い。

ゲート電極配線ＧＣは、図１および図２（ａ）に示すように略平板状に形成されており、図２（ａ）に示すように、ゲート電極配線ＧＣの側壁に例えばＳｉＮやＳｉＯ₂材料によるスペーサ９が形成されている。このスペーサ９は、図２（ｂ）に示すように、ゲート電極配線ＧＣの側壁絶縁膜として形成されている。
ゲート電極配線ＧＣにはゲート電極配線ＧＣとトランジスタＴＬ２のドレイン拡散層１０とを電気的に接続するシェアードコンタクト領域ＳＣ２が形成されている。また、ゲート電極配線ＧＣには、シェアードコンタクト領域ＳＣ２とトランジスタＴＬ１との間の素子分離領域ＳＴＩ上の領域に溝部４が形成されている。

溝部４は、ゲート電極配線ＧＣのメタルシリサイド層８を分断すると共に多結晶シリコン３の上部を除去するように凹部状に形成されており、ゲート電極配線ＧＣの通電断面面積を縮小化している。また、この溝部４の側壁には例えばシリコン窒化膜やシリコン酸化膜等による絶縁膜１３が形成されている。この絶縁膜１３が溝部４内に形成されることによりゲート電極配線ＧＣの高抵抗化が図られている。

図２（ａ）および図２（ｂ）に示すように、絶縁膜１３やゲート電極配線ＧＣを覆うように例えばシリコン窒化膜による絶縁膜１６が形成されている。さらにその上には、例えばシリコン酸化膜による層間絶縁膜１７が形成されている。
図１および図２（ａ）並びに図２（ｂ）に示すように、シェアードコンタクト領域ＳＣ２においては、バリアメタル層１１と電極層１２とが積層形成されており、シリコン半導体基板５のＮウェル領域６に形成されたｐ型の不純物拡散層１０のコンタクト領域１０ａとメタルシリサイド層８とを電気的に導通するように形成される。シェアードコンタクト領域ＳＣ２ではシェアードコンタクト構造が採用されていることにより、トランジスタＴＬ２の拡散層１０のコンタクト領域１０ａと領域ＳＣ２のメタルシリサイド層８との間の電気的抵抗は低くなっている。

トランジスタＴＤ２およびＴＳ２の共通接続点となる拡散層（図示せず）は、図１に示す領域Ｃ２において、上層配線（図示せず）に接続するように構成されており、当該上層配線は、シェアードコンタクト領域ＳＣ２に形成されたバリアメタル層１１および電極層１２と電気的に接続されている（図１のノードＮ２参照）。また、ノードＮ１についても同様に、トランジスタＴＤ１およびＴＳ１の共通接続点となる拡散層（図示せず）は、図１に示す領域Ｃ１においてシェアードコンタクト領域ＳＣ１に形成されたバリアメタル層１１および電極層１２と、上層配線（図示せず）において電気的に接続されている。

また、図２（ｂ）に示すように、電源電位Ｖｄｄのコンタクト領域ＣＳにおいても、バリアメタル層１１と例えばタングステンからなる電極層１２とが積層形成されることにより構成されており、電源電位Ｖｄｄが与えられる上層配線（図示せず）との電気的接続を形成している。
第１の実施形態の構成によれば、インバータ回路Ｉ１の入力端子ノードＮ４とインバータ回路Ｉ２の出力端子ノードＮ２との間に電気的に接続するゲート電極配線ＧＣが平板状に設けられており、ゲート電極配線ＧＣの上部の一部（具体的には多結晶シリコン膜３の一部）に溝部４が形成されているため、ゲート電極配線ＧＣの高抵抗化を図ることができ、シェアードコンタクト構造を採用したとしても、ソフトエラー対策を簡単な構造により構成することができる。したがって、メタルシリサイド層８に代えて他の導電性の低い他の膜を成膜する必要なく構成することができるため、工程数増加を抑えることができる。

しかも、ゲート電極配線ＧＣの上部に形成されるメタルシリサイド層８の一部が溝部４により分断されており、溝部４下のゲート電極配線ＧＣには、メタルシリサイド層８が形成されていないため、メタルシリサイド層８をゲート電極配線ＧＣの全体に形成する構成に比較して高抵抗化を図ることができるようになる。

＜製造方法について＞
以下、図４ないし図１３を参照しながらＳＲＡＭセル２の製造方法について、特に本実施形態の製造方法の特徴にかかわる部分を中心に説明する。これらの図４ないし図１３は、図１におけるＡ−Ａ線に沿う断面図を示しており、この部分の製造工程を示している。
まず、図４に示すように、シリコン半導体基板５上にシリコン酸化膜２４、シリコン窒化膜１８、シリコン酸化膜１９を積層形成し、さらにこの上にレジスト２０を塗布し、当該レジスト２０をパターニング形成する。そして、図５に示すように、パターニング形成されたレジスト２０をマスクとしてトレンチ２１を形成する。トレンチ２１を形成した後、図６に示すように、トレンチ２１の内面の酸化処理を行い例えば１０［ｎｍ］程度シリコン酸化膜１４を形成する。

その後、図７に示すように、シリコン半導体基板５の上全面にＴＥＯＳ膜１５を形成しトレンチ１５に埋込み形成し、ＣＭＰ法により平坦化し素子分離領域ＳＴＩを形成する。続いて、図８に示すように、不純物イオンを注入することによりＮウェル領域６およびＰウェル（図示せず）を形成し、この後、熱酸化処理によりゲート絶縁膜としてシリコン酸化膜７をアクティブエリアＡＡに対して所定の膜厚に形成し、シリコン酸化膜７上にゲート電極配線ＧＣを構成する多結晶シリコン層３を例えば２００［ｎｍ］程度形成し、図９に示すように、その上にレジスト２２を塗布しリソグラフィ技術によりパターニング形成する。このとき、素子分離領域ＳＴＩがアクティブエリアＡＡ間に形成されるようになる。

この後、図１０に示すように、素子分離領域ＳＴＩの上方に位置する多結晶シリコン層３の上部の一部を異方性エッチングすることにより溝部４を形成する。この溝部４は、例えば５０［ｎｍ］〜１００［ｎｍ］の深さ、０．１[μｍ］〜０．２［μｍ］の開口幅の矩形状の凹部に形成する。
この後、図１１に示すように、多結晶シリコン層３上にレジスト２３を塗布し、ゲート電極配線ＧＣとして分断するためにレジスト２３をパターニング形成し、素子分離領域ＳＴＩ上に形成された多結晶シリコン層３を除去する。

この後、後酸化処理を行い、図１２に示すように、多結晶シリコン層３の溝部４内や側壁に絶縁膜として例えばシリコン窒化膜を形成することにより、溝部４に絶縁膜１３を埋込み形成すると共にゲート電極配線ＧＣの側壁にスペーサ９を形成する。すなわち、溝部４にシリコン窒化膜を埋込むことにより溝部４の表面を非露出状態とする。さらに拡散層１０（図２参照）を形成し、この後、図１３や図２に示すように、コバルト（Ｃｏ）等をスパッタリング処理することでサリサイド工程により多結晶シリコン層３の上部にメタルシリサイド層８を形成すると同時に拡散層１０の上部にコンタクト領域１０ａ（図２（ｂ）参照）を形成し、サリサイド反応していない部分を除去する。

このとき、図１３に示すように、溝部４には絶縁膜１３の存在によりメタルシリサイド層８が形成されることがない。ゲート電極配線ＧＣを流れる電流は、メタルシリサイド層８が形成されている領域においては主にメタルシリサイド層８の表面を流れる。したがって、溝部４には、メタルシリサイド層８が形成されていないため、溝部４でのゲート電極配線ＧＣを高抵抗化できるようになる。

この後、図２（ａ）および図２（ｂ）に示すように、ゲート電極配線ＧＣを覆うようにシリコン窒化膜１６を形成した後、当該シリコン窒化膜１６上に層間絶縁膜１７を形成すると共に、当該層間絶縁膜１７の各領域ＣＳ、ＳＣ１、ＳＣ２に対して例えばセルフアライン技術を使用することでコンタクトホールを形成し、このコンタクトホールにコンタクトプラグとしてチタン層１１やタングステン層１２を埋込み形成する。このとき、図２（ｂ）に示すように、領域ＳＣ２に対してシェアードコンタクト(Shared Contact)構造を採用することにより、アクティブエリアＡＡとゲート電極配線ＧＣのメタルシリサイド層８とを電気的に接続することができる。尚、図１において、領域Ｃ１およびＣ２においても上層配線（図示せず）との接続を行うためのコンタクトプラグ（図示せず）が形成される。

図１に示すように、トランジスタＴＬ１のゲート電極とトランジスタＴＬ２のドレイン拡散層とを抵抗要素Ｒ１（溝部４および絶縁膜１３）を介して電気的に接続できるようになる。トランジスタＴＬ２のゲート電極とトランジスタＴＬ１のドレイン拡散層との電気的接続も同様である。
尚、図示しないが、この後、シェアードコンタクト領域ＳＣ２のチタン層１１およびタングステン層１２と領域Ｃ２のコンタクトプラグ（図示せず）とを上層配線（図示せず）により接続する（図１のノードＮ２参照）。ノードＮ２についても同様に電気的に接続できるようになる。このような工程を経てＳＲＡＭセル２を構成することができるようになる。

第１の実施形態の製造方法によれば、シリコン半導体基板５にトレンチ２１を形成し、当該トレンチ２１の表面を酸化しシリコン酸化膜１４を形成した後ＴＥＯＳ膜１５を埋込み形成することで素子分離領域ＳＴＩを形成し、素子分離領域ＳＴＩを複数のアクティブエリアＡＡ間に形成し、シリコン半導体基板５のアクティブエリアＡＡ上にシリコン酸化膜７を形成し、アクティブエリアＡＡの延設方向に直交してゲート電極配線ＧＣを構成する多結晶シリコン層３を平板状に形成し、多結晶シリコン層３の上部に溝部４を形成し、溝部４内にシリコン窒化膜からなる絶縁膜１３を埋込み形成し、絶縁膜１３の形成された溝部４内を除き多結晶シリコン層３の上部にメタルシリサイド層８を形成しているため、溝部４下の多結晶シリコン層３の上部にはメタルシリサイド層８が形成されることなく、溝部４でのゲート電極配線ＧＣの高抵抗化を図ることができるようになる。

（第２の実施形態）
図１４ないし図１７は、本発明の第２の実施形態の説明を示すもので、第１の実施形態と異なるところは、ゲート電極配線ＧＣを構成する多結晶シリコン層３がシェアードコンタクト領域ＳＣ２とトランジスタＴＬ１との間の素子分離領域ＳＴＩ上の領域からシェアードコンタクト領域ＳＣ２側の端部まで多結晶シリコン層３の上部が除去され他の多結晶シリコン層３の膜厚より膜厚が薄くなった薄膜厚部３ａを形成し、薄膜厚部３ａの端部で段差部３１を形成する角側壁部３２に絶縁膜１３を形成し、当該絶縁膜１３の形成領域を除いて多結晶シリコン層３の上部にメタルシリサイド層８を形成することで、メタルシリサイド層８の形成されていない部分の高抵抗化を図るものである。第１の実施形態と同一部分については同一符号を付してその説明を省略し、以下異なるところについてのみ説明する。

図１４は、ＳＲＡＭセル２の模式的な平面図を示している。
図８に示す形成工程が行われた後、多結晶シリコン層３上にレジスト（図示せず）を塗布し、当該レジストをパターニング形成することで図１５に示すような円形形状３０ａのマスクパターン３０を構成し、図１６に示すように、多結晶シリコン層３の上部を円形状に除去し、多結晶シリコン層３に段差部３１を形成する。

この後、図１７に示すように、多結晶シリコン層３を素子分離領域ＳＴＩ上において分断する。このとき、分断された多結晶シリコン層３の長手方向の一方の端部３ｂ側から段差部３１にかけて膜厚が略等しい薄膜厚部３ａが形成される。すなわち、段差部３１は、薄膜厚部３ａの端部に位置するようになる。薄膜厚部３ａは、分断された多結晶シリコン層３の長手方向の他方の端部（図１７には図示せず）側から段差部３１にかけて平板状に形成される多結晶シリコン層３の膜厚よりも薄い膜厚により形成されている。

この後、多結晶シリコン層３の側壁および段差部３１に例えばシリコン窒化膜を形成することでスペーサ９および絶縁膜１３を形成し、その後、サリサイド工程によりメタルシリサイド層８を形成する。これにより、多結晶シリコン層３の段差部３１における角側壁部３２に絶縁膜１３が形成されているため、この絶縁膜１３の形成領域を除き多結晶シリコン膜３の上部にメタルシリサイド層８を形成できるようになる。

第２の実施形態の構成によれば、ゲート電極配線ＧＣは、段差部３１における角側壁部３２（絶縁膜１３の形成領域）にメタルシリサイド層８が形成されることなく、これ以外の領域において多結晶シリコン膜３の上部にメタルシリサイド層８が形成される。ゲート電極配線ＧＣの段差部３１における角側壁部３２にはメタルシリサイド層８が形成されないため、この角側壁部３２において高抵抗化を図ることができるようになる。
この後の工程は、第１の実施形態と同様であるため、その説明を省略する。このような第２の実施形態の製造方法においても、第１の実施形態と略同様の作用効果を奏する。

（他の実施形態）
本発明は、上記実施例にのみ限定されるものではなく、次のように変形または拡張できる。
図１において、トランジスタＴＬ１およびＴＤ１のアクティブエリアＡＡ間のゲート電極配線ＧＣに溝部４や段差部３１を設けることにより抵抗要素Ｒ１を構成しても良い。同様にトランジスタＴＬ２およびＴＤ２のアクティブエリアＡＡ間のゲート電極配線ＧＣに溝部４や段差部３１を設けることにより抵抗要素Ｒ２を構成しても良い。
溝部４下のゲート電極配線ＧＣにはメタルシリサイド層８が形成されていない実施形態を示したが、絶縁膜１３を溝部４に埋込み形成する前にメタルシリサイド層８を形成することでメタルシリサイド層８を溝部４下の導電層３の上部に形成しても良い。すなわち、この場合、溝部４の側壁にメタルシリサイド層８が形成されていない場合には、この部分の高抵抗化を図ることができる。
導電層として、多結晶シリコン層３を平板状に形成した実施形態を示したが、凹凸を有して形成されていても良い。導電層として、多結晶シリコン層３を形成した実施形態を示したが、この導電層はアモルファスシリコン層により形成されていても良い。

本発明の第１の実施形態を示す模式的な平面図 構造を示す模式的な断面図（（ａ）は図１のＡ−Ａ線に沿う断面図、（ｂ）は図１のＢ−Ｂ線に沿う断面図） ＳＲＡＭセルの電気的構成図 一製造工程を示す模式的な断面図（その１） 一製造工程を示す模式的な断面図（その２） 一製造工程を示す模式的な断面図（その３） 一製造工程を示す模式的な断面図（その４） 一製造工程を示す模式的な断面図（その５） 一製造工程を示す模式的な断面図（その６） 一製造工程を示す模式的な断面図（その７） 一製造工程を示す模式的な断面図（その８） 一製造工程を示す模式的な断面図（その９） 一製造工程を示す模式的な断面図（その１０） 本発明の第２の実施形態を示す図１相当図 マスクパターンを概略的に示す図 図１０相当図 図１３相当図

符号の説明

図面中、Ｉ１は第１のインバータ回路、Ｉ２は第２のインバータ回路、３は多結晶シリコン層（導電層）、４は溝部、５はシリコン半導体基板（半導体基板）、８はメタルシリサイド層（低抵抗金属膜層）、１３は絶縁膜、３１は段差部、ＧＣはゲート電極配線、ＡＡはアクティブエリア、ＳＴＩは素子分離領域を示す。

Claims (4)

1. 第１の負荷用ＭＯＳＦＥＴおよび第１のドライバ用ＭＯＳＦＥＴのゲート電極が互いに接続されてなる第１のインバータ回路と、
   第２の負荷用ＭＯＳＦＥＴおよび第２のドライバ用ＭＯＳＦＥＴのゲート電極が互いに接続されてなる第２のインバータ回路と、
   前記第１および第２のインバータ回路のうちの一方の入力端子と他方の出力端子との間を互いに電気的に接続する導電層と、
   この導電層の上部に形成される低抵抗金属膜層とを備え、
   前記導電層および前記低抵抗金属膜層には前記低抵抗金属膜層を分断すると共に前記導電層の上部を一部除去する溝部が形成されていることを特徴とする半導体装置。
2. 第１の負荷用ＭＯＳＦＥＴおよび第１のドライバ用ＭＯＳＦＥＴのゲート電極が互いに接続されてなる第１のインバータ回路と、
   第２の負荷用ＭＯＳＦＥＴおよび第２のドライバ用ＭＯＳＦＥＴのゲート電極が互いに接続されてなる第２のインバータ回路と、
   前記第１および第２のインバータ回路のうちの一方の入力端子と他方の出力端子との間を互いに電気的に接続すると共に、上部の一部が削られることにより他の箇所より膜厚が薄い薄膜厚部が形成された導電層と、
   この導電層の薄膜厚部の端部に位置する段差部に形成された絶縁膜の形成領域を除き前記導電層の上部に形成された低抵抗金属膜層とを備えていることを特徴とする半導体装置。
3. 半導体基板に素子分離領域を複数のアクティブエリア間に形成する工程と、
   前記半導体基板の前記複数のアクティブエリア間に導電層を平板状に形成する工程と、
   前記導電層の上部に溝部を形成する工程と、
   前記溝部内に絶縁膜を形成する工程と、
   前記絶縁膜が形成された溝部内を除き前記導電層の上部に低抵抗金属膜層を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
4. 半導体基板に素子分離領域を複数のアクティブエリア間に形成する工程と、
   前記半導体基板の前記複数のアクティブエリア間に導電層を平板状に形成する工程と、
   前記導電層の上部の一部を削ることにより薄膜厚部を形成する工程と、
   前記薄膜厚部の端部に位置する段差部に絶縁膜を形成する工程と、
   前記絶縁膜の形成領域を除き前記導電層の上部に低抵抗導電膜層を形成する工程とを備えたことを特徴とする半導体装置の製造方法。
   
   

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