KR100734142B1 - 반도체 소자 및 이의 제조 방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 77
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 108
- 229920005591 polysilicon Polymers 0.000 claims abstract description 108
- 125000006850 spacer group Chemical group 0.000 claims abstract description 54
- 239000000758 substrate Substances 0.000 claims abstract description 46
- 238000000034 method Methods 0.000 claims abstract description 30
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 28
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 28
- 229910052751 metal Inorganic materials 0.000 claims description 51
- 239000002184 metal Substances 0.000 claims description 51
- 229920002120 photoresistant polymer Polymers 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 7
- 239000012535 impurity Substances 0.000 claims description 7
- 238000005468 ion implantation Methods 0.000 claims description 7
- 150000004767 nitrides Chemical class 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims 3
- 238000001312 dry etching Methods 0.000 claims 2
- 239000010408 film Substances 0.000 description 31
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 5
- 239000010936 titanium Substances 0.000 description 5
- 229910052719 titanium Inorganic materials 0.000 description 5
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 5
- 229910052721 tungsten Inorganic materials 0.000 description 5
- 239000010937 tungsten Substances 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- -1 for example Substances 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 229910021645 metal ion Inorganic materials 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 229920000728 polyester Polymers 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 239000010409 thin film Substances 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/26586—Bombardment with radiation with high-energy radiation producing ion implantation characterised by the angle between the ion beam and the crystal planes or the main crystal surface
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
- H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
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- Engineering & Computer Science (AREA)
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- Manufacturing & Machinery (AREA)
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Abstract
반도체 소자 및 이의 제조 방법이 개시되어 있다. 반도체 소자는 반도체 기판상에 형성된 게이트 산화막 패턴, 상기 게이트 산화막 패턴상에 형성된 폴리실리콘 패턴, 상기 폴리실리콘 패턴의 양쪽 측벽에 상기 폴리실리콘 패턴의 상면보다 높게 형성된 제1 게이트 스페이서, 상기 폴리실리콘 패턴의 상면 및 상기 제1 게이트 스페이서의 상면에 배치된 게이트 실리사이드 패턴, 상기 게이트 실리사이드 패턴의 측면 및 상기 제1 게이트 스페이서의 측면에 배치된 제2 게이트 스페이서를 포함한다.
Description
도 1은 본 발명의 일실시예에 의한 반도체 소자를 도시한 단면도이다.
도 2 내지 도 11은 본 발명의 일실시예에 의한 반도체 소자의 제조 방법을 도시한 단면도들이다.
본 발명은 반도체 소자 및 이의 제조 방법에 관한 것이다. 보다 구체적으로, 본 발명은 실리사이드를 사용하는 반도체 소자의 전기적 특성을 향상시킨 반도체 소자 및 이의 제조 방법에 관한 것이다.
최근 들어, 반도체 소자 분야의 기술 개발에 따라 보다 미세한 치수를 갖는 트랜지스터와 같은 반도체 소자가 개발되고 있다. 특히, 최근 들어, 90nm 이하의 치수를 갖는 MOSFET 트랜지스터의 개발이 급속히 이루어지고 있다.
그러나, MOSFET 트랜지스터의 치수가 점차 감소 됨에 따라 예상치 못한 문제점들, 예를 들면, 폴리 실리콘 게이트의 높이 감소로 인한 저항 증가 등의 문제점이 발생하고 있다.
이와 같은 문제점을 극복하기 위해 최근에는 풀 실리사이드 게이트(fully silicide gate) 또는 금속 게이트(metal gate)와 같은 기술이 개발되고 있다. 그러나, 풀 실리사이드 게이트 또는 금속 게이트를 현재 널리 사용되는 폴리실리콘 게이트로 대체하기 위해서는 많은 문제점을 갖는다. 예를 들면, 풀 실리사이드 게이트의 경우 풀 실리사이드 게이트를 형성하는 공정 중 게이트 산화막의 특성에 큰 영향을 미치고, 금속 게이트의 경우 금속 게이트에 포함된 금속 또는 금속 이온이 게이트 산화막 및/또는 반도체 기판으로 확산되는 문제점을 갖는다.
따라서, 본 발명은 게이트 산화막에 영향을 미치지 않는 실리사이드 공정에 의하여 제조된 반도체 소자를 제공함에 있다.
본 발명의 다른 목적은 상기 반도체 소자의 제조 공정을 제공함에 있다.
이와 같은 본 발명의 하나의 목적을 구현하기 위한 반도체 소자는 반도체 기판상에 형성된 게이트 산화막 패턴, 상기 게이트 산화막 패턴상에 형성된 폴리실리콘 패턴, 상기 폴리실리콘 패턴의 양쪽 측벽에 상기 폴리실리콘 패턴의 상면보다 높게 형성된 제1 게이트 스페이서, 상기 폴리실리콘 패턴의 상면 및 상기 제1 게이트 스페이서의 상면에 배치된 게이트 실리사이드 패턴, 상기 게이트 실리사이드 패턴의 측면 및 상기 제1 게이트 스페이서의 측면에 배치된 제2 게이트 스페이서를 포함한다.
또한, 본 발명의 다른 목적을 구현하기 위한 반도체 소자의 제조 방법은 반 도체 기판상에 게이트 산화막 패턴 및 제1 폴리실리콘 패턴을 형성하는 단계, 상기 게이트 산화막 패턴의 측벽 및 상기 제1 폴리실리콘 패턴의 측벽에 상기 제1 폴리실리콘 패턴의 상면과 동일한 높이를 갖는 제1 게이트 스페이서를 형성하는 단계, 상기 제1 게이트 스페이서 및 상기 제1 폴리실리콘 패턴의 상면에 제2 폴리실리콘 패턴, 제1 금속 패턴 및 제3 폴리실리콘 패턴을 순차적으로 형성하는 단계, 상기 제1 게이트 스페이서, 제2 폴리실리콘 패턴, 제1 금속 패턴 및 제3 폴리실리콘 패턴의 측벽을 감싸는 제2 게이트 스페이서를 형성하는 단계, 상기 제3 폴리실리콘 패턴의 상면을 덮도록 상기 반도체 기판상에 제2 금속층을 형성하는 단계 및 상기 제1 금속 패턴 및 제2 금속층을 열처리하여 상기 게이트 산화막 패턴상에 상기 제1 폴리실리콘 패턴의 일부가 남겨지도록 실리사이드를 형성하는 단계를 포함한다.
이하, 첨부된 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 소자 및 이의 제조 방법에 대하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다.
반도체 소자(
Semiconductor
device
)
도 1은 본 발명의 일실시예에 의한 반도체 소자를 도시한 단면도이다.
도 1을 참조하면, 반도체 소자(100)는 반도체 기판(10), 게이트 산화막 패턴(20), 폴리실리콘 패턴(30), 제1 게이트 스페이서(40), 게이트 실리사이드 패 턴(50) 및 제2 게이트 스페이서(60)를 포함한다.
본 실시예에서, 반도체 기판(10)은 실리콘 웨이퍼를 포함하며, 예를 들어, 반도체 기판(10)은 P형 불순물로 저농도 이온 도핑된 P형 반도체 기판이다.
게이트 산화막 패턴(20)은 반도체 기판(10) 상에 형성되며, 게이트 산화막 패턴(20)은 실리콘 산화막일 수 있다.
한편, 게이트 산화막 패턴(20)의 하부에 대응하는 반도체 기판(10)에는 LDD 구조를 형성하기 위하여 N형 불순물을 저농도 이온 주입하여 형성된 저농도 소오스(12) 및 N형 불순물을 고농도 이온 주입하여 저농도 소오스(12)와 접합된 고농도 소오스(13), N형 불순물을 저농도 이온 주입하여 형성된 저농도 드레인(14) 및 N형 불순물을 고농도 이온 주입하여 저농드 드레인(14)과 접합된 저농도 드레인(15)를 포함한다.
폴리실리콘 패턴(30)은 게이트 산화막 패턴(20) 상에 형성되며, 폴리실리콘 패턴(30)은 폴리실리콘을 포함한다.
제1 게이트 스페이서(40)는 게이트 산화막 패턴(20) 및 폴리실리콘 패턴(30)의 측벽에 각각 배치된다. 본 실시예에서, 제1 게이트 스페이서(40)는 게이트 산화막 패턴(20)의 높이 및 폴리실리콘 패턴(30)의 높이를 합한 높이보다 높은 두께를 갖는다. 본 실시예에서, 제1 게이트 스페이서(40)는 단면이 직사각형 형상을 갖고, 제1 게이트 스페이서(40)의 폭은 약 10nm 내지 약 30nm일 수 있다.
게이트 실리사이드 패턴(50)은 폴리실리콘 패턴(30)의 상면 및 제1 게이트 스페이서(40)의 상면 상에 배치된다. 본 실시예에서, 게이트 실리사이드 패턴(50) 은 폴리실리콘과 금속을 열처리하여 형성할 수 있다. 이때, 폴리실리콘과 반응하는 금속의 예로서는 티타늄, 텅스텐 등을 들 수 있다.
한편, 반도체 기판(10)에 형성된 고농도 소오스(13)와 대응하는 반도체 기판(10)에는 소오스 실리사이드 패턴(52)이 형성될 수 있고, 반도체 기판(10)에 형성된 고농도 드레인(15)과 대응하는 반도체 기판(10)에는 드레인 실리사이드 패턴(54)가 형성될 수 있다.
제2 게이트 스페이서(60)는 제1 게이트 스페이서(40)의 측면 및 제1 게이트 스페이서(40)의 상면에 배치된 게이트 실리사이드 패턴(50)의 측면을 덮는다. 본 실시예에서, 제2 게이트 스페이서(60)의 폭은 약 20nm 내지 약 30nm일 수 있다.
상술된 반도체 소자는 폴리실리콘 게이트의 상부에 실리사이드를 형성할 때 실리사이드가 게이트 산화막에 미치는 영향을 감소시켜 반도체 소자의 특성 저하를 방지하고, LDD 구조를 보다 효율적으로 형성할 수 있도록 하여 반도체 소자의 특성을 향상시킨다.
반도체 소자의 제조 방법(
Method
of
Manufactruing
the
Semiconductor
device
)
도 2 내지 도 11은 본 발명의 일실시예에 의한 반도체 소자의 제조 방법을 도시한 단면도들이다.
도 2를 참조하면, 반도체 기판(10) 상에는 게이트 산화막 패턴(20) 및 제1 폴리실리콘 패턴(30)이 형성된다.
구체적으로, 게이트 산화막 패턴(20) 및 제1 폴리실리콘 패턴(30)을 형성하기 위해서, 먼저, 반도체 기판(10) 상에는 게이트 산화막(미도시) 및 제1 폴리실리콘층(미도시)이 순차적으로 형성된다. 본 실시예에서 게이트 산화막은 반도체 기판(10)을 산화시켜 형성될 수 있고, 제1 폴리실리콘층은 화학기상증착 공정 등을 통해 게이트 산화막 상에 형성될 수 있다. 본 실시예에서, 제1 폴리실리콘층의 두께는 약 30nm 내지 약 50nm의 두께로 형성될 수 있다.
게이트 산화막 및 제1 폴리실리콘층이 반도체 기판(10) 상에 형성된 후, 제1 폴리실리콘층의 상면에는 포토레지스트 필림이 형성되고, 포토레지스트 필름은 노광 공정 및 현상 공정을 포함하는 포토 공정에 의하여 패터닝되어 제1 폴리실리콘층 상면에는 포토레지스트 패턴(미도시)이 형성된다.
제1 폴리실리콘층 및 게이트 산화막은 포토레지스트 패턴을 식각 마스크로 이용하여 패터닝되고, 이 결과 반도체 기판(10) 상에는 제1 폴리실리콘 패턴(30) 및 게이트 산화막 패턴(20)이 형성된다.
도 3 내지 도 5를 참조하면, 반도체 기판(10) 상에 게이트 산화막 패턴(20) 및 제1 폴리실리콘 패턴(30)이 형성된 후, 반도체 기판(10) 상에는 제1 게이트 스페이서(40, 도 5참조)가 형성된다.
제1 게이트 스페이서(40)를 형성하기 위하여, 먼저, 도 3에 도시된 바와 같이 절연막이 형성된다. 본 실시예에서, 절연막은 화학 기상 증착 공정에 의하여 형성되며, 절연막은 제1 폴리실리콘 패턴(30)이 충분히 덮이도록 형성된다.
이어서, 절연막은 평탄화 공정에 의하여 평탄화된다. 이때, 절연막의 평탄화 는 화학 기계적 연마(CMP)공정에 의하여 평탄화된다. 평탄화 공정에 의하여 절연막은 평탄화되어 절연막 패턴(42)이 형성 및 절연막 패턴(42)을 형성하는 도중 제1 폴리실리콘 패턴(30)의 상면은 노출된다.
도 4를 참조하면, 제1 폴리실리콘 패턴(30)의 상면을 노출하는 절연막 패턴(42)이 형성된 후, 절연막 패턴(42)의 상면에는 희생막(미도시)이 형성된다. 본 실시예에서 희생막은 질화막일 수 있고, 절연막 패턴(42)의 상면에 약 20nm 내지 약 40nm의 두께로 형성된다.
희생막이 형성된 후, 희생막 상면에는 포토레지스트 필름이 형성되고, 포토레지스트 필름은 노광 공정 및 현상 공정을 포함하는 포토 공정에 의하여 패터닝되어 희생막 상면에는 포토레지스트 패턴이 형성된다.
희생막은 포토레지스트 패턴을 식각 마스크로 이용하여 패터닝되어 절연막 패턴(42) 상에는 희생막 패턴(44)이 형성된다.
평면상에서 보았을 때, 제1 폴리실리콘 패턴(30)의 측면을 기준으로 희생막 패턴(44) 및 절연막 패턴(42)의 중첩 길이는 약 20nm 내지 약 40nm인 것이 바람직하다.
도 5를 참조하면, 절연막 패턴(42) 상에 희생막 패턴(44)이 형성된 후, 절연막 패턴(42)은 희생막 패턴(44)을 식각 마스크로 이용하여 식각되고, 이로 인해 반도체 기판(10) 상에는 제1 게이트 스페이서(40)가 형성된다. 본 실시예에서, 절연막 패턴(42)은, 예를 들어, 이방성 식각 공정에 의하여 식각된다.
이후, 제1 게이트 스페이서(40) 및 제1 폴리실리콘 패턴(30) 상에 배치된 희 생막 패턴(44)은 제1 게이트 스페이서(40)로부터 제거된다.
도 6을 참조하면, 제1 게이트 스페이서(40)가 형성된 후, 얕은 접합 소오스 및 드레인을 형성하기 위해 LDD 이온 주입 공정 및 포켓 이온 주입 공정이 수행된다. LDD 이온 주입 공정은 하이 도우즈(high dose)로 수행되며, 포켓 이온 주입 공정은 반도체 기판에 대하여 약 45도 내지 약 60도 정도 기울어지게 형성된다.
이로 인해, 게이트 산화막 패턴(20)의 양쪽에는 각각 저농도 소오스 및 저농도 드레인이 각각 형성된다.
도 7 내지 도 9를 참조하면, 반도체 기판(10)에 저농도 소오스(12) 및 저농도 드레인(14)이 형성된 후, 제1 게이트 스페이서(40) 및 제1 폴리실리콘 패턴(30) 상에는 제2 폴리실리콘 패턴(52), 제1 금속 패턴(54) 및 제3 폴리실리콘 패턴(56)이 순차적으로 형성된다.
제2 폴리실리콘 패턴(52), 제1 금속 패턴(54) 및 제3 폴리실리콘 패턴(56)을 순차적으로 형성하기 위해, 도 7에 도시된 바와 같이 반도체 기판(10)에는 제1 게이트 스페이서(40) 및 제1 폴리실리콘 패턴(30)을 덮는 제2 폴리실리콘층(51)이 형성된다. 이때, 제2 폴리실리콘층(51)의 두께는 약 50nm 이상인 것이 바람직하다.
제2 폴리실리콘층(51)이 형성된 후, 제2 폴리실리콘층(51)으로는 N형 불순물이 고농도 주입되어 반도체 기판(10)에는 고농도 소오스(13) 및 고농도 드레인(14)이 형성되어 LDD 구조가 형성된다.
LDD 구조가 형성된 후, 도 8에 도시된 바와 같이 제2 폴리실리콘층(51) 상면에는 제1 금속층(53)이 형성된다. 본 실시예에서, 제1 금속층(53)은 티타늄, 텅스 텐 등으로 형성될 수 있고, 제1 금속층(53)의 두께는 10nm 이하인 것이 바람직하다.
이후, 도 8을 다시 참조하면, 제1 금속층(53) 상면에는 제3 폴리실리콘층(55)이 형성된다. 본 실시예에서, 제3 폴리실리콘층(55)의 두께는 약 30nm 이하로 형성되는 것이 바람직하다. 본 실시예에서, 제1 금속츠(53)의 두께를 약 10nm 이하로 하고 제3 폴리실리콘층(55)의 두께를 약 30nm 이하로 함으로써 게이트 구조물의 저항을 크게 감소 시킬 수 있다.
도 9를 참조하면, 제1 게이트 스페이서(40) 및 제1 폴리실리콘 패턴(30) 상에 제2 폴리실리콘층(51), 제1 금속층(53) 및 제3 폴리실리콘층(55)을 형성한 후, 제3 폴리실리콘층(55) 상에는 다시 포토레지스트 패턴이 형성된다.
이어서, 제3 폴리실리콘층(55), 제1 금속층(53) 및 제2 폴리실리콘층(51)은 포토레지스트 패턴을 식각 마스크로 이용하여 순차적으로 이방성 식각되고, 이 결과 제1 게이트 스페이서(40) 및 제1 폴리실리콘 패턴(30) 상에는 제2 폴리실리콘 패턴(52), 제1 금속 패턴(54) 및 제3 폴리실리콘 패턴(56)이 각각 형성된다.
도 10을 참조하면, 제3 폴리실리콘 패턴(56), 제1 금속 패턴(54) 및 제2 폴리실리콘 패턴(52)이 형성된 후, 반도체 기판(10) 상에는 다시 제2 게이트 스페이서를 형성하기 위한 절연막이 형성되고, 절연막은 에치 백 공정에 의하여 식각 되고 이로 인해 반도체 기판(10) 상에는 제2 게이트 스페이서(60)가 형성된다.
도 11을 참조하면, 제2 게이트 스페이서(60)가 형성된 후, 반도체 기판(10)에는 다시 제2 금속층(58)이 형성된다. 본 실시예에서, 제2 금속층(58)은, 예를 들 어, 티타늄 및 텅스텐을 포함할 수 있다.
본 실시예에서, 제1 금속층(53) 및 제2 금속층(58)은 서로 다른 금속으로 형성되거나, 동일한 금속으로 형성될 수 있다. 예를 들어, 제1 금속층(53)이 텅스텐을 포함할 경우, 제2 금속층(58)은 티타늄으로 형성될 수 있다. 이와 다르게, 제1 금속층(53) 및 제2 금속층(58)은 동일한 금속, 예를 들면, 티타늄 또는 텅스텐으로 형성될 수 있다.
제2 금속층(58)은, 예를 들어, 제3 폴리실리콘 패턴(56)상에 국부적으로 형성되거나, 제3 폴리실리콘 패턴(56), 반도체 기판(10)의 고농도 소오스(13) 및/또는 반도체 기판(10)의 고농도 드레인(15)에 형성될 수 있다.
이어서, 도 1에 도시된 바와 같이, 제2 금속층(58)이 형성된 반도체 기판을 열처리함으로써, 제2 금속층(58) 및 제3 폴리실리콘 패턴(56), 제2 금속층(58) 및 반도체 기판(10)의 고농도 소오스(13), 제2 금속층(58) 및 반도체 기판(10)의 고농도 드레인(15)은 각각 반응한다. 이로 인해 제3 폴리실리콘 패턴(56)은 제2 금속층(58)과 반응하고, 제2 폴리실리콘 패턴(56), 제3 폴리실리콘 패턴(58) 및 제1 폴리실리콘 패턴(30)의 일부는 제1 금속 패턴(54)와 반응하여 실리사이드 패턴(50)이 형성된다. 이때, 제1 폴리실리콘 패턴(30)의 일부는 제1 금속 패턴(54)와 반응하지 않고 게이트 산화막 패턴(20)의 상면에 남게 된다.
이상에서 상세하게 살펴본 바에 의하면 트랜지스터의 특성을 향상시키기 위한 실리사이드 공정을 개선하여 트랜지스터의 전기적 특성을 크게 향상시킬 수 있 는 장점을 갖는다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (14)
- 반도체 기판상에 형성된 게이트 산화막 패턴;상기 게이트 산화막 패턴상에 형성된 폴리실리콘 패턴;상기 폴리실리콘 패턴의 양쪽 측벽에 상기 폴리실리콘 패턴의 상면보다 높게 형성된 제1 게이트 스페이서;상기 폴리실리콘 패턴의 상면 및 상기 제1 게이트 스페이서의 상면에 배치된 게이트 실리사이드 패턴;상기 게이트 실리사이드 패턴의 측면 및 상기 제1 게이트 스페이서의 측면에 배치된 제2 게이트 스페이서를 포함하는 반도체 소자.
- 제1항에 있어서, 상기 게이트 산화막 패턴의 하부에 대응하는 상기 반도체 기판에는 저농도 소오스 및 고농도 소오스, 저농도 드레인 및 고농도 드레인이 배치된 것을 특징으로 하는 반도체 소자.
- 제2항에 있어서, 상기 고농도 소오스에는 소오스 실리사이드 패턴이 배치되고, 상기 고농드 드레인에는 드레인 실리사이드 패턴이 배치된 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서, 상기 제1 게이트 스페이서의 폭은 10nm 내지 30nm인 것을 특징으로 하는 반도체 소자.
- 제1항에 있어서, 상기 제2 게이트 스페이서의 폭은 20nm 내지 30nm인 것을 특징으로 하는 반도체 소자.
- 반도체 기판상에 게이트 산화막 패턴 및 제1 폴리실리콘 패턴을 형성하는 단계;상기 게이트 산화막 패턴의 측벽 및 상기 제1 폴리실리콘 패턴의 측벽에 상기 제1 폴리실리콘 패턴의 상면과 동일한 높이를 갖는 제1 게이트 스페이서를 형성하는 단계;상기 제1 게이트 스페이서 및 상기 제1 폴리실리콘 패턴의 상면에 제2 폴리실리콘 패턴, 제1 금속 패턴 및 제3 폴리실리콘 패턴을 순차적으로 형성하는 단계;상기 제1 게이트 스페이서, 제2 폴리실리콘 패턴, 제1 금속 패턴 및 제3 폴리실리콘 패턴의 측벽을 감싸는 제2 게이트 스페이서를 형성하는 단계;상기 제3 폴리실리콘 패턴의 상면을 덮도록 상기 반도체 기판상에 제2 금속층을 형성하는 단계; 및상기 제1 금속 패턴 및 제2 금속층을 열처리하여 상기 게이트 산화막 패턴상에 상기 제1 폴리실리콘 패턴의 일부가 남겨지도록 실리사이드를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제6항에 있어서, 상기 게이트 산화막 패턴 및 상기 제1 폴리실리콘 패턴을 형성하는 단계는상기 반도체 기판상에 게이트 산화막을 형성하는 단계;상기 게이트 산화막 상에 제1 폴리실리콘층을 형성하는 단계;상기 제1 폴리실리콘층 상에 포토레지스트 패턴을 형성하는 단계; 및상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제1 폴리실리콘층 및 상기 게이트 산화막을 건식 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제7항에 있어서, 상기 제1 폴리실리콘층의 두께는 30nm 내지 50nm인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제6항에 있어서,상기 제1 게이트 스페이서를 형성하는 단계는상기 제1 폴리실리콘 패턴을 덮는 절연막을 형성하는 단계;상기 절연막을 평탄화하여 상기 제1 폴리실리콘 패턴의 상면을 노출하는 절연막 패턴을 형성하는 단계;상기 절연막 패턴 상에 희생막을 형성하는 단계;상기 희생막을 패터닝하여 상기 제1 폴리실리콘 패턴의 폭보다 넓은 폭은 갖는 희생막 패턴을 형성하는 단계;상기 희생막 패턴을 식각 마스크로 이용하여 건식 식각에 의하여 상기 절연 막 패턴을 식각하는 단계; 및상기 희생막 패턴을 제거하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제9항에 있어서, 상기 희생막은 질화막이고, 상기 희생막의 두께는 20nm 내지 40nm이고, 상기 희생막 패턴 및 상기 절연막 패턴은 상기 제1 폴리실리콘 패턴의 양쪽 측벽으로부터 20nm 내지 30nm 중첩된 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제6항에 있어서, 상기 제1 게이트 스페이서를 형성한 후, 불순물을 상기 반도체 기판에 경사 이온 주입하여 상기 반도체 기판에 저농도 소오스 및 저농도 드레인을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제11항에 있어서, 상기 경사 이온 주입 각도는 상기 반도체 기판의 표면에 대하여 45도 내지 60도인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제6항에 있어서, 상기 제2 폴리실리콘 패턴, 상기 제1 금속 패턴 및 상기 제3 폴리실리콘 패턴을 형성하는 단계는상기 반도체 기판상에 상기 제1 게이트 스페이서를 덮는 제2 폴리실리콘층을 형성하는 단계;상기 반도체 기판에 고농도 불순물을 주입하는 단계;상기 제2 폴리실리콘층 상에 제1 금속층을 형성하는 단계;상기 제1 금속층 상에 제3 폴리실리콘층을 형성하는 단계; 및상기 제2 폴리실리콘층, 상기 제1 금속층 및 상기 제3 폴리실리콘층을 패터닝하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제6항에 있어서, 상기 제2 게이트 스페이서를 형성하는 단계는상기 반도체 기판상에 상기 제3 폴리실리콘 패턴을 덮는 절연막을 형성하는 단계; 및및 상기 절연막을 에치 백 공정에 의하여 패터닝 하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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| Application Number | Priority Date | Filing Date | Title |
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Publications (1)
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Family
ID=38373839
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Country Status (1)
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| KR (1) | KR100734142B1 (ko) |
Cited By (1)
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|---|---|---|---|---|
| KR100791690B1 (ko) | 2006-12-15 | 2008-01-04 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000020810A (ko) * | 1998-09-24 | 2000-04-15 | 김영환 | 트랜지스터의 제조 방법 |
| KR20000041697A (ko) * | 1998-12-23 | 2000-07-15 | 김영환 | 반도체소자의 실리사이드 형성방법 |
| KR20020009014A (ko) * | 2000-07-22 | 2002-02-01 | 박종섭 | 반도체 소자 및 그의 제조방법 |
-
2006
- 2006-08-30 KR KR1020060082721A patent/KR100734142B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000020810A (ko) * | 1998-09-24 | 2000-04-15 | 김영환 | 트랜지스터의 제조 방법 |
| KR20000041697A (ko) * | 1998-12-23 | 2000-07-15 | 김영환 | 반도체소자의 실리사이드 형성방법 |
| KR20020009014A (ko) * | 2000-07-22 | 2002-02-01 | 박종섭 | 반도체 소자 및 그의 제조방법 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100791690B1 (ko) | 2006-12-15 | 2008-01-04 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조 방법 |
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