TW202105659A - 半導體結構及其製造方法 - Google Patents

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Abstract

一種半導體結構及其製造方法。所述半導體結構包括隔離結構、淡摻雜區、閘極、閘介電層、重摻雜區、介電層、第一接觸窗、第二接觸窗以及連接線。所述隔離結構設置於基底中以定義出主動區。所述淡摻雜區設置於所述主動區中的所述基底中。所述閘極設置於於所述主動區中的所述基底中，且所述閘極的底面低於所述淡摻雜區的底面。所述閘介電層設置於所述閘極與所述基底之間。所述重摻雜區設置於所述淡摻雜區中，且位於所述閘極的相對兩側。所述介電層設置於所述基底上。所述第一接觸窗設置於所述介電層中，且與所述閘極連接。所述第二接觸窗設置於所述介電層中，且與所述重摻雜區連接。所述連接線設置於所述介電層及其下方的所述隔離結構中。

Description

半導體結構及其製造方法
本發明是有關於一種半導體結構及其製造方法。
在目前的半導體製程中，在形成閘極結構之後，會於基底上形成介電層，然後於介電層中形成與閘極結構中的源極/汲極連接的接觸窗，之後於介電層上形成與接觸窗連接的連接線。然而，在形成接觸窗的過程中，往往會因為製程偏差的關係而造成接觸窗的位置偏移。如此一來，導致接觸窗可能會部分地形成於閘極結構中的間隙壁上，而影響接觸窗的電性表現。此外，若接觸窗的位置偏移過大，則有可能使得接觸窗與閘極接觸而產生短路的問題。
此外，在上述的製程中，閘極、接觸窗與連接線是在不同的製程步驟中形成，因此需要使用到不同的光罩來分別定義出閘極、接觸窗與連接線。如此一來，上述的接觸窗位置偏移的問題無法有效地解決，且製程步驟亦無法簡化。
本發明提供一種半導體結構，其中閘極、接觸窗與連接現在相同的製程步驟中形成。
本發明提供一種半導體結構的製造方法，其中閘極、接觸窗與連接現在相同的製程步驟中形成。
本發明的半導體結構包括隔離結構、淡摻雜區、閘極、閘介電層、重摻雜區、介電層、第一接觸窗、第二接觸窗以及連接線。所述隔離結構設置於基底中以定義出主動區。所述淡摻雜區設置於所述主動區中的所述基底中。所述閘極設置於於所述主動區中的所述基底中，且所述閘極的底面低於所述淡摻雜區的底面。所述閘介電層設置於所述閘極與所述基底之間。所述重摻雜區設置於所述淡摻雜區中，且位於所述閘極的相對兩側。所述介電層設置於所述基底上。所述第一接觸窗設置於所述介電層中，且與所述閘極連接。所述第二接觸窗設置於所述介電層中，且與所述重摻雜區連接。所述連接線設置於所述介電層及其下方的所述隔離結構中。
在本發明的半導體結構的一實施例中，所述閘極、所述第一接觸窗、所述第二接觸窗與所述連接線各自包括多晶矽層以及所述多晶矽層上的金屬層。
在本發明的半導體結構的一實施例中，所述閘極、所述第一接觸窗、所述第二接觸窗與所述連接線各自包括金屬層。
在本發明的半導體結構的一實施例中，位於所述閘極的一側的所述第二接觸窗與所述閘極之間具有第一距離，位於所述閘極的另一側的所述第二接觸窗與所述閘極之間具有第二距離，且所述第一距離等於所述第二距離。
在本發明的半導體結構的一實施例中，更包括設置於所述介電層與所述淡摻雜區之間的墊層。
本發明的半導體結構的製造方法包括以下步驟：於基底中形成隔離結構，以定義出主動區；於所述主動區中的所述基底中形成淡摻雜區；於所述基底上形成介電層；於所述介電層中形成第一溝槽與第二溝槽並且同時於所述介電層與所述隔離結構中形成第三溝槽，其中所述第二溝槽位於所述第一溝槽的相對兩側，且所述第一溝槽與所述第二溝槽暴露出部分所述基底；移除所述第一溝槽暴露出的所述基底的一部分，以形成第四溝槽，其中所述第四溝槽的底面低於所述淡摻雜區的底面；於所述第四溝槽暴露的所述基底的表面上形成閘介電層；於所述第二溝槽下方的所述基底中形成重摻雜區；於所述第一溝槽、所述第二溝槽、所述第三溝槽與所述第四溝槽中形成導電層。
在本發明的半導體結構的製造方法的一實施例中，位於所述第一溝槽的一側的所述第二溝槽與所述第一溝槽之間具有第一距離，位於所述第一溝槽的另一側的所述第二溝槽與所述第一溝槽之間具有第二距離，且所述第一距離等於所述第二距離。
在本發明的半導體結構的製造方法的一實施例中，所述第四溝槽的形成方法包括以下步驟：於所述介電層上形成保護層，其中所述保護層填滿所述第二溝槽與所述第三溝槽，且暴露出所述第一溝槽；以所述保護層為蝕刻罩幕，進行非等向性蝕刻製程，以移除所述第一溝槽暴露出的所述基底的一部分。
在本發明的半導體結構的製造方法的一實施例中，所述導電層的形成方法包括以下步驟：於所述第一溝槽、所述第二溝槽、所述第三溝槽與所述第四溝槽的側壁與底部上形成多晶矽層；於所述多晶矽層上形成金屬層。
在本發明的半導體結構的製造方法的一實施例中，在形成所述淡摻雜區之後以及在形成所述介電層之前，更包括於所述基底上形成墊層。
基於上述，在本發明中，僅使用一個光罩即可同時形成分別界定閘極位置、接觸窗位置與連接線位置的溝槽，因此製程較為簡單且降低了成本，且可以有效地避免閘極與接觸窗的位置重疊而產生短路。此外，以此方式來界定接觸窗的位置，可以不需要額外地進行對準即可將接觸窗形成於準確的位置。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
下文列舉實施例並配合所附圖式來進行詳細地說明，但所提供的實施例並非用以限制本發明所涵蓋的範圍。此外，圖式僅以說明為目的，並未依照原尺寸作圖。為了方便理解，在下述說明中相同的元件將以相同的符號標示來說明。
關於文中所提到「包含」、「包括」、「具有」等的用語均為開放性的用語，也就是指「包含但不限於」。
此外，文中所提到「上」、「下」等的方向性用語，僅是用以參考圖式的方向，並非用以限制本發明。
當以「第一」、「第二」等的用語來說明元件時，僅用於將這些元件彼此區分，並不限制這些元件的順序或重要性。因此，在一些情況下，第一元件亦可稱作第二元件，第二元件亦可稱作第一元件，且此不偏離申請專利範圍的範疇。
在以下實施例中，所提及的數量與形狀僅用以具體地說明本發明以便於了解其內容，而非用以限定本發明。
圖1A至圖1E為依照本發明實施例的半導體結構的製造流程剖面示意圖。
首先，請參照圖1A，提供基底100。基底100例如為矽基底或絕緣層上矽（silicon-on-insulator，SOI）基底。此外，基底100中可視實際需求而形成有P型井區及/或N型井區（未繪示）。然後，於基底100中形成隔離結構102，以定義出主動區100a。主動區100a為用以形成各種半導體元件（例如邏輯元件、記憶體元件等）的區域。隔離結構102例如為淺溝槽隔離（shallow trench isolation，STI）結構。隔離結構102的形成方法為本領域技術人員所熟知，於此不再贅述。
然後，於主動區100a中的基底100中形成淡摻雜區104。淡摻雜區104鄰近於基底100的表面。淡摻雜區104的形成方法例如是進行離子植入製程，將摻質植入基底100中。淡摻雜區104可為P型摻雜區或N型摻雜區，本發明不對此作限定。接著，選擇性地於主動區100a中的基底100上形成墊層106。在本實施例中，墊層106例如為氧化矽層，其形成方法例如為進行熱氧化製程或化學氣相沉積製程。然後，選擇性地於墊層106上形成硬罩幕層108。在本實施例中，硬罩幕層108例如為氮化矽層，其形成方法例如為進行化學氣相沉積製程。在本實施例中，在形成墊層106與硬罩幕層108之後，硬罩幕層108的頂表面低於隔離結構102的頂表面，但本發明不限於此。在其他實施例中，硬罩幕層108的頂表面與隔離結構102的頂表面也可以是共平面的，或者硬罩幕層108的頂表面也可以是高於隔離結構102的頂表面。之後，於基底100上形成介電層110。在本實施例中，介電層110例如為氧化矽層，其形成方法例如為進行化學氣相沉積製程。接著，可選擇性地對介電層110進行平坦化製程。平坦化製程例如為化學機械研磨（chemical mechanical polishing，CMP）製程。
然後，請參照圖1B，於介電層110與硬罩幕層108中形成第一溝槽112與第二溝槽114並且同時於介電層110與隔離結構102中形成第三溝槽116。在本實施例中，第二溝槽114位於第一溝槽112的相對兩側，且第一溝槽112與第二溝槽114暴露出部分墊層106。在未形成墊層106的情況下，第一溝槽112與第二溝槽114則暴露出部分基底100（淡摻雜區104）。第一溝槽112用以界定後續形成閘極的位置，第二溝槽114用以界定後續形成接觸窗的位置，而第三溝槽116用以界定後續形成連接線的位置。在本實施例中，第一溝槽112、第二溝槽114與第三溝槽116的形成方法例如是先於介電層110上形成圖案化光阻層（未繪示）。然後，以圖案化光阻層為蝕刻罩幕，進行非等向性蝕刻製程，移除部分介電層110及其下方的硬罩幕層108，以及移除部分介電層110及其下方的部分隔離結構102，並以墊層106作為蝕刻停止層。之後，移除圖案化光阻層。
在本實施例中，僅進行一次圖案化製程（亦即僅使用一個光罩）即可同時形成分別界定閘極位置、接觸窗位置與連接線位置的第一溝槽112、第二溝槽114與第三溝槽116，因此簡化了製程步驟以及降低了成本，且可以確保閘極位置與接觸窗位置不會重疊，以避免接觸窗與閘極之間產生短路。此外，以此方式來界定接觸窗的位置，可以不需要額外地進行對準即可將接觸窗形成於準確的位置。
此外，在本實施例中，藉由調整光罩圖案可調整所形成的第一溝槽112、第二溝槽114與第三溝槽116的位置。舉例來說，在本實施例中，可使第一溝槽112與其一側的第二溝槽114之間的距離等於第一溝槽112與其另一側的第二溝槽114之間的距離。如此一來，後續所形成的閘極與分別位於其兩側的接觸窗之間的距離會相等，因此可容易地形成具有對稱結構的半導體元件。在其他實施例中，也可視實際需求使得第一溝槽112與其一側的第二溝槽114之間的距離不等於第一溝槽112與其另一側的第二溝槽114之間的距離，以形成具有非對稱結構的半導體元件。
接著，請參照圖1C，於介電層110上形成保護層118，且使得保護層118填滿第二溝槽114與第三溝槽116，並暴露出第一溝槽112。在本實施例中，保護層118例如為光阻層。然後，以保護層118為蝕刻罩幕，進行非等向性蝕刻製程，移除第一溝槽112暴露出的基底100的一部分，以形成第四溝槽120。第四溝槽120為後續形成閘極的區域。在本實施例中，第四溝槽120的底面低於淡摻雜區104的底面。如此一來，當後續於第四溝槽120中形成閘極時，位於閘極的相對兩側的淡摻雜區104即可作為淡摻雜汲極（lightly doped drain，LDD）。
然後，請參照圖1D，移除保護層118。此時，第一溝槽與112與第四溝槽120連通且暴露出部分基底100，第二溝槽114暴露出部分淡摻雜區104，第三溝槽116暴露出部分隔離結構102，且第一溝槽與112、第二溝槽114與第三溝槽116的深度相同。接著，於第四溝槽120暴露的基底100的表面上形成閘介電層121。在本實施例中，閘介電層121例如為氧化矽層，其形成方法例如為進行熱氧化法。此外，在形成閘介電層121的同時，第二溝槽114所暴露出的淡摻雜區104上也會形成氧化矽層。因此，接著於第一溝槽112與第四溝槽120中形成保護層122，然後進行蝕刻製程來移除淡摻雜區104上的氧化矽層。在本實施例中，保護層122例如為光阻層。
之後，請參照圖1E，移除保護層122。接著，於第一溝槽112、第二溝槽114、第三溝槽116與第四溝槽120的側壁與底部上形成多晶矽層123。多晶矽層123的形成方法例如是進行化學氣相沉積製程，於基底100上共形地形成一層多晶矽層，然後進行化學機械研磨製程，移除位於介電層110的頂面上的多晶矽層。此外，在進行化學機械研磨製程之前，還可先於第一溝槽與112、第二溝槽114、第三溝槽116與第四溝槽120內形成保護層，以避免位於第一溝槽與112、第二溝槽114、第三溝槽116與第四溝槽120中的多晶矽層在化學機械研磨製程的期間受損，且在化學機械研磨製程結束後移除保護層。
在形成多晶矽層123之後，於第二溝槽114下方的基底100中形成重摻雜區124。重摻雜區124位於淡摻雜區104中，且具有與淡摻雜區104相同的導電類型（N型或P型）。重摻雜區124的形成方法例如為進行離子植入製程。然後，於第一溝槽112、第二溝槽114、第三溝槽116與第四溝槽120中形成金屬層126，且金屬層126填滿第一溝槽112、第二溝槽114、第三溝槽116與第四溝槽120。金屬層126的形成方法例如是進行化學氣相沉積製程，於介電層110上共形地形成一層金屬層並填滿第一溝槽112、第二溝槽114、第三溝槽116與第四溝槽120，然後進行化學機械研磨製程，移除位於介電層110的頂面上的金屬層。如此一來，即完成了本實施例的半導體結構。在本實施例中，金屬層126例如為鎢層，但本發明不限於此。在另一實施例中，金屬層126也可以替換為鈦層/氮化鈦層/鎢層所構成的複合導電層。
在本實施例的半導體結構中，位於第四溝槽120中的多晶矽層123與金屬層126作為閘極128a，重摻雜區124作為源極/汲極，位於第一溝槽112中的多晶矽層123與金屬層126作為與閘極128a連接的第一接觸窗128b，位於第二溝槽114中的多晶矽層123與金屬層126作為與源極/汲極連接的第二接觸窗128c，且位於第三溝槽116中的多晶矽層123與金屬層126作為連接線128d。
在本實施例中，閘極128a與其一側的第二接觸窗128c之間的距離等於閘極128a與其另一側的第二接觸窗128c之間的距離。因此，本實施例的半導體結構可具有對稱的結構，且第二接觸窗128c不會與閘極128a接觸而造成短路。此外，第二接觸窗128c也可精準地與源極/汲極連接，避免因位置偏移而影響半導體結構的電性表現。
在本實施例中，閘極128a、第一接觸窗128b、第二接觸窗128c與連接線128d皆由多晶矽層123與金屬層126構成，但本發明不限於此。在其他實施例中，閘極128a、第一接觸窗128b、第二接觸窗128c與連接線128d也可以是由其他導電層所構成。舉例來說，在一實施例中，在圖1E所述的步驟中，可省略形成多晶矽層123的步驟，且在形成重摻雜區124之後，形成導電層來填滿第一溝槽112、第二溝槽114、第三溝槽116與第四溝槽120。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100:基底 100a:主動區 102:隔離結構 104:淡摻雜區 106:墊層 108:硬罩幕層 110:介電層 112:第一溝槽 114:第二溝槽 116:第三溝 118、122:保護層 120:第四溝槽 121:閘介電層 123:多晶矽層 124:重摻雜區 126:金屬層 128a:閘極 128b:第一接觸窗 128c:第二接觸窗 128d:連接線
圖1A至圖1E為依照本發明實施例的半導體結構的製造流程剖面示意圖。
100:基底
100a:主動區
102:隔離結構
104:淡摻雜區
106:墊層
108:硬罩幕層
110:介電層
112:第一溝槽
114:第二溝槽
116:第三溝
120:第四溝槽
121:閘介電層
123:多晶矽層
124:重摻雜區
126:金屬層
128a:閘極
128b:第一接觸窗
128c:第二接觸窗
128d:連接線

Claims (10)

  1. 一種半導體結構，包括： 隔離結構，設置於基底中以定義出主動區； 淡摻雜區，設置於所述主動區中的所述基底中； 閘極，設置於所述主動區中的所述基底中，且所述閘極的底面低於所述淡摻雜區的底面； 閘介電層，設置於所述閘極與所述基底之間； 重摻雜區，設置於所述淡摻雜區中，且位於所述閘極的相對兩側； 介電層，設置於所述基底上； 第一接觸窗，設置於所述介電層中，且與所述閘極連接； 第二接觸窗，設置於所述介電層中，且與所述重摻雜區連接；以及 連接線，設置於所述介電層及其下方的所述隔離結構中。
  2. 如申請專利範圍第1項所述的半導體結構，其中所述閘極、所述第一接觸窗、所述第二接觸窗與所述連接線各自包括多晶矽層以及所述多晶矽層上的金屬層。
  3. 如申請專利範圍第1項所述的半導體結構，其中所述閘極、所述第一接觸窗、所述第二接觸窗與所述連接線各自包括金屬層。
  4. 如申請專利範圍第1項所述的半導體結構，其中位於所述閘極的一側的所述第二接觸窗與所述閘極之間具有第一距離，位於所述閘極的另一側的所述第二接觸窗與所述閘極之間具有第二距離，且所述第一距離等於所述第二距離。
  5. 如申請專利範圍第1項所述的半導體結構，更包括墊層，設置於所述介電層與所述淡摻雜區之間。
  6. 一種半導體結構的製造方法，包括： 於基底中形成隔離結構，以定義出主動區； 於所述主動區中的所述基底中形成淡摻雜區； 於所述基底上形成介電層； 於所述介電層中形成第一溝槽與第二溝槽並且同時於所述介電層與所述隔離結構中形成第三溝槽，其中所述第二溝槽位於所述第一溝槽的相對兩側，且所述第一溝槽與所述第二溝槽暴露出部分所述基底； 移除所述第一溝槽暴露出的所述基底的一部分，以形成第四溝槽，其中所述第四溝槽的底面低於所述淡摻雜區的底面； 於所述第四溝槽暴露的所述基底的表面上形成閘介電層； 於所述第二溝槽下方的所述基底中形成重摻雜區；以及 於所述第一溝槽、所述第二溝槽、所述第三溝槽與所述第四溝槽中形成導電層。
  7. 如申請專利範圍第6項所述的半導體結構的製造方法，其中位於所述第一溝槽的一側的所述第二溝槽與所述第一溝槽之間具有第一距離，位於所述第一溝槽的另一側的所述第二溝槽與所述第一溝槽之間具有第二距離，且所述第一距離等於所述第二距離。
  8. 如申請專利範圍第6項所述的半導體結構的製造方法，其中所述第四溝槽的形成方法包括： 於所述介電層上形成保護層，其中所述保護層填滿所述第二溝槽與所述第三溝槽，且暴露出所述第一溝槽；以及 以所述保護層為蝕刻罩幕，進行非等向性蝕刻製程，以移除所述第一溝槽暴露出的所述基底的一部分。
  9. 如申請專利範圍第6項所述的半導體結構的製造方法，其中所述導電層的形成方法包括： 於所述第一溝槽、所述第二溝槽、所述第三溝槽與所述第四溝槽的側壁與底部上形成多晶矽層；以及 於所述多晶矽層上形成金屬層。
  10. 如申請專利範圍第6項所述的半導體結構的製造方法，其中在形成所述淡摻雜區之後以及在形成所述介電層之前，更包括於所述基底上形成墊層。
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