JP4305610B2 - 半導体素子の製造方法 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 71
- 238000004519 manufacturing process Methods 0.000 title claims description 41
- 238000005468 ion implantation Methods 0.000 claims description 53
- 239000000758 substrate Substances 0.000 claims description 36
- 239000002344 surface layer Substances 0.000 claims description 26
- 238000002955 isolation Methods 0.000 claims description 24
- 125000006850 spacer group Chemical group 0.000 claims description 22
- 238000000034 method Methods 0.000 claims description 17
- 229910021332 silicide Inorganic materials 0.000 claims description 16
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 16
- 239000002019 doping agent Substances 0.000 claims description 14
- 238000002513 implantation Methods 0.000 claims description 9
- 150000002500 ions Chemical class 0.000 claims description 9
- 230000000694 effects Effects 0.000 claims description 7
- 229910052785 arsenic Inorganic materials 0.000 claims description 6
- 229910052738 indium Inorganic materials 0.000 claims description 5
- 239000010410 layer Substances 0.000 description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- 238000007796 conventional method Methods 0.000 description 6
- 239000012535 impurity Substances 0.000 description 4
- 238000001459 lithography Methods 0.000 description 4
- 230000002411 adverse Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 230000009977 dual effect Effects 0.000 description 2
- 238000004380 ashing Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Images
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
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- Manufacturing & Machinery (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体素子の製造方法に関し、より詳細には、セルフアラインドシリサイド（サリサイド）を形成する工程、及びゲート絶縁膜が薄いコア素子領域にＬＤＤ領域を形成するイオン注入工程を含む半導体素子の製造方法に関する。
【０００２】
【従来の技術】
一般に、半導体回路を構成するトランジスタにおいて、最も重要な特性は電流駆動能力であり、代表的なトランジスタである、ＭＯＳ ＦＥＴでは、その電流駆動能力は、チャネル幅の設計により調整される。一般的なＭＯＳ ＦＥＴにおいて、そのゲート電極には不純物がドーピングされたポリシリコン層が用いられ、そのソース／ドレインには不純物がドーピングされた半導体基板表層部の拡散領域が用いられる。
【０００３】
従来のＣＭＯＳ ＦＥＴ構造において、ｐチャネル型ＭＯＳ ＦＥＴに埋込みチャネルを形成する場合があり、このとき、ｎ＋にドーピングされたポリシリコンゲート電極をｐチャネル型ＭＯＳ ＦＥＴに用いる。しかし、表面にチャネルを有するｎチャネル型ＭＯＳ ＦＥＴと、ｐチャネル型ＭＯＳ ＦＥＴとの間には、しきい値電圧の差が発生するため、素子の設計や製造方法において多くの制限を受けていた。
【０００４】
例えば、従来の技術に係るデュアルゲート電極を有するＣＭＯＳ ＦＥＴの製造方法においては、デュアルゲート電極を形成するために、ｎ型用の不純物のイオン注入工程と、ｐ型用の不純物のイオン注入工程とを含ませる必要があり、２回のリソグラフィ工程を要する。そのため、製造工程が複雑となること、湿式処理に伴う汚染の可能性が高くなること、歩留まりが低下すること、素子動作の信頼性が低下することなどの問題点があった。
【０００５】
図１Ａ〜図１Ｃは、従来の技術に係る半導体素子の製造過程における素子の断面構造を工程順に示した図である。
【０００６】
まず、半導体基板１０の表層部に、活性領域を画定する素子分離絶縁膜１１を形成する。次に、半導体基板１０の上面にゲート絶縁層（図示せず）とポリシリコン層（図示せず）とを成長させ、リソグラフィ工程によって形成したマスクによりポリシリコン層をエッチングし、ゲート電極１３及びゲート絶縁膜１２を形成する。
【０００７】
次に、ゲート電極１３をマスクとして低濃度のイオン注入を行い、ゲート電極１３の両側（図面左右方向）における半導体基板１０の表層部にＬＤＤ領域１４を形成する。さらに、ゲート電極１３の側壁部を含む表面に、酸化処理又はＣＶＤなどにより絶縁膜を成長させた後、活性領域の表面などに成長した絶縁膜をドライエッチングにより除去し、ゲート電極１３の側壁面に絶縁膜を残すようにして、ゲート電極１３の側壁面に絶縁膜スペーサ１５を形成する（図１Ａ参照）。
【０００８】
まず、絶縁膜スペーサ１５をマスクとして高濃度のイオン注入を行い、ゲート電極１３の両側（図面左右方向）における半導体基板１０の表層部に、第１ソース／ドレイン領域１６を形成する。
【０００９】
さらに、第１ソース／ドレイン領域１６を形成する場合より、拡散度の大きいドーパントを用い、また、低濃度の注入量で、深いプロファイルを有するようにイオン注入を行って、第２ソース／ドレイン領域１７を形成する（図１Ｂ参照）。
【００１０】
この段階では、スパッタリング法などでゲート電極１３及び第１ソース／ドレイン領域１６の表面に金属膜を付着させた後、熱処理を施して金属膜をシリサイド化させる。そして、絶縁膜スペーサ１５の表面に付着した金属膜等を除去して、ゲート電極１３及び第１ソース／ドレイン領域１６の上面にシリサイド膜１８を形成する（図１Ｃ参照）。
【００１１】
しかしながら、上述したような従来の技術に係る半導体素子の製造方法の場合には、素子の微細化が進み、それにより拡散領域の接合深さがさらに浅くなると対応できない。その理由は、シリサイド膜１８を形成するための熱拡散による接合深さが相対的に深くなり、このことがＬＤＤ領域１４に弊害をもたらすからである。
【００１２】
特に、シリサイド膜１８が半導体基板１０と素子分離絶縁膜１１との間の深い部分に形成された場合には、素子分離絶縁膜１１における接合領域でリーク電流が非常に大きくなる。さらに、製造過程の進行に伴って、素子分離絶縁膜１１の高さが低くなると、リーク電流は、ますます増加してしまうという問題点がある。
【００１３】
【発明が解決しようとする課題】
本発明は、上述したような従来の技術の問題点を解決するためになされたものであり、ゲート絶縁膜の厚さが薄いコア素子領域の素子とゲート絶縁膜の厚さが厚い入出力素子領域の素子のように、同じチップ内で複数の種類のゲート絶縁膜構造を有する素子を形成するための半導体素子において、シリサイド膜を形成するためのイオン注入の際に、コア素子のＬＤＤ領域への弊害を防ぐことができるとともに、素子分離絶縁膜における接合リーク電流を抑えることができ、それにより、製造歩留まり及び素子動作の信頼性を向上させることができる半導体素子の製造方法を提供することを目的としている。
【００１４】
【課題を解決するための手段】
本発明に係る半導体素子の製造方法は、半導体基板の表層部に、コア素子領域と入出力素子領域とを形成するための活性領域を画定する素子分離絶縁膜を形成する工程と、前記半導体基板の上面にゲート絶縁膜を形成する工程と、前記コア素子領域および前記入出力素子領域における前記ゲート絶縁膜の上面にゲート電極を形成する工程と、前記入出力素子領域を覆い、前記コア素子領域に開口を有するマスクパターンを形成し、該マスクパターンおよびコア素子領域におけるゲート電極をマスクとして低濃度のイオン注入を行い、前記コア素子領域の前記活性領域に第１ＬＤＤ領域を形成する工程と、前記マスクパターンを除去する工程と、前記入出力素子領域における前記活性領域の表面を露出させ、前記コア素子領域における前記ゲート電極と前記ゲート電極周囲の活性領域の一部のみを覆う感光膜パターンを形成する工程と、該感光膜パターンをマスクとして低濃度のイオン注入を行い、前記入出力素子領域の活性領域と前記コア素子領域における露出された活性領域の一部に、前記第１ＬＤＤ領域より深いプロファイルを有する第２ＬＤＤ領域を形成する工程と、前記感光膜パターンを除去する工程と、前記コア素子領域および前記入出力素子領域における前記ゲート電極の側壁面に絶縁膜スペーサを形成する工程と、該絶縁膜スペーサをマスクとして高濃度のイオン注入を行い、浅いプロファイルを有する第１ソース／ドレイン領域及び深いプロファイルを有する第２ソース／ドレイン領域を形成する工程と、前記コア素子領域および前記入出力素子領域における前記ゲート電極及び第１ソース／ドレイン領域の上部にシリサイド膜を形成する工程とを含む。
【００１５】
ここで、前記入出力素子領域及び前記コア素子領域がｎチャネル型ＭＯＳ領域に形成される場合には、前記第１ＬＤＤ領域を形成する工程又は前記第２ＬＤＤ領域を形成する工程における前記低濃度のイオン注入において、Ａｓ及びＰのうちのいずれか一つ以上をドーパントとして用いることが望ましい。
【００１６】
また、前記入出力素子領域及び前記コア素子領域がｐチャネル型ＭＯＳ領域に形成される場合には、前記第１ＬＤＤ領域を形成する工程又は前記第２ＬＤＤ領域を形成する工程における前記低濃度のイオン注入において、ＢＦ2、Ｂ、及びＩｎのうちのいずれか一つ以上をドーパントとして用いることが望ましい。
【００１７】
一方、前記入出力素子領域及び前記コア素子領域がｎチャネル型ＭＯＳ領域に形成される場合には、前記第１ソース／ドレイン領域又は前記第２ソース／ドレイン領域を形成する工程における前記高濃度のイオン注入において、Ａｓ及びＰのうちのいずれか一つ以上をドーパントとして用いることが望ましい。
【００１８】
また、前記入出力素子領域及び前記コア素子領域がｐチャネル型ＭＯＳ領域に形成される場合には、前記第１ソース／ドレイン領域又は前記第２ソース／ドレイン領域を形成する工程における前記高濃度のイオン注入において、ＢＦ2、Ｂ、Ｉｎのうちのいずれか一つ以上をドーパントとして用いることが望ましい。
【００１９】
一方、前記第１ＬＤＤ領域を形成する工程において、イオンの注入を、イオンの注入量：１Ｅ１３〜２Ｅ１５ions／cm2、注入エネルギー：１０〜５０keＶの範囲で行うことが望ましい。
【００２０】
また、前記第２ＬＤＤ領域を形成する工程において、イオンの注入を、イオンの注入量：１Ｅ１３〜１Ｅ１５ions／cm2、注入エネルギー：１０〜７０keＶの範囲で行うことが望ましい。
【００２１】
一方、本発明に係る別の半導体素子の製造方法は、半導体基板の表層部に、コア素子領域と入出力素子領域とを形成するための活性領域を画定する素子分離絶縁膜を形成する工程と、前記半導体基板の上面にゲート絶縁膜を形成する工程と、前記コア素子領域および前記入出力素子領域における前記ゲート絶縁膜の上面にゲート電極を形成する工程と、前記入出力素子領域における前記活性領域の表面を露出させ、前記コア素子領域における前記ゲート電極と前記ゲート電極周囲の活性領域の一部のみを覆う感光膜パターンを形成する工程と、該感光膜パターンをマスクとして低濃度のイオン注入を行い、前記入出力素子領域の活性領域と前記コア素子領域における露出された活性領域の一部に、第２ＬＤＤ領域を形成する工程と、前記感光膜パターンを除去する工程と、前記入出力素子領域を覆い、前記コア素子領域に開口を有するマスクパターンを形成し、該マスクパターンおよびコア素子領域におけるゲート電極をマスクとして低濃度のイオン注入を行い、前記コア素子領域の前記活性領域に前記第２ＬＤＤ領域より浅い第１ＬＤＤ領域を形成する工程と、前記マスクパターンを除去する工程と、前記コア素子領域および前記入出力素子領域における前記ゲート電極の側壁面に絶縁膜スペーサを形成する工程と、該絶縁膜スペーサをマスクとして高濃度のイオン注入を行い浅いプロファイルを有する第１ソース／ドレイン領域と深いプロファイルを有する第２ソース／ドレイン領域を形成する工程と、前記コア素子領域および前記入出力素子領域における前記ゲート電極及び第１ソース／ドレイン領域の上部にシリサイド膜を形成する工程とを含む。
【００２２】
なお、パターニングをするためのリソグラフィ工程や、それにより形成されたレジストなどのマスクを用いてエッチングする工程、さらにレジストなどを洗浄またはアッシングする工程などは、半導体プロセスにおいて自明であるので必要最小限度の記載に留める。
【００２３】
【発明の実施の形態】
以下、本発明の実施の形態に係る半導体素子の製造方法について、添付した図面を参照して詳細に説明する。
【００２４】
図２Ａ〜図２Ｄは、本発明の実施の形態に係る半導体素子の製造過程における素子の断面構造を工程順に示した図であり、コア素子領域に、ｎチャネル型ＭＯＳ ＦＥＴ又はｐチャネル型ＭＯＳ ＦＥＴのいずれかを形成する場合を示している。なお、入出力素子領域については、一部を除いてコア素子領域と同様であるので図示を省略し、必要に応じて説明を加える。
【００２５】
まず、半導体基板２０の表層部に、コア素子領域と入出力素子領域とを形成するための活性領域を画定する素子分離絶縁膜２１を形成する。なお、コア素子領域の場合のみを図示しているが、入出力素子領域においても同様に素子分離絶縁膜を形成するが、コア素子領域におけるゲート絶縁膜の厚さが薄くなり、入出力素子領域におけるゲート絶縁膜の厚さが厚くなるように、それぞれ適切な厚さにゲート絶縁層を形成する。
【００２６】
次に、半導体基板２０の上面にゲート絶縁層を成長させ、該ゲート絶縁層の上面にポリシリコン層を成長させる。このとき、コア素子領域および入出力素子領域のそれぞれに適切な厚さにゲート電極用ポリシリコン層を成長させる。
【００２７】
そして、リソグラフィ工程によって形成したマスクによりポリシリコン層をエッチングして、コア素子領域および入出力素子領域において、半導体基板２０の上面にゲート絶縁膜２２を形成し、ゲート絶縁膜２２の上面にゲート電極２３を形成する。
【００２８】
次に、入出力素子領域を覆い、コア素子領域に開口を有するマスクパターンを形成する。そして、該マスクパターンおよびコア素子領域におけるゲート電極２３をマスクとして低濃度のイオン注入を行い、図２Ａに示されているように、素子分離絶縁膜２１とゲート電極２３の側壁部に対応する領域との間の活性領域、すなわちゲート電極２３の両側（図面左右方向）の半導体基板２０の表層部に、第１ＬＤＤ領域２４を形成する。なお、コア素子領域での場合のみを図示しており、入出力素子領域では第１ＬＤＤ領域を形成しないが、必要に応じて形成してもよい。
【００２９】
この第１ＬＤＤ領域２４を形成する工程において、イオンの注入を、イオンの注入量：１Ｅ１３〜２Ｅ１５ions／cm2、注入エネルギー：１０〜５０keＶの範囲で行う。
【００３０】
また、入出力素子領域及びコア素子領域がｐチャネル型ＭＯＳ領域に形成される場合には、第１ＬＤＤ領域２４を形成する工程における低濃度のイオン注入において、ＢＦ2、Ｂ、及びＩｎのうちのいずれか一つ以上をドーパントとして用いる。一方、ｎチャネル型ＭＯＳ領域に形成される場合には、第１ＬＤＤ領域を形成する工程における低濃度のイオン注入において、Ａｓ及びＰのうちのいずれか一つ以上をドーパントとして用いる（図２Ａ参照）。
【００３１】
図２Ｂに示されているように、コア素子領域において、第１ＬＤＤ領域２４における半導体基板２０の上面のうち素子分離絶縁膜２１から所定距離の間を残して、ゲート電極２３とゲート電極２３周囲の活性領域の一部のみを覆う感光膜パターン２５を形成する。すなわち、感光膜パターン２５は、コア素子領域における活性領域のうち、素子分離絶縁膜２１から所定距離の間の上面が露出させる。また、図示されていないが、入出力素子領域における活性領域の表面を露出させる。なお、入出力素子領域におけるゲート電極上面では、ゲート絶縁膜の注入損傷を避けるため、感光膜パターンを形成することが望ましい。
【００３２】
次に、感光膜パターン２５をマスクとして、低濃度のイオン注入を行い、コア素子領域における露出された活性領域の一部となる半導体基板２０の表層部に、第１ＬＤＤ領域２４より深いプロファイルを有する第２ＬＤＤ領域２６を形成する。
【００３３】
なお、図２Ｂにはコア素子領域での場合のみを図示しているが、入出力素子領域においても、第２ＬＤＤ領域２６と同時に、別の第２ＬＤＤ領域を形成する。入出力素子領域の活性領域には感光膜パターン２５を形成しないので、素子分離絶縁膜とゲート電極の側壁部に対応する領域との間の活性領域に別の第２ＬＤＤ領域を形成することとなる。
【００３４】
この第２ＬＤＤ領域２６を形成する工程において、イオンの注入を、イオンの注入量：１Ｅ１３〜１Ｅ１５ions／cm2、注入エネルギー：１０〜７０keＶの範囲で行う。（図２Ｂ参照） 図２Ｃに示されているように、感光膜パターン２５を除去すると、後の工程は上述した従来の技術と同様である。即ち、、ゲート電極２３の側壁面に絶縁膜スペーサ２７を形成する。
【００３５】
次に、絶縁膜スペーサ２７をマスクとして高濃度のイオン注入を行い、絶縁膜スペーサ２７を加えたゲート電極２３の両側（図面左右方向）における半導体基板２０の表層部に、浅いプロファイルを有する第１ソース／ドレイン領域２８及び深いプロファイルを有する第２ソース／ドレイン領域２９を形成する。
【００３６】
なお、図２Ｃにはコア素子領域での場合のみを図示しているが、入出力素子領域においても同様に絶縁膜スペーサ２７、第１ソース／ドレイン領域２８及び第２ソース／ドレイン領域２９を形成する。
【００３７】
ここで、第１ソース／ドレイン領域２８及び第２ソース／ドレイン領域２９を形成するためのイオン注入工程において、イオンの注入を、イオンの注入量：１Ｅ１３〜１Ｅ１６ions／cm2、注入エネルギー：５〜６０keＶの範囲で行う。
【００３８】
また、この第１ソース／ドレイン領域２８又は第２ソース／ドレイン領域２９を形成する工程において、前記入出力素子領域及び前記コア素子領域がｐチャネル型ＭＯＳの場合には、ＢＦ2、Ｂ、及びＩｎのうちのいずれか一つ以上をドーパントとして用い、ｎチャネル型ＭＯＳの場合には、Ａｓ及びＰのうちのいずれか一つ以上をドーパントとして用いる。
【００３９】
さらに、浅い領域に形成する第１ソース／ドレイン領域２８の場合には、同様に半導体基板に導電性を与えるドーパントの中でも、重いイオンを用い、深い領域に形成する第２ソース／ドレイン領域２９の場合には、軽いイオンを用いる（図２Ｃ参照）。
【００４０】
上記のイオン注入に続き、ゲート電極２３及び第１ソース／ドレイン領域２８の上面にシリサイド膜３０を形成する（図２Ｄ参照）。
【００４１】
図３Ａ〜図３Ｄは、本発明の別の実施の形態に係る半導体素子の製造過程における素子の断面構造を工程順に示した図であり、上述した実施の形態において、図２Ａに示した製造過程と図２Ｂに示した製造過程とを入れ替えて行う場合を示している。後述のように、本実施の形態では、コア素子領域に第２ＬＤＤ領域を形成する工程、及び感光膜パターンを除去する工程の後に、第１ＬＤＤ領域を形成する工程を行う。
【００４２】
まず、半導体基板３１に素子分離絶縁膜３２、ゲート絶縁膜３３及びゲート電極３４を形成する。そして、コア素子領域において、活性領域における半導体基板３１の上面のうち、素子分離絶縁膜３２から所定距離の間を残して、ゲート電極３４とゲート電極３４周囲の活性領域の一部のみを覆う感光膜パターン３５を形成する。
【００４３】
そして、感光膜パターン３５をマスクとして、低濃度のイオン注入を行い、活性領域内の半導体基板３１の表層部に、第２ＬＤＤ領域３６を形成する。（図３Ａ参照）
そして、感光膜パターン３５を除去すると、ゲート電極３４をマスクとして低濃度のイオン注入を行い、半導体基板３１の上面のうち、素子分離絶縁膜３２とゲート電極３４の側壁部に対応する領域との間、すなわちゲート電極３４の両側（図面左右方向）の半導体基板３１の表層部に、第１ＬＤＤ領域３７を形成する。（図３Ｂ参照）
次に、ゲート電極３４の側壁面に絶縁膜スペーサ３８を形成し、絶縁膜スペーサ３８をマスクとして高濃度のイオン注入を行い、絶縁膜スペーサ３８を加えたゲート電極２３の両側（図面左右方向）の半導体基板３１の表層部に、浅いプロファイルを有する第１ソース／ドレイン領域３９及び深いプロファイルを有する第２ソース／ドレイン領域４０を形成する。（図３Ｃ参照）
上記のイオン注入に続き、ゲート電極３４及び第１ソース／ドレイン領域３９の上面にシリサイド膜４１を形成する。（図３Ｄ参照）
【００４４】
【発明の効果】
上述のように、本発明に係る半導体素子の製造方法によれば、、ゲート絶縁膜の厚さが薄いコア素子領域の素子とゲート絶縁膜の厚さが厚い入出力素子領域の素子のように、同じチップ内で複数の種類のゲート絶縁膜構造を有する素子に上記の第２ＬＤＤ領域のようなＬＤＤ領域を形成するイオン注入の際に、薄い酸化膜を有するコア素子ではＬＤＤ領域をゲート電極の両側から離して形成し、厚い酸化膜を有する入出力素子ではゲート電極の両側に近接させて、同時に形成することができる。
【００４５】
したがって、本発明に係る半導体素子の製造方法によれば、ＬＤＤ領域を形成するイオン注入により、薄いゲート酸化膜を有するコア素子の素子分離絶縁膜と活性領域との境界に、深いＬＤＤ領域を形成することができる。その結果として、ゲート絶縁膜の厚さが薄いコア素子とゲート絶縁膜の厚さが厚い入出力素子とを形成するための半導体素子の製造において、シリサイド膜を形成するためのイオン注入工程の際に、コア素子のＬＤＤ領域における弊害の発生を防ぐことができるとともに、素子分離絶縁膜における接合リーク電流を阻止することができる。そのために、製造歩留まり及び素子動作の信頼性を向上させることができる。
【００４６】
また、接合リーク電流の対策としての追加工程が不要であり、製造方法が簡潔となるので、製造歩留まり及び素子動作の信頼性を向上させることができる。
【図面の簡単な説明】
【図１Ａ】 従来の技術に係る半導体素子の製造過程において、半導体基板の上面又は表層部に、素子分離絶縁膜、ゲート絶縁膜、ゲート電極、ＬＤＤ領域及び絶縁膜スペーサを形成した状態を示す断面図である。
【図１Ｂ】 従来の技術に係る半導体素子の製造過程において、半導体基板の表層部に第１ソース／ドレイン領域及び第２ソース／ドレイン領域を形成した状態を示す断面図である。
【図１Ｃ】 従来の技術に係る半導体素子の製造過程において、ゲート電極及び第１ソース／ドレイン領域の表層部にシリサイド膜を形成した状態を示す断面図である。
【図２Ａ】 本発明の実施の形態に係る半導体素子の製造過程において、半導体基板の上面又は表層部に、素子分離絶縁膜、ゲート絶縁膜、ゲート電極及び第１ＬＤＤ領域を形成した状態を示す断面図である。
【図２Ｂ】 本発明の実施の形態に係る半導体素子の製造過程において、半導体基板の上面又は表層部に、感光膜パターン及び第２ＬＤＤ領域を形成した状態を示す断面図である。
【図２Ｃ】 本発明の実施の形態に係る半導体素子の製造過程において、感光膜パターンを除去し、半導体基板の上面又は表層部に、絶縁膜スペーサ、第１ソース／ドレイン領域及び第２ソース／ドレイン領域を形成した状態を示す断面図である。
【図２Ｄ】 本発明の実施の形態に係る半導体素子の製造過程において、ゲート電極及び第１ソース／ドレイン領域の表層部にシリサイド膜を形成した状態を示す断面図である。
【図３Ａ】 本発明の別の実施の形態に係る半導体素子の製造過程において、半導体基板の上面又は表層部に、素子分離絶縁膜、ゲート絶縁膜、ゲート電極、感光膜パターン及び第２ＬＤＤ領域を形成した状態を示す断面図である。
【図３Ｂ】 本発明の別の実施の形態に係る半導体素子の製造過程において、感光膜パターンを除去し、半導体基板の表層部に第１ＬＤＤ領域を形成した状態を示す断面図である。
【図３Ｃ】 本発明の別の実施の形態に係る半導体素子の製造過程において、半導体基板の上面又は表層部に、絶縁膜スペーサ、第１ソース／ドレイン領域及び第２ソース／ドレイン領域を形成した状態を示す断面図である。
【図３Ｄ】 本発明の別の実施の形態に係る半導体素子の製造過程において、ゲート電極及び第１ソース／ドレイン領域の表層部にシリサイド膜を形成した状態を示す断面図である。
【符号の説明】
２０、３１ 半導体基板
２１、３２ 素子分離絶縁膜
２２、３３ ゲート絶縁膜
２３、３４ ゲート電極
２４、３７ 第１ＬＤＤ領域
２６，３６ 第２ＬＤＤ領域
２７、３８ 絶縁膜スペーサ
２８、３９ 第１ソース／ドレイン領域
２９、４０ 第２ソース／ドレイン領域
３０、４１ シリサイド膜
２５、３５ 感光膜パターン
【発明の属する技術分野】
本発明は、半導体素子の製造方法に関し、より詳細には、セルフアラインドシリサイド（サリサイド）を形成する工程、及びゲート絶縁膜が薄いコア素子領域にＬＤＤ領域を形成するイオン注入工程を含む半導体素子の製造方法に関する。
【０００２】
【従来の技術】
一般に、半導体回路を構成するトランジスタにおいて、最も重要な特性は電流駆動能力であり、代表的なトランジスタである、ＭＯＳ ＦＥＴでは、その電流駆動能力は、チャネル幅の設計により調整される。一般的なＭＯＳ ＦＥＴにおいて、そのゲート電極には不純物がドーピングされたポリシリコン層が用いられ、そのソース／ドレインには不純物がドーピングされた半導体基板表層部の拡散領域が用いられる。
【０００３】
従来のＣＭＯＳ ＦＥＴ構造において、ｐチャネル型ＭＯＳ ＦＥＴに埋込みチャネルを形成する場合があり、このとき、ｎ＋にドーピングされたポリシリコンゲート電極をｐチャネル型ＭＯＳ ＦＥＴに用いる。しかし、表面にチャネルを有するｎチャネル型ＭＯＳ ＦＥＴと、ｐチャネル型ＭＯＳ ＦＥＴとの間には、しきい値電圧の差が発生するため、素子の設計や製造方法において多くの制限を受けていた。
【０００４】
例えば、従来の技術に係るデュアルゲート電極を有するＣＭＯＳ ＦＥＴの製造方法においては、デュアルゲート電極を形成するために、ｎ型用の不純物のイオン注入工程と、ｐ型用の不純物のイオン注入工程とを含ませる必要があり、２回のリソグラフィ工程を要する。そのため、製造工程が複雑となること、湿式処理に伴う汚染の可能性が高くなること、歩留まりが低下すること、素子動作の信頼性が低下することなどの問題点があった。
【０００５】
図１Ａ〜図１Ｃは、従来の技術に係る半導体素子の製造過程における素子の断面構造を工程順に示した図である。
【０００６】
まず、半導体基板１０の表層部に、活性領域を画定する素子分離絶縁膜１１を形成する。次に、半導体基板１０の上面にゲート絶縁層（図示せず）とポリシリコン層（図示せず）とを成長させ、リソグラフィ工程によって形成したマスクによりポリシリコン層をエッチングし、ゲート電極１３及びゲート絶縁膜１２を形成する。
【０００７】
次に、ゲート電極１３をマスクとして低濃度のイオン注入を行い、ゲート電極１３の両側（図面左右方向）における半導体基板１０の表層部にＬＤＤ領域１４を形成する。さらに、ゲート電極１３の側壁部を含む表面に、酸化処理又はＣＶＤなどにより絶縁膜を成長させた後、活性領域の表面などに成長した絶縁膜をドライエッチングにより除去し、ゲート電極１３の側壁面に絶縁膜を残すようにして、ゲート電極１３の側壁面に絶縁膜スペーサ１５を形成する（図１Ａ参照）。
【０００８】
まず、絶縁膜スペーサ１５をマスクとして高濃度のイオン注入を行い、ゲート電極１３の両側（図面左右方向）における半導体基板１０の表層部に、第１ソース／ドレイン領域１６を形成する。
【０００９】
さらに、第１ソース／ドレイン領域１６を形成する場合より、拡散度の大きいドーパントを用い、また、低濃度の注入量で、深いプロファイルを有するようにイオン注入を行って、第２ソース／ドレイン領域１７を形成する（図１Ｂ参照）。
【００１０】
この段階では、スパッタリング法などでゲート電極１３及び第１ソース／ドレイン領域１６の表面に金属膜を付着させた後、熱処理を施して金属膜をシリサイド化させる。そして、絶縁膜スペーサ１５の表面に付着した金属膜等を除去して、ゲート電極１３及び第１ソース／ドレイン領域１６の上面にシリサイド膜１８を形成する（図１Ｃ参照）。
【００１１】
しかしながら、上述したような従来の技術に係る半導体素子の製造方法の場合には、素子の微細化が進み、それにより拡散領域の接合深さがさらに浅くなると対応できない。その理由は、シリサイド膜１８を形成するための熱拡散による接合深さが相対的に深くなり、このことがＬＤＤ領域１４に弊害をもたらすからである。
【００１２】
特に、シリサイド膜１８が半導体基板１０と素子分離絶縁膜１１との間の深い部分に形成された場合には、素子分離絶縁膜１１における接合領域でリーク電流が非常に大きくなる。さらに、製造過程の進行に伴って、素子分離絶縁膜１１の高さが低くなると、リーク電流は、ますます増加してしまうという問題点がある。
【００１３】
【発明が解決しようとする課題】
本発明は、上述したような従来の技術の問題点を解決するためになされたものであり、ゲート絶縁膜の厚さが薄いコア素子領域の素子とゲート絶縁膜の厚さが厚い入出力素子領域の素子のように、同じチップ内で複数の種類のゲート絶縁膜構造を有する素子を形成するための半導体素子において、シリサイド膜を形成するためのイオン注入の際に、コア素子のＬＤＤ領域への弊害を防ぐことができるとともに、素子分離絶縁膜における接合リーク電流を抑えることができ、それにより、製造歩留まり及び素子動作の信頼性を向上させることができる半導体素子の製造方法を提供することを目的としている。
【００１４】
【課題を解決するための手段】
本発明に係る半導体素子の製造方法は、半導体基板の表層部に、コア素子領域と入出力素子領域とを形成するための活性領域を画定する素子分離絶縁膜を形成する工程と、前記半導体基板の上面にゲート絶縁膜を形成する工程と、前記コア素子領域および前記入出力素子領域における前記ゲート絶縁膜の上面にゲート電極を形成する工程と、前記入出力素子領域を覆い、前記コア素子領域に開口を有するマスクパターンを形成し、該マスクパターンおよびコア素子領域におけるゲート電極をマスクとして低濃度のイオン注入を行い、前記コア素子領域の前記活性領域に第１ＬＤＤ領域を形成する工程と、前記マスクパターンを除去する工程と、前記入出力素子領域における前記活性領域の表面を露出させ、前記コア素子領域における前記ゲート電極と前記ゲート電極周囲の活性領域の一部のみを覆う感光膜パターンを形成する工程と、該感光膜パターンをマスクとして低濃度のイオン注入を行い、前記入出力素子領域の活性領域と前記コア素子領域における露出された活性領域の一部に、前記第１ＬＤＤ領域より深いプロファイルを有する第２ＬＤＤ領域を形成する工程と、前記感光膜パターンを除去する工程と、前記コア素子領域および前記入出力素子領域における前記ゲート電極の側壁面に絶縁膜スペーサを形成する工程と、該絶縁膜スペーサをマスクとして高濃度のイオン注入を行い、浅いプロファイルを有する第１ソース／ドレイン領域及び深いプロファイルを有する第２ソース／ドレイン領域を形成する工程と、前記コア素子領域および前記入出力素子領域における前記ゲート電極及び第１ソース／ドレイン領域の上部にシリサイド膜を形成する工程とを含む。
【００１５】
ここで、前記入出力素子領域及び前記コア素子領域がｎチャネル型ＭＯＳ領域に形成される場合には、前記第１ＬＤＤ領域を形成する工程又は前記第２ＬＤＤ領域を形成する工程における前記低濃度のイオン注入において、Ａｓ及びＰのうちのいずれか一つ以上をドーパントとして用いることが望ましい。
【００１６】
また、前記入出力素子領域及び前記コア素子領域がｐチャネル型ＭＯＳ領域に形成される場合には、前記第１ＬＤＤ領域を形成する工程又は前記第２ＬＤＤ領域を形成する工程における前記低濃度のイオン注入において、ＢＦ2、Ｂ、及びＩｎのうちのいずれか一つ以上をドーパントとして用いることが望ましい。
【００１７】
一方、前記入出力素子領域及び前記コア素子領域がｎチャネル型ＭＯＳ領域に形成される場合には、前記第１ソース／ドレイン領域又は前記第２ソース／ドレイン領域を形成する工程における前記高濃度のイオン注入において、Ａｓ及びＰのうちのいずれか一つ以上をドーパントとして用いることが望ましい。
【００１８】
また、前記入出力素子領域及び前記コア素子領域がｐチャネル型ＭＯＳ領域に形成される場合には、前記第１ソース／ドレイン領域又は前記第２ソース／ドレイン領域を形成する工程における前記高濃度のイオン注入において、ＢＦ2、Ｂ、Ｉｎのうちのいずれか一つ以上をドーパントとして用いることが望ましい。
【００１９】
一方、前記第１ＬＤＤ領域を形成する工程において、イオンの注入を、イオンの注入量：１Ｅ１３〜２Ｅ１５ions／cm2、注入エネルギー：１０〜５０keＶの範囲で行うことが望ましい。
【００２０】
また、前記第２ＬＤＤ領域を形成する工程において、イオンの注入を、イオンの注入量：１Ｅ１３〜１Ｅ１５ions／cm2、注入エネルギー：１０〜７０keＶの範囲で行うことが望ましい。
【００２１】
一方、本発明に係る別の半導体素子の製造方法は、半導体基板の表層部に、コア素子領域と入出力素子領域とを形成するための活性領域を画定する素子分離絶縁膜を形成する工程と、前記半導体基板の上面にゲート絶縁膜を形成する工程と、前記コア素子領域および前記入出力素子領域における前記ゲート絶縁膜の上面にゲート電極を形成する工程と、前記入出力素子領域における前記活性領域の表面を露出させ、前記コア素子領域における前記ゲート電極と前記ゲート電極周囲の活性領域の一部のみを覆う感光膜パターンを形成する工程と、該感光膜パターンをマスクとして低濃度のイオン注入を行い、前記入出力素子領域の活性領域と前記コア素子領域における露出された活性領域の一部に、第２ＬＤＤ領域を形成する工程と、前記感光膜パターンを除去する工程と、前記入出力素子領域を覆い、前記コア素子領域に開口を有するマスクパターンを形成し、該マスクパターンおよびコア素子領域におけるゲート電極をマスクとして低濃度のイオン注入を行い、前記コア素子領域の前記活性領域に前記第２ＬＤＤ領域より浅い第１ＬＤＤ領域を形成する工程と、前記マスクパターンを除去する工程と、前記コア素子領域および前記入出力素子領域における前記ゲート電極の側壁面に絶縁膜スペーサを形成する工程と、該絶縁膜スペーサをマスクとして高濃度のイオン注入を行い浅いプロファイルを有する第１ソース／ドレイン領域と深いプロファイルを有する第２ソース／ドレイン領域を形成する工程と、前記コア素子領域および前記入出力素子領域における前記ゲート電極及び第１ソース／ドレイン領域の上部にシリサイド膜を形成する工程とを含む。
【００２２】
なお、パターニングをするためのリソグラフィ工程や、それにより形成されたレジストなどのマスクを用いてエッチングする工程、さらにレジストなどを洗浄またはアッシングする工程などは、半導体プロセスにおいて自明であるので必要最小限度の記載に留める。
【００２３】
【発明の実施の形態】
以下、本発明の実施の形態に係る半導体素子の製造方法について、添付した図面を参照して詳細に説明する。
【００２４】
図２Ａ〜図２Ｄは、本発明の実施の形態に係る半導体素子の製造過程における素子の断面構造を工程順に示した図であり、コア素子領域に、ｎチャネル型ＭＯＳ ＦＥＴ又はｐチャネル型ＭＯＳ ＦＥＴのいずれかを形成する場合を示している。なお、入出力素子領域については、一部を除いてコア素子領域と同様であるので図示を省略し、必要に応じて説明を加える。
【００２５】
まず、半導体基板２０の表層部に、コア素子領域と入出力素子領域とを形成するための活性領域を画定する素子分離絶縁膜２１を形成する。なお、コア素子領域の場合のみを図示しているが、入出力素子領域においても同様に素子分離絶縁膜を形成するが、コア素子領域におけるゲート絶縁膜の厚さが薄くなり、入出力素子領域におけるゲート絶縁膜の厚さが厚くなるように、それぞれ適切な厚さにゲート絶縁層を形成する。
【００２６】
次に、半導体基板２０の上面にゲート絶縁層を成長させ、該ゲート絶縁層の上面にポリシリコン層を成長させる。このとき、コア素子領域および入出力素子領域のそれぞれに適切な厚さにゲート電極用ポリシリコン層を成長させる。
【００２７】
そして、リソグラフィ工程によって形成したマスクによりポリシリコン層をエッチングして、コア素子領域および入出力素子領域において、半導体基板２０の上面にゲート絶縁膜２２を形成し、ゲート絶縁膜２２の上面にゲート電極２３を形成する。
【００２８】
次に、入出力素子領域を覆い、コア素子領域に開口を有するマスクパターンを形成する。そして、該マスクパターンおよびコア素子領域におけるゲート電極２３をマスクとして低濃度のイオン注入を行い、図２Ａに示されているように、素子分離絶縁膜２１とゲート電極２３の側壁部に対応する領域との間の活性領域、すなわちゲート電極２３の両側（図面左右方向）の半導体基板２０の表層部に、第１ＬＤＤ領域２４を形成する。なお、コア素子領域での場合のみを図示しており、入出力素子領域では第１ＬＤＤ領域を形成しないが、必要に応じて形成してもよい。
【００２９】
この第１ＬＤＤ領域２４を形成する工程において、イオンの注入を、イオンの注入量：１Ｅ１３〜２Ｅ１５ions／cm2、注入エネルギー：１０〜５０keＶの範囲で行う。
【００３０】
また、入出力素子領域及びコア素子領域がｐチャネル型ＭＯＳ領域に形成される場合には、第１ＬＤＤ領域２４を形成する工程における低濃度のイオン注入において、ＢＦ2、Ｂ、及びＩｎのうちのいずれか一つ以上をドーパントとして用いる。一方、ｎチャネル型ＭＯＳ領域に形成される場合には、第１ＬＤＤ領域を形成する工程における低濃度のイオン注入において、Ａｓ及びＰのうちのいずれか一つ以上をドーパントとして用いる（図２Ａ参照）。
【００３１】
図２Ｂに示されているように、コア素子領域において、第１ＬＤＤ領域２４における半導体基板２０の上面のうち素子分離絶縁膜２１から所定距離の間を残して、ゲート電極２３とゲート電極２３周囲の活性領域の一部のみを覆う感光膜パターン２５を形成する。すなわち、感光膜パターン２５は、コア素子領域における活性領域のうち、素子分離絶縁膜２１から所定距離の間の上面が露出させる。また、図示されていないが、入出力素子領域における活性領域の表面を露出させる。なお、入出力素子領域におけるゲート電極上面では、ゲート絶縁膜の注入損傷を避けるため、感光膜パターンを形成することが望ましい。
【００３２】
次に、感光膜パターン２５をマスクとして、低濃度のイオン注入を行い、コア素子領域における露出された活性領域の一部となる半導体基板２０の表層部に、第１ＬＤＤ領域２４より深いプロファイルを有する第２ＬＤＤ領域２６を形成する。
【００３３】
なお、図２Ｂにはコア素子領域での場合のみを図示しているが、入出力素子領域においても、第２ＬＤＤ領域２６と同時に、別の第２ＬＤＤ領域を形成する。入出力素子領域の活性領域には感光膜パターン２５を形成しないので、素子分離絶縁膜とゲート電極の側壁部に対応する領域との間の活性領域に別の第２ＬＤＤ領域を形成することとなる。
【００３４】
この第２ＬＤＤ領域２６を形成する工程において、イオンの注入を、イオンの注入量：１Ｅ１３〜１Ｅ１５ions／cm2、注入エネルギー：１０〜７０keＶの範囲で行う。（図２Ｂ参照） 図２Ｃに示されているように、感光膜パターン２５を除去すると、後の工程は上述した従来の技術と同様である。即ち、、ゲート電極２３の側壁面に絶縁膜スペーサ２７を形成する。
【００３５】
次に、絶縁膜スペーサ２７をマスクとして高濃度のイオン注入を行い、絶縁膜スペーサ２７を加えたゲート電極２３の両側（図面左右方向）における半導体基板２０の表層部に、浅いプロファイルを有する第１ソース／ドレイン領域２８及び深いプロファイルを有する第２ソース／ドレイン領域２９を形成する。
【００３６】
なお、図２Ｃにはコア素子領域での場合のみを図示しているが、入出力素子領域においても同様に絶縁膜スペーサ２７、第１ソース／ドレイン領域２８及び第２ソース／ドレイン領域２９を形成する。
【００３７】
ここで、第１ソース／ドレイン領域２８及び第２ソース／ドレイン領域２９を形成するためのイオン注入工程において、イオンの注入を、イオンの注入量：１Ｅ１３〜１Ｅ１６ions／cm2、注入エネルギー：５〜６０keＶの範囲で行う。
【００３８】
また、この第１ソース／ドレイン領域２８又は第２ソース／ドレイン領域２９を形成する工程において、前記入出力素子領域及び前記コア素子領域がｐチャネル型ＭＯＳの場合には、ＢＦ2、Ｂ、及びＩｎのうちのいずれか一つ以上をドーパントとして用い、ｎチャネル型ＭＯＳの場合には、Ａｓ及びＰのうちのいずれか一つ以上をドーパントとして用いる。
【００３９】
さらに、浅い領域に形成する第１ソース／ドレイン領域２８の場合には、同様に半導体基板に導電性を与えるドーパントの中でも、重いイオンを用い、深い領域に形成する第２ソース／ドレイン領域２９の場合には、軽いイオンを用いる（図２Ｃ参照）。
【００４０】
上記のイオン注入に続き、ゲート電極２３及び第１ソース／ドレイン領域２８の上面にシリサイド膜３０を形成する（図２Ｄ参照）。
【００４１】
図３Ａ〜図３Ｄは、本発明の別の実施の形態に係る半導体素子の製造過程における素子の断面構造を工程順に示した図であり、上述した実施の形態において、図２Ａに示した製造過程と図２Ｂに示した製造過程とを入れ替えて行う場合を示している。後述のように、本実施の形態では、コア素子領域に第２ＬＤＤ領域を形成する工程、及び感光膜パターンを除去する工程の後に、第１ＬＤＤ領域を形成する工程を行う。
【００４２】
まず、半導体基板３１に素子分離絶縁膜３２、ゲート絶縁膜３３及びゲート電極３４を形成する。そして、コア素子領域において、活性領域における半導体基板３１の上面のうち、素子分離絶縁膜３２から所定距離の間を残して、ゲート電極３４とゲート電極３４周囲の活性領域の一部のみを覆う感光膜パターン３５を形成する。
【００４３】
そして、感光膜パターン３５をマスクとして、低濃度のイオン注入を行い、活性領域内の半導体基板３１の表層部に、第２ＬＤＤ領域３６を形成する。（図３Ａ参照）
そして、感光膜パターン３５を除去すると、ゲート電極３４をマスクとして低濃度のイオン注入を行い、半導体基板３１の上面のうち、素子分離絶縁膜３２とゲート電極３４の側壁部に対応する領域との間、すなわちゲート電極３４の両側（図面左右方向）の半導体基板３１の表層部に、第１ＬＤＤ領域３７を形成する。（図３Ｂ参照）
次に、ゲート電極３４の側壁面に絶縁膜スペーサ３８を形成し、絶縁膜スペーサ３８をマスクとして高濃度のイオン注入を行い、絶縁膜スペーサ３８を加えたゲート電極２３の両側（図面左右方向）の半導体基板３１の表層部に、浅いプロファイルを有する第１ソース／ドレイン領域３９及び深いプロファイルを有する第２ソース／ドレイン領域４０を形成する。（図３Ｃ参照）
上記のイオン注入に続き、ゲート電極３４及び第１ソース／ドレイン領域３９の上面にシリサイド膜４１を形成する。（図３Ｄ参照）
【００４４】
【発明の効果】
上述のように、本発明に係る半導体素子の製造方法によれば、、ゲート絶縁膜の厚さが薄いコア素子領域の素子とゲート絶縁膜の厚さが厚い入出力素子領域の素子のように、同じチップ内で複数の種類のゲート絶縁膜構造を有する素子に上記の第２ＬＤＤ領域のようなＬＤＤ領域を形成するイオン注入の際に、薄い酸化膜を有するコア素子ではＬＤＤ領域をゲート電極の両側から離して形成し、厚い酸化膜を有する入出力素子ではゲート電極の両側に近接させて、同時に形成することができる。
【００４５】
したがって、本発明に係る半導体素子の製造方法によれば、ＬＤＤ領域を形成するイオン注入により、薄いゲート酸化膜を有するコア素子の素子分離絶縁膜と活性領域との境界に、深いＬＤＤ領域を形成することができる。その結果として、ゲート絶縁膜の厚さが薄いコア素子とゲート絶縁膜の厚さが厚い入出力素子とを形成するための半導体素子の製造において、シリサイド膜を形成するためのイオン注入工程の際に、コア素子のＬＤＤ領域における弊害の発生を防ぐことができるとともに、素子分離絶縁膜における接合リーク電流を阻止することができる。そのために、製造歩留まり及び素子動作の信頼性を向上させることができる。
【００４６】
また、接合リーク電流の対策としての追加工程が不要であり、製造方法が簡潔となるので、製造歩留まり及び素子動作の信頼性を向上させることができる。
【図面の簡単な説明】
【図１Ａ】 従来の技術に係る半導体素子の製造過程において、半導体基板の上面又は表層部に、素子分離絶縁膜、ゲート絶縁膜、ゲート電極、ＬＤＤ領域及び絶縁膜スペーサを形成した状態を示す断面図である。
【図１Ｂ】 従来の技術に係る半導体素子の製造過程において、半導体基板の表層部に第１ソース／ドレイン領域及び第２ソース／ドレイン領域を形成した状態を示す断面図である。
【図１Ｃ】 従来の技術に係る半導体素子の製造過程において、ゲート電極及び第１ソース／ドレイン領域の表層部にシリサイド膜を形成した状態を示す断面図である。
【図２Ａ】 本発明の実施の形態に係る半導体素子の製造過程において、半導体基板の上面又は表層部に、素子分離絶縁膜、ゲート絶縁膜、ゲート電極及び第１ＬＤＤ領域を形成した状態を示す断面図である。
【図２Ｂ】 本発明の実施の形態に係る半導体素子の製造過程において、半導体基板の上面又は表層部に、感光膜パターン及び第２ＬＤＤ領域を形成した状態を示す断面図である。
【図２Ｃ】 本発明の実施の形態に係る半導体素子の製造過程において、感光膜パターンを除去し、半導体基板の上面又は表層部に、絶縁膜スペーサ、第１ソース／ドレイン領域及び第２ソース／ドレイン領域を形成した状態を示す断面図である。
【図２Ｄ】 本発明の実施の形態に係る半導体素子の製造過程において、ゲート電極及び第１ソース／ドレイン領域の表層部にシリサイド膜を形成した状態を示す断面図である。
【図３Ａ】 本発明の別の実施の形態に係る半導体素子の製造過程において、半導体基板の上面又は表層部に、素子分離絶縁膜、ゲート絶縁膜、ゲート電極、感光膜パターン及び第２ＬＤＤ領域を形成した状態を示す断面図である。
【図３Ｂ】 本発明の別の実施の形態に係る半導体素子の製造過程において、感光膜パターンを除去し、半導体基板の表層部に第１ＬＤＤ領域を形成した状態を示す断面図である。
【図３Ｃ】 本発明の別の実施の形態に係る半導体素子の製造過程において、半導体基板の上面又は表層部に、絶縁膜スペーサ、第１ソース／ドレイン領域及び第２ソース／ドレイン領域を形成した状態を示す断面図である。
【図３Ｄ】 本発明の別の実施の形態に係る半導体素子の製造過程において、ゲート電極及び第１ソース／ドレイン領域の表層部にシリサイド膜を形成した状態を示す断面図である。
【符号の説明】
２０、３１ 半導体基板
２１、３２ 素子分離絶縁膜
２２、３３ ゲート絶縁膜
２３、３４ ゲート電極
２４、３７ 第１ＬＤＤ領域
２６，３６ 第２ＬＤＤ領域
２７、３８ 絶縁膜スペーサ
２８、３９ 第１ソース／ドレイン領域
２９、４０ 第２ソース／ドレイン領域
３０、４１ シリサイド膜
２５、３５ 感光膜パターン
Claims (8)
- 半導体基板の表層部に、コア素子領域と入出力素子領域とを形成するための活性領域を画定する素子分離絶縁膜を形成する工程と、
前記半導体基板の上面にゲート絶縁膜を形成する工程と、
前記コア素子領域および前記入出力素子領域における前記ゲート絶縁膜の上面にゲート電極を形成する工程と、
前記入出力素子領域を覆い、前記コア素子領域に開口を有するマスクパターンを形成し、該マスクパターンおよびコア素子領域におけるゲート電極をマスクとして低濃度のイオン注入を行い、前記コア素子領域の前記活性領域に第１ＬＤＤ領域を形成する工程と、
前記マスクパターンを除去する工程と、
前記入出力素子領域における前記活性領域の表面を露出させ、前記コア素子領域における前記ゲート電極と前記ゲート電極周囲の活性領域の一部のみを覆う感光膜パターンを形成する工程と、
該感光膜パターンをマスクとして低濃度のイオン注入を行い、前記入出力素子領域の活性領域と前記コア素子領域における露出された活性領域の一部に、前記第１ＬＤＤ領域より深いプロファイルを有する第２ＬＤＤ領域を形成する工程と、
前記感光膜パターンを除去する工程と、
前記コア素子領域および前記入出力素子領域における前記ゲート電極の側壁面に絶縁膜スペーサを形成する工程と、
該絶縁膜スペーサをマスクとして高濃度のイオン注入を行い、浅いプロファイルを有する第１ソース／ドレイン領域及び深いプロファイルを有する第２ソース／ドレイン領域を形成する工程と、
前記コア素子領域および前記入出力素子領域における前記ゲート電極及び第１ソース／ドレイン領域の上部にシリサイド膜を形成する工程とを含む半導体素子の製造方法。 - 前記入出力素子領域及び前記コア素子領域がｎチャネル型ＭＯＳ領域に形成される場合には、前記第１ＬＤＤ領域を形成する工程又は前記第２ＬＤＤ領域を形成する工程における前記低濃度のイオン注入において、Ａｓ及びＰのうちのいずれか一つ以上をドーパントとして用いることを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記入出力素子領域及び前記コア素子領域がｐチャネル型ＭＯＳ領域に形成される場合には、前記第１ＬＤＤ領域を形成する工程又は前記第２ＬＤＤ領域を形成する工程における前記低濃度のイオン注入において、ＢＦ2、Ｂ、及びＩｎのうちのいずれか一つ以上をドーパントとして用いることを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記入出力素子領域及び前記コア素子領域がｎチャネル型ＭＯＳ領域に形成される場合には、前記第１ソース／ドレイン領域又は前記第２ソース／ドレイン領域を形成する工程における前記高濃度のイオン注入において、Ａｓ及びＰのうちのいずれか一つ以上をドーパントとして用いることを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記入出力素子領域及び前記コア素子領域がｐチャネル型ＭＯＳ領域に形成される場合には、前記第１ソース／ドレイン領域又は前記第２ソース／ドレイン領域を形成する工程における前記高濃度のイオン注入において、ＢＦ2、Ｂ、Ｉｎのうちのいずれか一つ以上をドーパントとして用いることを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記第１ＬＤＤ領域を形成する工程において、イオンの注入を、イオンの注入量：１Ｅ１３〜２Ｅ１５ions／cm2、注入エネルギー：１０〜５０keＶの範囲で行うことを特徴とする請求項１に記載の半導体素子の製造方法。
- 前記第２ＬＤＤ領域を形成する工程において、イオンの注入を、イオンの注入量：１Ｅ１３〜１Ｅ１５ions／cm2、注入エネルギー：１０〜７０keＶの範囲で行うことを特徴とする請求項１に記載の半導体素子の製造方法。
- 半導体基板の表層部に、コア素子領域と入出力素子領域とを形成するための活性領域を画定する素子分離絶縁膜を形成する工程と、
前記半導体基板の上面にゲート絶縁膜を形成する工程と、
前記コア素子領域および前記入出力素子領域における前記ゲート絶縁膜の上面にゲート電極を形成する工程と、
前記入出力素子領域における前記活性領域の表面を露出させ、前記コア素子領域における前記ゲート電極と前記ゲート電極周囲の活性領域の一部のみを覆う感光膜パターンを形成する工程と、
該感光膜パターンをマスクとして低濃度のイオン注入を行い、前記入出力素子領域の活性領域と前記コア素子領域における露出された活性領域の一部に、第２ＬＤＤ領域を形成する工程と、
前記感光膜パターンを除去する工程と、
前記入出力素子領域を覆い、前記コア素子領域に開口を有するマスクパターンを形成し、該マスクパターンおよびコア素子領域におけるゲート電極をマスクとして低濃度のイオン注入を行い、前記コア素子領域の前記活性領域に前記第２ＬＤＤ領域より浅い第１ＬＤＤ領域を形成する工程と、
前記マスクパターンを除去する工程と、
前記コア素子領域および前記入出力素子領域における前記ゲート電極の側壁面に絶縁膜スペーサを形成する工程と、
該絶縁膜スペーサをマスクとして高濃度のイオン注入を行い浅いプロファイルを有する第１ソース／ドレイン領域と深いプロファイルを有する第２ソース／ドレイン領域を形成する工程と、
前記コア素子領域および前記入出力素子領域における前記ゲート電極及び第１ソース／ドレイン領域の上部にシリサイド膜を形成する工程とを含む半導体素子の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR2001-21936 | 2001-04-24 | ||
| KR1020010021936A KR100364122B1 (en) | 2001-04-24 | 2001-04-24 | Method for fabricating semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002359253A JP2002359253A (ja) | 2002-12-13 |
| JP4305610B2 true JP4305610B2 (ja) | 2009-07-29 |
Family
ID=19708617
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002121773A Expired - Fee Related JP4305610B2 (ja) | 2001-04-24 | 2002-04-24 | 半導体素子の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (3) | US6586306B2 (ja) |
| JP (1) | JP4305610B2 (ja) |
| KR (1) | KR100364122B1 (ja) |
| TW (1) | TWI286792B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6995062B2 (ja) | 2016-06-17 | 2022-01-14 | コーニング インコーポレイテッド | 干渉測定のエッジ位置合わせ |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100364122B1 (en) * | 2001-04-24 | 2002-12-11 | Hynix Semiconductor Inc | Method for fabricating semiconductor device |
| KR100510525B1 (ko) * | 2003-04-08 | 2005-08-26 | 삼성전자주식회사 | 얕은 소오스/드레인 영역을 갖는 반도체 소자의 제조방법 |
| US6913980B2 (en) * | 2003-06-30 | 2005-07-05 | Texas Instruments Incorporated | Process method of source drain spacer engineering to improve transistor capacitance |
| JP4408679B2 (ja) * | 2003-10-09 | 2010-02-03 | 三洋電機株式会社 | 半導体装置の製造方法 |
| JP2005183458A (ja) * | 2003-12-16 | 2005-07-07 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法及びその製造装置 |
| KR100627962B1 (ko) * | 2004-12-30 | 2006-09-25 | 동부일렉트로닉스 주식회사 | 이중 ｌｄｄ형 ｍｏｓ 트랜지스터 및 그의 제조 방법 |
| US7538351B2 (en) * | 2005-03-23 | 2009-05-26 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for forming an SOI structure with improved carrier mobility and ESD protection |
| CN100576512C (zh) * | 2006-12-22 | 2009-12-30 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的制作方法 |
| US7649226B2 (en) * | 2007-02-06 | 2010-01-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Source and drain structures and manufacturing methods |
| KR100889576B1 (ko) | 2007-06-26 | 2009-03-23 | 엠시스랩 주식회사 | 메모리 어레이들의 이온주입구역이 일체형으로 구현되는반도체 메모리 장치 |
| WO2009101150A1 (en) * | 2008-02-15 | 2009-08-20 | X-Fab Semiconductor Foundries Ag | Transistor |
| CN101935824B (zh) | 2009-07-03 | 2013-03-06 | 中芯国际集成电路制造(上海)有限公司 | 离子注入方法、设备及形成轻掺杂结构的方法 |
| CN102005388B (zh) * | 2009-09-02 | 2012-02-08 | 中芯国际集成电路制造(上海)有限公司 | N型金属氧化物半导体源漏注入方法 |
| GB2513770B (en) * | 2010-04-30 | 2015-01-14 | Cambridge Silicon Radio Ltd | Gate depletion drain extended MOS transistor |
| JP5592210B2 (ja) | 2010-09-09 | 2014-09-17 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| US9006826B2 (en) * | 2012-05-14 | 2015-04-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | Butted contact shape to improve SRAM leakage current |
| US9512517B2 (en) * | 2015-01-23 | 2016-12-06 | Varian Semiconductor Equipment Associates, Inc. | Multiple exposure treatment for processing a patterning feature |
| CN110739273B (zh) * | 2019-10-30 | 2022-06-07 | 华虹半导体(无锡)有限公司 | 超薄栅极cmos器件的制造方法 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6033943A (en) * | 1996-08-23 | 2000-03-07 | Advanced Micro Devices, Inc. | Dual gate oxide thickness integrated circuit and process for making same |
| KR100205320B1 (ko) * | 1996-10-25 | 1999-07-01 | 구본준 | 모스펫 및 그 제조방법 |
| JPH10223771A (ja) * | 1997-02-12 | 1998-08-21 | Yamaha Corp | 半導体装置とその製造方法 |
| JP2000003965A (ja) * | 1998-06-15 | 2000-01-07 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| FR2780406B1 (fr) * | 1998-06-29 | 2000-08-25 | Bp Chem Int Ltd | Composition de polystyrene expansible, procede de preparation de la composition et materiaux expanses resultant de la composition |
| JP3239853B2 (ja) * | 1998-08-25 | 2001-12-17 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP2000114361A (ja) * | 1998-09-29 | 2000-04-21 | Toshiba Corp | 半導体集積回路装置及びその製造方法 |
| US6200834B1 (en) * | 1999-07-22 | 2001-03-13 | International Business Machines Corporation | Process for fabricating two different gate dielectric thicknesses using a polysilicon mask and chemical mechanical polishing (CMP) planarization |
| US6589847B1 (en) * | 2000-08-03 | 2003-07-08 | Advanced Micro Devices, Inc. | Tilted counter-doped implant to sharpen halo profile |
| US6596593B2 (en) * | 2000-12-05 | 2003-07-22 | Seiko Instruments Inc. | Method of manufacturing semiconductor device employing oxygen implantation |
| KR100364122B1 (en) * | 2001-04-24 | 2002-12-11 | Hynix Semiconductor Inc | Method for fabricating semiconductor device |
-
2001
- 2001-04-24 KR KR1020010021936A patent/KR100364122B1/ko active IP Right Grant
-
2002
- 2002-03-18 TW TW091105081A patent/TWI286792B/zh not_active IP Right Cessation
- 2002-04-18 US US10/125,271 patent/US6586306B2/en not_active Expired - Lifetime
- 2002-04-24 JP JP2002121773A patent/JP4305610B2/ja not_active Expired - Fee Related
-
2003
- 2003-04-09 US US10/410,536 patent/US20030201474A1/en not_active Abandoned
- 2003-04-09 US US10/409,964 patent/US6709939B2/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6995062B2 (ja) | 2016-06-17 | 2022-01-14 | コーニング インコーポレイテッド | 干渉測定のエッジ位置合わせ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2002359253A (ja) | 2002-12-13 |
| US20030201474A1 (en) | 2003-10-30 |
| US6709939B2 (en) | 2004-03-23 |
| US20020153562A1 (en) | 2002-10-24 |
| US20030176041A1 (en) | 2003-09-18 |
| TWI286792B (en) | 2007-09-11 |
| US6586306B2 (en) | 2003-07-01 |
| KR100364122B1 (en) | 2002-12-11 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050330 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060808 |
|
| A131 | Notification of reasons for refusal |
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|
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|
| A131 | Notification of reasons for refusal |
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|
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090421 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120515 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130515 Year of fee payment: 4 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
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|
| R250 | Receipt of annual fees |
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| LAPS | Cancellation because of no payment of annual fees |