TWI737417B

TWI737417B - 電晶體結構及其製造方法

Info

Publication number: TWI737417B
Application number: TW109124671A
Authority: TW
Inventors: 車行遠; 林蔚峰; 朱維正
Original assignee: 力晶積成電子製造股份有限公司
Priority date: 2020-07-22
Filing date: 2020-07-22
Publication date: 2021-08-21
Also published as: TW202205672A

Abstract

一種電晶體結構，包括基底、閘極、多個接觸窗與多個間隙壁。閘極被多個狹縫分成多個閘極部。每個接觸窗包括彼此相連的上部與下部。下部位於狹縫中。上部位於下部上且跨越狹縫。間隙壁分別位於閘極部與接觸窗之間。

Description

電晶體結構及其製造方法

本發明是有關於一種半導體元件及其製造方法，且特別是有關於一種電晶體結構及其製造方法。

金屬氧化物半導體(metal oxide semiconductor，MOS)元件可分為對稱(symmetry)元件與不對稱(asymmetry)元件，所謂的對稱元件就是汲極與源極可以對調使用且特性完全一樣。另一方面，不對稱元件就是汲極與源極對調使用後的特性完全不一樣。如果沒特別規定，一般都是使用對稱元件。在對稱元件的布局設計中，汲極、源極與接觸窗到閘極的距離都要一樣，否則特性會有所不同。

目前，在一些電晶體元件的布局設計中，汲極接觸窗(drain contact)到閘極的距離與源極接觸窗(source contact)到閘極的距離必須相同。然而，用於形成上述接觸窗的微影製程常會產生重疊偏移(overlay shift)的問題，因此很難讓這些距離完全相等。在此情況下，將會使得電晶體元件之間的汲極飽和電流(Idsat)產生不匹配(mismatch)的問題，而降低電晶體元件的電性表現。

本發明提供一種電晶體結構及其製造方法，其可有效地提升電晶體元件的電性表現。

本發明提出一種電晶體結構，包括基底、閘極、多個接觸窗與多個間隙壁。閘極被多個狹縫分成多個閘極部。每個接觸窗包括彼此相連的上部與下部。下部位於狹縫中。上部位於下部上且跨越狹縫。間隙壁分別位於閘極部與接觸窗之間。

依照本發明的一實施例所述，在上述電晶體結構中，每個閘極部可具有第一端與第二端。相鄰兩個閘極部的相鄰兩個第一端可彼此相連。相鄰兩個閘極部可為一體成型。

依照本發明的一實施例所述，在上述電晶體結構中，相鄰兩個閘極部的相鄰兩個第二端可彼此相連。

依照本發明的一實施例所述，在上述電晶體結構中，每個閘極部具有第一端與第二端。相鄰兩個閘極部的相鄰兩個第一端可互不相連，且相鄰兩個閘極部的相鄰兩個第二端可互不相連，而使得相鄰兩個閘極部可彼此分離。

依照本發明的一實施例所述，在上述電晶體結構中，更可包括多個摻雜區。摻雜區分別位於狹縫內由間隙壁所暴露出的基底中。

依照本發明的一實施例所述，上述電晶體結構可應用於電流鏡結構中。

本發明提出一種電晶體結構的製造方法，包括以下步驟。提供基底。在基底上形成閘極。閘極被多個狹縫分成多個閘極部。在狹縫中形成間隙壁。間隙壁分別位於閘極部的側壁上。在閘極上形成介電層。介電層填入狹縫且覆蓋間隙壁。對介電層進行圖案化製程，以移除狹縫中的介電層，且在介電層中形成多個第一開口。每個第一開口跨越所對應的狹縫。形成多個第一接觸窗。每個第一接觸窗填入所對應的第一開口與狹縫。

依照本發明的一實施例所述，在上述電晶體結構的製造方法中，更可包括以下步驟。分別在狹縫內由間隙壁所暴露出的基底中形成摻雜區。

依照本發明的一實施例所述，在上述電晶體結構的製造方法中，更可包括以下步驟。在形成閘極之前，在基底上形成閘介電材料層。在對介電層進行圖案化製程之後，移除狹縫中由間隙壁所暴露出的部分閘介電材料層，而形成閘介電層。

依照本發明的一實施例所述，在上述電晶體結構的製造方法中，更可包括以下步驟。在形成第一接觸窗之後，在介電層中形成暴露出閘極的第二開口。在第二開口中形成電性連接至閘極的第二接觸窗。

基於上述，在本發明所提出的電晶體結構及其製造方法中，由於閘極被多個狹縫分成多個閘極部，且接觸窗是藉由狹縫中的間隙壁進行自行對準而形成的自行對準接觸窗(self-aligned contact，SAC)，因此可藉由狹縫中的間隙壁來固定閘極部兩側的接觸窗與閘極部之間的距離。藉此，可防止電晶體元件之間的汲極飽和電流(Idsat)產生不匹配(mismatch)的問題，進而提升電晶體元件的電性表現。舉例來說，在閘極部兩側的接觸窗與閘極部之間的距離需要相等的情況下，可以避免受到微影製程的重疊偏移的影響，而使得閘極部兩側的接觸窗與閘極部之間的距離相等。此外，可藉由狹縫及/或間隙壁來固定形成在基底中的摻雜區(如，源極區、汲極區或輕摻雜汲極(lightly doped drain，LDD)區)的位置，因此有助於固定上述摻雜區與閘極之間的距離，進而提升電晶體元件的電性表現。另外，由於狹縫的尺寸會影響口袋摻雜區的植入量，因此可藉由調整狹縫的尺寸來形成具有不同臨界電壓(threshold voltage，Vt)的電晶體元件，進而可省掉許多用於調整臨界電壓的光罩。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1A為本發明一實施例的電晶體結構的上視圖。圖1B與圖1C為本發明其他實施例的電晶體結構的上視圖。圖2A至圖2I為沿圖1A中的I-I’剖面線的電晶體結構的製造流程剖面圖。在圖1A至圖1C的上視圖中，為了清楚說明各構件之間的關係，因此省略圖2I的剖面圖中的部分構件。

請參照圖1A與圖2A，提供基底100。基底100可為半導體基底，如矽基底。在基底100中可具有隔離結構102。藉由隔離結構102可在基底中定義出主動區AA。隔離結構102例如是淺溝渠隔離結構(shallow trench isolation，STI)。隔離結構102的材料例如是氧化矽。

接著，可在基底100上形成閘介電材料層104。閘介電材料層104的材料例如是氧化矽。閘介電材料層104的形成方法例如是熱氧化法。

然後，在基底100上形成閘極106。舉例來說，閘極106可形成在閘介電材料層104上。閘極106被多個狹縫S分成多個閘極部GP。此外，可由相鄰兩個狹縫S之間的間距定義出通道長度CL。在本實施例中，閘極106是以被兩個狹縫S分成三個閘極部GP為例，但本發明並不以此為限。閘極106可為單層結構或多層結構。在本實施例中，閘極106是以包括導體層108與導體層110的雙層結構為例，但本發明並不以此為限。在其他實施例中，閘極106可為單層結構或三層以上的多層結構。導體層108的材料例如是摻雜多晶矽。導體層110的材料例如是金屬矽化物，如矽化鎢(WSi)。此外，可在閘極106上形成硬罩幕層112。硬罩幕層112的材料例如是氮化矽。

此外，閘極106(導體層108與導體層110)、硬罩幕層112與狹縫S的形成方法可包括以下步驟，但本發明並不以此為限。首先，可依序在閘介電材料層104上形成第一導體材料層、第二導體材料層與硬罩幕材料層(未示出)。接著，可對硬罩幕材料層、第二導體材料層與第一導體材料層進行圖案化，而形成硬罩幕層112、導體層110、導體層108與狹縫S。

另外，每個閘極部GP可具有第一端E1與第二端E2。在本實施例中，如圖1A所示，相鄰兩個閘極部GP的相鄰兩個第一端E1可彼此相連，相鄰兩個閘極部GP的相鄰兩個第二端E2可互不相連，且相鄰兩個閘極部GP可為一體成型，但本發明並不以此為限。在另一些實施例中，如圖1B所示，相鄰兩個閘極部GP的相鄰兩個第一端E1可彼此相連，相鄰兩個閘極部GP的相鄰兩個第二端E2可彼此相連，且相鄰兩個閘極部GP可為一體成型。在另一些實施例中，如圖1C所示，相鄰兩個閘極部GP的相鄰兩個第一端E1可互不相連，且相鄰兩個閘極部GP的相鄰兩個第二端E2可互不相連，而使得相鄰兩個閘極部GP可彼此分離。

請參照圖2B，可在閘極106兩側下方的基底100中形成口袋摻雜區114。此外，狹縫S的尺寸會影響口袋摻雜區114的植入量。舉例來說，當狹縫S的尺寸較大時，口袋摻雜區114的植入量較大。當狹縫S的尺寸較小時，口袋摻雜區114的植入量較小。因此，可藉由調整狹縫S的尺寸來形成具有不同臨界電壓(Vt)的電晶體元件，進而可省掉許多用於調整臨界電壓的光罩。口袋摻雜區114的形成方法例如是傾斜角離子植入法。

接著，可在狹縫S所暴露出的基底100中形成輕摻雜汲極區116。輕摻雜汲極區116的形成方法例如是離子植入法。

請參照圖2C，在狹縫S中形成間隙壁118。間隙壁118分別位於閘極部GP的側壁上，且更可位於硬罩幕層112的側壁上。在一些實施例中，間隙壁118與硬罩幕層112可為相同材料。間隙壁118的材料例如是氮化矽。間隙壁118的形成方法例如是先共形地在狹縫S中形成間隙壁材料層(未示出)，再對間隙壁材料層進行回蝕刻製程(如，乾式蝕刻製程)。

接著，可分別在狹縫S內由間隙壁118所暴露出的基底100中形成摻雜區120。摻雜區120可分別作為源極區或汲極區。摻雜區120的形成方法例如是離子植入法。

請參照圖2D，在閘極106上形成介電層122。舉例來說，介電層122可形成在硬罩幕層112上。介電層122填入狹縫S且覆蓋間隙壁118。介電層122的材料例如是硼磷矽玻璃(borophosphosilicate glass，BPSG)等氧化矽材料。介電層122的形成方法例如是化學氣相沉積法。

請參照圖2E，對介電層122進行圖案化製程，以移除狹縫中的介電層122，且在介電層122中形成多個開口OP1。每個開口OP1跨越所對應的狹縫S。舉例來說，對介電層122進行圖案化製程可包括以下步驟。首先，在介電層122上形成圖案化光阻層124。圖案化光阻層124可由微影製程所形成。接著，可利用圖案化光阻層124作為罩幕，移除部分介電層122。部分介電層122的移除方法例如是乾式蝕刻法。

此外，可利用圖案化光阻層124作為罩幕，移除狹縫S中由間隙壁118所暴露出的部分閘介電材料層104，而形成閘介電層104a。部分閘介電材料層104的移除方法例如是乾式蝕刻法。

請參照圖2F，可移除圖案化光阻層124。圖案化光阻層124的移除方法例如是乾式剝離法(dry stripping)或濕式剝離法(wet stripping)。

接著，形成多個接觸窗126。每個接觸窗126填入所對應的開口OP1與狹縫S。接觸窗126可電性連接至所對應的摻雜區120。接觸窗126的材料例如是鎢(W)等金屬。接觸窗126的形成方法例如是金屬鑲嵌法(damascene method)。

然後，可在介電層122與接觸窗126上形成導線128。導線128可電性連接至所對應的接觸窗126。導線128的材料例如是鋁(Al)、銅(Cu)或鋁銅合金(AlCu)等金屬。導線128可由沉積製程、微影製程與蝕刻製程所形成。

請參照圖2G，可形成覆蓋介電層122與導線128的介電層130。介電層130的材料例如是氧化矽。介電層130的形成方法例如是化學氣相沉積法。接著，可對介電層130進行平坦化製程。平坦化製程例如是化學機械研磨製程。

請參照圖2H，可在介電層130上形成圖案化光阻層132。圖案化光阻層132可由微影製程所形成。接著，可利用圖案化光阻層132作為罩幕，移除部分介電層130、部分介電層122與部分硬罩幕層112。藉此，可在介電層130、介電層122與硬罩幕層112中形成暴露出閘極106的開口OP2，且可在介電層130中形成暴露出導線128的開口OP3。部分介電層130、部分介電層122與部分硬罩幕層112的移除方法例如是乾式蝕刻法。

在本實施例中，使用同一個光罩來形成開口OP2與開口OP3，藉此可減少光罩數量，但本發明並不以此為限。在其他實施例中，亦可由不同光罩來分別形成開口OP2與開口OP3。

請參照圖2I，可移除圖案化光阻層132。圖案化光阻層124的移除方法例如是乾式剝離法或濕式剝離法。

接著，可在開口OP2中形成電性連接至閘極106的接觸窗134，且可在開口OP3中形成電性連接至導線128的介層窗(via)136。接觸窗134與介層窗136的材料例如是鎢等金屬。接觸窗134與介層窗136的形成方法例如是金屬鑲嵌法。

以下，藉由圖1與圖2I來說明本實施例的電晶體結構10。此外，雖然電晶體結構10的形成方法是以上述方法為例進行說明，但本發明並不以此為限。

請參照圖1與圖2I，電晶體結構10包括基底100、閘極106、多個接觸窗126與多個間隙壁118。電晶體結構10可應用於各種電晶體元件。舉例來說，電晶體結構10可應用於類比電路(analog circuit)的積體電路設計，如電流鏡(current mirror)。閘極106被多個狹縫S分成多個閘極部GP。每個接觸窗126包括彼此相連的上部UP與下部LP。上部UP與下部LP可為一體成型。下部位於狹縫S中。上部UP位於下部LP上且跨越狹縫S。亦即，接觸窗126的上部UP的長度L1可大於狹縫S的寬度W1。長度L1的延伸方向與寬度W1的延伸方向可平行於通道長度CL的延伸方向。間隙壁118分別位於閘極部GP與接觸窗126之間。

此外，電晶體結構10更可包括閘介電層104a、硬罩幕層112、口袋摻雜區114、輕摻雜汲極區116、摻雜區120、介電層122、導線128、介電層130、接觸窗134、介層窗136中的至少一者。閘介電層104a位於閘極106與基底100之間。硬罩幕層112位於閘極106上。口袋摻雜區114位於閘極106兩側下方的基底100中。輕摻雜汲極區116位於間隙壁118下方的基底100中。摻雜區120分別位於狹縫S內由間隙壁118所暴露出的基底100中。介電層122位於硬罩幕層112上。接觸窗126的上部UP可位於介電層122中。導線128電性連接至接觸窗126。介電層130覆蓋介電層122與導線128。接觸窗134位於介電層130、介電層122與硬罩幕層112中。接觸窗134電性連接至閘極106。介層窗136位於介電層130中。介層窗136電性連接至導線128。

此外，電晶體結構10中的各構件的材料、設置方式、形成方法與功效已於上述實施例進行詳盡地說明，於此不再說明。

基於上述實施例可知，在電晶體結構10及其製造方法中，由於閘極106被多個狹縫S分成多個閘極部GP，且接觸窗126是藉由狹縫S中的間隙壁118進行自行對準而形成的自行對準接觸窗(SAC)，因此可藉由狹縫S中的間隙壁118來固定閘極部GP兩側的接觸窗126與閘極部GP之間的距離D1。藉此，可防止電晶體元件之間的汲極飽和電流(Idsat)產生不匹配的問題，進而提升電晶體元件的電性表現。舉例來說，在閘極部GP兩側的接觸窗126與閘極部GP之間的距離D1需要相等的情況下，可以避免受到微影製程的重疊偏移的影響，而使得閘極部GP兩側的接觸窗126與閘極部GP之間的距離相等。

此外，可藉由狹縫S及/或間隙壁118來固定形成在基底100中的摻雜區(如，摻雜區120或輕摻雜汲極區116)的位置，因此有助於固定上述摻雜區與閘極106之間的距離，進而提升電晶體元件的電性表現。

另外，由於狹縫S的尺寸會影響口袋摻雜區114的植入量，因此可藉由調整狹縫S的尺寸來形成具有不同臨界電壓(Vt)的電晶體元件，進而可省掉許多用於調整臨界電壓的光罩。

圖3為本發明一實施例的電流鏡結構的上視圖。圖3中的電流鏡結構20沿II-II’剖面線的剖面圖可為如圖2I所示的剖面圖。在圖3的上視圖中，為了清楚說明各構件之間的關係，因此省略圖2I的剖面圖中的部分構件。

請參照圖1A、圖2I與圖3，圖1A與圖2I的電晶體結構10可應用於圖3的電流鏡結構20中。圖3的電流鏡結構20與圖1A的電晶體結構10的差異如下。電流鏡結構20與電晶體結構10的狹縫S的數量不同。此外，在圖3的電流鏡結構20中，相鄰兩個閘極部GP的相鄰兩個第一端E1彼此相連，且相鄰兩個閘極部GP的相鄰兩個第二端E2彼此相連，但本發明並不以此為限。在另一些實施例中，電流鏡結構20的相鄰兩個閘極部GP可僅藉由相鄰兩個第一端E1彼此相連或僅藉由相鄰兩個第二端E2彼此相連。在另一些實施例中，電流鏡結構20的相鄰兩個閘極部GP的相鄰兩個第一端E1可互不相連，且電流鏡結構20的相鄰兩個閘極部GP的相鄰兩個第二端E2可互不相連，而使得相鄰兩個閘極部GP可彼此分離。另外，電流鏡結構20更可包括汲極線DL1、汲極線DL2與源極線SL。汲極線DL1、汲極線DL2與源極線SL可分別經由所對應的接觸窗126電性連接至所對應的摻雜區120(圖2I)。

綜上所述，在上述實施例的電晶體結構及其製造方法中，由於接觸窗是自行對準接觸窗(SAC)，因此可固定閘極部兩側的接觸窗與閘極部之間的距離。藉此，可防止電晶體元件之間產生不匹配的問題，進而提升電晶體元件的電性表現。此外，可藉由狹縫及/或間隙壁來固定形成在基底中的摻雜區的位置，因此有助於固定上述摻雜區與閘極之間的距離，進而提升電晶體元件的電性表現。另外，可藉由調整狹縫的尺寸來形成具有不同臨界電壓的電晶體元件，進而可省掉許多用於調整臨界電壓的光罩。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

10:電晶體結構

20:電流鏡結構

100:基底

102:隔離結構

104:閘介電材料層

104a:閘介電層

106:閘極

108,110:導體層

112:硬罩幕層

114:口袋摻雜區

116:輕摻雜汲極區

118:間隙壁

120:摻雜區

122,130:介電層

124,132:圖案化光阻層

126,134:接觸窗

128:導線

136:介層窗

AA:主動區

CL:通道長度

D1:距離

E1:第一端

E2:第二端

GP:閘極部

L1:長度

LP:下部

OP1,OP2,OP3:開口

S:狹縫

UP:上部

W1:寬度

圖1A為本發明一實施例的電晶體結構的上視圖。圖1B與圖1C為本發明其他實施例的電晶體結構的上視圖。圖2A至圖2I為沿圖1A中的I-I’剖面線的電晶體結構的製造流程剖面圖。圖3為本發明一實施例的電流鏡結構的上視圖。