JP2008041886A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】コーナーラウンディング現象に起因するゲート電極寸法の変化及びトランジスタ特性の劣化を防止することができるゲート電極を備えた半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、素子分離領域１０２と、素子分離領域１０２に囲まれた活性領域１０３と、素子分離領域１０２及び活性領域１０３上に形成されたゲート電極１０５とを備える。素子分離領域１０２上のゲート電極１０５における上面のゲート長方向の線幅ＬｂＴは、活性領域１０３上のゲート電極１０５における上面のゲート長方向の線幅ＬａＴとほぼ等しく、素子分離領域１０２上のゲート電極１０５における下面のゲート長方向の線幅ＬｂＢは、活性領域１０３上のゲート電極１０５における下面のゲート長方向の線幅ＬａＢよりも長い。
【選択図】図２

Description

本発明は、半導体装置及びその製造方法に関し、特に、コーナーラウンディング現象が抑制されたゲート電極構造を有する半導体装置及びその製造方法に関する。

ＭＩＳ(Metal Insulator Semiconductor)構造のトランジスタにおいて、ゲート電極は微細化の一途を辿っている。一方、ゲート電極に対するコンタクトの形成においては、ゲート電極とコンタクトホールとの合せずれによる接触面積の縮小に起因したコンタクト抵抗の上昇を防止するために、ゲート電極におけるコンタクトが形成されるゲートコンタクト領域の寸法をゲート電極における活性領域上の領域の寸法と比較して大きくする必要がある。

ここで、図１０は、一般的なトランジスタのレイアウトの一部を示している。

図１０に示すように、半導体基板１１には、素子分離領域１２と該素子分離領域１２によって囲まれた活性領域１３とが形成されており、該活性領域１３における上部にはソースドレイン領域１４が一般に形成されている。また、素子分離領域１２と活性領域１３とを跨ぐようにゲート電極１５が形成されている。また、ソースドレイン領域１４及びゲート電極１５の所定の領域には、層間絶縁膜（図示せず）を貫通して形成されたコンタクト１７が形成されている。このように、ゲートコンタクト領域１８のゲート電極１５の線幅は、活性領域１４上のゲート電極１５の線幅に比べて大きくなっている。つまり、ゲート電極１５は、図１０に示すように、直線形状ではなく、素子分離領域１２における活性領域１３の近傍領域で屈曲部分を有するように、線幅が変化するレイアウトを有している。

以下に、ゲート電極１５が以上のように線幅の変化するレイアウトを有していることで発生するコーナーラウンディング現象とこの現象に起因する問題点について説明する。

ゲート電極を加工する際には、半導体基板上のレジストと呼ばれる感光材料に、ガラス基板上に遮光材料でデバイスパターンをかたどったフォトマスク越しにコヒーレント光を照射し、フォトマスクを透過した回折光を投影レンズにより等倍又は縮小投影することにより行われる。

そして、マスクパターンのレジストへの転写が投影光の光学的な特性を利用するため、図１１（ａ）に示すように、そのパターンが屈曲して、例えばゲートコンタクト領域１８における線幅ｔ２と活性領域１３上の線幅ｔ１といったように線幅が異なっている場合には、線幅が変化する部分の近傍において、投影回折光の干渉が顕在化して光学像は湾曲する。つまり、ゲート電極１５のマスクパターンにおける活性領域１３の近傍領域に存在する屈曲部分上において、レジスト形状２０の矩形性が低下する、いわゆるコーナーラウンディング現象が発生する。この場合、図１１（ａ）に示すように、レジスト形状２０における活性領域１３とゲートコンタクト領域１８との境界付近に存在する部分の線幅ｔ３は、レジスト形状２０における活性領域１３上のその他の部分の線幅ｔ１に比べて大きくなる。したがって、レジスト形状２０を用いて形成されるゲート電極１５は、活性領域１３上のゲートコンタクト領域１８の近傍領域における線幅（ｔ３）は、活性領域１３上のゲート電極１５のその他の部分の線幅（ｔ１）よりも大きくなるので、トランジスタ特性が劣化し、駆動能力が減少し、回路動作に不具合が生じるという問題があった。

また、図１１（ｂ）に示すように、隣り合うゲート電極１５におけるゲートコンタクト領域１８が近接している場合には、投影回折光の干渉によって光強度の低下が発生し、レジストの解像不足が原因となって、隣り合うゲート電極１５同士が接触してショートが発生するという問題があった。

一方で、これらの問題を解決する方法として、ゲートコンタクト領域１８等の存在による線幅の異なる領域を活性領域１３から遠ざける方法や、隣り合うゲートコンタクト領域１８同士の距離を離す方法もあるが、これらの方法ではチップ面積の増加を招くことから、ＯＰＣ(Optical Proximity Effect Correction)法と呼ばれるマスクパターンを補正する方法も提案されている。つまり、マスクパターンの転写忠実性を向上させる目的で、光の干渉を予め見積もった上で、干渉による転写光学像の変異部分を予めマスクパターン上で追加又は差し引く形でマスクパターンの補正を行う方法である（例えば、特許文献１又は特許文献２を参照）。
特願２００２−２５２１６３号公報 特願２００３−３４５９３９号公報

しかしながら、上記従来のＯＰＣ法では、マスクパターンが複雑となって計算機処理時間の増大を招いたり、マスクパターンの検査が困難であるという問題があった。さらに、屈曲部分の矩形性を向上させるためには、ゲートコンタクト領域のマスクパターンにセリフと呼ばれる追加パターンを加えることが必要である一方で、ゲートコンタクト領域の分離性を向上させるためには、ゲートコンタクト領域のマスクパターンを減少させることが必要であるので、この両立が困難であるという問題があった。

前記に鑑み、本発明は、従来のＯＰＣ法を採用することなく、上記のコーナーラウンディング現象を抑制できるゲート電極構造を備えた半導体装置及びその製造方法を提供することである。

前記の目的を達成するために、本発明の一側面に係る半導体装置は、半導体基板に形成された素子分離領域と、素子分離領域に囲まれた活性領域と、素子分離領域及び活性領域上に形成されたゲート電極とを備え、素子分離領域上のゲート電極における上面のゲート長方向の線幅は、活性領域上のゲート電極における上面のゲート長方向の線幅と等しく、素子分離領域上のゲート電極における下面のゲート長方向の線幅は、活性領域上のゲート電極における下面のゲート長方向の線幅よりも長い。

本発明の一側面に係る半導体装置の構成によると、ゲート電極の上面におけるゲート長方向の線幅は、活性領域及び素子分離領域上でほぼ等しいため、ゲート電極を形成す際のマスクパターンとしては直線形状のパターンを用いることができる。このため、マスクパターンの線幅が変化することに起因するコーナーラウンディング現象を抑制することができる。また、素子分離領域上のゲート電極の下面におけるゲート長方向の線幅は、活性領域上のゲート電極の下面におけるゲート長方向の線幅よりも長いため、コンタクト面積を確保して低コンタクト抵抗を実現できる。

本発明の一側面に係る半導体装置において、素子分離領域上のゲート電極は、もう一方の側面に、傾斜部をさらに有している場合であってもよい。

本発明の一側面に係る半導体装置において、傾斜部は、側面における全体に形成されている構造であってもよい。

本発明の一側面に係る半導体装置において、傾斜部は、側面における中間部に形成されており、側面における上部及び下部は、傾斜部に連続すると共にゲート長方向に一定の線幅を有している構造であってもよい。

本発明の一側面に係る半導体装置において、素子分離領域上のゲート電極は、炭素を含有していることが好ましい。

本発明の一側面に係る半導体装置において、活性領域上のゲート電極の一方の側面に対向する位置には、ダミーゲート電極が形成されている一方、素子分離領域上のゲート電極の一方の側面に対向する位置には、ダミーゲート電極が形成されていないことが好ましい。

本発明の一側面に係る半導体装置において、活性領域上のゲート電極と活性領域との間に形成されたゲート絶縁膜と、活性領域におけるゲート電極の両側方の領域に形成された第１のソースドレイン領域とをさらに備えていることが好ましい。

本発明の一側面に係る半導体装置において、ゲート電極の側面に形成されたサイドウォールと、活性領域におけるサイドウォールの外側方の領域に形成された第２のソースドレイン領域とをさらに備えていることが好ましい。

本発明の一側面に係る半導体装置において、素子分離領域上のゲート電極の一部は、ゲートコンタクト領域であることが好ましい。

また、本発明の一側面に係る半導体装置の製造方法は、半導体基板に素子分離領域と素子分離領域によって囲まれた活性領域とを形成する工程（ａ）と、素子分離領域及び活性領域上にゲート電極形成膜を形成する工程（ｂ）と、少なくとも活性領域と活性領域の近傍領域とをマスクするレジストパターンを用いて、ゲート電極形成膜に不純物を注入する工程（ｃ）と、レジストパターンを除去した後に、ゲート電極形成膜をパターニングして、素子分離領域及び活性領域上にゲート電極を形成する工程（ｄ）と、素子分離領域上のゲート電極における上面のゲート長方向の線幅は、活性領域上のゲート電極における上面のゲート長方向の線幅と等しく、素子分離領域上のゲート電極における下面のゲート長方向の線幅は、活性領域上のゲート電極における下面のゲート長方向の線幅よりも長い。

本発明の一側面に係る半導体装置の製造方法によると、ゲート電極の上面におけるゲート長方向の線幅は、活性領域及び素子分離領域上でほぼ等しいため、ゲート電極を形成す際のマスクパターンとしては直線形状のパターンを用いることができる。このため、マスクパターンの線幅が変化することに起因するコーナーラウンディング現象を抑制することができる。また、素子分離領域上のゲート電極の下面におけるゲート長方向の線幅は、活性領域上のゲート電極の下面におけるゲート長方向の線幅よりも長いため、コンタクト面積を確保して低コンタクト抵抗を実現できる。

本発明の一側面に係る半導体装置の製造方法において、工程（ｃ）は、不純物として炭素を注入する工程であることが好ましい。

本発明の一側面に係る半導体装置の製造方法において、工程（ｄ）は、素子分離領域上のゲート電極が、両側の側面に、ゲート長方向の線幅が上面から下面に向かって大きくなるように傾いた傾斜部を持つように形成する工程である。

本発明の一側面に係る半導体装置の製造方法において、工程（ｂ）の後に、工程（ｃ）及び工程（ｄ）の代わりに、ゲート電極形成膜をパターニングして、素子分離領域及び活性領域上にゲート電極を形成すると共に、活性領域上のゲート電極の一方の側面には配置される一方で素子分離領域上のゲート電極の一方の側面には配置されないようにダミーゲート電極を形成する工程（ｅ）を備える場合であってもよい。

本発明の一側面に係る半導体装置の製造方法において、工程（ｅ）は、素子分離領域上のゲート電極が、ダミーゲート電極を配置する側の側面に、ゲート長方向の線幅が上面から下面に向かって大きくなるように傾いた傾斜部を持つように形成する工程である。

本発明の一側面に係る半導体装置の製造方法において、素子分離領域上のゲート電極の一部は、ゲートコンタクト領域であることが好ましい。

本発明に係る半導体装置及びその製造方法によると、ゲート電極のレイアウトパターンとして、活性領域上及び素子分離領域上において、線幅をほぼ変化させることなく直線形状又はこれに近い形状のレイアウトにできる。このため、ゲート電極をパターニングするためのレジストパターンにおけるコーナーラウンディング現象を抑制することができる。したがって、コーナーラウンディング現象によるゲート電極のゲート長方向の線幅の増加が無いため、活性領域とゲートコンタクト領域とを接近させることができる。

また、ゲートコンタクト領域においては、ゲート電極をパターニングするためのレジストパターンの太りが無いため、隣り合うゲート電極を形成するためのレジストパターン同士を解像限界近くまで接近させることができる一方、パターニングされたゲート電極の底部のゲート長方向の線幅は大きいため、十分なコンタクト面積を得ることができる。

以下、本発明の各実施形態について図面を参照しながら説明する。

（第１の実施形態）
まず、本発明の第１の実施形態に係る半導体装置の構造について説明する。

図１、図２（ａ）及び（ｂ）は、本発明の第１の実施形態に係る半導体装置の構造を示しており、図１はその平面図、図２（ａ）は、図１におけるIIa-IIa線に対応する断面図、図２（ｂ）は、図１におけるIIb-IIb線に対応する断面図を示している。

まず、図１に示すように、例えばシリコンからなる半導体基板１０１には、素子分離領域１０２と、該素子分離領域１０２によって囲まれ、例えばｐウェル（図示せず）が形成された活性領域１０３とが形成されており、該活性領域１０３における上部にはｎ型のソースドレイン領域１０４が形成されている。また、素子分離領域１０２を介して活性領域１０３を跨ぐように、例えばポリシリコン、または金属シリサイドとポリシリコンとの積層膜、またはシリサイド膜、または金属等の材料よりなるゲート電極１０５が形成されている。なお、ここでは図示していないが、ゲート電極１０５の側面には、例えばシリコン窒化膜からなるサイドウォール１０７が連続的に形成されている。また、ｎ型のソースドレイン領域１０４は、活性領域１０３におけるゲート電極１０５の両側方の領域に形成されたｎ型の浅いソースドレイン拡散層（第１のソースドレイン領域）と活性領域１０３におけるサイドウォール１０７の外側方の領域に形成されたｎ型の深いソースドレイン拡散層（第２のソースドレイン領域）とによって構成されている。なお、サイドウォール１０７は、例えばシリコン酸化膜とシリコン窒化膜との積層膜からなる場合であってもよい。

ここで、ゲート電極１０５は、図１に示すように、活性領域１０３間に挟まれた領域上のゲートコンタクト領域Ａ１において、両側面に傾斜部１０５ｂを有している。なお、図１は、ゲート電極１０５の一方の端部にも、傾斜部１０５ａが形成されている場合を図示している。

また、図２（ａ）に示すように、活性領域１０３上では、例えばＳｉＯＮからなるゲート絶縁膜１０６を介して、側面にサイドウォール１０７を有するゲート電極１０５が形成されている一方で、図２（ｂ）に示すように、活性領域１０３間に挟まれた素子分離領域１０２上では、側面にサイドウォール１０７を有し、例えば半導体基板１０１の上方から見て順テーパー形状である傾斜部１０５ｂを備えたゲート電極１０５が形成されている。

また、図２（ａ）に示すように、活性領域１０３上におけるゲート電極１０５の上面でのゲート長方向の線幅をＬａＴ、ゲート電極１０５の下面でのゲート長方向の線幅をＬａＢとすると共に、図２（ｂ）に示すように、素子分離領域１０２上におけるゲート電極１０５の上面でのゲート長方向の線幅をＬｂＴ、ゲート電極１０５の下面でのゲート方向の線幅（傾斜部１０５ｂを含む）をＬｂＢとすると、下記関係（１）が成立している。

ＬａＴ≒ＬｂＴ、且つＬａＢ＜ＬｂＢ、且つＬｂＴ＜ＬｂＢ ・・・（１）
つまり、ゲート電極１０５は、素子分離領域１０２上では傾斜部１０５ｂを持つため、素子分離領域１０２上の上面及び下面でのゲート長方向の線幅は、ＬｂＴ＜ＬｂＢの関係を満たし、その一方で、活性領域１０３上では傾斜部１０５ｂを持たないため、素子分離領域１０２及び活性領域１０３上の下面のゲート長方向の線幅は、ＬａＢ＜ＬｂＢの関係を満たす。さらに、ゲート電極１０５は、素子分離領域１０２上で傾斜部１０５ｂを持つが、上面のゲート長方向の線幅は素子分離領域１０２及び活性領域１０３上でほぼ一定であるため、ＬａＴ≒ＬｂＴの関係を満たす。

なお、図１並びに図２（ａ）及び（ｂ）では、説明の便宜上、層間絶縁膜及びコンタクトの構成の説明は省略しているが、以下で説明する本発明の第１の実施形態に係る半導体装置の製造方法において具体的に説明している。

図３（ａ）及び（ｂ）、図４（ａ）及び（ｂ）、図５（ａ）及び（ｂ）、並びに図６は、本発明の第１の実施形態に係る半導体装置の製造方法を説明するための要部断面図を工程順に示している。

まず、図３（ａ）に示すように、例えばシリコンからなる半導体基板１０１上に、例えばＳＴＩ（shallow trench isolation）法等により素子分離領域１０２を選択的に形成する。続いて、イオン注入法により、半導体基板１０１に例えばｐ型のウェル（図示せず）を形成する。これにより、素子分離領域１０２によって囲まれた活性領域１０３が形成される。

次に、図３（ｂ）に示すように、活性領域１０３上に例えばＳｉＯＮよりなるゲート絶縁膜形成膜（図示せず）を形成した後に、素子分離領域１０２及びゲート絶縁膜形成膜の上に、例えばポリシリコンよりなるゲート電極形成膜１０５ＡをＣＶＤ（chemical vapor deposition）法等によって堆積する。

次に、図４（ａ）に示すように、リソグラフィー法を用いて、ゲート電極形成膜１０５Ａの上に、活性領域１０３と該活性領域１０３の近傍領域とを覆う第１のレジストパターン１１０を形成する。ここで、活性領域１０３の縁部と第１のレジストパターン１１０の縁部との距離Ｌ１は、０以上であればよいが、上限として後述のゲートコンタクト領域Ａ１（図５（ｂ）参照）を含む領域１１１は開口させる距離であることが好ましい。実際には、活性領域１０３及び第１のレジストパターン１１０の寸法ばらつき及び重ね合わせばらつきの２乗平均値まで近づけることができる。また、第１のレジストパターン１１０同士の距離Ｓ１は当該第１のレジストパターン１１０を形成するリソグラフィー工程の解像限界まで小さくすることも可能である。なお、この図４（ａ）に示す工程の代わりとして、図４（ｂ）に示すように、ゲートコンタクト領域Ａ１を含む領域１１１のみを開口するレジストパターンを第１のレジストパターン１１０として用いてもよい。また、同（ａ）及び（ｂ）に示すパターンを組み合わせたレジストパターンを用いてもよい。

続いて、後述する工程でゲート電極形成膜１０５Ａをエッチングする際に、素子分離領域１０２上のゲート電極１０５の側面に、例えば順テーパー形状の傾斜部１０５ｂが形成されるように、第１のレジストパターン１１０をマスクに不純物を注入する。ここでは、例えば、Ｂ（ホウ素）を２ｋｅＶで２×１０^１５ｃｍ^−２を注入する。これにより、ゲート電極形成膜１０５Ａにおける領域１１１を含む第１のレジストパターン１１０で開口された領域が、Ｂ（ホウ素）の注入領域となる。その後、第１のレジストパターン１１０を除去する。なお、注入に用いる不純物としては、ゲート電極形成膜１０５Ａのエッチング時にエッチングレートが遅くなったり、側壁にエッチングによる堆積物が付着し易くなるものであればよく、例えばＣ（炭素）又はＳｉ等を用いることもできる。また、不純物の注入後に、不純物がゲート電極形成膜１０５Ａの深さ方向に均一的に分布するように熱処理を加えてもよい。

次に、図５（ａ）に示すように、リソグラフィー法を用いて、ゲート電極形成膜１０５Ａの上に、後に形成されるゲート電極１０５の上面でのゲート長方向の線幅を有し、ほぼ直線形状の第２のレジストパターン１１２を形成する。ここで、第２のレジストパターン１１２を形成するパターンレイアウトとしては、少なくとも活性領域１０３の近傍領域において直線形状を有するパターンレイアウトを用いることが好ましい。このようにすると、コーナーラウンディング現象の発生を抑制することができる。但し、直線形状に限定されるものではなく、コーナーラウンディング現象が活性領域１０３に影響しない程度の寸法を有するパターンレイアウトを用いてもよいことは言うまでもない。

次に、図５（ｂ）に示すように、第２のレジストパターン１１２をマスクに用いて、例えば、Ｃｌ_２ ガス、ＨＢｒガス、及びＯ_２ ガスをそれぞれ１０×１０^−３ｍＬ／ｍｉｎ、４５×１０^−３ｍＬ／ｍｉｎ、及び３×１０^−３ｍＬ／ｍｉｎの条件でゲート電極形成膜１０５Ａをエッチングした後に、第２のレジストパターン１１２を除去する。不純物が注入された領域のゲート電極形成膜１０５Ａに対するエッチングにより、例えば順テーパー形状の傾斜部１０５ａ及び１０５ｂが形成される。このようにして、ゲートコンタクト形成領域Ａ１では傾斜部１０５ｂを有する、つまり、上述の図２（ｂ）に示す構造のゲート電極１０５が形成される。なお、活性領域１０３上のゲート電極１０５の上面及び下面のゲート長方向の線幅と、素子分離領域１０２上のゲート電極１０５の上面及び下面のゲート長方向の線幅との関係は、上述の関係（１）と同様である。

次に、図６に示すように、公知の方法により、サイドウォール１０７、ｎ型のソースドレイン領域１０４、層間絶縁膜１０８、及びコンタクト１０９を形成する。例えば、上記ゲート電極１０５の形成後に、ゲート電極１０５をマスクとする例えばｎ型不純物イオンのイオン注入により、活性領域１０３におけるゲート電極１０５の両側方の領域にｎ型の浅いソースドレイン拡散層（第１のソースドレイン領域）を形成する。続いて、半導体基板１０１の全面に亘ってＣＶＤ法等によりシリコン窒化膜を堆積した後に異方性エッチングを行って、ゲート電極１０５の両側面にサイドウォール１０７を形成する。なお、サイドウォール１０７は、例えばシリコン酸化膜とシリコン窒化膜との積層膜からなる場合であってもよい。続いて、サイドウォール１０７をマスクとする例えばｎ型不純物イオンのイオン注入を行って熱処理を加えることにより、活性領域１０３におけるサイドウォール１０７の外側方の領域にｎ型の深いソースドレイン拡散層（第２のソースドレイン領域）を形成する。このように、ｎ型の浅いソースドレイン拡散層及び深いソースドレイン拡散層によりｎ型のソースドレイン領域１０４が構成される。続いて、半導体基板１０１の全面に、ＣＶＤ法等を用いて例えばシリコン酸化膜よりなる層間絶縁膜１０８を形成した後に、例えばドライエッチングによって形成したコンタクトホール内にタングステンをＣＭＰ（chemical mechanical polishing）法等を用いて埋め込んでコンタクトプラグ１０９を形成する。なお、ｎ型のソースドレイン領域１０４及びゲート電極１０５の表面をシリサイド化する工程、又はゲート電極１０５をフルシリサイド化する工程を含めてもよい。

ここで、以上で説明した本発明の第１の実施形態に係る半導体装置及びその製造方法における素子分離領域１０２上のゲート電極１０５の構造の変形例としては、上述した図２（ｂ）に示した構造の他、例えば、図７（ａ）〜（ｃ）に示す構造などであってもよい。すなわち、ゲート電極１０５の側面における中間部に傾斜部１０５ｂを備え、側面の上部及び下部ではゲート長方向の線幅が一定である構造（図７（ａ）参照）、ゲート電極１０５の側面における上部のみに傾斜部１０５ｂを備える構造（図７（ｂ）参照）、及びゲート電極１０５の側面における下部のみに傾斜部１０５ｂを備える構造（図７（ｃ）参照）等であってもよい。つまり、上述したように、活性領域１０３上のゲート電極１０５の上面及び下面のゲート長方向の線幅と、素子分離領域１０２上のゲート電極１０５の上面及び下面のゲート長方向の線幅との関係が上述の関係（１）を満たすような構造であればよく、傾斜部１０５ｂのテーパー角度又は高さは問題ではない。

以上のように、本発明の第１の実施形態に係る半導体装置及びその変形例、並びに半導体装置の製造方法によると、ゲート電極１０５は、活性領域１０３上に位置する上面と素子分離領域１０２上のゲートコンタクト領域Ａ１での上面とでほぼ等しいゲート長方向の線幅を有しているので（ＬａＴ≒ＬｂＴ）、ゲート電極形成膜１０５Ａをエッチングして傾斜部１０５ａ及び１０５ｂを備えたゲート電極１０５を形成す際のマスクパターンとしては直線形状のパターンを用いることができる。このため、活性領域１０３上とゲートコンタクト領域Ａ１とでマスクパターンの線幅が変化することに起因するコーナーラウンディング現象を抑制することができる。したがって、コーナーラウンディング現象に伴うトランジスタ特性の変動を防ぎながら、ゲートコンタクト領域Ａ１を活性領域１０３に近づけることができると共に、上記図１１（ｂ）に示したゲート電極１０５同士のショートを防止できる、言い換えると、隣り合うゲート電極１０５同士を接近させることができるため高集積化が可能になる。

また、ゲートコンタクト領域Ａ１におけるゲート電極１０５の下面でのゲート長方向の線幅は、傾斜部１０５ｂによって上面でのゲート長方向の線幅よりも大きいため、コンタクト面積を確保できる。このため、例えば図７（ｄ）に示すように、コンタクト１０９の合せずれが仮に生じたとしてもコンタクト抵抗の増大を防止することができる。その結果、半導体装置の性能向上が可能になる。

（第２の実施形態）
以下、本発明の第２の実施形態に係る半導体装置及びその製造方法について説明する。

本発明の第２の実施形態に係る半導体装置は、活性領域１０３に挟まれたゲートコンタクト領域Ａ１において形成される傾斜部１０５ｂが、ゲート電極１０５の片側の側面にのみ形成されている点に特徴を有している。以下では、当該特徴を有する本実施形態に係る半導体装置を得るための製造方法を説明しながら、その半導体装置の構造を説明する。

図８（ａ）及び（ｂ）、並びに図９（ａ）及び（ｂ）は、本発明の第２の実施形態に係る半導体装置の製造方法を説明するための要部断面図を工程順に示している。

まず、図８（ａ）に示す工程では、上述の図３（ａ）を用いた説明と同様にして、半導体基板１０１に、素子分離領域１０２及び活性領域１０３を形成する。

次に、図８（ｂ）に示す工程では、上述の図３（ｂ）を用いた説明と同様にして、素子分離領域１０２及びゲート絶縁膜形成膜の上にゲート電極形成膜１０５Ａを形成する。

次に、図９（ａ）に示すように、リソグラフィー法を用いて、後に形成されるゲート電極１０５を形成するために、ゲート電極形成膜１０５Ａの上に、該ゲート電極１０５の上面のゲート長方向の線幅を有し、ほぼ直線形状の第２のレジストパターン１１２ａを形成すると共に、後に形成されるダミー電極１０５ｃをパターニングするための第２のレジストパターン１１２ｂを形成する。また、第２のレジストパターン１１２ａを形成するパターンレイアウトとしては、少なくとも活性領域１０３の近傍領域において直線形状を有するパターンレイアウトを用いることが好ましい。このようにすると、コーナーラウンディング現象の発生を抑制することができる。但し、直線形状に限定されるものではなく、コーナーラウンディング現象が活性領域１０３に影響しない程度の寸法を有するパターンレイアウトを用いてもよいことは言うまでもない。

ここで、ゲート電極１０５を形成するための第２のレジストパターン１１２ａ間の間隔Ｓ２、ゲート電極１０５を形成するための第２のレジストパターン１１２ａとダミーゲート電極１０５ｃを形成するための第２のレジストパターン１１２ｂとの間隔Ｓ３と、ゲートコンタクト領域Ａ１上のゲート電極１０５と図示していない隣り合うゲートコンタクト領域上のゲート電極までの間隔Ｓ４との関係は、Ｓ２＜Ｓ４且つＳ３＜Ｓ４の関係を満たしている。

次に、図９（ｂ）に示すように、第２のレジストパターン１１２ａ及び１１２ｂをマスクに用いて、例えば、ＨＢｒガス及びＯ_２ ガスをそれぞれ５０×１０^−３ｍＬ／ｍｉｎ及び５×１０^−３ｍＬ／ｍｉｎの条件でゲート電極形成膜１０５Ａをエッチングした後に、第２のレジストパターン１１２を除去する。ここで、一般に、ポリシリコン等をエッチングする際には、ポリシリコンから発生する材料を側壁堆積物として利用してエッチング後の形状を制御している。すなわち、隣り合うポリシリコン等よりなるパターン間隔が狭くなると側壁堆積物の量が少なって側壁形状のテーパー角度は小さくなる一方で、該パターン間隔が広くなると側壁堆積物の量が多くなってテーパー角度は大きくなる。このため、上記したＳ２＜Ｓ４且つＳ３＜Ｓ４の関係を満たす第２のレジストパターン１１２ａ及び１１２ｂをマスクに用いてエッチングすることにより、ゲート電極１０５同士が向かい合う狭い間隔（Ｓ２）を有する領域と、ゲート電極１０５とダミー電極１０５ｃとが向かい合う狭い間隔（Ｓ３）を有する領域においては、ゲート電極１０５の側面には傾斜部は形成されないが（側壁堆積物がほとんど付着しない）、それらの間隔（Ｓ２、Ｓ３）よりも広い間隔を有する領域においては、図示するように、ゲートコンタクト領域Ａ１におけるゲート電極１０５の少なくとも片側の側面に傾斜部１０５ｂが形成される（側壁堆積物が多く付着する）と共に（なお、両側の側面に形成されていてもよい）、ゲート電極１０５の両端部及びダミーゲート電極１０５ｃの両端部にそれぞれ傾斜部１０５ａ及び１０５ｄが形成される。また、このようにして形成されたゲート電極１０５は、第１の実施形態のゲート電極１０５と比較して傾斜部１０５ｂの形成位置は異なるが、活性領域１０３上のゲート電極１０５の上面及び下面のゲート長方向の線幅と、素子分離領域１０２上のゲート電極１０５の上面及び下面のゲート長方向の線幅との関係は、上述の関係（１）と同様である。

なお、その後の工程は図示していないが、上述の第１の実施形態の図６での説明と同様にして、サイドウォール１０７、ｎ型のソースドレイン領域１０４、層間絶縁膜１０８、及びコンタクト１０９を形成し、さらには、シリサイド化及びフルシリサイド化工程を含めてもよい。また、ゲート電極１０５の構造の変形例としても、上述した図７（ａ）〜（ｃ）の場合であって、傾斜部１０５ｂが少なくとも片側に形成されるような構造でもよい。

以上のように、本発明の第２の実施形態に係る半導体装置及びその変形例、並びに半導体装置の製造方法によると、第１の実施形態と同様に、ゲート電極１０５は、活性領域１０３上に位置する上面と素子分離領域１０２上のゲートコンタクト領域Ａ１での上面とでほぼ等しいゲート長方向の線幅を有しているので（ＬａＴ≒ＬｂＴ）、ゲート電極形成膜１０５Ａをエッチングして傾斜部１０５ａ及び１０５ｂを備えたゲート電極１０５を形成す際のマスクパターンとしては直線形状のパターンを用いることができる。このため、活性領域１０３上とゲートコンタクト領域Ａ１とでマスクパターンの線幅が変化することに起因するコーナーラウンディング現象を抑制することができる。したがって、コーナーラウンディング現象に伴うトランジスタ特性の変動を防ぎながら、ゲートコンタクト領域Ａ１を活性領域１０３に近接させることができると共に、ゲート電極１０５同士のショートを防止しながら、隣り合うゲート電極１０５同士を接近させることができる。また、ゲートコンタクト領域Ａ１におけるゲート電極１０５の下面でのゲート長方向の線幅は、傾斜部１０５ｂによって上面でのゲート長方向の線幅よりも大きいため、コンタクト面積を確保できる。このため、コンタクト１０９の合せずれが仮に生じたとしてもコンタクト抵抗の増大を防止し、半導体装置の性能向上が可能になる。

本発明に係る半導体装置及びその製造方法は、ゲート電極を形成するためのマスクパターンを直線状に形成することが可能となり、活性領域近傍の屈曲部分が無くなる又は小さくなるため、コーナーラウンディング現象の影響を抑制できると同時に、素子分離上のゲートコンタクト領域ではゲート電極の下面のゲート長方向の線幅が広いために十分なコンタクト面積を確保して低コンタクト抵抗を実現でき、回路面積を縮小できることができる。このため、本発明は、電界効果トランジスタを含む半導体装置及びその製造方法等にとって有用である。

本発明の第１の実施形態に係る半導体装置の構造を示す平面図である。 （ａ）及び（ｂ）は、本発明の第１の実施形態に係る半導体装置の構造を示す断面図であって、（ａ）は、図１のIIa-IIaに対応する断面図であり、（ｂ）は、図１のIIb-IIb線に対応する断面図である。 （ａ）及び（ｂ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す工程断面図である。 （ａ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す工程断面図であり、（ｂ）は、（ａ）の変形例を示す工程断面図である。 （ａ）及び（ｂ）は、本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す工程断面図である。 本発明の第１の実施形態に係る半導体装置の製造方法を工程順に示す工程断面図である。 （ａ）〜（ｃ）は、本発明の第１の実施形態に係る半導体装置の構造の変形例を示す断面図であって、（ｄ）は、コンタクトの合せずれが発生した場合を説明する断面図である。 （ａ）及び（ｂ）は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す工程断面図である。 （ａ）及び（ｂ）は、本発明の第２の実施形態に係る半導体装置の製造方法を工程順に示す工程断面図である。 従来の半導体装置のレイアウト図である。 （ａ）及び（ｂ）は、従来の半導体装置で生じるコーナーラウンディング現象を説明するための平面図である。

符号の説明

１０１ 半導体基板
１０２ 素子分離領域
１０３ 活性領域
１０４ ソースドレイン領域
１０５ ゲート電極
１０５ａ、１０５ｂ 傾斜部
１０５ｃ ダミーゲート電極
１０５Ａ ゲート電極形成膜
１０６ ゲート絶縁膜
１０７ サイドウォール
１０８ 層間絶縁膜
１０９ コンタクト
１１０ 第１のレジストパターン
１１１ 領域（ゲートコンタクト領域Ａ１を含む）
１１２、１１２ａ、１１２ｂ 第２のレジストパターン
ＬａＴ 活性領域上のゲート電極の上面のゲート長方向の線幅
ＬａＢ 活性領域上のゲート電極の下面のゲート長方向の線幅
ＬｂＴ 素子分離領域上のゲート電極の上面のゲート長方向の線幅
ＬｂＢ 素子分離領域上のゲート電極の下面のゲート長方向の線幅
Ａ１ ゲートコンタクト領域

Claims (16)

1. 半導体基板に形成された素子分離領域と、
   前記素子分離領域に囲まれた活性領域と、
   前記素子分離領域及び前記活性領域上に形成されたゲート電極とを備え、
   前記素子分離領域上の前記ゲート電極における上面のゲート長方向の線幅は、前記活性領域上の前記ゲート電極における上面のゲート長方向の線幅と等しく、
   前記素子分離領域上の前記ゲート電極における下面のゲート長方向の線幅は、前記活性領域上の前記ゲート電極における下面のゲート長方向の線幅よりも長いことを特徴とする半導体装置。
2. 前記素子分離領域上の前記ゲート電極は、一方の側面に、ゲート長方向の線幅が上面から下面に向かって大きくなるように傾いた傾斜部を有していることを特徴とする請求項１に記載の半導体装置。
3. 前記素子分離領域上の前記ゲート電極は、もう一方の側面に、前記傾斜部をさらに有していることを特徴とする請求項２に記載の半導体装置。
4. 前記傾斜部は、側面における全体に形成されていることを特徴とする請求項２又は３に記載の半導体装置。
5. 前記傾斜部は、側面における中間部に形成されており、
   前記側面における上部及び下部は、前記傾斜部に連続すると共にゲート長方向に一定の線幅を有していることを特徴とする請求項２又は３に記載の半導体装置。
6. 前記素子分離領域上の前記ゲート電極は、炭素を含有していることを特徴とする請求項１〜５のうちのいずれか１項に記載の半導体装置。
7. 前記活性領域上の前記ゲート電極の一方の側面に対向する位置には、ダミーゲート電極が形成されている一方、前記素子分離領域上の前記ゲート電極の前記一方の側面に対向する位置には、前記ダミーゲート電極が形成されていないことを特徴とする請求項１〜６のうちのいずれか１項に記載の半導体装置。
8. 前記活性領域上の前記ゲート電極と前記活性領域との間に形成されたゲート絶縁膜と、
   前記活性領域における前記ゲート電極の両側方の領域に形成された第１のソースドレイン領域とをさらに備えていることを特徴とする請求項１〜７のうちのいずれか１項に記載の半導体装置。
9. 前記ゲート電極の側面に形成されたサイドウォールと、
   前記活性領域における前記サイドウォールの外側方の領域に形成された第２のソースドレイン領域とをさらに備えていることを特徴とする請求項１〜８のうちのいずれか１項に記載の半導体装置。
10. 前記素子分離領域上の前記ゲート電極の一部は、ゲートコンタクト領域であることを特徴とする請求項１〜９のうちのいずれか１項に記載の半導体装置。
11. 半導体基板に素子分離領域と前記素子分離領域によって囲まれた活性領域とを形成する工程（ａ）と、
    前記素子分離領域及び前記活性領域上にゲート電極形成膜を形成する工程（ｂ）と、
    少なくとも前記活性領域と前記活性領域の近傍領域とをマスクするレジストパターンを用いて、前記ゲート電極形成膜に不純物を注入する工程（ｃ）と、
    前記レジストパターンを除去した後に、前記ゲート電極形成膜をパターニングして、前記素子分離領域及び前記活性領域上にゲート電極を形成する工程（ｄ）と、
    前記素子分離領域上の前記ゲート電極における上面のゲート長方向の線幅は、前記活性領域上の前記ゲート電極における上面のゲート長方向の線幅と等しく、
    前記素子分離領域上の前記ゲート電極における下面のゲート長方向の線幅は、前記活性領域上の前記ゲート電極における下面のゲート長方向の線幅よりも長いことを特徴とする半導体装置の製造方法。
12. 前記工程（ｃ）は、前記不純物として炭素を注入する工程であることを特徴とする請求項１１に記載の半導体装置の製造方法。
13. 前記工程（ｄ）は、前記素子分離領域上の前記ゲート電極が、両側の側面に、ゲート長方向の線幅が上面から下面に向かって大きくなるように傾いた傾斜部を持つように形成する工程であることを特徴とする請求項１１又は１２に記載の半導体装置の製造方法。
14. 前記工程（ｂ）の後に、前記工程（ｃ）及び前記工程（ｄ）の代わりに、前記ゲート電極形成膜をパターニングして、前記素子分離領域及び前記活性領域上にゲート電極を形成すると共に、前記活性領域上の前記ゲート電極の一方の側面には配置される一方で前記素子分離領域上の前記ゲート電極の前記一方の側面には配置されないようにダミーゲート電極を形成する工程（ｅ）を備えることを特徴とする請求項１１に記載の半導体装置の製造方法。
15. 前記工程（ｅ）は、前記素子分離領域上の前記ゲート電極が、前記ダミーゲート電極を配置する側の側面に、ゲート長方向の線幅が上面から下面に向かって大きくなるように傾いた傾斜部を持つように形成する工程であることを特徴とする請求項１４に記載の半導体装置の製造方法。
16. 前記素子分離領域上の前記ゲート電極の一部は、ゲートコンタクト領域であることを特徴とする請求項１１〜１５のうちのいずれか１項に記載の半導体装置の製造方法。

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