JP5000863B2 - 半導体素子の製造方法 - Google Patents
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Description
図1及び図2に示されているように、半導体基板10に活性領域を定義するリセスされた素子分離膜65が備えられており、半導体基板10とリセスされた素子分離膜65の界面には側壁酸化膜40及びライナ窒化膜50が備えられている。下部ゲート電極100、上部ゲート電極110及びハードマスク層パターン120の積層構造でなるワードラインであるゲート構造物130と半導体基板10の界面には、第1のゲート酸化膜80及び第2のゲート酸化膜90の積層構造80+90が備えられている。
図3及び図4に示されているように、半導体基板10に活性領域を定義する素子分離膜60が備えられており、半導体基板10と素子分離膜60の界面には側壁酸化膜40及びライナ窒化膜50が備えられている。下部ゲート電極100、上部ゲート電極110及びハードマスク層パターン120の積層構造でなるゲート構造物130と半導体基板10の界面には、第1のゲート酸化膜80及び第2のゲート酸化膜90の積層構造80+90が備えられている。
図5及び図6に示されているように、VDD周辺回路領域の半導体素子の構造は図3及び図4に示されているVPP周辺回路領域の半導体素子の構造と類似、下部ゲート電極100、上部ゲート電極110及びハードマスク層パターン120の積層構造でなるゲート構造物130と半導体基板10の界面には第2のゲート酸化膜90が備えられている。即ち、ゲート酸化膜の厚さがセル領域又はVPP周辺回路領域の半導体素子と異なることが分かる。
図7〜図12の(a)及び(b)は、それぞれワードラインと垂直な方向のセルトランジスタ断面、及び平行な方向のセルトランジスタ断面を示した断面図である。図7〜12の(c)及び(d)は、それぞれVPP周辺回路領域のゲート電極と垂直な方向のトランジスタ断面、及びVDD/VCORE周辺回路領域のゲート電極と垂直な方向のトランジスタ断面を示した断面図である。
「60ナノ級、それ以上のためのメガサイズワードライン動作を有する新しい本体が繋げられたフィンFETセルアレイトランジスタDRAM("Novel Body Tied FinFET Cell Array Transistor DRAM with Mega Size Word Line Operation for Sub 60nm Technology and beyond")」、2004 Symposium on VLSI technology Digest of Technical Papers、130〜131頁
(a)フィン構造のセルトランジスタが形成されるセル領域と、VPP電圧生成及び伝達のための平面構造のVPPトランジスタが形成されるVPP周辺回路領域と、平面構造のVDDトランジスタが形成されるVDD周辺回路領域を含む半導体基板を提供する段階と、
(b)半導体基板の上部に活性領域を定義する素子分離膜を形成する段階と、
(c)前記セル領域の素子分離膜をエッチングし、少なくともチャンネル領域に予定されている部分の活性領域の側壁を露出させる段階と、
(d)前記露出した側壁を含むセル領域の活性領域の表面に第1のゲート酸化膜パターンを形成する段階と、
(e)前記第1のゲート酸化膜パターン及び前記VPP周辺回路領域の半導体基板の表面に第2のゲート酸化膜パターンを形成する段階と、
(f)前記第2のゲート酸化膜パターンの表面及びVDD周辺回路領域の半導体基板の表面に第3のゲート酸化膜パターンを形成する段階と、
(g)全体表面の上部に下部ゲート用導電層を形成して平坦化する段階と、
(h)前記下部ゲート用導電層の上部に上部ゲート用導電層及びハードマスク層を順次形成する段階と、
(i)前記下部ゲート用導電層、上部ゲート用導電層及びハードマスク層をパターニングして下部ゲート電極、上部ゲート電極及びハードマスクパターンの積層構造でなるゲート構造物を形成する段階と、
(j)前記ゲート構造物の両側の活性領域にソース/ドレーン領域を形成する段階とを含むことを特徴としている。
前記(b)段階は、
(b−1)前記半導体基板の表面にパッド酸化膜及びパッド窒化膜を形成する段階と、
(b−2)前記パッド窒化膜、パッド酸化膜及び所定厚さの半導体基板をエッチングして素子分離用トレンチを形成する段階と、
(b−3)全体表面の上部に側壁酸化膜及びライナ窒化膜を形成する段階と、
(b−4)全体表面の上部に前記素子分離用トレンチを埋め込む素子分離用酸化膜を形成し、前記パッド窒化膜が露出するまで素子分離用酸化膜を平坦化エッチングして前記活性領域を定義する前記素子分離膜を形成する段階とを含むことを特徴としている。
前記(c)段階は
(c−1)セル領域の素子分離膜を露出させる感光膜パターンを形成する段階と、
(c−2)前記感光膜パターンをマスクとして前記露出した素子分離膜をエッチングし、前記チャンネル予定領域の側壁の側壁酸化膜及びライナ窒化膜を露出させる段階と、
(c−3)前記パッド窒化膜及びライナ窒化膜を取り除く段階と、
(c−4)前記露出した側壁酸化膜及び所定厚さのパッド酸化膜をエッチングし、少なくとも前記チャンネル予定領域の側壁の半導体基板を露出させる段階と、
(c−5)前記感光膜パターンを取り除く段階とを含むことを特徴としている。
前記(c)段階は
(c−1)前記チャンネル領域に予定されている活性領域、及びこれに隣接したセル領域の素子分離膜を露出させるアイランド型ウインドーを含む感光膜パターンを形成する段階と、
(c−2)前記感光膜パターンをマスクとして前記露出した素子分離膜をエッチングし、前記チャンネル予定領域の側壁の側壁酸化膜及びライナ窒化膜を露出させる段階と、
(c−3)前記パッド窒化膜及びライナ窒化膜を取り除く段階と、
(c−4)前記露出した側壁酸化膜及び所定厚さのパッド酸化膜を取り除き、少なくとも前記チャンネル予定領域の側壁の半導体基板を露出させる段階と、
(c−5)前記感光膜パターンを取り除く段階とを含むことを特徴としている。
前記アイランド型ウインドーは、前記ゲート構造物の幅(Fx)より左右にそれぞれDほど小さく、前記活性領域の線幅(Fy)より上下にそれぞれEほど大きい長方形、多角形又は楕円形であることを特徴としている(但し、0≦D<0.5Fx、0<E<0.75Fy)。
前記(c−2)段階で素子分離膜がエッチングされ形成された領域の幅は、前記ゲート構造物の線幅より小さいことを特徴としている。
前記(d)段階は
前記パッド酸化膜の表面を含む半導体基板の表面に第1のゲート酸化膜を形成する段階と、
前記周辺回路領域の一部の第1のゲート酸化膜を露出させる第1の感光膜パターンを形成する段階と、
前記第1の感光膜パターンをマスクとして前記露出した一部の第1のゲート酸化膜をエッチングし、前記周辺回路領域の第1のゲート酸化膜を取り除くことで第1のゲート酸化膜パターンを形成する段階と、
前記第1の感光膜パターンを取り除く段階とを含むことを特徴としている。
前記(d)段階は、前記第1のゲート酸化膜パターンを洗浄する段階をさらに含むことを特徴としている。
前記(e)段階は
(e−1)前記第1のゲート酸化膜パターンを含む半導体基板の表面に第2のゲート酸化膜を形成する段階と、
(e−2)前記VDD周辺回路領域の一部の第2のゲート酸化膜を露出させる第2の感光膜パターンを形成する段階と、
(e−3)前記第2の感光膜パターンにより露出した一部の第2のゲート酸化膜をエッチングして取り除くことで第2のゲート酸化膜パターンを形成する段階と、
(e−4)前記第2の感光膜パターンを取り除く段階とを含むことを特徴としている。
前記(e)段階は、前記第2のゲート酸化膜パターンを洗浄する段階をさらに含むことを特徴としている。
前記(b)段階を行なったあと、ウェル及びセルチャンネルイオン注入工程を行なう段階をさらに含むことを特徴としている。
前記(c)段階を行なったあと、ウェル及びセルチャンネルイオン注入工程を行なう段階をさらに含むことを特徴としている。
前記(e−2)段階を行なったあと、前記露出したVDD周辺回路領域にしきい値電圧調整用のイオンを注入する段階をさらに含むことを特徴としている。
前記(b)段階は、前記素子分離用トレンチの上部コーナーをラウンディングする段階をさらに含むことを特徴としている。
前記(b)段階は、前記セル領域及び周辺回路領域の前記パッド窒化膜及びパッド酸化膜を取り除く段階と、
前記パッド酸化膜が取り除かれて露出した一部の半導体基板に第1の酸化膜を形成する段階とをさらに含むことを特徴としている。
前記(c)段階は
(c−1)前記チャンネル領域に予定されている活性領域と隣接したセル領域の一部の素子分離膜をエッチングし、前記チャンネル予定領域の側壁の一部の側壁酸化膜及び一部のライナ窒化膜を露出させる段階と、
(c−2)前記露出した一部の側壁酸化膜及び一部のライナ窒化膜を取り除いて前記チャンネル予定領域の側壁の半導体基板を露出させる段階とを含むことを特徴としている。
前記(c−1)段階で素子分離膜がエッチングされ形成された領域の幅は、前記ゲート構造物の線幅より小さいことを特徴としている。
前記(c−1)段階は
前記チャンネル領域に予定されている活性領域、及びこれに隣接したセル領域の一部の素子分離膜を露出させる感光膜パターンを形成する段階と、
前記感光膜パターンにより露出した素子分離膜を所定厚さにエッチングする段階と、
前記感光膜パターンを取り除く段階とを含むことを特徴としている。
前記(c−1)段階を行なったあと、セルチャンネル傾斜イオン注入工程を行なう段階をさらに含むことを特徴としている。
前記(c)段階は
(c−1)前記セル領域の素子分離膜を所定厚さにエッチングし、前記セル領域の一部の側壁酸化膜及び一部のライナ窒化膜を露出させる段階と、
(c−2)セルチャンネル傾斜イオン注入工程を行なう段階と、
(c−3)前記露出した一部の側壁酸化膜及び一部のライナ窒化膜を取り除いて前記チャンネル予定領域の側壁の半導体基板を露出させる段階とを含むことを特徴としている。
前記(d)段階は
半導体基板の表面に第1のゲート酸化膜を形成する段階と、
前記周辺回路領域の一部の第1のゲート酸化膜を露出させる第1の感光膜パターンを形成する段階と、
前記第1の感光膜パターンをマスクとして前記露出した一部の第1のゲート酸化膜をエッチングし、前記周辺回路領域の第1のゲート酸化膜を取り除くことで第1のゲート酸化膜パターンを形成する段階と、
前記第1の感光膜パターンを取り除く段階とを含むことを特徴としている。
前記(e)段階は
(e−1)前記第1のゲート酸化膜パターンを含む半導体基板の表面に第2のゲート酸化膜を形成する段階と、
(e−2)前記VDD周辺回路領域の一部の第2のゲート酸化膜を露出させる第2の感光膜パターンを形成する段階と、
(e−3)前記第2の感光膜パターンをマスクとして前記露出した一部の第2のゲート酸化膜をエッチングし、前記VDD周辺回路領域の第2のゲート酸化膜を取り除くことで第2のゲート酸化膜パターンを形成する段階と、
(e−4)前記第2の感光膜パターンを取り除く段階とを含むことを特徴としている。
前記(d)段階は、前記第1のゲート酸化膜パターンを洗浄する段階をさらに含むことを特徴としている。
前記(e)段階は、前記第2のゲート酸化膜パターンを洗浄する段階をさらに含むことを特徴としている。
前記(e−2)段階を行なったあと、前記露出したVDD周辺回路領域にしきい値電圧調節用のイオンを注入する段階をさらに含むことを特徴としている。
図13〜図15は、本発明の第1の実施の形態に係る半導体素子を示した断面図等である。図13の(a)及び(b)はそれぞれセル領域のワードラインと垂直な方向の断面図、及び平行な方向の断面を示した断面図である。図14の(a)及び(b)はそれぞれ高電圧VPP周辺回路領域のゲート電極と垂直な方向の断面図及び平行な方向の断面を示した断面図である。図15の(a)及び(b)はそれぞれVDD(又はVCORE)周辺回路領域のゲート電極と垂直な方向の断面図、及び平行な方向の断面を示した断面図である。
図22は、本発明の第2の実施の形態に係る半導体素子のセル領域のレイアウトを示した平面図である。
図22に示されているように、半導体基板の上部に素子分離膜250、活性領域200a、及び活性領域200aと交差するワードラインであるゲート構造物330が形成されている。活性領域200aの線幅はFyで、ゲート構造物330間の間隔はFxである。フィンゲート領域(FG)は長方形のアイランド型(island type)でゲート構造物330の下部に備えられ、ゲート構造物330の幅(Fx)より左右にそれぞれDほど小さく、活性領域200aの線幅(Fy)より上下にそれぞれEほど大きい(但し、0≦D<0.5Fx、0<E<0.75Fy)。ここで、図22には四角形のフィンゲート領域(FG)が示されているが、四角形にのみ局限されるものではなく、多角形や楕円形などの多様な形態が可能である。
図29〜図34は、本発明の第3の実施の形態に係る半導体素子の製造方法を示した断面図等である。各断面図の(a)及び(b)はそれぞれセル領域トランジスタのワードラインと垂直及び平行な断面を示した図であり、(c)及び(d)はそれぞれVPP周辺回路領域及びVDD周辺回路領域のトランジスタのゲート電極と垂直な方向の断面を示した図である。
200a 活性領域
210 パッド酸化膜
220 パッド窒化膜
230 側壁酸化膜
240 ライナ窒化膜
250 素子分離膜
260 バッファ酸化膜
270、280、290 ゲート酸化膜パターン
300 下部ゲート電極層パターン
310 上部ゲート電極層パターン
320 ハードマスク層パターン
330 ゲート構造物
Claims (25)
- (a)フィン構造のセルトランジスタが形成されるセル領域と、VPP電圧生成及び伝達のための平面構造のVPPトランジスタが形成されるVPP周辺回路領域と、平面構造のVDDトランジスタが形成されるVDD周辺回路領域を含む半導体基板を提供する段階と、
(b)半導体基板の上部に活性領域を定義する素子分離膜を形成する段階と、
(c)前記セル領域の素子分離膜をエッチングし、少なくともチャンネル領域に予定されている部分の活性領域の側壁を露出させる段階と、
(d)前記露出した側壁を含むセル領域の活性領域の表面に第1のゲート酸化膜パターンを形成する段階と、
(e)前記第1のゲート酸化膜パターン及び前記VPP周辺回路領域の半導体基板の表面に第2のゲート酸化膜パターンを形成する段階と、
(f)前記第2のゲート酸化膜パターンの表面及びVDD周辺回路領域の半導体基板の表面に第3のゲート酸化膜パターンを形成する段階と、
(g)全体表面の上部に下部ゲート用導電層を形成して平坦化する段階と、
(h)前記下部ゲート用導電層の上部に上部ゲート用導電層及びハードマスク層を順次形成する段階と、
(i)前記下部ゲート用導電層、上部ゲート用導電層及びハードマスク層をパターニングして下部ゲート電極、上部ゲート電極及びハードマスクパターンの積層構造でなるゲート構造物を形成する段階と、
(j)前記ゲート構造物の両側の活性領域にソース/ドレーン領域を形成する段階とを含むことを特徴とする半導体素子の製造方法。 - 前記(b)段階は、
(b−1)前記半導体基板の表面にパッド酸化膜及びパッド窒化膜を形成する段階と、
(b−2)前記パッド窒化膜、パッド酸化膜及び所定厚さの半導体基板をエッチングして素子分離用トレンチを形成する段階と、
(b−3)全体表面の上部に側壁酸化膜及びライナ窒化膜を形成する段階と、
(b−4)全体表面の上部に前記素子分離用トレンチを埋め込む素子分離用酸化膜を形成し、前記パッド窒化膜が露出するまで素子分離用酸化膜を平坦化エッチングして前記活性領域を定義する前記素子分離膜を形成する段階とを含むことを特徴とする請求項1に記載の半導体素子の製造方法。 - 前記(c)段階は
(c−1)セル領域の素子分離膜を露出させる感光膜パターンを形成する段階と、
(c−2)前記感光膜パターンをマスクとして前記露出した素子分離膜をエッチングし、前記チャンネル予定領域の側壁の側壁酸化膜及びライナ窒化膜を露出させる段階と、
(c−3)前記パッド窒化膜及びライナ窒化膜を取り除く段階と、
(c−4)前記露出した側壁酸化膜及び所定厚さのパッド酸化膜をエッチングし、少なくとも前記チャンネル予定領域の側壁の半導体基板を露出させる段階と、
(c−5)前記感光膜パターンを取り除く段階とを含むことを特徴とする請求項2に記載の半導体素子の製造方法。 - 前記(c)段階は
(c−1)前記チャンネル領域に予定されている活性領域、及びこれに隣接したセル領域の素子分離膜を露出させるアイランド型ウインドーを含む感光膜パターンを形成する段階と、
(c−2)前記感光膜パターンをマスクとして前記露出した素子分離膜をエッチングし、前記チャンネル予定領域の側壁の側壁酸化膜及びライナ窒化膜を露出させる段階と、
(c−3)前記パッド窒化膜及びライナ窒化膜を取り除く段階と、
(c−4)前記露出した側壁酸化膜及び所定厚さのパッド酸化膜を取り除き、少なくとも前記チャンネル予定領域の側壁の半導体基板を露出させる段階と、
(c−5)前記感光膜パターンを取り除く段階とを含むことを特徴とする請求項2に記載の半導体素子の製造方法。 - 前記アイランド型ウインドーは、前記ゲート構造物の幅(Fx)より左右にそれぞれDほど小さく、前記活性領域の線幅(Fy)より上下にそれぞれEほど大きい長方形、多角形又は楕円形であることを特徴とする請求項4に記載の半導体素子の製造方法(但し、0≦D<0.5Fx、0<E<0.75Fy)。
- 前記(c−2)段階で素子分離膜がエッチングされ形成された領域の幅は、前記ゲート構造物の線幅より小さいことを特徴とする請求項4に記載の半導体素子の製造方法。
- 前記(d)段階は
前記パッド酸化膜の表面を含む半導体基板の表面に第1のゲート酸化膜を形成する段階と、
前記周辺回路領域の一部の第1のゲート酸化膜を露出させる第1の感光膜パターンを形成する段階と、
前記第1の感光膜パターンをマスクとして前記露出した一部の第1のゲート酸化膜をエッチングし、前記周辺回路領域の第1のゲート酸化膜を取り除くことで第1のゲート酸化膜パターンを形成する段階と、
前記第1の感光膜パターンを取り除く段階とを含むことを特徴とする請求項3に記載の半導体素子の製造方法。 - 前記(d)段階は、前記第1のゲート酸化膜パターンを洗浄する段階をさらに含むことを特徴とする請求項1に記載の半導体素子の製造方法。
- 前記(e)段階は
(e−1)前記第1のゲート酸化膜パターンを含む半導体基板の表面に第2のゲート酸化膜を形成する段階と、
(e−2)前記VDD周辺回路領域の一部の第2のゲート酸化膜を露出させる第2の感光膜パターンを形成する段階と、
(e−3)前記第2の感光膜パターンにより露出した一部の第2のゲート酸化膜をエッチングして取り除くことで第2のゲート酸化膜パターンを形成する段階と、
(e−4)前記第2の感光膜パターンを取り除く段階とを含むことを特徴とする請求項1に記載の半導体素子の製造方法。 - 前記(e)段階は、前記第2のゲート酸化膜パターンを洗浄する段階をさらに含むことを特徴とする請求項1に記載の半導体素子の製造方法。
- 前記(b)段階を行なったあと、ウェル及びセルチャンネルイオン注入工程を行なう段階をさらに含むことを特徴とする請求項1に記載の半導体素子の製造方法。
- 前記(c)段階を行なったあと、ウェル及びセルチャンネルイオン注入工程を行なう段階をさらに含むことを特徴とする請求項3に記載の半導体素子の製造方法。
- 前記(e−2)段階を行なったあと、前記露出したVDD周辺回路領域にしきい値電圧調整用のイオンを注入する段階をさらに含むことを特徴とする請求項9に記載の半導体素子の製造方法。
- 前記(b)段階は、前記素子分離用トレンチの上部コーナーをラウンディングする段階をさらに含むことを特徴とする請求項2に記載の半導体素子の製造方法。
- 前記(b)段階は、前記セル領域及び周辺回路領域の前記パッド窒化膜及びパッド酸化膜を取り除く段階と、
前記パッド酸化膜が取り除かれて露出した一部の半導体基板に第1の酸化膜を形成する段階とをさらに含むことを特徴とする請求項14に記載の半導体素子の製造方法。 - 前記(c)段階は
(c−1)前記チャンネル領域に予定されている活性領域と隣接したセル領域の一部の素子分離膜をエッチングし、前記チャンネル予定領域の側壁の一部の側壁酸化膜及び一部のライナ窒化膜を露出させる段階と、
(c−2)前記露出した一部の側壁酸化膜及び一部のライナ窒化膜を取り除いて前記チャンネル予定領域の側壁の半導体基板を露出させる段階とを含むことを特徴とする請求項15に記載に半導体素子の製造方法。 - 前記(c−1)段階で素子分離膜がエッチングされ形成された領域の幅は、前記ゲート構造物の線幅より小さいことを特徴とする請求項16に記載の半導体素子の製造方法。
- 前記(c−1)段階は
前記チャンネル領域に予定されている活性領域、及びこれに隣接したセル領域の一部の素子分離膜を露出させる感光膜パターンを形成する段階と、
前記感光膜パターンにより露出した素子分離膜を所定厚さにエッチングする段階と、
前記感光膜パターンを取り除く段階とを含むことを特徴とする請求項16に記載の半導体素子の製造方法。 - 前記(c−1)段階を行なったあと、セルチャンネル傾斜イオン注入工程を行なう段階をさらに含むことを特徴とする請求項16に記載の半導体素子の製造方法。
- 前記(c)段階は
(c−1)前記セル領域の素子分離膜を所定厚さにエッチングし、前記セル領域の一部の側壁酸化膜及び一部のライナ窒化膜を露出させる段階と、
(c−2)セルチャンネル傾斜イオン注入工程を行なう段階と、
(c−3)前記露出した一部の側壁酸化膜及び一部のライナ窒化膜を取り除いて前記チャンネル予定領域の側壁の半導体基板を露出させる段階とを含むことを特徴とする請求項15に記載の半導体素子の製造方法。 - 前記(d)段階は
半導体基板の表面に第1のゲート酸化膜を形成する段階と、
前記周辺回路領域の一部の第1のゲート酸化膜を露出させる第1の感光膜パターンを形成する段階と、
前記第1の感光膜パターンをマスクとして前記露出した一部の第1のゲート酸化膜をエッチングし、前記周辺回路領域の第1のゲート酸化膜を取り除くことで第1のゲート酸化膜パターンを形成する段階と、
前記第1の感光膜パターンを取り除く段階とを含むことを特徴とする請求項15に記載の半導体素子の製造方法。 - 前記(e)段階は
(e−1)前記第1のゲート酸化膜パターンを含む半導体基板の表面に第2のゲート酸化膜を形成する段階と、
(e−2)前記VDD周辺回路領域の一部の第2のゲート酸化膜を露出させる第2の感光膜パターンを形成する段階と、
(e−3)前記第2の感光膜パターンをマスクとして前記露出した一部の第2のゲート酸化膜をエッチングし、前記VDD周辺回路領域の第2のゲート酸化膜を取り除くことで第2のゲート酸化膜パターンを形成する段階と、
(e−4)前記第2の感光膜パターンを取り除く段階とを含むことを特徴とする請求項15に記載の半導体素子の製造方法。 - 前記(d)段階は、前記第1のゲート酸化膜パターンを洗浄する段階をさらに含むことを特徴とする請求項15に記載の半導体素子の製造方法。
- 前記(e)段階は、前記第2のゲート酸化膜パターンを洗浄する段階をさらに含むことを特徴とする請求項14に記載の半導体素子の製造方法。
- 前記(e−2)段階を行なったあと、前記露出したVDD周辺回路領域にしきい値電圧調節用のイオンを注入する段階をさらに含むことを特徴とする請求項22に記載の半導体素子の製造方法。
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