JP2002289792A

JP2002289792A - 半導体装置の製造方法

Info

Publication number: JP2002289792A
Application number: JP2001084327A
Authority: JP
Inventors: Hideyuki Kamata; 英行鎌田; Norihisa Arai; 範久新井
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 2001-03-23
Filing date: 2001-03-23
Publication date: 2002-10-04

Abstract

(57)【要約】【課題】ソース・ドレイン拡散層はソース・ドレイン
コンタクト付近に限らず、全体に渡って高濃度で形成さ
れつつ、第１層目ゲート電極へのコンタクトのオーミッ
ク特性を得た微細なトランジスタを持つ半導体装置の製
造方法を提供する。【解決手段】半導体基板上に形成されたゲート電極６
のうちコンタクトが形成される部分１１を遮蔽手段８に
よって被覆する工程と、ゲート電極をマスクとして、半
導体基板中に不純物をイオン注入して、ソース・ドレイ
ン拡散層１０を形成する工程と、遮蔽手段を除去する工
程と、半導体基板上に絶縁膜１２を形成する工程と、絶
縁膜中にゲート電極のコンタクト形成領域１４及びソー
ス・ドレイン拡散層中のコンタクト形成領域１３を露出
させて、コンタクトを形成する工程とを有する半導体装
置の製造方法である。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置の製造方
法に関わり、特にソース・ドレイン拡散層及びゲートコ
ンタクトを形成する工程を有する半導体装置の製造方法
に関する．

【０００２】

【従来の技術】従来、半導体メモリとしては例えばデー
タの書き込み・消去を電気的に行う、ＥＥＰＲＯＭ(Ele
ctrically Erasable Programmable Read-Only Memory)
が知られている。このＥＥＰＲＯＭでは、互いに交差す
る行線と列線との交点にそれぞれメモリセルが配置され
て、メモリセルアレイが構成されている。メモリセルに
は、通常、浮遊ゲートと制御ゲートとを積層してなる積
層ゲート構造のＭＯＳトランジスタが用いられる。

【０００３】ＥＥＰＲＯＭの中でも大容量のメモリに向
く方式としてＮＡＮＤ型ＥＥＰＲＯＭが知られている。
周辺回路のトランジスタはその構造は一般的なＭＯＳＦ
ＥＴと同様に機能し、その積層ゲート構造はメモリセル
トランジスタと同様である。

【０００４】図６及び図７を用いて従来のＮＡＮＤ型Ｅ
ＥＰＲＯＭの周辺回路におけるＰチャネルトランジスタ
形成方法を説明する。

【０００５】まず、図６（Ａ）に示されるようにシリコ
ンからなるＰ型半導体基板５０上に素子分離領域５１に
囲まれた素子領域５２を形成して、素子領域５２中にＮ
型ウエル領域５３を形成する。

【０００６】次に、ウエル領域５３上にゲート絶縁膜５
４を形成する。

【０００７】次にゲート絶縁膜５４上に例えばポリシリ
コンから成る第１層目ゲート電極となる浮遊ゲート電極
材５５を堆積する。この浮遊ゲート電極材５５はあらか
じめＮ型の低濃度不純物がセル信頼性確保のため燐など
を用いて低濃度、例えば４Ｅ２０程度含まれている。

【０００８】さらにその上に浮遊ゲート・制御ゲート間
絶縁膜５６を形成し、その上に例えばポリシリコンから
成る第２層目ゲート電極となる制御ゲート電極材５７を
堆積する。

【０００９】さらに制御ゲート電極材５７、浮遊ゲート
・制御ゲート間絶縁膜５６、浮遊ゲート電極材５５をエ
ッチングして、ゲート電極５８を形成する。

【００１０】次に、図示はしないが、ゲート電極５８の
周囲にゲート側壁絶縁膜を形成する。

【００１１】次に、素子領域５２から離れた素子分離領
域５１上の所望の場所に、ゲートコンタクトを形成する
ためにＲＩＥ（Reactive Ion Etching）法などを用い
て、制御ゲート電極５７及び浮遊ゲート・制御ゲート間
絶縁膜５６を剥離して、ゲートコンタクト形成領域５９
を露出させる。

【００１２】次に、図６（Ｂ）に示されるように、拡散
層形成のためのホウ素やＢＦ₂などのなどのＰ型不純物
のイオン注入を図中矢印で示されるように行い、ゲート
電極５８及びゲート側壁絶縁膜をマスクにソース・ドレ
イン拡散層６０をウエル５３中に形成する。ここで、ソ
ース・ドレイン拡散層６０のＰ型不純物濃度が単位立方
ｃｍあたり、１０の１８乗オーダー程度でイオン注入さ
れている。ここでは、素子領域５２及びゲート部全てに
Ｐ型不純物が打ち込まれる。

【００１３】次に、図７に示されるように、半導体基板
５０上にシリコン酸化膜などから成る層間絶縁膜６１を
堆積する。

【００１４】次に、ソース・ドレイン拡散層６０にコン
タクトをとるためのソース・ドレイン用コンタクトホー
ル６２をソース・ドレイン拡散層６０上の一部であるソ
ース・ドレインコンタクト形成領域６３を露出させて形
成する。このソース・ドレイン用コンタクトホール６２
形成と同時に、ゲートコンタクト用コンタクトホール６
４をゲートコンタクト形成領域５９の一部のゲートコン
タクト部６５を露出させて形成する。

【００１５】次に、拡散層へのコンタクト形成には、良
好な低抵抗を得る為に、コンタクトホール直下のＰ型不
純物濃度が単位立方ｃｍあたり、１０の２０乗オーダー
必要であるために、その部分に追加でイオン注入を行
う。

【００１６】ここでは、層間絶縁膜６１中を透視して図
示している。

【００１７】次に、ソース・ドレイン用コンタクトホー
ル６２及びゲートコンタクト用コンタクトホール６４に
アルミニウムやタングステンなどの金属あるいは低抵抗
の半導体を埋め込んで、それぞれ、ソース・ドレインコ
ンタクト６２、ゲートコンタクト６４として形成する。

【００１８】これらのコンタクト６２、６４を形成した
後に、層間絶縁膜６１上に金属配線などを形成すること
によって、ソース・ドレインコンタクト６２に接続され
たソース・ドレイン配線層（図示せず）及びゲートコン
タクト６４に接続されたゲート配線（図示せず）を形成
する。

【００１９】

【発明が解決しようとする課題】以上のような従来の半
導体装置の製造方法では、以下の課題が生じる。

【００２０】Ｐチャネルトランジスタのソース・ドレイ
ン拡散層向けにイオン注入されたＰ型不純物が、むき出
しとなったゲート電極コンタクト形成領域に打ち込まれ
ている。ここで、注入されるＰ型不純物の濃度が１０の
１８乗オーダー程度であれば影響は顕著ではないが、工
程数を減らすなどの目的で、ソース・ドレインコンタク
トに必要な１０の２０乗オーダー程度に変更した場合に
は、イオン注入されている為、あらかじめドープされて
いたＮ型の不純物が打ち消され、空乏化されて電気的に
コンタクトが採れないことが発生し、オーミックなコン
タクトが取れなくなってしまう。

【００２１】ここで、図８にオーミック・コンタクトの
場合の電流―電圧特性が示される。横軸が電圧（Ｖ）、
縦軸が電流（Ｉ）に対応する。図８（Ａ）では、オーミ
ック・コンタクト特性の場合の電流―電圧特性が示され
る。この場合、電圧の増加によって電流が直線的に増大
している。図８（Ｂ）では、非オーミック・コンタクト
(オーミックで無い)の場合の電流―電圧特性が示され
る。この場合は、電圧の増加によって電流が不規則に変
化している。このような特性では、コンタクトとしては
不適当になる。

【００２２】また、下層ゲート（浮遊ゲート）電極材を
露出したまま、ソース・ドレイン拡散層を形成する工程
では、比較的低濃度に制御された下層ゲート（浮遊ゲー
ト）電極材にＰ型不純物が拡散し、ゲート電極を空乏化
させ、トランジスタ特性を悪化させるといった問題を引
き起こしてしまう可能性がある。

【００２３】本発明の目的は以上のような従来技術の課
題を解決することにある。

【００２４】特に、本発明の目的は、ソース・ドレイン
拡散層はソース・ドレインコンタクト付近に限らず、全
体に渡って高濃度で形成されつつ、第１層目ゲート電極
へのコンタクトのオーミック特性を得た微細なトランジ
スタを持つ半導体装置の製造方法を提供することにあ
る。

【００２５】

【課題を解決するための手段】上記目的を達成するため
に、本発明の特徴は、半導体基板上にゲート電極を形成
する工程と、前記ゲート電極のうちコンタクトが形成さ
れる部分を遮蔽手段によって被覆する工程と、前記ゲー
ト電極をマスクとして、前記半導体基板中に不純物をイ
オン注入して、ソース・ドレイン拡散層を形成する工程
と、前記遮蔽手段を除去する工程と、前記半導体基板上
に絶縁膜を形成する工程と、前記絶縁膜中に前記ゲート
電極のコンタクト形成領域及びソース・ドレイン拡散層
中のコンタクト形成領域を露出させる工程と、前記露出
した前記ゲート電極のコンタクト形成領域及びソース・
ドレイン拡散層中のコンタクト形成領域にコンタクトを
形成する工程とを有する半導体装置の製造方法である。

【００２６】

【発明の実施の形態】次に，図面を参照して、本発明の
実施の形態を説明する。以下の図面の記載において、同
一又は類似の部分には、同一又は類似の符号を付してい
る。ただし、図面は模式的なものであり，厚みと平面寸
法との関係、各層の厚みの比率等は、現実のものとは異
なる。従って、具体的な厚みや寸法は以下の説明を参酌
して判断すべきものである。また、図面相互間において
も互いの寸法の関係や比率が異なる部分が含まれてい
る。

【００２７】（第１の実施の形態）本実施の形態の半導
体装置の製造方法を図１乃至図４を用いて説明する。

【００２８】ここでは、ＮＡＮＤ型ＥＥＰＲＯＭの周辺
回路におけるＰチャネルトランジスタの製造方法を説明
する。まず、図１に示されるようにシリコンからなるＰ
型半導体基板１上に素子分離領域２に囲まれた素子領域
３を形成して、素子領域３中にＮ型ウエル領域４を形成
する。素子分離の方式としてＳＴＩ(Shallow TrenchIso
lation)を用いているが、ＬＯＣＯＳ(Local Oxidation
of Silicon)など別の素子分離方法でも適用可能であ
る。

【００２９】次に、ウエル領域４上にゲート絶縁膜５を
形成する。必要に応じて、ゲート電極が形成される領域
下の半導体基板表面付近にトランジスタの閾値制御のた
めに低濃度のＰ型不純物を注入するチャネルイオン注入
を行う。

【００３０】次にゲート絶縁膜５上に例えばポリシリコ
ンから成る第１層目ゲート電極となる浮遊ゲート電極材
６を堆積する。この浮遊ゲート電極材６はあらかじめＮ
型の低濃度不純物がセル信頼性確保のため燐などを用い
て低濃度、例えば４Ｅ２０程度含まれている。

【００３１】さらにその上に例えばＯＮＯ膜から成る浮
遊ゲート・制御ゲート間絶縁膜７を形成し、その上に例
えばポリシリコンから成る第２層目ゲート電極となる制
御ゲート電極材８を堆積する。

【００３２】さらにゲートエッチング時のマスクとなる
ゲートマスク材（図示せず）を堆積する。続いてフォト
リソグラフィー法によりゲートをパターニングし、ゲー
トマスク材をエッチングする。引き続きゲートマスク材
に対して自己整合的に制御ゲート電極材８、浮遊ゲート
・制御ゲート間絶縁膜７、浮遊ゲート電極材６をエッチ
ングして、ゲート電極９を形成する。このゲート幅は約
０．２μｍ程度、高さは約０．６μｍ程度である。

【００３３】次に、図には示さないが、ゲート加工時の
ダメージを回復するための後酸化を行って、後酸化膜を
積層構造のゲート電極９の周囲に形成してもよい。

【００３４】次に、図示はしないが、ゲート電極９の周
囲にゲート側壁絶縁膜を形成する。

【００３５】次に、浮遊ゲート電極６が制御ゲート電極
８で覆われた状態のまま拡散層形成のためのホウ素やＢ
Ｆ₂などのなどのＰ型不純物のイオン注入を図中矢印で
示されるように行い、ゲート電極９及びゲート側壁絶縁
膜をマスクにソース・ドレイン拡散層１０をウエル４中
に形成する。ここで、ソース・ドレイン拡散層１０のＰ
型不純物濃度が単位立方ｃｍあたり、１０の２０乗オー
ダー程度で形成される。

【００３６】次に、図１(Ｂ)に示されるように素子領域
３から離れた素子分離領域２上の所望の場所に、ゲート
コンタクトを形成するためにＲＩＥ法などを用いて、制
御ゲート電極８及び浮遊ゲート・制御ゲート間絶縁膜７
を剥離して、ゲートコンタクト形成領域１１を露出させ
る。ここで、浮遊ゲート電極６が露出したコンタクト形
成領域１１の大きさは、例えば図中で左右約０．５μｍ
程度である。このコンタクト領域の大きさは、コンタク
ト形成の際や、制御ゲート電極８及び浮遊ゲート・制御
ゲート間絶縁膜７除去の際の合わせ余裕を考慮して形成
される。

【００３７】次に、図２に示されるように、半導体基板
１上にシリコン酸化膜などから成る層間絶縁膜１２を堆
積する。

【００３８】次に、ソース・ドレイン拡散層１０にコン
タクトをとるためのソース・ドレイン用コンタクトホー
ル１３をソース・ドレイン拡散層１０上の一部であるソ
ース・ドレインコンタクト形成領域を露出させて形成す
る。このソース・ドレイン用コンタクトホール１３形成
と同時に、ゲートコンタクト用コンタクトホール１４を
ゲートコンタクト形成領域１１の一部を露出させて形成
する。各コンタクトホールの大きさは例えば、その径が
約０．１８μｍ程度で形成される。

【００３９】ここでは、層間絶縁膜１２中を透視して図
示している。

【００４０】次に、ソース・ドレイン用コンタクトホー
ル１３及びゲートコンタクト用コンタクトホール１４に
アルミニウムやタングステンなどの金属あるいは低抵抗
の半導体を埋め込んで、それぞれ、ソース・ドレインコ
ンタクト１３、ゲートコンタクト１４として形成する。

【００４１】これらのコンタクト１３，１４を形成した
後に、層間絶縁膜１２上に金属配線などを形成すること
によって、ソース・ドレインコンタクト１３に接続され
たソース・ドレイン配線層（図示せず）及びゲートコン
タクト１４に接続されたゲート配線（図示せず）を形成
する。

【００４２】なお、コンタクトはソース・ドレイン拡散
層１０、浮遊ゲート電極６それぞれに複数個形成するこ
とで、コンタクト抵抗を減少させることも可能である。

【００４３】このように周辺トランジスタを構成するゲ
ート電極が第２層目ゲート電極の一部を剥離して設ける
第１層目ゲート電極へのコンタクト形成予定領域の露出
工程を、ソース・ドレイン拡散層形成のための不純物導
入工程後に実施する。

【００４４】この場合、Ｐ型不純物イオン注入時に第１
層目ゲート電極が第２層目ゲート電極で覆われているの
で、ゲートコンタクト直下の濃度不足により発生するコ
ンタクト不良や、Ｐ型不純物の拡散によるゲート電極空
乏化が発生しない。このように第２層目ゲート電極がゲ
ートコンタクト形成前の工程においては、ソース・ドレ
イン拡散層形成の際のマスク材料として用いられる。

【００４５】なお、第２ポリシリコン電極はその材料が
ポリシリコンであることは必ずしも必要でなく、低抵抗
の導電材料であるタングステンシリサイドなどの金属材
料でも形成することができる。

【００４６】さらに第２ポリシリコン電極上に別の導電
層や絶縁層を形成してもよい。

【００４７】このように製造することにより、第１層目
ゲート電極にＰ型不純物が注入されずにソース・ドレイ
ン拡散層を形成できる。そして第１層目ゲート電極が空
乏化されるのを防止できる．こうして、ＰチャネルＭＯ
Ｓトランジスタにおいて、オーミックなゲートコンタク
トを、拡散層コンタクトと同一工程で形成することがで
きる。

【００４８】図３には図２に示された半導体装置のゲー
ト電極周辺の構造をより詳細に表したＮチャネルトラン
ジスタとＰチャネルトランジスタの断面構造が示され
る。図３の右側に示されるように、Ｐチャネルトランジ
スタにおいては、ゲート電極９周囲にゲート側壁絶縁膜
１５が形成されている。このゲート側壁絶縁膜１５下か
ら、その周囲の半導体基板１中にはソース・ドレイン拡
散層１０が形成されている。制御ゲート電極８の上には
シリコン窒化膜などの絶縁物からなるマスク層１６が形
成されている。

【００４９】図３の左側に示されるようにＮチャネルト
ランジスタにおいては、Ｐチャネルトランジスタ同様に
ゲート電極９周囲にゲート側壁絶縁膜１５が形成されて
いる。このゲート側壁絶縁膜１５下の半導体基板１中に
は、低濃度Ｎ型拡散層１７が形成され、その周囲の半導
体基板１中には高濃度Ｎ型拡散層１８が形成されてい
る。

【００５０】Ｎチャネルトランジスタにおいては、ゲー
ト側壁絶縁膜１５下には低濃度Ｎ型不純物領域が形成さ
れ、その外側に高濃度Ｎ型不純物領域が形成されてＬＤ
Ｄ(Lightly Doped Drain)構造となっている。

【００５１】ここで、図３はＰチャネルトランジスタ、
Ｎチャネルトランジスタそれぞれが平面図である図４の
“Ａ−Ｂ”線上での断面図に相当する。

【００５２】Ｎチャネルトランジスタにおいては、一般
にゲート電極にはあらかじめＮ型不純物がドープされて
いて、ソース・ドレイン拡散層形成の際の不純物注入工
程において、Ｎ型不純物がゲートコンタクト領域に注入
されてもオーミック性は損なわれないので、本実施の形
態のようにＰチャネルトランジスタと同様にして導電型
だけを変えて形成してもよいし、従来技術のように形成
しても良い。

【００５３】本実施の形態の製造方法によれば、下層の
第１層目ゲート電極のコンタクト領域はソース・ドレイ
ン拡散層の高濃度Ｐ型不純物が含まれておらず、Ｎ型低
濃度不純物が拡散された状態となっていて、オーミック
・コンタクトがゲートコンタクトにおいて実現される。
上層の第２層目ゲート電極では、その上にマスク層など
が形成されない場合、ソース・ドレイン拡散層の高濃度
Ｐ型不純物が拡散されている。

【００５４】なお、第２層目ゲート電極はその上に導電
層や絶縁層が形成されていても良く、さらにポリシリコ
ンに替えて、金属シリサイドなどで形成することもで
き、その場合には、高濃度Ｐ型不純物は導入されていな
い。

【００５５】ゲートコンタクトとソース・ドレイン拡散
層コンタクトを同一工程で形成する際に、ゲート及び拡
散層コンタクト共にオーミックなコンタクトを形成でき
る。

【００５６】このように本実施の形態によれば、ソース
・ドレイン拡散層はソース・ドレインコンタクト付近に
限らず、全体に渡って高濃度で形成されつつ、第１層目
ゲート電極へのコンタクトのオーミック特性を得た微細
なトランジスタを形成することができる。

【００５７】（第２の実施の形態）本実施の形態を図５
を用いて説明する。第１の実施の形態同様に、シリコン
からなるＰ型半導体基板１上に素子分離領域２に囲まれ
た素子領域３を形成して、素子領域３中にＮ型ウエル領
域４を形成する。

【００５８】次にゲート絶縁膜５上に例えばポリシリコ
ンから成る第１層目ゲート電極となる浮遊ゲート電極材
６を堆積する。この浮遊ゲート電極材６はあらかじめＮ
型の低濃度不純物が含まれている。

【００５９】さらにその上に浮遊ゲート・制御ゲート間
絶縁膜７を形成し、その上に例えば、ポリシリコンから
成る第２層目ゲート電極となる制御ゲート電極材８を堆
積する。

【００６０】さらにゲートエッチング時のマスクとなる
ゲートマスク材（図示せず）を堆積する。続いてフォト
リソグラフィー法によりゲートをパターニングし、ゲー
トマスク材をエッチングする。引き続きゲートマスク材
に対して自己整合的に制御ゲート電極材８、例えばＯＮ
Ｏ膜から成る浮遊ゲート・制御ゲート間絶縁膜７、浮遊
ゲート電極材６をエッチングして、ゲート電極９を形成
する。このゲート幅は約０．２μｍ程度、高さは約０．
６μｍ程度である。

【００６１】次に、図示はしないが、ゲート電極９の周
囲にゲート側壁絶縁膜を形成する。

【００６２】次に、図５に示されるように素子領域３か
ら離れた素子分離領域２上の所望の場所に、ゲートコン
タクトを形成するためにＲＩＥ法などを用いて、制御ゲ
ート電極８及び浮遊ゲート・制御ゲート間絶縁膜７を剥
離して、ゲートコンタクト形成領域１１を露出させる。

【００６３】ここで、浮遊ゲート電極６が露出したゲー
トコンタクト形成領域１１の大きさは、例えば図中で左
右約０．５μｍ程度である。このコンタクト領域の大き
さは、コンタクト形成の際や、制御ゲート電極８及び浮
遊ゲート・制御ゲート間絶縁膜７除去の際の合わせ余裕
を考慮して形成される。

【００６４】次に、ゲート・コンタクト形成領域１１を
レジスト２０で覆う．ここで使用するレジスト２０は通
常、イオン注入を行う際のマスクとして使用されるレジ
ストを用いる。ただし、ゲートコンタクト形成領域１１
からマスク合わせ余裕を確保して幅や長さ共にゲートコ
ンタクト形成領域１１よりも大きく形成しなくてはなら
ない。ここで用いられるレジストはその高さが約１μｍ
程度で形成される。

【００６５】次に、浮遊ゲート電極６のゲート・コンタ
クト形成領域１１がレジストで覆われた状態のまま、拡
散層形成のためのホウ素やＢＦ₂などのなどのＰ型不純
物のイオン注入を図中矢印で示されるように行い、ゲー
ト電極９及びゲート側壁絶縁膜をマスクにソース・ドレ
イン拡散層１０をウエル中に形成する。

【００６６】次に、レジスト２０をウエットエッチング
などにより、除去する。以降の工程は、図１（Ｂ）及び
図２に示される第１の実施の形態と同様である。

【００６７】なお、コンタクトはソース・ドレイン拡散
層１０、浮遊ゲート電極６それぞれに複数個形成するこ
とで、コンタクト抵抗を減少させることも可能である。

【００６８】このように周辺トランジスタを構成するゲ
ート電極が第２層目ゲート電極の一部を剥離して設ける
第１層目ゲート電極へのコンタクト形成予定領域の露出
工程を、ソース・ドレイン拡散層形成のための不純物導
入工程前に実施してもレジストを用いることで第１の実
施の形態同様の効果を得ることができる。

【００６９】各実施の形態は、組み合わせて実施するこ
とができる。

【００７０】なお、上記各実施の形態では、Ｐチャネル
トランジスタに適応した例を示したが、ゲート電極にト
ランジスタの導電型に応じて、ドープ不純物の導電型を
変更するデュアルゲートを採用した半導体装置では、例
えば、Ｐ型不純物であるホウ素が注入されたゲート電極
を有するＮチャネルトランジスタに対しても、本発明を
適用できる。さらに上記のようにＮ型不純物である燐な
どが注入された同一半導体装置内のＰチャネルトランジ
スタに対しても本発明は適用できる。

【００７１】各実施の形態は、ＮＡＮＤ型ＥＥＰＲＯＭ
の半導体メモリを例にとって説明したが、ＡＮＤ型、Ｄ
ｉＮＯＲ型の半導体メモリや、高集積化が必要なトラン
ジスタを有する半導体装置にも同様に適用することが可
能である。

【００７２】

【発明の効果】本発明によれば、ソース・ドレイン拡散
層はソース・ドレインコンタクト付近に限らず、全体に
渡って高濃度で形成されつつ、第１層目ゲート電極への
コンタクトのオーミック特性を得た微細なトランジスタ
を持つ半導体装置を製造できる。

【図面の簡単な説明】

【図１】（Ａ）は、本発明の第１の実施の形態の半導
体装置の製造方法の一工程を示す断面図であり、（Ｂ）
は、本発明の第１の実施の形態の半導体装置の製造方法
の一工程を示す断面図である。

【図２】本発明の第１の実施の形態の半導体装置の製
造方法の一工程を示す断面図。

【図３】本発明の第１の実施の形態の半導体装置を示
す断面図。

【図４】本発明の第１の実施の形態の半導体装置を示
す平面図。

【図５】本発明の第２の実施の形態の半導体装置の製
造方法の一工程を示す断面図。

【図６】（Ａ）は、従来の半導体装置の製造方法の一
工程を示す断面図であり、（Ｂ）は、従来の半導体装置
の製造方法の一工程を示す断面図である。

【図７】従来の半導体装置の製造方法の一工程を示す
断面図。

【図８】（Ａ）は、オーミック・コンタクトの電流・
電圧特性を示す図であり、（Ｂ）は非オーミック・コン
タクトの電流・電圧特性を示す図である。

【符号の説明】

１半導体基板２素子分離領域３素子領域４ウエル５ゲート絶縁膜６浮遊ゲート電極（材）７浮遊ゲート・制御ゲート間絶縁膜８制御電極（材）９ゲート電極１０ソース・ドレイン拡散層１１ゲートコンタクト形成領域１２層間絶縁膜１３ソース・ドレインコンタクト（ホール）１４ゲートコンタクト（ホール）１５ゲート電極側壁絶縁膜１６ゲートマスク材１７低濃度Ｎ型不純物領域１８高濃度Ｎ型不純物領域２０レジスト

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/788 29/792 (72)発明者新井範久神奈川県川崎市川崎区駅前本町25番地１東芝マイクロエレクトロニクス株式会社内Ｆターム(参考） 5F048 AA01 AB01 AC03 BA01 BB06 BB08 BB12 BB14 BC06 BE04 BF02 BF07 BF15 BG12 BG14 DA23 5F083 EP23 EP63 EP76 EP78 EP79 JA04 JA35 JA36 JA39 JA56 MA06 MA20 NA01 NA02 PR36 PR43 PR53 5F101 BA29 BB05 BB08 BD07 BD21 BD34 BD35 BD37 BD45 BH09 BH21

Claims

【特許請求の範囲】

【請求項１】半導体基板上にゲート電極を形成する工程
と、前記ゲート電極のうちコンタクトが形成される部分を遮
蔽手段によって被覆する工程と、前記ゲート電極をマスクとして、前記半導体基板中に不
純物をイオン注入して、ソース・ドレイン拡散層を形成
する工程と、前記遮蔽手段を除去する工程と、前記半導体基板上に絶縁膜を形成する工程と、前記絶縁膜中に前記ゲート電極のコンタクト形成領域及
びソース・ドレイン拡散層中のコンタクト形成領域を露
出させる工程と、前記露出した前記ゲート電極のコンタクト形成領域及び
ソース・ドレイン拡散層中のコンタクト形成領域にコン
タクトを形成する工程とを有することを特徴とする半導
体装置の製造方法。
【請求項２】前記ゲート電極を形成する工程において、
１層目ゲート電極を形成し、前記遮蔽手段を形成する工
程において、前記遮蔽手段は２層目ゲート電極又はレジ
ストのいずれかであることを特徴とする請求項１記載の
半導体装置の製造方法。
【請求項３】前記ゲート電極を形成する工程において、
前記ゲート電極は第１導電型にドープされ、前記ソース
・ドレイン拡散層を形成する工程において、前記ソース
・ドレイン拡散層は第２導電型にドープされていること
を特徴とする請求項１又は２記載の半導体装置の製造方
法。
【請求項４】前記コンタクトを形成する工程において、
前記コンタクトが接続されるソース・ドレイン拡散層の
不純物濃度は、前記コンタクトが接続されないソース・
ドレイン拡散層の不純物濃度と等しく形成されているこ
とを特徴とする請求項１乃至３いずれか１項記載の半導
体装置の製造方法。