KR100687874B1 - 반도체소자의 리세스 채널 형성방법 - Google Patents

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Abstract

본 발명의 반도체소자의 리세스 채널 형성방법은, 소자분리용 포토레지스트막패턴을 이용하여 반도체기판의 소자분리영역에 활성영역을 한정하는 트랜치 소자분리막을 형성하는 단계와, 반도체기판 위에 리세스 채널 라인을 한정하는 제1 포토레지스트막패턴을 형성하는 단계와, 제1 포토레지스트막패턴이 형성된 결과물 위에 제1 포토레지스트막패턴에 의해 노출되는 리세스 채널 영역 중에서 상기 활성영역 위의 리세스 채널 라인은 노출시키고 트랜치 소자분리막 위의 리세스 채널 라인은 덮는 제2 포토레지스트막패턴을 형성하는 단계와, 제1 및 제2 포토레지스트막패턴을 식각마스크로 한 식각으로 반도체기판의 노출부분을 일정 깊이로 식각하여 리세스 채널을 위한 트랜치를 형성하는 단계와, 그리고 제1 및 제2 포토레지스트막패턴을 제거하는 단계를 포함한다.
리세스 채널, 트랜치 소자분리막, 포토레지스트막패턴

Description

반도체소자의 리세스 채널 형성방법{Method of fabricating a recess channel in semiconductor device}
도 1은 종래의 반도체소자의 리세스 채널 형성방법을 설명하기 위하여 나타내 보인 레이아웃도이다.
도 2는 도 1의 선 Ⅱ-Ⅱ'를 따라 절단하여 나타내 보인 단면도이다.
도 3, 도 4, 도 6 및 도 9는 본 발명에 따른 반도체소자의 리세스 채널 형성방법을 설명하기 위하여 나타내 보인 레이아웃도이다.
도 5는 도 4의 선 Ⅴ-Ⅴ'를 따라 절단하여 나타내 보인 단면도이다.
도 7은 도 6의 선 Ⅶ-Ⅶ'를 따라 절단하여 나타내 보인 단면도이다.
도 8은 도 6의 선 Ⅷ-Ⅷ'를 따라 절단하여 나타내 보인 단면도이다.
도 10은 도 9의 선 Ⅹ-Ⅹ'를 따라 절단하여 나타내 보인 단면도이다.
도 11은 도 9의 선 XI-XI'를 따라 절단하여 나타내 보인 단면도이다.
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 반도체소자의 리세스 채널(recess channel) 형성방법에 관한 것이다.
현재 집적회로 반도체소자의 집적도가 증가하고 디자인 룰(design rule)이 급격히 감소함에 따라 트랜지스터의 안정적인 동작을 확보하는데 어려움이 증가되고 있다. 예를 들어, 집적회로소자의 디자인 룰이 축소됨에 따라 게이트의 폭이 감소되고 있어 트랜지스터의 단채널화가 급격히 진행되고 있으며, 이에 따라 단채널효과(short channel effect)가 빈번하게 발생하고 있다. 이러한 단채널효과로 인하여 트랜지스터의 소스(source)와 드레인(drain) 간에 펀치쓰루(punch-through)가 심각하게 발생되고 있으며, 이러한 펀치쓰루는 트랜지스터 소자의 오동작의 주요 원인으로 인식되고 있다. 이러한 단채널효과의 극복을 위해서 결국 디자인 룰의 축소에도 불구하고 채널의 길이를 보다 더 확보하는 방법들이 다양하게 연구되고 있다. 특히, 제한된 게이트 선폭에 대해서 채널의 길이를 보다 확장시켜 주는 구조로서 게이트 아래의 반도체기판을 리세스하여 채널의 길이를 보다 연장시키려는 시도로서 리세스 채널을 갖는 모스 트랜지스터를 형성하고자 하는 시도가 많이 이루어지고 있다.
도 1은 종래의 반도체소자의 리세스 채널 형성방법을 설명하기 위하여 나타내 보인 레이아웃도이다. 그리고 도 2는 도 1의 선 Ⅱ-Ⅱ'를 따라 절단하여 나타내 보인 단면도이다.
도 1 및 도 2를 참조하면, 통상의 방법을 사용하여 반도체기판(100)의 소자분리영역(110)에 트랜치 소자분리막(111)을 형성한다. 이 트랜치 소자분리막(111)에 의해 반도체기판(100)의 활성영역(120)이 한정된다. 다음에 반도체기판(100)의 활성영역(120)에 리세스된 채널을 구현하기 위하여, 반도체(100) 기판을 일정깊이 로 식각하여 트랜치(130)를 형성한다. 다음에 문턱전압 조절을 위한 이온주입을 수행하여 불순물영역(102)을 형성하다. 그리고 전면에 게이트절연막(140)을 형성하고, 게이트절연막(140) 위에 트랜치(130)를 매립하면서 반도체기판(100) 위로 돌출하는 게이트스택(150)을 형성한다. 다음에 전면에 버퍼산화막(160)을 형성한다.
이와 같은 리세스 채널 구조에 있어서, 채널은 트랜치(130)의 프로파일(profile)을 따라, 즉 트랜치(130)의 바닥 및 측벽을 따라 형성되게 되므로, 게이트스택(150)의 선폭에 비해서 더 긴 길이로 확장된 채널을 갖게 된다.
그런데 이와 같은 종래의 리세스 채널 형성방법에 있어서, 리세스 채널 형성을 위한 트랜치(130)를 형성할 때, 활성영역(120) 이외에도 트랜치 소자분리막(110)의 상부도 일정 깊이로 리세스된다. 그런데 트랜치 소자분리막(110)이 리세스되면, 후속의 세정공정에 의해 그 깊이가 더 깊어지게 되어 후속공정에 나쁜 영향을 준다. 예컨대 게이트스택(150)을 형성하기 위하여 게이트도전막이나 금속막을 트랜치(130) 내에 매립할 때, 도면에서 "A"로 표시한 바와 같이, 심(seam)이 발생될 수 있다. 이와 같은 심은 후속의 버퍼산화막(160)을 형성하기 위한 산화공정시에, 도면에서 "B"로 표시한 바와 같이, 이상(abnormal) 산화현상을 유발하여 인접한 게이트스택(130)과의 전기적인 숏(short)을 유발할 수 있다. 이 외에도, 도면에서 "C"로 나타낸 부분에서는, 터널링(tunneling) 현상이 유발되어 소자의 전기적인 특성을 열화시키거나 오동작의 원인이 되기도 한다.
본 발명이 이루고자 하는 기술적 과제는, 트랜치 소자분리막이 리세스됨으로 써 유발되는 후속공정에서의 여러 문제점들이 발생되지 않도록 트랜치 소자분리막이 리세스되지 않도록 할 수 있는 반도체소자의 리세스 채널 형성방법에 관한 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체소자의 리세스 채널 형성방법은, 소자분리용 포토레지스트막패턴을 이용하여 반도체기판의 소자분리영역에 활성영역을 한정하는 트랜치 소자분리막을 형성하는 단계; 상기 반도체기판 위에 리세스 채널 라인을 한정하는 제1 포토레지스트막패턴을 형성하는 단계; 상기 제1 포토레지스트막패턴이 형성된 결과물 위에 상기 제1 포토레지스트막패턴에 의해 노출되는 리세스 채널 영역 중에서 상기 활성영역 위의 리세스 채널 라인은 노출시키고 상기 트랜치 소자분리막 위의 리세스 채널 라인은 덮는 제2 포토레지스트막패턴을 형성하는 단계; 상기 제1 및 제2 포토레지스트막패턴을 식각마스크로 한 식각으로 상기 반도체기판의 노출부분을 일정 깊이로 식각하여 리세스 채널을 위한 트랜치를 형성하는 단계; 및 상기 제1 및 제2 포토레지스트막패턴을 제거하는 단계를 포함하는 것을 특징으로 한다.
상기 제2 포토레지스트막패턴은, 상기 소자분리용 포토레지스트막패턴과 용해도 반응이 반대형태인 포토레지스트막으로 형성할 수 있다.
상기 소자분리용 포토레지스트막패턴은 포지티브 포토레지스트막으로 형성하고, 상기 제2 포토레지스트막패턴은 네가티브 포토레지스트막으로 형성할 수 있다.
또는 상기 소자분리용 포토레지스트막패턴은 네가티브 포토레지스트막으로 형성하고, 상기 제2 포토레지스트막패턴은 포지티브 포토레지스트막으로 형성할 수도 있다.
상기 제2 포토레지스트막패턴을 형성하는 단계는, 상기 소자분리용 포토레지스트막패턴 형성시 사용한 레티클을 사용하여 수행하는 것이 바람직하다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 3, 도 4, 도 6 및 도 9는 본 발명에 따른 반도체소자의 리세스 채널 형성방법을 설명하기 위하여 나타내 보인 레이아웃도이다. 또한 도 5는 도 4의 선 Ⅴ-Ⅴ'를 따라 절단하여 나타내 보인 단면도이고, 도 7 및 도 8은 각각 도 6의 선 Ⅶ-Ⅶ' 및 선 Ⅷ-Ⅷ'를 따라 절단하여 나타내 보인 단면도이며, 그리고 도 10 및 도 11은 각각 도 9의 선 Ⅹ-Ⅹ' 및 선 XI-XI'를 따라 절단하여 나타내 보인 단면도이다.
먼저 도 3에 나타낸 바와 같이, 반도체기판의 활성영역(320)을 한정하는 트랜치 소자분리막(310)을 형성한다. 이를 위하여, 먼저 반도체기판 위에 패드산화막(미도시) 및 패드질화막(미도시)을 순차적으로 적층한다. 그리고 패드질화막 위에 소자분리영역의 패드질화막을 노출시키는 소자분리용 포토레지스트막패턴을 형성한다. 이 소자분리용 포토레지스트막패턴은 포지티브 포토레지스트막으로 형성할 수 있으며, 또는 네가티브 포토레지스트막으로 형성할 수 있다. 포지티브 포토레지스 트막이던지 네가티브 포토레지스트막이던지, 193㎚ 파장의 ArF 광원용이거나, 248㎚ 파장의 KrF 광원용이거나, 또는 365㎚ 파장의 I-라인 광원용일 수 있으며, 물론 이와 다른 광원용일 수도 있다.
소자분리용 포토레지스트막패턴을 포지티브 포토레지스트막으로 형성하는 경우, 먼저 포지티브 포토레지스트막을 도포한 후에, 소자분리영역에 대응하는 포지티브 포토레지스트막에 대해 광이 조사되도록 하는 제1 레티클을 사용하여 노광을 수행한다. 이후 통상의 현상을 수행하면, 광이 조사된 포지티브 포토레지스트막의 일부가 제거되어 소자분리영역에 대응하는 패드질화막을 노출시키는 포토레지스트막패턴이 형성된다.
소자분리용 포토레지스트막패턴을 네가티브 포토레지스트막으로 형성하는 경우, 먼저 네가티브 포토레지스트막을 도포한 후에, 활성영역에 대응하는 포지티브 포토레지스트막에 대해 광이 조사되도록 하는 제2 레티클을 사용하여 노광을 수행한다. 이후 통상의 현상을 수행하면, 광이 조사되지 않은 네가티브 포토레지스트막의 일부가 제거되어 소자분리영역에 대응하는 패드질화막을 노출시키는 포토레지스트막패턴이 형성된다.
어느 경우이던, 소자분리영역에 대응하는 패드질화막을 노출시키는 소자분리용 포토레지스트막패턴으로 패드질화막 및 패드산화막을 순차적으로 제거하여 반도체기판의 소자분리영역을 노출시키는 패드산화막패턴 및 패드질화막패턴을 형성한다. 다음에 패드질화막패턴을 식각마스크로 한 식각공정으로 반도체기판의 노출부분을 일정 깊이로 식각하여 소자분리용 트랜치를 형성한다. 다음에 트랜치가 매립 되도록 전면에 매립절연막을 형성하고, 이어서 패드질화막패턴이 노출될 때까지 평탄화를 수행한 후에, 패드질화막패턴을 제거한다.
다음에 도 4 및 도 5에 나타낸 바와 같이, 트랜치 소자분리막(310)에 의해 한정되는 활성영역(320)을 갖는 반도체기판(300) 위에 제1 포토레지스트막패턴(330)을 형성한다. 이를 위하여 전면에 제1 포토레지스트막을 도포한 후에, 통상의 노광 및 현상을 수행한다. 상기 제1 포토레지스트막패턴(330)은 반도체기판(300)의 리세스 채널 라인을 노출시키는 스트라이프 형태의 개구부(331)를 갖는다. 이 개구부(331)에 의해 리세스 채널 라인에 포함되는 활성영역(320) 외에도 트랜치 소자분리막(310)의 일부표면도 노출된다. 따라서 이 상태에서 반도체기판(300)에 대한 식각공정이 이루어지게 되면, 활성영역(320) 외에도 트랜치 소자분리막(310)도 리세스된다. 따라서 본 발명에서는 추가적인 마스크막패턴을 형성한다.
즉 도 6 내지 도 8에 나타낸 바와 같이, 제1 포토레지스트막패턴(330)이 형성된 결과물 전면에 제2 포토레지스트막패턴(340)을 형성한다. 이 제2 포토레지스트막패턴(340)은 활성영역(320)만을 노출시키고, 그 외에 트랜치 소자분리막(310)이 배치된 소자분리영역은 덮는다. 상기 제2 포토레지스트막패턴(340)을 형성하기 위해서는, 먼저 전면에 제2 포토레지스트막을 도포한다. 제2 포토레지스트막은 트랜치 소자분리막(310)을 형성하기 위한 포토리소그라피(photolithography)공정에서 사용된 소자분리용 포토레지스트막과 용해도 반응형태가 반대인 포토레지스트막이다. 즉 소자분리용 포토레지스트막패턴을 포지티브 포토레지스트막으로 형성한 경우, 상기 제2 포토레지스트막은 네가티브 포토레지스트막으로 형성한다. 이에 대해 소자분리용 포토레지스트막패턴을 네가티브 포토레지스트막으로 형성한 경우, 상기 제2 포토레지스트막은 포지티브 포토레지스트막으로 형성한다. 이와 같이 제2 포토레지스트막을 도포한 후에는, 소자분리용 포토레지스트막패턴 형성시 사용했던 레티클을 사용하여 노광한 후에 현상하여 활성영역(320)만을 노출시키는 개구부(341)를 갖는 제2 포토레지스트막패턴(340)을 형성한다.
이를 보다 구체적으로 설명하면, 소자분리용 포토레지스트막패턴을 포지티브 포토레지스트막으로 형성한 경우, 제1 레티클은 소자분리영역의 포지티브 포토레지스트막으로만 광이 조사되도록 하는 구조를 가져야 한다. 따라서 이 제1 레티클을 사용하여 네가티브 포토레지스트막인 제2 포토레지스트막에 대해 노광을 수행하게 되면, 소자분리영역의 네가티브 포토레지스트막으로만 광이 조사하게 되고, 이후 현상을 수행하게 되면 광이 조사되지 않은 활성영역의 네가티브 포토레지스트막이 제거된다.
이와 대조적으로, 소자분리용 포토레지스트막패턴을 네가티브 포토레지스트막으로 형성한 경우, 제2 레티클은 활성영역의 네가티브 포토레지스트막으로만 광이 조사되도록 하는 구조를 가져야 한다. 따라서 이 제1 레티클을 사용하여 포지티브 포토레지스트막인 제2 포토레지스트막에 대해 노광을 수행하게 되면, 활성영역의 포지티브 포토레지스트막으로만 광이 조사하게 되고, 이후 현상을 수행하게 되면 광이 조사된 활성영역의 포지티브 포토레지스트막이 제거된다.
따라서 어느 경우이던지 활성영역(320)만을 노출시키는 제2 포토레지스트막패턴(340)이 형성된다. 이와 같이 활성영역(320)만을 노출시키는 제2 포토레지스트 막패턴(340)과 리세스 채널 라인을 노출시키는 제1 포토레지스트막패턴(330)에 의해 반도체기판(300)은 리세스 채널 라인 중 활성영역(320)만이 노출되고 트랜치 소자분리막(310)은 제2 포토레지스트막패턴(340)에 의해 노출되지 않는다.
다음에 도 9 내지 도 11에 나타낸 바와 같이, 제1 포토레지스트막패턴(330) 및 제2 포토레지스트막패턴(340)을 식각마스크로 한 식각으로 반도체기판(300)의 노출부분을 일정 깊이로 식각하여 리세스 채널을 위한 트랜치(350)를 형성한다. 앞서 언급한 바와 같이, 상기 식각공정중에 트랜치 소자분리막(310)은 모두 제1 포토레지스트막패턴(330) 및/또는 제2 포토레지스트막패턴(340)에 의해 덮이므로, 어느 부분도 리세스되지 않는다.
이후 도면에는 나타내지 않았지만, 소자의 문턱전압 조절을 위한 이온주입공정을 수행한다. 이 이온주입공정은, 리세스 채널을 위한 트랜치(350)를 형성하기 전에 형성할 수도 있다. 다음에 게이트절연막을 형성하고, 이어서 트랜치(350)를 매립하는 게이트스택을 형성한다. 다음에 통상의 소스/드레인 이온주입공정을 수행한다.
지금까지 설명한 바와 같이, 본 발명에 따른 반도체소자의 리세스 채널 형성방법에 의하면, 리세스 채널 라인을 한정하는 제1 포토레지스트막패턴을 형성한 후에, 다시 활성영역만은 노출시키는 제2 포토레지스트막패턴을 형성함으로써, 리세스 채널 라인 중 활성영역 내의 리세스 채널라인의 반도체기판만을 노출시킬 수 있으며, 따라서 트랜치 소자분리막 내에는 리세스되는 부분이 존재하지 않게 된다. 이에 따라 게이트스택 형성시 심(seam)이 발생되지 않고, 그 결과 후속의 버퍼산화막 형성시 이상 산화현상이 발생되지 않으며, 또한 활성영역상의 게이트스택과 트랜치 소자분리막상의 게이트스택 사이의 상호 간섭 현상을 최소화하여 소자의 전기적인 특성열화가 억제된다는 이점이 제공된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.

Claims (5)

  1. 소자분리용 포토레지스트막패턴을 이용하여 반도체기판의 소자분리영역에 활성영역을 한정하는 트랜치 소자분리막을 형성하는 단계;
    상기 반도체기판 위에 리세스 채널 라인을 한정하는 제1 포토레지스트막패턴을 형성하는 단계;
    상기 제1 포토레지스트막패턴이 형성된 결과물 위에 상기 제1 포토레지스트막패턴에 의해 노출되는 리세스 채널 영역 중에서 상기 활성영역 위의 리세스 채널 라인은 노출시키고 상기 트랜치 소자분리막 위의 리세스 채널 라인은 덮는 제2 포토레지스트막패턴을 형성하는 단계;
    상기 제1 및 제2 포토레지스트막패턴을 식각마스크로 한 식각으로 상기 반도체기판의 노출부분을 일정 깊이로 식각하여 리세스 채널을 위한 트랜치를 형성하는 단계; 및
    상기 제1 및 제2 포토레지스트막패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 리세스 채널 형성방법.
  2. 제1항에 있어서,
    상기 제2 포토레지스트막패턴은, 상기 소자분리용 포토레지스트막패턴과 용해도 반응이 반대형태인 포토레지스트막으로 형성하는 것을 특징으로 하는 반도체소자의 리세스 채널 형성방법.
  3. 제2항에 있어서,
    상기 소자분리용 포토레지스트막패턴은 포지티브 포토레지스트막으로 형성하고, 상기 제2 포토레지스트막패턴은 네가티브 포토레지스트막으로 형성하는 것을 특징으로 하는 반도체소자의 리세스 채널 형성방법.
  4. 제2항에 있어서,
    상기 소자분리용 포토레지스트막패턴은 네가티브 포토레지스트막으로 형성하고, 상기 제2 포토레지스트막패턴은 포지티브 포토레지스트막으로 형성하는 것을 특징으로 하는 반도체소자의 리세스 채널 형성방법.
  5. 제2항에 있어서,
    상기 제2 포토레지스트막패턴을 형성하는 단계는, 상기 소자분리용 포토레지스트막패턴 형성시 사용한 레티클을 사용하여 수행하는 것을 특징으로 하는 반도체소자의 리세스 채널 형성방법.
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KR19990032972A (ko) * 1997-10-22 1999-05-15 윤종용 라운드 모양의 상부 코너를 가지는 트렌치 소자분리영역 형성방법
KR20040057570A (ko) * 2002-12-26 2004-07-02 주식회사 하이닉스반도체 플래시 메모리 소자의 제조방법

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