JP2007120991A - テストパターンの検出率算出方法、コンピュータプログラム及びテストパターンの検出率算出装置 - Google Patents

Abstract

【課題】半導体集積回路中の隣り合う配線間で発生するショート故障を、テストパターンによりどの程度検出できるかを算出するテストパターンの検出率算出方法を提供する。また、この方法を実行し、設計者に検出率を示すことができるコンピュータプログラム及びテストパターンの検出率算出装置を提供する。
【解決手段】レイアウト作成プログラム１２が回路データ２１からレイアウトデータ２５を作成すると共に、レイアウトデータ２５から隣り合う配線の情報を隣接配線情報２４として作成し、出力する。トランジスタレベルシミュレーションプログラム１１は、テストパターン２２を用いてシミュレーションを行い、回路の各配線の電位を電位情報２３として作成し、出力する。故障検出率算出プログラム１３は、隣接配線情報２４及び電位情報２３から、隣り合う配線間の電位差が所定の電位差以上であるかを調べ、この結果を基にショート故障の検出率を算出する。
【選択図】図２

Description

本発明は、半導体集積回路の検査を行うためのテストパターンが、回路の故障を検出する効率を検出率として算出するテストパターンの検出率算出方法に関し、また、この検出率算出方法をコンピュータに実行させるコンピュータプログラム及びこの検出率算出方法を実行するテストパターンの検出率算出装置に関する。

半導体集積回路は、製造工程の終了後、テスト工程にて良品又は不良品に選別され、良品のみが製品として出荷されており、これにより製品の品質を高めている。テスト工程では、入力電圧値及び出力電圧値等の特性を検査する電圧特性テスト、入出力端子毎のリーク電流及び動作時の消費電流等の特性を検査する電流特性テスト、セットアップ／ホールドタイム及び動作周波数等を検査するタイミング特性テスト、並びに半導体集積回路を動作させた場合の機能を検査するファンクションテスト等がテスト装置により行われる。

半導体集積回路の設計者又はテスト設計者は、半導体集積回路のテストを行うためにテスト装置にて実行されるテストパターンを作成する必要がある。テストパターンが最適に設計されていない場合には、製品出荷後に製品が誤動作する、又は動作しない等の虞がある。製品として出荷された半導体集積回路が車載用又は医療用の機器に用いられる場合、半導体集積回路の誤動作は人命に関わる虞があるため、出荷される半導体集積回路はより高品質なものが要求される。このため、より確実に良品及び不良品を選別できるテストを行う必要がある。

近年では、半導体集積回路の品質をより向上させるために、スキャンテスト及びＩＤＤＱ（静止電流）テスト等が導入されている。スキャンテストはファンクションテストの一種であり、半導体集積回路中のフリップフロップをシフトレジスタのように一列に接続するテスト用の回路を予め組み込み、フリップフロップの列に順次データを入力し、出力の期待値と比較することで、半導体集積回路中のフリップフロップ及びフリップフロップ間の論理回路等の動作を検査することができる。ＩＤＤＱテストは、スキャンテストを含むファンクションテストのテストパターンを入力して半導体集積回路を動作させ、動作の途中で一時的にテストパターンの入力を停止して動作を停止させ、動作が停止された状態で電源端子に流れる電流を測定するものである。ＩＤＤＱテストにより、半導体集積回路中の電源線に接続されたトランジスタの故障、並びに電源線及び他の配線のショートによる故障等が発生しているか否かを検査することができる。

また、スキャンテストを含むファンクションテスト又はＩＤＤＱテスト等を行った場合に、半導体集積回路を構成するトランジスタ及び配線等の故障を検出できる割合を検出率として算出することができるプログラム又は装置等が実用化されている。ファンクションテストの検出率として、例えば、半導体集積回路中の各配線が電源又はＧＮＤ（グラウンド）にショートする故障、所謂縮退故障の検出率が用いられる。また、ＩＤＤＱテストでは、例えば、全配線数に対して、入力されたテストパターンにより電位が”Ｈｉｇｈ→Ｌｏｗ→Ｈｉｇｈ”又は”Ｌｏｗ→Ｈｉｇｈ→Ｌｏｗ”と変化する配線の数の割合をトグル率として算出し、トグル率を故障検出率としている。これらにより、設計者はより検出率の高いテストパターンを作成することができる。

半導体集積回路にて発生する故障の一つとして、隣り合う配線同士がショートする故障がある。この故障は、例えば、ショートした一方の配線の電位が”Ｈｉｇｈ”となり、他方の配線の電位が”Ｌｏｗ”となった場合に、一方の配線から他方の配線へ電流が流れるため、ＩＤＤＱテストにより検出することが可能である。しかし、ＩＤＤＱテストの検出率として算出されるトグル率は、隣り合う配線の間の電位差については考慮されていないため、隣り合う配線のショートによる故障の検出率として用いることはできない。

特許文献１においては、半導体集積回路のゲートレベルシミュレーションを行い、隣り合う配線の信号値が互いに異なると判定した場合に、このときの半導体集積回路の入力信号データをテスタの入力データに変換し、出力信号データをテスタの期待値データに変換するＬＳＩテストデータ生成装置が提案されている。また、隣り合う配線に互いに異なる信号値を設定し、設定した信号値となるように回路の論理を入力側へ辿って入力信号データを取得してテスタの入力データに変換し、設定した信号値から回路の論理を出力側へ辿って出力信号データを取得してテスタの出力データに変換するＬＳＩテストデータ生成装置が提案されている。
特開平６−１９４４１８号公報

しかしながら、特許文献１に記載のＬＳＩテストデータ生成装置においては、入力信号データからテスタの入力データの変換を行う場合、予め用意された入力信号データから条件を満たす入力パターンを抽出するものであるため、予め用意された入力信号データに、隣り合う配線の信号値を異なる値にするパターンが含まれていない場合には、隣り合う配線同士のショートの故障を検出することができないという問題がある。

設定した信号値から回路の論理を辿って入力信号データを取得する場合には、半導体集積回路の回路規模が大きいほど回路の論理を辿ることは困難であり、設定した信号値に対応する入力信号データが存在しない場合もあり得る。また、入力信号データを取得することができた場合であっても、データ量が膨大なものになり、テスト時間を考慮して設計者が入力信号データを減縮しなければならない虞がある。入力信号データの減縮は困難な作業であり、減縮を行うことにより故障が検出できなくなる虞がある。

また、隣り合う配線のショートは、ＮＡＮＤ又はＮＯＲ等のゲート素子を接続する配線間でのみ発生するものではなく、ゲート素子を構成する複数のトランジスタを接続する配線間で発生する可能性がある。しかし、特許文献１に記載のＬＳＩテストデータ生成装置はゲートレベルシミュレーションの結果から隣り合う配線の信号値が互いに異なるか否かを判定するため、ゲート素子内での配線のショートについては検出することができないという問題がある。また、デジタル回路及びアナログ回路が混在する半導体集積回路においては、シミュレーションを行うことができないため、デジタル信号用の配線とアナログ信号用の配線とのショートを検出することができないという問題がある。

本発明は、斯かる事情に鑑みてなされたものであって、その目的とするところは、テストパターンを実行した場合に、隣り合う配線間の電位差が所定の電位差より大きくなるか否かを判定し、判定結果から故障の検出率を算出することにより、設計者が作成したテストパターンが隣り合う配線間のショートの故障をどの程度検出することができるかを、設計者に示すことができるテストパターンの検出率算出方法を提供することにある。

また本発明の他の目的とするところは、判定を行うタイミングを取得し、隣り合う配線間の電位差の判定を、テストパターン中の取得したタイミングに行うことにより、テスト装置の判定タイミングに合わせた判定を行うことができるテストパターンの検出率算出方法を提供することにある。

また本発明の他の目的とするところは、隣り合う配線の組の総数に対して、電位差が所定の電位差より大きくなると判定された隣り合う配線の組の数の割合を、故障の検出率として算出することにより、配線間のショートの故障に対する確かな検出率を簡単に算出することができるテストパターンの検出率算出方法を提供することにある。

また本発明の他の目的とするところは、半導体集積回路中の隣り合う配線の情報を取得し、テストパターンを実行した場合の各配線の電位情報を取得し、取得した情報を基に、テストパターンを実行した場合に、隣り合う配線間の電位差が所定の電位差より大きくなるか否かを判定し、判定結果から故障の検出率を算出する構成とすることにより、設計者が作成したテストパターンが隣り合う配線間のショートの故障をどの程度検出することができるかを、設計者に検出率として示すことができるコンピュータプログラムを提供することにある。

また本発明の他の目的とするところは、判定基準となる所定の電位差を取得し、取得した電位差を用いて判定を行う構成とすることにより、設計者が半導体集積回路の回路構成に応じて適切な判定基準の電位差を設定でき、設定した電位差に応じた適切な判定を行うことができるコンピュータプログラムを提供することにある。

また本発明の他の目的とするところは、判定を行うタイミングを取得し、テストパターン中の取得したタイミングに判定を行う構成とすることにより、設計者がテスト装置の判定タイミングに合わせた適切な判定タイミングを設定でき、適切なタイミングで判定を行うことができるコンピュータプログラムを提供することにある。

また本発明の他の目的とするところは、隣り合う配線の組の総数に対して、電位差が所定の電位差より大きくなると判定された隣り合う配線の組の数の割合を、故障の検出率として算出する構成とすることにより、配線間のショートの故障に対する確かな検出率を簡単に算出することができるコンピュータプログラムを提供することにある。

また本発明の他の目的とするところは、半導体集積回路の配置情報を取得し、配置情報に配線間の電位差が所定の電位差より大きくなるか否かの判定結果を強調表示する表示データを作成する構成とすることにより、故障を検出できない配線を設計者が簡単に判別することができるコンピュータプログラムを提供することにある。

また本発明の他の目的とするところは、判定結果に応じて配線を色分けして強調表示する構成とすることにより、故障を検出できない配線を設計者がより確実に判別することができるコンピュータプログラムを提供することにある。

また本発明の他の目的とするところは、半導体集積回路中の隣り合う配線の情報を取得し、テストパターンを実行した場合の各配線の電位情報を取得し、取得した情報を基に、テストパターンを実行した場合に、隣り合う配線間の電位差が所定の電位差より大きくなるか否かを判定し、判定結果から故障の検出率を算出する構成とすることにより、設計者が作成したテストパターンが隣り合う配線間のショートの故障をどの程度検出することができるかを、設計者に検出率として示すことができるテストパターンの検出率算出装置を提供することにある。

また本発明の他の目的とするところは、判定を行うタイミングを取得し、テストパターン中の取得したタイミングに判定を行う構成とすることにより、設計者がテスト装置の判定タイミングに合わせた適切な判定タイミングを設定でき、適切なタイミングで判定を行うことができるテストパターンの検出率算出装置を提供することにある。

また本発明の他の目的とするところは、隣り合う配線の組の総数に対して、電位差が所定の電位差より大きくなると判定された隣り合う配線の組の数の割合を、故障の検出率として算出する構成とすることにより、配線間のショートの故障に対する確かな検出率を簡単に算出することができるテストパターンの検出率算出装置を提供することにある。

また本発明の他の目的とするところは、半導体集積回路の配置情報を取得し、配置情報に配線間の電位差が所定の電位差より大きくなるか否かの判定結果を強調表示する表示データを作成し、作成した表示データを表示する構成とすることにより、故障を検出できない配線を設計者に対して強調して示すことができ、設計者が簡単に検出できない配線を判別することができるテストパターンの検出率算出装置を提供することにある。

また本発明の他の目的とするところは、半導体集積回路のトランジスタレベルシミュレーションを実行し、シミュレーションの結果から各配線の電位を取得する構成とすることにより、半導体集積回路のゲート素子内の配線について、隣り合う配線とのショートの故障を検出できるか否かを判定することができるテストパターンの検出率算出装置を提供することにある。

本発明に係るテストパターンの検出率算出方法は、半導体集積回路を検査するテストパターンが検査の結果検出する故障の検出率を算出するテストパターンの検出率算出方法において、前記半導体集積回路の配置情報から隣り合う配線を抽出し、前記テストパターンを前記半導体集積回路に入力した場合の各配線の電位を算出し、算出した結果を基に、隣り合う配線間の電位差が、所定の電位差より大きくなるか否かを判定し、該判定の結果に応じて、前記検出率を算出することを特徴とする。

本発明においては、半導体集積回路の配置情報から隣り合う配線を抽出し、隣り合う配線間の電位差が所定の電位差より大きくなるか否かを判定する。隣り合う配線間に電位差が生じる場合、隣り合う配線がショートしていれば、電位が高い側の配線から低い側の配線へ電流が流れるため、ＩＤＤＱテストを行うことで故障を検出することができる。このため、隣り合う配線間の電位差を判定し、判定結果から配線のショートに関する故障の検出率を算出できる。

また、本発明に係るテストパターンの検出率算出方法は、隣り合う配線間の電位差を判定するタイミングに係る情報を取得し、隣り合う配線間の電位差の判定は、テストパターン中の前記タイミングに行うことを特徴とする。

本発明においては、設計者が設定する判定のタイミングを取得し、隣り合う配線間の電位差の判定を、テストパターン中の取得したタイミングに行う。ＩＤＤＱテストを行う場合、テストパターンを半導体集積回路に順次入力し、テストパターン中の数箇所〜数十箇所の所定のタイミングでテストパターンの入力を一時的に停止し、このときに電源に流れる電流を測定する。配線間の電位差の判定をＩＤＤＱテストの電流測定のタイミングに合わせて行うことで、より正確な故障の検出率を算出できる。

また、本発明に係るテストパターンの検出率算出方法は、隣り合う配線の組の総数に対して、電位差が所定の電位差より大きくなると判定された隣り合う配線の組の数の割合を前記検出率として算出することを特徴とする。

本発明においては、電位差が所定の電位差より大きくなる隣り合う配線の組を故障が検出できる配線の組とし、この配線の組が全ての隣り合う配線の組に占める割合を故障の検出率とする。検出率の算出に複雑な計算が必要ないため、算出を高速に行うことができる。

また、本発明に係るコンピュータプログラムは、半導体集積回路を検査するテストパターンが検査の結果検出する故障の検出率をコンピュータに算出させるコンピュータプログラムにおいて、前記半導体集積回路の配置情報から抽出された隣り合う配線に係る情報を取得するステップと、前記テストパターンを前記半導体集積回路に入力した場合の各配線の電位に係る情報を取得するステップと、隣り合う配線間の電位差が、所定の電位差より大きくなるか否かの判定を行うステップと、該ステップによる判定結果に応じて、前記検出率の算出を行うステップとを含むことを特徴とする。

本発明においては、半導体集積回路中の隣り合う配線の情報を取得し、テストパターンを入力して動作させた場合の各配線の電位の情報を取得し、隣り合う配線間の電位差が所定の電位差より大きくなるか否かを判定する。隣り合う配線間に電位差が生じる場合、ＩＤＤＱテストを行うことで配線のショートの故障を検出することができるため、隣り合う配線間の電位差を判定し、判定結果から配線のショートに関する故障の検出率を算出できる。

また、本発明に係るコンピュータプログラムは、前記所定の電位差に係る情報を取得するステップを含み、前記判定を行うステップでは、取得した前記情報に応じて判定を行うことを特徴とする。

本発明においては、判定基準となる所定の電位差を取得し、取得した電位差を基準に判定を行う。デジタル及びアナログの回路が混在した半導体集積回路の場合、電源電位及びＧＮＤ電位以外の電位となるアナログの信号用の配線が存在する。このような配線が隣り合って配されている場合、配線間に電位差が生じていても、電位差が微小なものである可能性があり、電位差が微小である場合には、流れる電流の電流量が微小であるため、テスト装置が検出できない可能性がある。よって、設計者が回路構成及びテスト装置の性能等に応じて適切な判定基準を定めることで、これを取得してより確かな検出率を算出できる。

また、本発明に係るコンピュータプログラムは、隣り合う配線間の電位差の判定を行うタイミングに係る情報を取得するステップを含み、前記判定を行うステップでは、テストパターン中の前記タイミングに判定を行うことを特徴とする。

本発明においては、設計者が設定するタイミング情報を取得し、テストパターン中の取得したタイミングに配線間の電位差の判定を行う。ＩＤＤＱテストの電流測定のタイミングに合わせて、電位差の判定を行うようにできるため、より正確な故障の検出率を算出できる。

また、本発明に係るコンピュータプログラムは、前記算出を行うステップでは、隣り合う配線の組の総数に対して、電位差が所定の電位差より大きくなると判定された隣り合う配線の組の数の割合を前記検出率として算出することを特徴とする。

本発明においては、電位差が所定の電位差より大きくなる隣り合う配線の組を故障が検出できる配線の組とし、この配線の組が全ての隣り合う配線の組に占める割合を故障の検出率とする。検出率の算出方法が簡単であるため、コンピュータプログラムの処理を高速に行うことができる。

また、本発明に係るコンピュータプログラムは、前記半導体集積回路の配置情報を取得するステップと、前記判定を行うステップでの判定結果を基に、各配線の前記配置情報に応じた配置位置に強調表示を行う表示用データを作成するステップとを含むことを特徴とする。

本発明においては、半導体集積回路の配置情報を取得し、配置情報を基に、配線間の電位差が所定の電位差より大きくなる配線又は大きくならない配線を、強調表示する表示用データを作成する。作成された表示用データを表示を行う装置又はプログラム等で表示して、設計者が故障を検出できる配線及びできない配線を簡単に判別できる。

また、本発明に係るコンピュータプログラムは、前記強調表示が、前記判定結果に応じて色の印を各配線の配置位置に表示するものであることを特徴とする。

本発明においては、隣り合う配線間の電位差の判定結果に応じて、配線を色分けして強調表示する表示用データを作成する。例えば、故障を検出できる配線は青色で表示し、検出できない配線を赤色で表示することで、設計者が故障を検出できる配線及びできない配線を視覚的に判別できる。

また、本発明に係るテストパターンの検出率算出装置は、半導体集積回路を検査するテストパターンが検査の結果検出する故障の検出率を算出するテストパターンの検出率算出装置において、前記半導体集積回路の配置情報から抽出された隣り合う配線に係る情報を取得する配線情報取得手段と、前記テストパターンを前記半導体集積回路に入力した場合の各配線の電位に係る情報を取得する電位情報取得手段と、隣り合う配線間の電位差が、所定の電位差より大きくなるか否かの判定を行う判定手段と、該判定手段の判定結果に応じて、前記検出率の算出を行う算出手段とを備えることを特徴とする。

本発明においては、半導体集積回路中の隣り合う配線の情報を取得し、テストパターンを入力して動作させた場合の各配線の電位の情報を取得し、隣り合う配線間の電位差が所定の電位差より大きくなるか否かを判定する。隣り合う配線間に電位差が生じる場合、ＩＤＤＱテストを行うことで配線のショートの故障を検出することができるため、隣り合う配線間の電位差を判定し、判定結果から配線のショートに関する故障の検出率を算出できる。

また、本発明に係るテストパターンの検出率算出装置は、隣り合う配線間の電位差の判定を行うタイミングに係る情報を取得するタイミング情報取得手段を備え、前記判定手段は、テストパターン中の前記タイミングに判定を行うようにしてあることを特徴とする。

本発明においては、設計者が設定するタイミング情報を取得し、テストパターン中の取得したタイミングに配線間の電位差の判定を行う。ＩＤＤＱテストの電流測定のタイミングに合わせて、電位差の判定を行うようにできるため、より正確な故障の検出率を算出できる。

また、本発明に係るテストパターンの検出率算出装置は、前記算出手段が、隣り合う配線の組の総数に対して、電位差が所定の電位差より大きくなると判定された隣り合う配線の組の数の割合を前記検出率として算出するようにしてあることを特徴とする。

本発明においては、電位差が所定の電位差より大きくなる隣り合う配線の組を故障が検出できる配線の組とし、この配線の組が全ての隣り合う配線の組に占める割合を故障の検出率とする。検出率の算出方法が簡単であるため、処理時間を短縮できる。

また、本発明に係るテストパターンの検出率算出装置は、前記半導体集積回路の配置情報を取得する配置情報取得手段と、前記判定手段の判定結果を基に、各配線の前記配置情報に応じた配置位置に強調表示を行う表示用データを作成する作成手段と、前記表示用データの表示に係る処理を行う表示処理手段とを備えることを特徴とする。

本発明においては、半導体集積回路の配置情報を取得し、配置情報を基に、配線間の電位差が所定の電位差より大きくなる配線又は大きくならない配線を、強調表示する表示用データを作成し、作成したデータを設計者に対して表示する。これにより、設計者は、半導体集積回路中の故障を検出できる配線及び検出できない配線を簡単に判別できる。

また、本発明に係るテストパターンの検出率算出装置は、前記電位情報取得手段が、前記半導体集積回路のトランジスタレベルシミュレーションを実行し、各配線の電位に係る情報を取得するようにしてあることを特徴とする。

本発明においては、半導体集積回路のトランジスタレベルシミュレーションを実行することにより、各配線の電位についての情報を取得する。これにより、ＮＡＮＤ及びＮＯＲ等のゲート素子を構成する複数のトランジスタを接続する配線についても、ショートの故障を検出できるか否かを判定できる。また、デジタル回路及びアナログ回路が混在し、電源電位及びＧＮＤ電位以外の電位となるアナログ信号用の配線が隣り合う場合であっても、故障の検出率を算出できる。

本発明による場合は、テストパターンを実行した場合に、隣り合う配線間の電位差が所定の電位差より大きくなるか否かを判定し、判定結果から故障の検出率を算出することにより、設計者が作成したテストパターンが隣り合う配線間のショートの故障をどの程度検出することができるかを、設計者に示すことができるため、設計者は検出率を参考にしてテストパターンの追加、削除又は修正を行うことができる。よって、半導体集積回路の配線間ショートの故障を確実に検出できるテストパターンを作成することができるため、テスト工程にて確実に良品及び不良品を選別することができ、出荷される製品の品質を向上することができる。

また、本発明による場合は、設計者が設定した判定のタイミングを取得し、隣り合う配線間の電位差の判定を、テストパターン中の取得したタイミングに行うことにより、配線間の電位差の判定をＩＤＤＱテストの電流測定のタイミングに合わせて行うことができ、より正確な故障の検出率を算出できるため、設計者がより確実に配線間のショートの故障を検出できるテストパターンを作成することができ、テスト工程にて確実に良品及び不良品を選別することができ、出荷される製品の品質を向上することができる。

また、本発明による場合は、隣り合う配線の組の総数に対して、電位差が所定の電位差より大きくなると判定された隣り合う配線の組の数の割合を、故障の検出率として算出することにより、検出率の算出に複雑な計算が必要なく、算出を高速に行うことができるため、処理時間を短縮することができ、設計者が算出結果を得るまでの時間を短くすることができる。

また、本発明による場合は、半導体集積回路中の隣り合う配線の情報を取得し、テストパターンを実行した場合の各配線の電位情報を取得し、取得した情報を基に、テストパターンを実行した場合に、隣り合う配線間の電位差が所定の電位差より大きくなるか否かを判定し、判定結果から故障の検出率を算出する構成とすることにより、設計者が作成したテストパターンが隣り合う配線間のショートの故障をどの程度検出することができるかを、設計者に示すことができるため、設計者は検出率を参考にしてテストパターンの追加、削除又は修正を行うことができる。よって、半導体集積回路の配線間ショートの故障を確実に検出できるテストパターンを作成することができるため、テスト工程にて確実に良品及び不良品を選別することができ、出荷される製品の品質を向上することができる。

また、本発明による場合は、判定基準となる所定の電位差を取得し、取得した電位差を用いて判定を行う構成とすることにより、デジタル回路及びアナログ回路が混在し、電源電位及びＧＮＤ電位以外の電位となるアナログ信号用の配線が存在する場合であっても、設計者が回路構成及びテスト装置の性能等に応じて適切な判定基準を定めることで、定めた判定基準の電位差に応じて適切な判定を行うことができるため、半導体集積回路の配線間ショートの故障を確実に検出できるテストパターンを作成することができ、出荷される製品の品質を向上することができる。

また、本発明による場合は、設計者が設定するタイミング情報を取得し、テストパターン中の取得したタイミングに判定を行う構成とすることにより、配線間の電位差の判定をＩＤＤＱテストの電流測定のタイミングに合わせて行うことができ、より正確な故障の検出率を算出できるため、設計者がより確実に配線間のショートの故障を検出できるテストパターンを作成することができ、テスト工程にて確実に良品及び不良品を選別することができ、出荷される製品の品質を向上することができる。

また、本発明による場合は、電位差が所定の電位差より大きくなる隣り合う配線の組を故障が検出できる配線の組とし、この配線の組が全ての隣り合う配線の組に占める割合を故障の検出率とする構成とすることにより、検出率の算出に複雑な計算が必要なく、算出を高速に行うことができるため、コンピュータプログラムのレスポンスを短縮することができ、設計者に対する利便性を向上できる。

また、本発明による場合は、半導体集積回路の配置情報を取得し、配置情報に配線間の電位差が所定の電位差より大きくなるか否かの判定結果を強調表示する表示データを作成する構成とすることにより、作成された表示用データを表示を行う装置又はプログラム等で表示することで、設計者が故障を検出できる配線及びできない配線を簡単に判別できるため、より確実に配線間のショートの故障を検出できるテストパターンを設計者が作成することができ、出荷される製品の品質を向上することができる。また、故障の検出率を算出するコンピュータプログラムの利便性を向上することができる。

また、本発明による場合は、判定結果に応じて配線を色分けして強調表示する構成とすることにより、故障を検出できない配線を設計者がより確実に判別することができるため、より確実に配線間のショートの故障を検出できるテストパターンを設計者が作成することができ、出荷される製品の品質を向上することができる。また、故障の検出率を算出するコンピュータプログラムの利便性をより向上することができる。

また、本発明による場合は、半導体集積回路中の隣り合う配線の情報を取得し、テストパターンを実行した場合の各配線の電位情報を取得し、取得した情報を基に、テストパターンを実行した場合に、隣り合う配線間の電位差が所定の電位差より大きくなるか否かを判定し、判定結果から配線間のショートの故障に対する検出率を算出する構成とすることにより、設計者は半導体集積回路の配線間ショートの故障を確実に検出できるテストパターンを作成することができるため、テスト工程にて確実に良品及び不良品を選別することができ、出荷される製品の品質を向上することができる。

また、本発明による場合は、設計者が設定するタイミング情報を取得し、テストパターン中の取得したタイミングに判定を行う構成とすることにより、ＩＤＤＱテストの電流測定のタイミングに合わせた判定を行うことができるため、より正確な故障の検出率を算出でき、設計者がより確実に配線間のショートの故障を検出できるテストパターンを作成することができる。よって、出荷される製品の品質を向上することができる。

また、本発明による場合は、電位差が所定の電位差より大きくなる隣り合う配線の組を故障が検出できる配線の組とし、この配線の組が全ての隣り合う配線の組に占める割合を故障の検出率とする構成とすることにより、検出率の算出に複雑な計算が必要なく、算出を高速に行うことができるため、テストパターンの検出率算出装置の処理時間を短縮することができ、設計者に対する利便性を向上できる。

また、本発明による場合は、半導体集積回路の配置情報を取得し、配置情報に配線間の電位差が所定の電位差より大きくなるか否かの判定結果を強調表示する表示データを作成し、作成した表示データを表示する構成とすることにより、故障を検出できない配線を設計者に対して強調して示すことができ、設計者が簡単に検出できない配線を判別することができるため、確実に配線間のショートの故障を検出できるテストパターンを設計者が作成することができ、出荷される製品の品質を向上することができる。また、テストパターンの検出率算出装置の利便性を向上することができる。

また、本発明による場合は、半導体集積回路のトランジスタレベルシミュレーションを実行し、シミュレーションの結果から各配線の電位を取得する構成とすることにより、ＮＡＮＤ及びＮＯＲ等のゲート素子を構成する複数のトランジスタを接続する配線についても、ショートの故障に対する検出率を算出でき、また、デジタル回路及びアナログ回路が混在し、電源電位及びＧＮＤ電位以外の電位となるアナログ信号用の配線が隣り合う場合であっても、故障の検出率を算出できる。よって、テスト工程にてより確実に良品及び不良品を選別することができ、出荷される製品の品質をより向上することができる。

以下、本発明をその実施の形態を示す図面に基づき具体的に説明する。図１は、本発明に係るテストパターンの検出率算出装置としてのコンピュータの構成を示すブロック図である。図において１はコンピュータのＣＰＵであり、演算処理及びコンピュータ内の各部の制御処理を行うものである。ＣＰＵ１にはバス７を介してＲＡＭ２、操作部３、表示部４、通信インタフェース５及びハードディスク６等が接続されている。

ＲＡＭ２はＳＲＡＭ及びＤＲＡＭ等で構成され、ハードディスク６に記録された各種プログラム及びデータ等がＲＡＭ２に読み出され、ＣＰＵ１により実行又は処理されるようにしてある。操作部３は、キーボード及びマウス等の入力機器を備え、設計者が行う操作を受け付けて、操作内容をＣＰＵ１へ与えるようにしてある。表示部４は、液晶ディスプレイ又はＣＲＴディスプレイ等を備え、ＣＰＵ１の処理結果が表示される。例えば、半導体集積回路の回路図、レイアウト及びシミュレーション結果等が表示される。通信インタフェース６は、ＬＡＮの通信ケーブルが接続されるコネクタを備え、通信ケーブルを介して他のコンピュータとの間でデータの送受信を行うようにしてある。

ハードディスク６には、半導体集積回路の設計開発に必要なソフトウェアプログラムとして、トランジスタレベルシミュレーションプログラム１１、レイアウト作成プログラム１２及び故障検出率算出プログラム１３が記録されており、また、設計者が設計した半導体集積回路の回路データ２１及び半導体集積回路のテストパターン２２等が記録されている。回路データ２１は、所謂ネットリストの形式のテキストファイルであり、設計者が直接記述する、回路図入力プログラムに回路図を入力してネットリストとして出力する、又はＲＴＬ（Ｒｅｇｉｓｔｅｒ Ｔｒａｎｓｆｅｒ Ｌｅｖｅｌ）で記述したデジタル回路を論理合成して出力する等の手段により作成される。テストパターン２２は、半導体集積回路の入力端子に入力する入力信号の電位及び変化のタイミング等の情報を含むファイルであり、設計者が直接記述する又はテストパターンの自動生成プログラムが出力する等の手段により作成される。

図２は、ハードディスク６に記録されたプログラム及びデータの相互関係を示す模式図である。トランジスタレベルシミュレーションプログラム１１は半導体集積回路のシミュレーションをトランジスタレベルで行うアナログシミュレータであり、回路データ２１及びテストパターン２２を読み込み、テストパターン２２に従って回路データ２１のシミュレーションを行い、回路データ２１に記述された半導体集積回路の各配線の電位情報２３をファイルとして出力する。

レイアウト作成プログラム１２は、設計者が設計した回路を基にレイアウトを作成するソフトウェアであり、回路がデジタル回路の場合には、回路データ２１を読み込んで自動配置配線を行い、ゲート素子及び配線の配置情報を含むレイアウトデータ２５を出力する。また、回路がアナログ回路の場合には、半導体集積回路の設計者又はレイアウト設計者が、回路図を基に手動でレイアウトを作成し、レイアウトデータ２５を出力する。また、レイアウト作成プログラム１２は、自動、手動又はその両方の手段で作成された半導体集積回路のレイアウトから、隣り合う配線の組を抽出し、隣接配線情報２４としてファイルに出力することができる。

故障検出率算出プログラム１３は、トランジスタレベルシミュレーションプログラム１１が出力した電位情報２３及びレイアウト作成プログラム１２が出力した隣接配線情報２４を読み込み、回路データ２１に記述された半導体集積回路中の隣り合う配線がショートする故障をテストパターン２２によりどの程度検出することができるかを示す検出率を算出するものであり、算出結果をテキストファイルとして記載した故障検出率ファイル２７を出力する。また、故障検出率算出プログラム１３は、検出率の算出を行う場合、設計者が算出の条件設定を記述したテキストファイルである設定ファイル２６を読み込み、読み込んだ設定に従って算出を行うようにしてある。設定ファイル２６には、隣り合う配線間の電位差の判定基準をなす判定基準電位差、及びテストパターン２２によりテストを行う場合にテスト時間中のＩＤＤＱテストの電流測定を行うタイミング等の設定が記述されている。

また、故障検出率算出プログラム１３は、故障を検出できる配線又は検出できない配線を色付けして表示部４に強調表示するための表示用データ２８を作成することができる。表示用データ２８の作成を行う場合は、レイアウト作成プログラム１２が出力するレイアウトデータ２５を読み込み、レイアウトデータ２５から各配線の位置情報を取得し、故障検出率の算出結果を基に作成を行う。表示用データ２８は強調表示のための色データ及び各色データの表示位置のみを有し、これを表示する場合には、レイアウト作成プログラム１２にてレイアウトデータ２５及び表示用データ２８を読み込み、２つのデータを重ね合わせて表示することで強調表示を行うことができるようにしてある。

図３は、半導体集積回路の回路例を示す回路図である。本例に示す半導体集積回路１００はＡＮＤ素子１０１及びＮＡＮＤ素子１０２の２つのゲート素子のみを備える簡単な構成である。半導体集積回路１００は、入力端子として、入力Ａ１端子１０３、入力Ａ２端子１０４、入力Ｂ１端子１０６及び入力Ｂ２端子１０７を備え、出力端子として出力Ａ端子１０５及び出力Ｂ端子１０８を備えている。入力Ａ１端子１０３及び入力Ａ２端子１０４から入力された２つの信号にＡＮＤ演算を行って出力Ａ端子１０５から出力し、入力Ｂ１端子１０６及び入力Ｂ２端子１０７から入力された２つの信号にＮＡＮＤ演算を行って出力Ｂ端子１０８から出力するようにしてある。

ＡＮＤ素子１０１は、３つのＰチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタという）Ｐ１、Ｐ２、Ｐ３と、３つのＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタという）Ｎ１、Ｎ２、Ｎ３とを有し、ＰＭＯＳトランジスタＰ１、Ｐ２及びＮＭＯＳトランジスタＮ１、Ｎ２によりＮＡＮＤ回路を形成し、ＰＭＯＳトランジスタＰ３及びＮＭＯＳトランジスタＮ３によりインバータ回路を形成して、ＮＡＮＤ回路の出力をインバータ回路にて反転させることでＡＮＤ演算を行うようにしてある。

即ち、入力Ａ１端子１０３、ＰＭＯＳトランジスタＰ１のゲート及びＮＭＯＳトランジスタＮ１のゲートが配線ｎ１により接続され、入力Ａ２端子１０４、ＰＭＯＳトランジスタＰ２のゲート及びＮＭＯＳトランジスタＮ２のゲートが配線ｎ２により接続されている。ＰＭＯＳトランジスタＰ１、Ｐ２のソースは電源電位に接続され、ドレインは配線ｎ３に接続されている。ＮＭＯＳトランジスタＮ１、Ｎ２は、配線ｎ３及び接地電位の間に直列に接続されている。ＰＭＯＳトランジスタＰ３及びＮＭＯＳトランジスタＮ３は、電源電位及び接地電位の間に直列に接続され、両トランジスタのゲートには配線ｎ３が接続されている。また、ＰＭＯＳトランジスタＰ３及びＮＭＯＳトランジスタＮ３のドレインは、配線ｎ４により出力Ａ端子１０５に接続されている。

ＮＡＮＤ素子１０２は、ＰＭＯＳトランジスタＰ４、Ｐ５及びＮＭＯＳトランジスタＮ４、Ｎ５を有している。入力Ｂ１端子１０６、ＰＭＯＳトランジスタＰ４のゲート及びＮＯＭＳトランジスタＮ４のゲートが配線ｎ５により接続され、入力Ｂ２端子１０７、ＰＭＯＳトランジスタＰ５のゲート及びＮＭＯＳトランジスタＮ５のゲートが配線ｎ６により接続されている。ＰＭＯＳトランジスタＰ４、Ｐ５のソースは電源電位に接続され、ドレインは配線ｎ７に接続されている。ＮＭＯＳトランジスタＮ４、Ｎ５は、配線ｎ７及び接地電位の間に直列に接続され、配線ｎ７は出力Ｂ端子１０８に接続されている。

図４は、半導体集積回路１００のレイアウト例を示す模式図である。本例では、Ｐ型の基板に各トランジスタ及び配線を形成したものであり、配線はアルミによる１層のメタル配線である。ただし、配線が交差する部分には、トランジスタのゲートを構成するものと同じ素材であるポリシリコンによる配線を用いている。

Ｐ型基板には略長方形のＮウェル領域１２３が形成され、Ｎウェル領域１２３内に５つのＰＭＯＳトランジスタが形成されている。Ｎウェル領域１２３の一の長辺部分に沿って幅広の電源配線１２１が配され、各ＰＭＯＳトランジスタのソースに接続されている。Ｎウェル領域１２３の他の長辺部分より外側には、５つのＰＭＯＳトランジスタに対向するように５つのＮＭＯＳトランジスタが形成されている。また、電源配線１２１に略等しい幅のＧＮＤ配線１２２が、電源配線に略並行に配設されており、電源配線１２１及びＧＮＤ配線１２２の間の領域に、５つのＰＭＯＳトランジスタ、５つのＮＭＯＳトランジスタ及びこれらを接続する配線が形成されている。

本レイアウト例において、入出力端子及び各トランジスタを接続する配線のうち、隣り合う組み合わせは以下に示す７つである。
配線ｎ１ − 配線ｎ２
配線ｎ１ − 配線ｎ３
配線ｎ２ − 配線ｎ５
配線ｎ３ − 配線ｎ４
配線ｎ４ − 配線ｎ７
配線ｎ５ − 配線ｎ６
配線ｎ５ − 配線ｎ７
ただし、電源配線１２１及びＧＮＤ配線１２２は考慮しないものとする。

図５は、半導体集積回路１００にテストパターン２２を入力した場合の各配線の電位を示す波形図である。なお、半導体集積回路１００には電源として３．３Ｖの電圧が与えられるものとする。入力Ａ１端子１０３、入力Ａ２端子１０４、入力Ｂ１端子１０６及び入力Ｂ２端子１０７に入力される入力信号は、２μｓの周期で変化し、最小電位が０Ｖであり、最大電位が３．３Ｖである。例えば、入力Ａ２端子１０４に入力される入力信号は、０μｓ〜２μｓの間は０Ｖであり、２μｓ〜４μｓの間は３．３Ｖであり、４μｓ〜６μｓの間は０Ｖであり、６μｓ〜８μｓの間は３．３Ｖである。

この場合、配線ｎ３の電位は、入力Ａ１端子１０３及び入力Ａ２端子１０４に入力された信号にＮＡＮＤ演算処理を行った波形となり、出力Ａ端子１０５の電位は、配線ｎ３の波形を反転した波形となる。また、出力Ｂ端子１０８の電位は、入力Ｂ１端子１０６及び入力Ｂ２端子１０７に入力された信号にＮＡＮＤ演算処理を行った波形となる。

図６は、半導体集積回路１００にテストパターン２２を入力した場合の隣り合う配線間の電位差を示す波形図である。例えば、配線ｎ１及び配線ｎ２の間の電位差は、０μｓ〜２μｓの間は３．３Ｖであり、２μｓ〜８μｓの間は０Ｖである。また、配線ｎ５及び配線ｎ７の間の電位差は、０μｓ〜２μｓの間は０Ｖであり、２μｓ〜８μｓの間は３．３Ｖである。

図７は、半導体集積回路１００の隣り合う配線のショートの故障を検出できるか否かの判定結果を示す図表である。ただし、判定の基準電位差として、設計者が３．０Ｖを設定したものとする。また、判定を行うタイミングはテストパターン中の１μｓ、３μｓ、５μｓ、７μｓの４つのタイミングであり、図７では各タイミングにおいて故障を検出できるか否かを”○”又は”×”で示してある。”○”が故障を検出できる場合、即ち配線間の電位差が基準電位差の３．０Ｖ以上である場合であり、”×”が故障を検出できない場合、即ち配線間の電位差が３．０Ｖ未満の場合である。

図７より、１μｓのタイミングで判定を行った場合、配線ｎ１及び配線ｎ３のショート、並びに配線ｎ５及び配線ｎ７のショートを検出することができない。また、３μｓのタイミングで判定を行った場合、配線ｎ１及び配線ｎ２のショート、配線ｎ２及び配線ｎ５のショート、並びに配線ｎ５及び配線ｎ６のショートを検出することができない。５μｓ及び７μｓのタイミングで判定を行った場合も３μｓのタイミングで判定を行った場合と同様である。

よって、設計者が設定ファイル２６に判定のタイミングを１μｓと設定した場合、故障検出率は５／７＝７１％と算出することができる。また、判定のタイミングを３μｓと設定した場合、故障検出率は４／７＝５７％と算出することができる。更に、設計者が判定のタイミングとして１μｓ及び３μｓの２つを設定した場合、全ての組み合わせで故障を検出することができるため、故障検出率は１００％となる。これらの結果から、配線のショートの故障については、５μｓ及び７μｓにて判定を行う必要はないため、４μｓ〜８μｓのテストパターンを削除して、テスト時間の短縮を行うことができる。

図８及び図９は、本発明に係る故障検出率算出プログラム１０の処理手順を示すフローチャートである。まず、設計者が作成した半導体集積回路の回路データ２１を読み込み（ステップＳ１）、テストパターン２２を読み込む（ステップＳ２）。読み込み終了後、トランジスタレベルシミュレーションプログラム１１を起動して読み込んだ回路データ２１及びテストパターン２２によるトランジスタレベルのシミュレーションを開始する（ステップＳ３）。次いで、トランジスタレベルのシミュレーションが終了したか否かを調べ（ステップＳ４）、シミュレーションが終了していない場合は（Ｓ４：ＮＯ）、シミュレーションが終了するまで待機する。

トランジスタレベルのシミュレーションが終了した場合（Ｓ４：ＹＥＳ）、シミュレーション結果である半導体集積回路の各配線の電位情報２３を読み込み（ステップＳ５）、半導体集積回路の隣り合う配線に関する情報であり、レイアウト作成プログラム１２が出力する隣接配線情報２４を読み込む（ステップＳ６）。更に、ＩＤＤＱテストの電流測定タイミングであり、設計者が設定ファイル２６中に設定したタイミング設定を設定ファイル２６から読み込み（ステップＳ７）、また、隣接する配線間の電位差の判定基準である基準電位差設定を設定ファイル２６から読み込む（ステップＳ８）。

読み込んだ設定タイミングを基に、最初のタイミングについての各配線の電位を電位情報２３から抽出し（ステップＳ９）、抽出した各配線の電位から、ステップＳ６にて読み込んだ隣接配線情報２４を基に、隣り合う配線の電位差を算出する（ステップＳ１０）。次いで、算出した電位差とステップＳ８にて読み込んだ基準電位差との比較を行い、隣り合う配線間に基準電位差以上の電位差が生じたか否かを判定する（ステップＳ１１）。この判定を全ての隣り合う配線について行った後、設定された全てのタイミングについて判定処理が終了したか否かを調べ（ステップＳ１２）、全てのタイミングについて終了していない場合は（Ｓ１２：ＮＯ）、次のタイミングについての各配線の電位を電位情報２３から抽出し（ステップＳ１３）、ステップＳ１０へ戻って、隣り合う配線の電位差の算出及び基準電位差との比較判定を継続して行う。

全てのタイミングについて処理が終了した場合（Ｓ１２：ＹＥＳ）、テストパターンから配線間のショートを検出することが可能な配線の組、即ちステップＳ１１にて基準電位差より大きな電位差が配線間に生じていると判定された配線の組の数を算出する（ステップＳ１４）。ステップＳ１４の算出結果から、全ての隣り合う配線の組の数に対する検出可能な配線の組の数を、半導体集積回路の故障検出率として算出し（ステップＳ１５）、算出した故障検出率を故障検出率ファイル２７として出力する。

次いで、配線間のショートの故障を検出できる配線及び検出できない配線を強調表示するように設計者からの指示があったか否かを調べる（ステップＳ１７）。強調表示を行うか否かは、例えば、設定ファイル２６中に設計者が予め記載しておき、これをステップＳ１７にて読み込む構成としてもよく、故障検出率算出プログラム１２を実行する際に設計者が指定する構成としてもよく、また、他の方法であってもよい。強調表示を行う指示があった場合（Ｓ１７：ＹＥＳ）、レイアウト作成プログラム１２が作成したレイアウトデータ２５を読み込み（ステップＳ１８）、レイアウトデータ２５から強調表示を行う配線の位置情報を取得して、強調表示のための色データ及び色データの表示位置からなる表示用データ２８の作成及び出力を行う（ステップＳ１９）。次いで、レイアウト作成プログラム１２を起動して、レイアウト作成プログラム１２にレイアウトデータ２５及び表示用データ２８を読み込ませて、レイアウト作成プログラム１２が有するレイアウトの表示機能を用いて強調表示を行う（ステップＳ２０）。

ステップＳ１７にて設計者が強調表示を行うよう指示していない場合（Ｓ１７：ＮＯ）、及びステップＳ２０にてレイアウト作成プログラム１２を用いて強調表示を行った後、故障検出率算出プログラム１３の処理を終了する。

図１０は、半導体集積回路１００のレイアウトの強調表示例を示す模式図であり、テストパターン中の３μｓでのみ判定を行う設定とした場合の表示例である。図７より、配線ｎ１は、隣り合う配線ｎ２とのショートについては検出できず、隣り合う配線ｎ３とのショートについては検出できるため、配線ｎ１は１／２の隣り合う配線間のショートの故障を検出できる。同様にして、各配線が隣り合う配線の数に対していくつの配線間でのショートの故障を検出できるかを求めると、以下のようになる。
配線ｎ１ １／２
配線ｎ２ ０／２
配線ｎ３ ２／２
配線ｎ４ ２／２
配線ｎ５ １／３
配線ｎ６ ０／１
配線ｎ７ ２／２

この割合に応じて、配線を複数の色で色分けして表示することにより（ただし、図１０においては、配線に異なる種類の網掛けを付すことで色分けを表現してある）、設計者がより確認しやすい表示を行うことができる。なお、色分けは例えば、検出できる割合の高いものから順に、色付けなし−ピンク−赤−濃赤のように行う。

以上の構成の故障検出率算出装置においては、トランジスタレベルシミュレーションプログラム１１から得られる各配線の電位情報２３及びレイアウト作成プログラム１２から得られる隣接配線情報２４を基に、隣り合う配線間の電位差が設定された基準電位差より大きいか否かに応じて、故障を検出できるか否かを判定する構成とすることにより、半導体集積回路中の隣り合う配線間のショートに関する故障を検出できる割合を簡単に算出することができる。また、テストパターン２２中の所定のタイミングで判定を行うよう設計者が設定ファイル２６に設定を行うことができる構成とすることにより、ＩＤＤＱテストの電流測定のタイミングに合わせて判定のタイミングを設定でき、より確かな検出率を算出することができる。また、配線間のショートを検出できるか否かをレイアウト上に色分けして強調表示する構成とすることにより、設計者が配線間のショートを検出できない配線を確実に確認することができる。また、半導体集積回路のシミュレーションをトランジスタレベルで行う構成とすることにより、回路を構成するゲート素子内の配線間のショートについても検出できるか否かを判定することができる。

なお、本実施の形態においては、隣り合う配線として電源配線及びＧＮＤ配線は考慮しないとしたが、これを含めて配線間のショートを検出できるか否かを判定する構成としてもよい。また、隣り合う配線に関する情報として隣接配線情報２４をレイアウト作成プログラム１２が出力する構成を示したが、これに限るものではなく、故障検出率算出プログラム１３がレイアウトデータ２５を読み込んで、これを基に作成する構成としてもよい。

また、図３に示す半導体集積回路１００の回路図は一例であって、これに限るものではなく、基準電圧出力回路又はオペアンプによる増幅回路等のアナログの回路を備えて、電源電位又はＧＮＤ電位以外の電位となる配線を有するものであってもよい。また、図４に示すレイアウトは一例であって、これに限るものではなく、例えば２層以上のメタル配線を有する構成であってもよく、この場合には上下に隣り合う配線についてもショートの故障を検出できるか否かを算出する構成としてもよい。

また、トランジスタレベルのシミュレーションの結果から故障検出率を算出する構成を示したが、これに限るものではなく、ゲートレベルのシミュレーションの結果を基に故障検出率を算出する構成であってもよく、また、デジタル回路及びアナログ回路が混在する半導体集積回路の場合には、デジタル回路についてはゲートレベルのシミュレーションを行い、アナログ回路についてはトランジスタレベルのシミュレーションを行う構成としてもよい。また、図１０に示すように半導体集積回路のレイアウトを強調表示する構成を示したが、これに限るものではなく、図３に示すような回路図の配線を強調表示する構成であってもよい。また、図１においては１つのコンピュータ中にトランジスタレベルシミュレーションプログラム１１、レイアウト作成プログラム１２及び故障検出率算出プログラム１３を備える構成を示したが、これに限るものではなく、各プログラムが別のコンピュータに備えられ、各プログラムがコンピュータの通信インタフェース５を介して通信を行う構成であってもよく、また、各プログラムの出力結果をＣＤ又はＤＶＤ等の記録媒体を介して交換する構成であってもよい。

本発明に係るテストパターンの検出率算出装置としてのコンピュータの構成を示すブロック図である。 ハードディスクに記録されたプログラム及びデータの相互関係を示す模式図である。 半導体集積回路の回路例を示す回路図である。 半導体集積回路のレイアウト例を示す模式図である。 半導体集積回路にテストパターンを入力した場合の各配線の電位を示す波形図である。 半導体集積回路にテストパターンを入力した場合の隣り合う配線間の電位差を示す波形図である。 半導体集積回路の隣り合う配線のショートの故障を検出できるか否かの判定結果を示す図表である。 本発明に係る故障検出率算出プログラムの処理手順を示すフローチャートである。 本発明に係る故障検出率算出プログラムの処理手順を示すフローチャートである。 半導体集積回路のレイアウトの強調表示例を示す模式図である。

符号の説明

１ ＣＰＵ
２ ＲＡＭ
３ 操作部
４ 表示部
５ 通信インタフェース
６ ハードディスク
７ バス
１１ トランジスタレベルシミュレーションプログラム
１２ レイアウト作成プログラム
１３ 故障検出率算出プログラム
２１ 回路データ
２２ テストパターン
２３ 電位情報
２４ 隣接配線情報
２５ レイアウトデータ
２６ 設定ファイル
２７ 故障検出率ファイル
２８ 表示用データ
１００ 半導体集積回路
ｎ１、ｎ２、ｎ３、ｎ４、ｎ５、ｎ６、ｎ７ 配線
Ｐ１、Ｐ２、Ｐ３、Ｐ４、Ｐ５ ＰＭＯＳトランジスタ
Ｎ１、Ｎ２、Ｎ３、Ｎ４、Ｎ５ ＮＭＯＳトランジスタ

Claims (14)

1. 半導体集積回路を検査するテストパターンが検査の結果検出する故障の検出率を算出するテストパターンの検出率算出方法において、
   前記半導体集積回路の配置情報から隣り合う配線を抽出し、
   前記テストパターンを前記半導体集積回路に入力した場合の各配線の電位を算出し、
   算出した結果を基に、隣り合う配線間の電位差が、所定の電位差より大きくなるか否かを判定し、
   該判定の結果に応じて、前記検出率を算出すること
   を特徴とするテストパターンの検出率算出方法。
2. 隣り合う配線間の電位差を判定するタイミングに係る情報を取得し、
   隣り合う配線間の電位差の判定は、テストパターン中の前記タイミングに行う請求項１に記載のテストパターンの検出率算出方法。
3. 隣り合う配線の組の総数に対して、電位差が所定の電位差より大きくなると判定された隣り合う配線の組の数の割合を前記検出率として算出する請求項１又は請求項２に記載のテストパターンの検出率算出方法。
4. 半導体集積回路を検査するテストパターンが検査の結果検出する故障の検出率をコンピュータに算出させるコンピュータプログラムにおいて、
   前記半導体集積回路の配置情報から抽出された隣り合う配線に係る情報を取得するステップと、
   前記テストパターンを前記半導体集積回路に入力した場合の各配線の電位に係る情報を取得するステップと、
   隣り合う配線間の電位差が、所定の電位差より大きくなるか否かの判定を行うステップと、
   該ステップによる判定結果に応じて、前記検出率の算出を行うステップと
   を含むことを特徴とするコンピュータプログラム。
5. 前記所定の電位差に係る情報を取得するステップを含み、
   前記判定を行うステップでは、取得した前記情報に応じて判定を行う請求項４に記載のコンピュータプログラム。
6. 隣り合う配線間の電位差の判定を行うタイミングに係る情報を取得するステップを含み、
   前記判定を行うステップでは、テストパターン中の前記タイミングに判定を行う請求項４又は請求項５に記載のコンピュータプログラム。
7. 前記算出を行うステップでは、隣り合う配線の組の総数に対して、電位差が所定の電位差より大きくなると判定された隣り合う配線の組の数の割合を前記検出率として算出する請求項４乃至請求項６のいずれか１つに記載のコンピュータプログラム。
8. 前記半導体集積回路の配置情報を取得するステップと、
   前記判定を行うステップでの判定結果を基に、各配線の前記配置情報に応じた配置位置に強調表示を行う表示用データを作成するステップとを含む請求項４乃至請求項７のいずれか１つに記載のコンピュータプログラム。
9. 前記強調表示は、前記判定結果に応じて色の印を各配線の配置位置に表示するものである請求項８に記載のコンピュータプログラム。
10. 半導体集積回路を検査するテストパターンが検査の結果検出する故障の検出率を算出するテストパターンの検出率算出装置において、
    前記半導体集積回路の配置情報から抽出された隣り合う配線に係る情報を取得する配線情報取得手段と、
    前記テストパターンを前記半導体集積回路に入力した場合の各配線の電位に係る情報を取得する電位情報取得手段と、
    隣り合う配線間の電位差が、所定の電位差より大きくなるか否かの判定を行う判定手段と、
    該判定手段の判定結果に応じて、前記検出率の算出を行う算出手段と
    を備えることを特徴とするテストパターンの検出率算出装置。
11. 隣り合う配線間の電位差の判定を行うタイミングに係る情報を取得するタイミング情報取得手段を備え、
    前記判定手段は、テストパターン中の前記タイミングに判定を行うようにしてある請求項１０に記載のテストパターンの検出率算出装置。
12. 前記算出手段は、隣り合う配線の組の総数に対して、電位差が所定の電位差より大きくなると判定された隣り合う配線の組の数の割合を前記検出率として算出するようにしてある請求項１０又は請求項１１に記載のテストパターンの検出率算出装置。
13. 前記半導体集積回路の配置情報を取得する配置情報取得手段と、
    前記判定手段の判定結果を基に、各配線の前記配置情報に応じた配置位置に強調表示を行う表示用データを作成する作成手段と、
    前記表示用データの表示に係る処理を行う表示処理手段と
    を備える請求項１０乃至請求項１２のいずれか１つに記載のテストパターンの検出率算出装置。
14. 前記電位情報取得手段は、前記半導体集積回路のトランジスタレベルシミュレーションを実行し、各配線の電位に係る情報を取得するようにしてある請求項１０乃至請求項１３のいずれか１つに記載のテストパターンの検出率算出装置。

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