JP2715956B2 - Ｉｄｄｑを用いたＣＭＯＳ論理回路の故障箇所の絞り込み方法 - Google Patents
Ｉｄｄｑを用いたＣＭＯＳ論理回路の故障箇所の絞り込み方法Info
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- 238000000034 method Methods 0.000 title claims description 30
- 238000012360 testing method Methods 0.000 claims description 81
- 238000004088 simulation Methods 0.000 claims description 25
- 238000000605 extraction Methods 0.000 claims description 4
- 230000007704 transition Effects 0.000 claims description 3
- 230000002159 abnormal effect Effects 0.000 description 14
- 238000010586 diagram Methods 0.000 description 12
- 238000002377 Fourier profilometry Methods 0.000 description 9
- 230000005856 abnormality Effects 0.000 description 9
- 238000001514 detection method Methods 0.000 description 8
- 230000003068 static effect Effects 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000003745 diagnosis Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000000284 extract Substances 0.000 description 2
- 238000011990 functional testing Methods 0.000 description 2
- XJGBDJOMWKAZJS-UHFFFAOYSA-N Nafenoic Acid Chemical compound C1=CC(OC(C)(C)C(O)=O)=CC=C1C1C2=CC=CC=C2CCC1 XJGBDJOMWKAZJS-UHFFFAOYSA-N 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000001066 destructive effect Effects 0.000 description 1
- 230000008030 elimination Effects 0.000 description 1
- 238000003379 elimination reaction Methods 0.000 description 1
- 238000011156 evaluation Methods 0.000 description 1
- 238000011835 investigation Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000008707 rearrangement Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 229910052725 zinc Inorganic materials 0.000 description 1
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- G01R31/30—Marginal testing, e.g. by varying supply voltage
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- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
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Description
【０００１】
【産業上の利用分野】本発明は、ＬＳＩの故障検出方法
に関し、特に、ＣＭＯＳ論理ＬＳＩの故障箇所絞り込む
方法に関する。より詳細には、本発明は、論理動作の静
止状態電源電流（Ｉｄｄｑ）が規格値を越える時の論理
動作テストパターンに注目したＣＭＯＳ論理ＬＳＩの故
障箇所絞り込み方法に関する。
に関し、特に、ＣＭＯＳ論理ＬＳＩの故障箇所絞り込む
方法に関する。より詳細には、本発明は、論理動作の静
止状態電源電流（Ｉｄｄｑ）が規格値を越える時の論理
動作テストパターンに注目したＣＭＯＳ論理ＬＳＩの故
障箇所絞り込み方法に関する。
【０００２】
【従来の技術】従来の非破壊でＬＳＩの故障箇所を絞り
込む方式（故障箇所検出方式）は、例えば図１０に示す
ように、ＬＳＩの入力端子より所定の入力信号を入力し
た時に出力端子から出力する信号が期待値と異なってい
た時、その出力値と期待値の相違を利用して、故障箇所
を推論しており、通常故障シミュレーションによる故障
箇所検出手法が用いられていた。
込む方式（故障箇所検出方式）は、例えば図１０に示す
ように、ＬＳＩの入力端子より所定の入力信号を入力し
た時に出力端子から出力する信号が期待値と異なってい
た時、その出力値と期待値の相違を利用して、故障箇所
を推論しており、通常故障シミュレーションによる故障
箇所検出手法が用いられていた。
【０００３】故障シミュレーションはＬＳＩ内部に故障
を仮定した時、ＦＴＰ（FunctionalTest Pattern；機能
テストパターン）と称する論理動作テストパターンの入
力により出力端子からの出力値をシミュレーションする
ものであり、その結果は故障辞書（Fault Dictionary）
と称する、各仮定故障に対応した入出力論理状態の表と
してまとめられる。
を仮定した時、ＦＴＰ（FunctionalTest Pattern；機能
テストパターン）と称する論理動作テストパターンの入
力により出力端子からの出力値をシミュレーションする
ものであり、その結果は故障辞書（Fault Dictionary）
と称する、各仮定故障に対応した入出力論理状態の表と
してまとめられる。
【０００４】そして、故障箇所の絞り込みは、ＬＳＩの
出力端子から出力される信号（出力値）が期待値と異な
っていた時の状態をもとに、故障辞書を用いて内部の異
常箇所を推測する。
出力端子から出力される信号（出力値）が期待値と異な
っていた時の状態をもとに、故障辞書を用いて内部の異
常箇所を推測する。
【０００５】
【発明が解決しようとする課題】上述した従来の故障箇
所絞り込み手法は、故障シミュレーションにて扱う故障
モデルが単一縮退故障（例えばStuck-At-0又はStuck-At
-1等）のみであり、さらに故障シミュレーションとして
多重縮退故障や信号間のショート不良等を感度良くシミ
ュレーションすることができないことから、一般的では
なかった。
所絞り込み手法は、故障シミュレーションにて扱う故障
モデルが単一縮退故障（例えばStuck-At-0又はStuck-At
-1等）のみであり、さらに故障シミュレーションとして
多重縮退故障や信号間のショート不良等を感度良くシミ
ュレーションすることができないことから、一般的では
なかった。
【０００６】その上、従来の手法は、ＬＳＩの出力値と
期待値との不一致が検出されてはじめて故障と判断でき
るため、ＬＳＩ回路内部に発生した故障箇所はその検出
時点でのＦＴＰをもとに不特定多数の内部回路へ遡って
いかねばならず、故障シミュレーションに膨大な工数が
発生するという問題があった。
期待値との不一致が検出されてはじめて故障と判断でき
るため、ＬＳＩ回路内部に発生した故障箇所はその検出
時点でのＦＴＰをもとに不特定多数の内部回路へ遡って
いかねばならず、故障シミュレーションに膨大な工数が
発生するという問題があった。
【０００７】さらに近時、ＬＳＩはより大規模化し、そ
れに伴い回路構成が極めて複雑化してきている。このた
め、上記故障シミュレーションを用いた故障診断は、膨
大な工数にもかかわらず、故障推定箇所が多数にのぼり
実用的に供するにはほど遠いものになってきた。例え
ば、出力端子から入力端子へ遡る時に発生する辞書の量
（Ｖｏ）は一般に規格化された基本論理の数（Ｌ）の２
〜３乗に比例する（すなわち、次式（１）に示すよう
に、辞書の量（Ｖｏ）の対数値は基本論理の数（Ｌ）の
対数値の２〜３倍に比例している）。
れに伴い回路構成が極めて複雑化してきている。このた
め、上記故障シミュレーションを用いた故障診断は、膨
大な工数にもかかわらず、故障推定箇所が多数にのぼり
実用的に供するにはほど遠いものになってきた。例え
ば、出力端子から入力端子へ遡る時に発生する辞書の量
（Ｖｏ）は一般に規格化された基本論理の数（Ｌ）の２
〜３乗に比例する（すなわち、次式（１）に示すよう
に、辞書の量（Ｖｏ）の対数値は基本論理の数（Ｌ）の
対数値の２〜３倍に比例している）。
【０００８】
【数１】
【０００９】また、上記故障シミュレーションに基づく
故障診断方法は、ＬＳＩの出力端子にて出力不良が検出
されて始めて故障箇所の絞り込みが可能となるため、そ
れ以外の故障、例えば内部に故障が発生していても論理
不良にはならない故障、に対しては故障箇所を絞り込む
ことはできなかった。
故障診断方法は、ＬＳＩの出力端子にて出力不良が検出
されて始めて故障箇所の絞り込みが可能となるため、そ
れ以外の故障、例えば内部に故障が発生していても論理
不良にはならない故障、に対しては故障箇所を絞り込む
ことはできなかった。
【００１０】従って、本発明は上記従来技術の問題点に
鑑みてなされたものであって、ＣＭＯＳ型論理回路のＩ
ｄｄｑ異常値と論理動作テストパターンに基づき、故障
箇所を大幅に絞り込むことを可能とする故障検出方法を
提供することを目的とする。また、本発明は、単一縮退
故障、多重縮退故障及びショート不良等の故障モードに
対応できると共に、回路上に物理故障が発生しても論理
不良にはならない故障に対して故障箇所の絞り込みを可
能とし、故障解析の信頼度を大幅に向上する方法を提供
することにある。
鑑みてなされたものであって、ＣＭＯＳ型論理回路のＩ
ｄｄｑ異常値と論理動作テストパターンに基づき、故障
箇所を大幅に絞り込むことを可能とする故障検出方法を
提供することを目的とする。また、本発明は、単一縮退
故障、多重縮退故障及びショート不良等の故障モードに
対応できると共に、回路上に物理故障が発生しても論理
不良にはならない故障に対して故障箇所の絞り込みを可
能とし、故障解析の信頼度を大幅に向上する方法を提供
することにある。
【００１１】
【課題を解決するための手段】前記目的を達成するため
本発明は、ＬＳＩの入力端子より入力信号を入力した時
に発生する、論理動作の静止状態電源電流が予め定めら
れた所定値を越える論理動作テストパターンを用いて、
前記ＬＳＩの内部回路の異常箇所を絞り込むことを特徴
とする故障箇所の絞り込み方法を提供する。
本発明は、ＬＳＩの入力端子より入力信号を入力した時
に発生する、論理動作の静止状態電源電流が予め定めら
れた所定値を越える論理動作テストパターンを用いて、
前記ＬＳＩの内部回路の異常箇所を絞り込むことを特徴
とする故障箇所の絞り込み方法を提供する。
【００１２】本発明の好ましい態様は請求項２以降に記
載された通りである。すなわち、本発明においては、好
ましくは、論理シミュレーションが用いられ、論理動作
の静止状態電源電流が予め定められた所定値を越える論
理動作テストパターンに対応するＬＳＩの基本的論理回
路が抽出される。
載された通りである。すなわち、本発明においては、好
ましくは、論理シミュレーションが用いられ、論理動作
の静止状態電源電流が予め定められた所定値を越える論
理動作テストパターンに対応するＬＳＩの基本的論理回
路が抽出される。
【００１３】また、本発明においては、好ましくは、論
理動作の静止状態電源電流が予め定められた所定値を越
える論理動作テストパターンが不連続状態で発生してい
る時（「第１のモード」という）、前記静止状態電源電
流が規格値を越える論理動作テストパターン（ｎ）の１
つ前の論理動作データ（ｎ−１）から論理動作テストパ
ターン（ｎ）に移行した時に変化する基本的論理回路単
位の回路と、論理動作テストパターン（ｎ）から次の論
理動作テストパターン（ｎ＋１）へ移行した時に変化す
る基本的論理回路単位の回路を検出することを特徴とす
る。
理動作の静止状態電源電流が予め定められた所定値を越
える論理動作テストパターンが不連続状態で発生してい
る時（「第１のモード」という）、前記静止状態電源電
流が規格値を越える論理動作テストパターン（ｎ）の１
つ前の論理動作データ（ｎ−１）から論理動作テストパ
ターン（ｎ）に移行した時に変化する基本的論理回路単
位の回路と、論理動作テストパターン（ｎ）から次の論
理動作テストパターン（ｎ＋１）へ移行した時に変化す
る基本的論理回路単位の回路を検出することを特徴とす
る。
【００１４】さらに、本発明においては、好ましくは、
前記論理動作の静止状態電源電流が予め定められた所定
値を越える論理動作テストパターンがある論理動作テス
トパターン（ｍ）から論理動作テスト（ｍ＋ａ）まで連
続して続く時（「第２のモード」という）、前記論理動
作テストパターン（ｍ）の１つ前の論理動作テストパタ
ーン（ｍ−１）から前記論理動作テストパターン（ｍ）
に移行したときに変化する基本的論理回路単位の回路
と、前記論理動作テストパターン（ｍ）から前記論理動
作テストパターン（ｍ＋ａ）に移行した時に変化しない
基本的論理回路単位の回路と、論理動作テストパターン
（ｍ＋ａ）から論理動作テストパターン（ｍ＋ａ＋１）
に移行した時に変化する基本的論理回路単位の回路と、
を検出することを特徴とする。
前記論理動作の静止状態電源電流が予め定められた所定
値を越える論理動作テストパターンがある論理動作テス
トパターン（ｍ）から論理動作テスト（ｍ＋ａ）まで連
続して続く時（「第２のモード」という）、前記論理動
作テストパターン（ｍ）の１つ前の論理動作テストパタ
ーン（ｍ−１）から前記論理動作テストパターン（ｍ）
に移行したときに変化する基本的論理回路単位の回路
と、前記論理動作テストパターン（ｍ）から前記論理動
作テストパターン（ｍ＋ａ）に移行した時に変化しない
基本的論理回路単位の回路と、論理動作テストパターン
（ｍ＋ａ）から論理動作テストパターン（ｍ＋ａ＋１）
に移行した時に変化する基本的論理回路単位の回路と、
を検出することを特徴とする。
【００１５】
【作用】本発明の原理・作用を以下に詳説する。ＣＭＯ
Ｓ（相補型ＭＯＳ）論理ＬＳＩ回路は、回路内部に物理
的欠陥を有すると一般的にＩｄｄｑ（Quiescent Vdd Su
pply Current）と称する静止状態電源電流の異常値が検
出される。この詳細は、例えば真田克他著「ＣＭＯＳ論
理回路のIddq異常品の評価と除去方式」第２３回信頼性
・保全性シンポジウム、PP.253〜248、1993、あるい
は、M.Sanada、「NewApplication of laser beam to fa
ilure analysis of LSI with multi-metal layers」 Mi
croelectronics and Reliability、Vol.33、No.7、PP.9
93〜1009、1993、にて記載されており、本発明はそのＩ
ｄｄｑ値と論理動作テストパターンの関係から故障箇所
を絞り込む手法であり論理シミュレーションを用いた方
式である。
Ｓ（相補型ＭＯＳ）論理ＬＳＩ回路は、回路内部に物理
的欠陥を有すると一般的にＩｄｄｑ（Quiescent Vdd Su
pply Current）と称する静止状態電源電流の異常値が検
出される。この詳細は、例えば真田克他著「ＣＭＯＳ論
理回路のIddq異常品の評価と除去方式」第２３回信頼性
・保全性シンポジウム、PP.253〜248、1993、あるい
は、M.Sanada、「NewApplication of laser beam to fa
ilure analysis of LSI with multi-metal layers」 Mi
croelectronics and Reliability、Vol.33、No.7、PP.9
93〜1009、1993、にて記載されており、本発明はそのＩ
ｄｄｑ値と論理動作テストパターンの関係から故障箇所
を絞り込む手法であり論理シミュレーションを用いた方
式である。
【００１６】まず、ＣＭＯＳ論理ＬＳＩの入力端子より
ＦＴＰ（Functional Test Pattern）と称する論理動作
テストパターンを入力した時に発生する、論理動作時の
静止状態電源電流Ｉｄｄｑが、所定の規格値を越えるＦ
ＴＰを抽出する。その論理動作テストパターンは二つの
特徴をもっている。
ＦＴＰ（Functional Test Pattern）と称する論理動作
テストパターンを入力した時に発生する、論理動作時の
静止状態電源電流Ｉｄｄｑが、所定の規格値を越えるＦ
ＴＰを抽出する。その論理動作テストパターンは二つの
特徴をもっている。
【００１７】第１は、ＦＴＰ中でＩｄｄｑ異常値が発生
する論理動作テストパターンが飛び飛びである時であ
る。本発明によれば、この状態における故障箇所絞り込
み手法は、論理動作時のＩｄｄｑが規格値を越える論理
動作テストパターン（ｎ）の１つ前の論理動作テストパ
ターン（ｎ−１）から論理動作テストパターン（ｎ）に
移行した時に変化する基本的論理回路単位の回路と、論
理動作テストパターン（ｎ）から次の論理動作テストパ
ターン（ｎ＋１）へ移行した時に変化する基本的論理回
路単位の回路を検出する手法である。
する論理動作テストパターンが飛び飛びである時であ
る。本発明によれば、この状態における故障箇所絞り込
み手法は、論理動作時のＩｄｄｑが規格値を越える論理
動作テストパターン（ｎ）の１つ前の論理動作テストパ
ターン（ｎ−１）から論理動作テストパターン（ｎ）に
移行した時に変化する基本的論理回路単位の回路と、論
理動作テストパターン（ｎ）から次の論理動作テストパ
ターン（ｎ＋１）へ移行した時に変化する基本的論理回
路単位の回路を検出する手法である。
【００１８】第２は、ＦＴＰ中でＩｄｄｑ異常値が発生
するテストパターンが論理動作テストパターン（ｍ）か
ら論理動作テストパターン（ｍ＋ａ）まで連続している
場合である。この状態における故障箇所絞り込み手法は
まず論理動作テストパターン（ｍ）の１つ前の論理動作
テストパターン（ｍ−１）から論理動作テストパターン
（ｍ）に移行した時変化する基本的論理回路単位の回路
と、論理動作テストパターン（ｍ）から論理動作テスト
パターン（ｍ＋ａ）までの移行した時変化しない基本的
論理回路単位の回路と、論理動作テストパターン（ｍ＋
ａ）から論理動作テストパターン（ｍ＋ａ＋１）に移行
した時変化する基本的論理回路単位の回路を検出する手
法である。
するテストパターンが論理動作テストパターン（ｍ）か
ら論理動作テストパターン（ｍ＋ａ）まで連続している
場合である。この状態における故障箇所絞り込み手法は
まず論理動作テストパターン（ｍ）の１つ前の論理動作
テストパターン（ｍ−１）から論理動作テストパターン
（ｍ）に移行した時変化する基本的論理回路単位の回路
と、論理動作テストパターン（ｍ）から論理動作テスト
パターン（ｍ＋ａ）までの移行した時変化しない基本的
論理回路単位の回路と、論理動作テストパターン（ｍ＋
ａ）から論理動作テストパターン（ｍ＋ａ＋１）に移行
した時変化する基本的論理回路単位の回路を検出する手
法である。
【００１９】さらに、本発明においては、論理動作にお
ける静止状態での電源電流が規格値を越えるＦＴＰが複
数個発生している時の故障箇所の絞り込みは３つある。
ける静止状態での電源電流が規格値を越えるＦＴＰが複
数個発生している時の故障箇所の絞り込みは３つある。
【００２０】第１の方法は、該当する各論理動作テスト
パターンとそのテストパターンにて検出した故障推定箇
所のリストを作成し、そのリストから各テストパターン
のすべてにて検出された故障推定箇所を選び出す方法で
ある。
パターンとそのテストパターンにて検出した故障推定箇
所のリストを作成し、そのリストから各テストパターン
のすべてにて検出された故障推定箇所を選び出す方法で
ある。
【００２１】第２の方法は、最初に検出した静止状態電
源電流が規格値を越える論理動作テストパターンにて推
定した故障箇所をもとに、以降の静止状態電源電流が規
格値を越える論理動作テストパターンにて推定した故障
箇所以外の非故障箇所を消していくことによりＬＳＩの
故障推定箇所を絞り込むことを特徴とする故障箇所の絞
り込み方法である。
源電流が規格値を越える論理動作テストパターンにて推
定した故障箇所をもとに、以降の静止状態電源電流が規
格値を越える論理動作テストパターンにて推定した故障
箇所以外の非故障箇所を消していくことによりＬＳＩの
故障推定箇所を絞り込むことを特徴とする故障箇所の絞
り込み方法である。
【００２２】第３の方法は、論理動作の静止状態電源電
流が正常な論理動作テストパターンにて検出された正常
推定箇所を消去していくことによりＬＳＩの故障推定箇
所を絞り込む方法である。
流が正常な論理動作テストパターンにて検出された正常
推定箇所を消去していくことによりＬＳＩの故障推定箇
所を絞り込む方法である。
【００２３】また、本発明においては、上記手法にて検
出されるＬＳＩの故障推定箇所は基本的論理回路単位の
回路であり、さらには信号配線のテキスト情報であるこ
とを特徴としている。
出されるＬＳＩの故障推定箇所は基本的論理回路単位の
回路であり、さらには信号配線のテキスト情報であるこ
とを特徴としている。
【００２４】本発明によれば、Ｉｄｄｑ異常値での論理
動作テストパターンで故障箇所を大幅に絞り込んでいく
ことができると共に、単一縮退故障、多重縮退故障及び
ショート不良などの故障モードの解析に対応することが
できる。さらに、本発明によれば、回路上に物理故障が
発生しても論理不良にはならない故障に対して故障箇所
の絞り込みができるため、解析の信頼度を大幅に向上で
きる。
動作テストパターンで故障箇所を大幅に絞り込んでいく
ことができると共に、単一縮退故障、多重縮退故障及び
ショート不良などの故障モードの解析に対応することが
できる。さらに、本発明によれば、回路上に物理故障が
発生しても論理不良にはならない故障に対して故障箇所
の絞り込みができるため、解析の信頼度を大幅に向上で
きる。
【００２５】
【実施例】本発明の実施例を図面を参照して以下に説明
する。
する。
【００２６】
【実施例１】図１は、ＣＭＯＳＬＳＩの静止状態電源電
流Ｉｄｄｑが規格値を越える論理動作テストパターン
（「ＦＴＰ」ともいう）に注目して、ＬＳＩの故障箇所
を検出する処理を示す流れ図である。
流Ｉｄｄｑが規格値を越える論理動作テストパターン
（「ＦＴＰ」ともいう）に注目して、ＬＳＩの故障箇所
を検出する処理を示す流れ図である。
【００２７】まず、各ＦＴＰに対するＬＳＩの静止状態
電源電流Ｉｄｄｑ値をＬＳＩテスタ等の測定系にて測定
する（ステップ101）。
電源電流Ｉｄｄｑ値をＬＳＩテスタ等の測定系にて測定
する（ステップ101）。
【００２８】次に、静止状態電源電流Ｉｄｄｑが規格値
を越えるＦＴＰを抽出する（ステップ102）。
を越えるＦＴＰを抽出する（ステップ102）。
【００２９】抽出されたＦＴＰをもとに、その論理テス
トパターンで変化する、又は変化しない（２通りの使い
分けは後述する）基本的論理回路（「内部ブロック」と
いう）を論理シミュレーション（103）により抽出し
（ステップ104）、そのＦＴＰと抽出された内部ブロッ
クの一覧表を作成する（ステップ105）。
トパターンで変化する、又は変化しない（２通りの使い
分けは後述する）基本的論理回路（「内部ブロック」と
いう）を論理シミュレーション（103）により抽出し
（ステップ104）、そのＦＴＰと抽出された内部ブロッ
クの一覧表を作成する（ステップ105）。
【００３０】その一覧表をもとにすべての該当するＦＴ
Ｐで反応する内部ブロック（単に「ブロック」ともい
う）を検出する（ステップ106）。
Ｐで反応する内部ブロック（単に「ブロック」ともい
う）を検出する（ステップ106）。
【００３１】本実施例に係る処理に更に詳細に説明す
る。
る。
【００３２】図２は、ＦＴＰ毎に発生するＩｄｄｑ値の
関係を調査した結果を示すグラフであり、Ｙ軸はＩｄｄ
ｑ値を、Ｘ軸はＦＴＰの番号を表している。このＩｄｄ
ｑ値対ＦＴＰのグラフにおいて、ＦＴＰ番号[1]、[2]、
[3]、[6]、[7]、[8]は、飛び飛びのＦＴＰでＩｄｄｑ異
常値が発生しており、ＦＴＰ[4]〜[5]間は連続してＩｄ
ｄｑ異常値が発生している。
関係を調査した結果を示すグラフであり、Ｙ軸はＩｄｄ
ｑ値を、Ｘ軸はＦＴＰの番号を表している。このＩｄｄ
ｑ値対ＦＴＰのグラフにおいて、ＦＴＰ番号[1]、[2]、
[3]、[6]、[7]、[8]は、飛び飛びのＦＴＰでＩｄｄｑ異
常値が発生しており、ＦＴＰ[4]〜[5]間は連続してＩｄ
ｄｑ異常値が発生している。
【００３３】このように、図２に示されたＩｄｄｑ異常
値は２つのモードを有する。まず第１のモードは、Ｉｄ
ｄｑ異常値が発生する論理動作テストパターンが飛び飛
びに発生しているモードであり、第２のモードは、Ｉｄ
ｄｑ異常値が発生するテストパターンが連続しているモ
ードである。そして、以下に説明するように、それぞれ
のモードに対応して故障箇所の検出方法が異なる。
値は２つのモードを有する。まず第１のモードは、Ｉｄ
ｄｑ異常値が発生する論理動作テストパターンが飛び飛
びに発生しているモードであり、第２のモードは、Ｉｄ
ｄｑ異常値が発生するテストパターンが連続しているモ
ードである。そして、以下に説明するように、それぞれ
のモードに対応して故障箇所の検出方法が異なる。
【００３４】まず、第１のモードに対する故障箇所検出
方法を説明する。
方法を説明する。
【００３５】飛び飛びのＦＴＰのうち、一のＦＴＰ[1]
については、ＦＴＰ[1]の１つ前のＦＴＰ（[1]−１）か
らＦＴＰ[1]へテストパターンが移行した時、論理が変
化するブロックを抽出する。次にＦＴＰ[1]からＦＴＰ
（[1]＋１）へテストパターンが移行した時、論理が変
化するブロックを抽出する。
については、ＦＴＰ[1]の１つ前のＦＴＰ（[1]−１）か
らＦＴＰ[1]へテストパターンが移行した時、論理が変
化するブロックを抽出する。次にＦＴＰ[1]からＦＴＰ
（[1]＋１）へテストパターンが移行した時、論理が変
化するブロックを抽出する。
【００３６】同様にして、ＦＴＰ[2]、[3]、[6]、[7]、
[8]に対応するブロックを抽出する。
[8]に対応するブロックを抽出する。
【００３７】この理由は、論理が変化した時、内部回路
上に電源ＶddからＧＮＤへの貫通通路が形成されるため
であり、Ｉｄｄｑ異常が発生し、次の論理へ移行した時
には内部回路上に発生した貫通通路が消えるためであ
る。
上に電源ＶddからＧＮＤへの貫通通路が形成されるため
であり、Ｉｄｄｑ異常が発生し、次の論理へ移行した時
には内部回路上に発生した貫通通路が消えるためであ
る。
【００３８】簡単な回路を用いて第１のモードを以下に
説明する。
説明する。
【００３９】図４は、２入力ＮＯＲ回路のトランジスタ
レベルの回路構成を示す図である。図４を参照して、２
入力ＮＯＲ回路は、第１、第２のＰチャネルＭＯＳトラ
ンジスタPch１、Pch２と、第１、第２のＮチャネルＭＯ
ＳトランジスタNch１、Nch２から構成されている。
レベルの回路構成を示す図である。図４を参照して、２
入力ＮＯＲ回路は、第１、第２のＰチャネルＭＯＳトラ
ンジスタPch１、Pch２と、第１、第２のＮチャネルＭＯ
ＳトランジスタNch１、Nch２から構成されている。
【００４０】第１の入力端子ＩＮ１は第１のＰチャネル
ＭＯＳトランジスタPch１、第１のＮチャネルＭＯＳト
ランジスタNch１への入力端子であり、第２の入力端子
ＩＮ２は第２のＰチャネルＭＯＳトランジスタPch２、
第２のＮチャネルＭＯＳトランジスタNch２への入力端
子である。
ＭＯＳトランジスタPch１、第１のＮチャネルＭＯＳト
ランジスタNch１への入力端子であり、第２の入力端子
ＩＮ２は第２のＰチャネルＭＯＳトランジスタPch２、
第２のＮチャネルＭＯＳトランジスタNch２への入力端
子である。
【００４１】ここでは、故障として第２のＰチャネルＭ
ＯＳトランジスタPch２のゲート電極がオープン状態を
仮定する。この時、第２のＰチャネルＭＯＳトランジス
タPch２はノーマリオン状態になるため、図４中の矢印
に示すように、第１の入力端子ＩＮ１がＨレベル、第２
の入力端子ＩＮ２がＨレベルとなった時にのみ、電源Ｖ
ddからＧＮＤへ貫通電流が流れＩｄｄｑ異常となる。
ＯＳトランジスタPch２のゲート電極がオープン状態を
仮定する。この時、第２のＰチャネルＭＯＳトランジス
タPch２はノーマリオン状態になるため、図４中の矢印
に示すように、第１の入力端子ＩＮ１がＨレベル、第２
の入力端子ＩＮ２がＨレベルとなった時にのみ、電源Ｖ
ddからＧＮＤへ貫通電流が流れＩｄｄｑ異常となる。
【００４２】さらに、ＰチャネルＭＯＳトランジスタと
ＮチャネルＭＯＳトランジスタのインピーダンスをＺ
ｐ、Ｚｎとした時、Ｉｄｄｑ異常時の出力値は、次式
(2)で与えられる（この場合、ＰチャネルＭＯＳトラン
ジスタとＮチャネルＭＯＳトランジスタのインピーダン
ス Ｚｐ、Ｚｎは実質的にそれぞれのトランジスタのオ
ン抵抗に等しい）。
ＮチャネルＭＯＳトランジスタのインピーダンスをＺ
ｐ、Ｚｎとした時、Ｉｄｄｑ異常時の出力値は、次式
(2)で与えられる（この場合、ＰチャネルＭＯＳトラン
ジスタとＮチャネルＭＯＳトランジスタのインピーダン
ス Ｚｐ、Ｚｎは実質的にそれぞれのトランジスタのオ
ン抵抗に等しい）。
【００４３】
【数２】
【００４４】ここに、ＶｔｈはＣＭＯＳ論理回路の論理
閾値電圧を示している。
閾値電圧を示している。
【００４５】上式（２）に示すように、本来“Ｌ”出力
であるべき２入力ＮＯＲ回路の出力値が“Ｈ”レベルと
なり、期待値と一致せず論理異常となる。
であるべき２入力ＮＯＲ回路の出力値が“Ｈ”レベルと
なり、期待値と一致せず論理異常となる。
【００４６】図５は、図４の２入力ＮＯＲ回路に対する
ＦＴＰ[1]（図２におけるＩｄｄｑ異常のＦＴＰ）にお
ける論理を説明するための真理値表である。
ＦＴＰ[1]（図２におけるＩｄｄｑ異常のＦＴＰ）にお
ける論理を説明するための真理値表である。
【００４７】第１のモードは、例えば第１の入力端子Ｉ
Ｎ１がＨレベル、第２の入力端子ＩＮ２がＨレベル以外
の入力状態ＦＴＰ（[1]−１）（図４のパターンの組み
合わせの第２〜第４行）から第１の入力端子ＩＮ１がＨ
レベル、第２の入力端子ＩＮ２がＨレベルの入力状態Ｆ
ＴＰ[1]へ論理が変化した時であり、この変化を論理シ
ミュレーション上で検索して２入力ＮＯＲ回路に変化が
あったことを検出する。
Ｎ１がＨレベル、第２の入力端子ＩＮ２がＨレベル以外
の入力状態ＦＴＰ（[1]−１）（図４のパターンの組み
合わせの第２〜第４行）から第１の入力端子ＩＮ１がＨ
レベル、第２の入力端子ＩＮ２がＨレベルの入力状態Ｆ
ＴＰ[1]へ論理が変化した時であり、この変化を論理シ
ミュレーション上で検索して２入力ＮＯＲ回路に変化が
あったことを検出する。
【００４８】次に、ＦＴＰ[1]からＦＴＰ（[1]＋１）へ
の変化において、Ｉｄｄｑ異常は検出されなくなるた
め、２入力ＮＯＲ回路は第１の入力端子ＩＮ１がＨレベ
ル、第２の入力端子ＩＮ２がＨレベルの状態から、これ
以外の入力状態に変化したことを意味するため、論理シ
ミュレーション上で検索して２入力ＮＯＲ回路に変化が
あったことを検出する。
の変化において、Ｉｄｄｑ異常は検出されなくなるた
め、２入力ＮＯＲ回路は第１の入力端子ＩＮ１がＨレベ
ル、第２の入力端子ＩＮ２がＨレベルの状態から、これ
以外の入力状態に変化したことを意味するため、論理シ
ミュレーション上で検索して２入力ＮＯＲ回路に変化が
あったことを検出する。
【００４９】第２のモードは、連続したＦＴＰ[4]〜[5]
間にてＩｄｄｑ異常値が発生しているモードであり、以
下の検出方法を用いる。
間にてＩｄｄｑ異常値が発生しているモードであり、以
下の検出方法を用いる。
【００５０】ＦＴＰ[4]は、１つ前のＦＴＰ（[4]−１）
からＦＴＰ[4]へテストパターンが移行する時、論理が
変化するブロックを抽出する。
からＦＴＰ[4]へテストパターンが移行する時、論理が
変化するブロックを抽出する。
【００５１】ＦＴＰ（[4]＋１）は、ＦＴＰ[4]からＦＴ
Ｐ（[4]＋１）へテストパターンが移行する時、論理が
変化しないブロックを抽出する。
Ｐ（[4]＋１）へテストパターンが移行する時、論理が
変化しないブロックを抽出する。
【００５２】同様に〜ＦＴＰ（[5]−１）までのＦＴＰ
は、注目しているＦＴＰと次のＦＴＰの切り変わりにお
いて論理が変化しないブロックを抽出する。
は、注目しているＦＴＰと次のＦＴＰの切り変わりにお
いて論理が変化しないブロックを抽出する。
【００５３】ＦＴＰ[5]でのブロック抽出は、ＦＴＰ[5]
からＦＴＰ（[5]＋１）へテストパターンが移行する
時、論理が変化するブロックを抽出する。
からＦＴＰ（[5]＋１）へテストパターンが移行する
時、論理が変化するブロックを抽出する。
【００５４】図４に示した２入力ＮＯＲ回路の故障モー
ドを用いて第２のモードを説明する。
ドを用いて第２のモードを説明する。
【００５５】図６は、２入力ＮＯＲ回路に対するＦＴＰ
[4]〜[5]（図２参照）における論理を説明するための真
理値表である。
[4]〜[5]（図２参照）における論理を説明するための真
理値表である。
【００５６】第２のモードでは、まず、ＦＴＰ[4]の論
理状態においてＩｄｄｑ異常が発生したため、第１の入
力端子ＩＮ１がＨレベル、第２の入力端子ＩＮ２がＨレ
ベル以外の入力状態ＦＴＰ（[4]−１）から第１の入力
端子ＩＮ１がＨレベル、第２の入力端子ＩＮ２がＨレベ
ルの入力状態ＦＴＰ[4]へ論理が変化したことを意味す
る。
理状態においてＩｄｄｑ異常が発生したため、第１の入
力端子ＩＮ１がＨレベル、第２の入力端子ＩＮ２がＨレ
ベル以外の入力状態ＦＴＰ（[4]−１）から第１の入力
端子ＩＮ１がＨレベル、第２の入力端子ＩＮ２がＨレベ
ルの入力状態ＦＴＰ[4]へ論理が変化したことを意味す
る。
【００５７】このため、この変化を論理シミュレーショ
ン上で検索して２入力ＮＯＲ回路に変化があったことを
検出する。
ン上で検索して２入力ＮＯＲ回路に変化があったことを
検出する。
【００５８】次に、ＦＴＰ（[4]＋１）における２入力
ＮＯＲ回路はこの状態でＩｄｄｑ異常が発生しているた
め、第１の入力端子ＩＮ１がＨレベル、第２の入力端子
ＩＮ２がＨレベルの入力状態ＦＴＰ[4]と同じ状態に固
定されている。従って、この状態における論理シミュレ
ーション上での検索は２入力ＮＯＲ回路の入力形態が変
化しないモードを検出する。同様にしてＦＴＰ（[5]−
１）までの２入力ＮＯＲ回路は入力形態が変化しないモ
ードを検出する。
ＮＯＲ回路はこの状態でＩｄｄｑ異常が発生しているた
め、第１の入力端子ＩＮ１がＨレベル、第２の入力端子
ＩＮ２がＨレベルの入力状態ＦＴＰ[4]と同じ状態に固
定されている。従って、この状態における論理シミュレ
ーション上での検索は２入力ＮＯＲ回路の入力形態が変
化しないモードを検出する。同様にしてＦＴＰ（[5]−
１）までの２入力ＮＯＲ回路は入力形態が変化しないモ
ードを検出する。
【００５９】次に、ＦＴＰ[5]における内部動作回路の
検索は、Ｉｄｄｑ値が正常になった論理の変化を検出す
るモードであり、２入力ＮＯＲ回路は第１の入力端子Ｉ
Ｎ１がＨレベル、第２の入力端子ＩＮ２がＨレベルの入
力状態ＦＴＰ[5]から、ＩＮ１がＨレベル、ＩＮ２がＨ
レベル以外の入力状態ＦＴＰ（[5]＋１）へ論理が変化
した時であり、この変化を論理シミュレーション上で検
索して２入力ＮＯＲ回路に変化があったことを検出す
る。
検索は、Ｉｄｄｑ値が正常になった論理の変化を検出す
るモードであり、２入力ＮＯＲ回路は第１の入力端子Ｉ
Ｎ１がＨレベル、第２の入力端子ＩＮ２がＨレベルの入
力状態ＦＴＰ[5]から、ＩＮ１がＨレベル、ＩＮ２がＨ
レベル以外の入力状態ＦＴＰ（[5]＋１）へ論理が変化
した時であり、この変化を論理シミュレーション上で検
索して２入力ＮＯＲ回路に変化があったことを検出す
る。
【００６０】ブロックの抽出手法は、電気回路設計時に
設計データとして用いたＣＡＤデータを用いる。
設計データとして用いたＣＡＤデータを用いる。
【００６１】ゲートアレイに代表されるＡＳＩＣ（Appl
ication Specific Integrated Circuits）はブロックと
称する基本的論理回路の組合せにより設計される。この
電気回路は主に２種類のデータ、すなわち論理シミュレ
ーションとブロックの配置及び配線にて検証される。そ
して、各入力信号に基づく内部論理動作の変化は論理シ
ミュレーションにより抽出できる。従って特定のＦＴＰ
の変化に同期した内部ブロック名は各電気回路毎に保存
されている論理シミュレーション（ＣＡＤデータ）より
容易に抽出できる。さらに各ブロックの入出力信号情報
もＦＴＰ毎に検出される。
ication Specific Integrated Circuits）はブロックと
称する基本的論理回路の組合せにより設計される。この
電気回路は主に２種類のデータ、すなわち論理シミュレ
ーションとブロックの配置及び配線にて検証される。そ
して、各入力信号に基づく内部論理動作の変化は論理シ
ミュレーションにより抽出できる。従って特定のＦＴＰ
の変化に同期した内部ブロック名は各電気回路毎に保存
されている論理シミュレーション（ＣＡＤデータ）より
容易に抽出できる。さらに各ブロックの入出力信号情報
もＦＴＰ毎に検出される。
【００６２】図３は、以上の操作より各Ｉｄｄｑ異常が
検出されたＦＴＰとそれらのＦＴＰを用いて検出された
故障推定ブロック（Ｂa〜Ｂz）の一例を表にまとめたも
のである。
検出されたＦＴＰとそれらのＦＴＰを用いて検出された
故障推定ブロック（Ｂa〜Ｂz）の一例を表にまとめたも
のである。
【００６３】図３において、すべてのＦＴＰ[1]〜[10]
において抽出された故障推定ブロックが故障を有してい
るブロックである。
において抽出された故障推定ブロックが故障を有してい
るブロックである。
【００６４】図３を参照して、すべてのＦＴＰ[1]〜[1
0]において抽出された故障推定ブロックであるブロック
Ｂｆが故障を有するブロックとして検出される。
0]において抽出された故障推定ブロックであるブロック
Ｂｆが故障を有するブロックとして検出される。
【００６５】上記の説明は、ブロック対応により故障箇
所を検出していたが、論理シミュレーションは、ＬＳＩ
内部配線系までの故障箇所の絞り込みを行なうことが可
能である。
所を検出していたが、論理シミュレーションは、ＬＳＩ
内部配線系までの故障箇所の絞り込みを行なうことが可
能である。
【００６６】図４における２入力ＮＯＲ回路（第２のＰ
チャネルＭＯＳトランジスタPch２のゲート電極がオー
プン状態）においては、第２のＰチャネルＭＯＳトラン
ジスタPch２のゲート電極に接続される内部配線系は、
２−１ＮＯＲ−ＩＮ２として検出される。
チャネルＭＯＳトランジスタPch２のゲート電極がオー
プン状態）においては、第２のＰチャネルＭＯＳトラン
ジスタPch２のゲート電極に接続される内部配線系は、
２−１ＮＯＲ−ＩＮ２として検出される。
【００６７】なお、内部配線系における故障箇所の検出
方式は内部論理ブロックと同様である。Ｉｄｄｑ異常の
ＦＴＰに対して操作する論理シミュレーション上の出力
形態が内部配線のテキスト名称を用いる。
方式は内部論理ブロックと同様である。Ｉｄｄｑ異常の
ＦＴＰに対して操作する論理シミュレーション上の出力
形態が内部配線のテキスト名称を用いる。
【００６８】内部配線系を用いた故障箇所の検出は、ブ
ロックに比べてより詳細な検出が可能となる。しかしな
がら、内部配線系を用いた故障箇所の検出において、デ
ータ量は１０Ｋゲートクラスのゲートアレイ製品でブロ
ック表示の１０倍以上となる。
ロックに比べてより詳細な検出が可能となる。しかしな
がら、内部配線系を用いた故障箇所の検出において、デ
ータ量は１０Ｋゲートクラスのゲートアレイ製品でブロ
ック表示の１０倍以上となる。
【００６９】このため、電気回路からの故障箇所の絞り
込みは階層別で行ない、最終段階で内部配線のテキスト
名称による絞り込みを行なうことが有効且つ効率的であ
る。
込みは階層別で行ない、最終段階で内部配線のテキスト
名称による絞り込みを行なうことが有効且つ効率的であ
る。
【００７０】図７は、階層別絞り込みの方法を説明する
図である。
図である。
【００７１】図７を参照して、電気回路全体を大まかに
ブロック化した状態（Ｂα〜Ｂω）で論理シミュレーシ
ョンを実施する（ステップ701）。
ブロック化した状態（Ｂα〜Ｂω）で論理シミュレーシ
ョンを実施する（ステップ701）。
【００７２】ブロックＢαに故障を検出されると、次に
ブロックＢαを構成する基本的論理回路単位（Ｂｃ〜Ｂ
ｆ〜Ｂｍ）での論理シミュレーションを実行する（ステ
ップ702）。
ブロックＢαを構成する基本的論理回路単位（Ｂｃ〜Ｂ
ｆ〜Ｂｍ）での論理シミュレーションを実行する（ステ
ップ702）。
【００７３】ブロックＢｆに故障を検出すると、ブロッ
クＢｆを構成している信号配線に注目した論理シュレー
ションを実施する。その結果、ブロックＢｆ（２入力Ｎ
ＯＲ回路）の入力ライン「２−１ＮＯＲ−ＩＮ２」に故
障があることが検出される（ステップ703）。
クＢｆを構成している信号配線に注目した論理シュレー
ションを実施する。その結果、ブロックＢｆ（２入力Ｎ
ＯＲ回路）の入力ライン「２−１ＮＯＲ−ＩＮ２」に故
障があることが検出される（ステップ703）。
【００７４】
【実施例２】本発明の別の実施例を以下に説明する。な
お、本実施例における故障解析フローは図１のフローに
類似している。
お、本実施例における故障解析フローは図１のフローに
類似している。
【００７５】まず、Ｉｄｄｑ異常を検出したＦＴＰ（Ｆ
ＴＰIA）に対して論理シミュレーションを用いて内部ブ
ロックの絞り込みを行なう。
ＴＰIA）に対して論理シミュレーションを用いて内部ブ
ロックの絞り込みを行なう。
【００７６】次に各ＦＴＰIAに対する内部ブロックのリ
スト作成において最初に検出されたブロックを基礎とし
て、以降のＦＴＰIAnにて抽出されない非該当ブロック
を順次消去していきながら故障推定されるブロックを絞
り込んでいく。
スト作成において最初に検出されたブロックを基礎とし
て、以降のＦＴＰIAnにて抽出されない非該当ブロック
を順次消去していきながら故障推定されるブロックを絞
り込んでいく。
【００７７】本実施例に係る故障箇所検出方法は、特
に、大規模なＬＳＩの故障箇所絞り込みにおいて大量に
発生する故障推定ブロックを整理しながら絞り込んでい
く方法として有効である。
に、大規模なＬＳＩの故障箇所絞り込みにおいて大量に
発生する故障推定ブロックを整理しながら絞り込んでい
く方法として有効である。
【００７８】図８は、本実施例に係る故障推定ブロック
整理方式により各ＦＴＰIAに対する内部ブロックのリス
トの例を示す図である。図８を参照して、ＦＴＰIA1に
て内部ブロックＢ１、Ｂ３、Ｂ６、Ｂａ、Ｂｆ等が検出
され、次にＦＴＰIA2にて内部ブロックＢ１、Ｂ６、Ｂ
ａ、Ｂｆが除去され、ｎ番目のＦＴＰIAnでＩｄｄｑ異
常を生じるものとして最終的に内部ブロックＢｆが抽出
されている。
整理方式により各ＦＴＰIAに対する内部ブロックのリス
トの例を示す図である。図８を参照して、ＦＴＰIA1に
て内部ブロックＢ１、Ｂ３、Ｂ６、Ｂａ、Ｂｆ等が検出
され、次にＦＴＰIA2にて内部ブロックＢ１、Ｂ６、Ｂ
ａ、Ｂｆが除去され、ｎ番目のＦＴＰIAnでＩｄｄｑ異
常を生じるものとして最終的に内部ブロックＢｆが抽出
されている。
【００７９】
【実施例３】本発明のさらに別の実施例を説明する。
【００８０】本実施例に係る故障箇所検出方法は、故障
推定が大量に抽出されている時のさらなる絞り込みの方
法である。
推定が大量に抽出されている時のさらなる絞り込みの方
法である。
【００８１】本実施例においては、Ｉｄｄｑ正常状態に
おけるＦＴＰは論理シミュレーションを用いて正常ブロ
ックと判定し、故障推定のブロックを整理していくもの
である。
おけるＦＴＰは論理シミュレーションを用いて正常ブロ
ックと判定し、故障推定のブロックを整理していくもの
である。
【００８２】図９は、Ｉｄｄｑ正常状態におけるＦＴＰ
を用いた故障推定ブロックの整理リストの一例を示す図
である。図９を参照して、ＦＴＰIA1〜ＦＴＰIA1にてＩ
ｄｄｑ異常により故障が推定された複数の内部ブロック
Ｂ３、Ｂａ、Ｂｆ等は、Ｉｄｄｑ正常状態におけるＦＴ
Ｐ（例えばＦＴＰIN）にて正常動作と判定された内部ブ
ロックＢ３、Ｂａにて整理され、最終的に故障ブロック
として内部ブロックＢｆが絞り込まれる。
を用いた故障推定ブロックの整理リストの一例を示す図
である。図９を参照して、ＦＴＰIA1〜ＦＴＰIA1にてＩ
ｄｄｑ異常により故障が推定された複数の内部ブロック
Ｂ３、Ｂａ、Ｂｆ等は、Ｉｄｄｑ正常状態におけるＦＴ
Ｐ（例えばＦＴＰIN）にて正常動作と判定された内部ブ
ロックＢ３、Ｂａにて整理され、最終的に故障ブロック
として内部ブロックＢｆが絞り込まれる。
【００８３】以上本発明を上記各実施例に即して説明し
たが、本発明は、上記態様にのみ限定されるものでな
く、本発明の原理に準ずる各種態様を含むことは勿論で
ある。
たが、本発明は、上記態様にのみ限定されるものでな
く、本発明の原理に準ずる各種態様を含むことは勿論で
ある。
【００８４】
【発明の効果】以上説明したように、本発明によれば、
ＣＭＯＳ論理ＬＳＩを非破壊にて効率的に故障箇所を特
定できるという効果を有する。すなわち、本発明は、回
路内部の物理的欠陥を顕在化するＩｄｄｑパラメータを
用いて故障箇所を絞り込むことにより、故障箇所検出の
ために要する工数を特段に削減できる。
ＣＭＯＳ論理ＬＳＩを非破壊にて効率的に故障箇所を特
定できるという効果を有する。すなわち、本発明は、回
路内部の物理的欠陥を顕在化するＩｄｄｑパラメータを
用いて故障箇所を絞り込むことにより、故障箇所検出の
ために要する工数を特段に削減できる。
【００８５】さらに、本発明によれば、検出される故障
箇所は、ＣＭＯＳ論理ＬＳＩの出力端子での論理異常に
無関係であり、Ｉｄｄｑ異常値が検出されれば故障箇所
の絞り込みが可能とされるため、解析信頼度を大幅に向
上できる。
箇所は、ＣＭＯＳ論理ＬＳＩの出力端子での論理異常に
無関係であり、Ｉｄｄｑ異常値が検出されれば故障箇所
の絞り込みが可能とされるため、解析信頼度を大幅に向
上できる。
【００８６】また、本発明によれば、Ｉｄｄｑ異常とし
て検出される単一縮退故障、多重縮退故障、および信号
間ショート不良等ＣＭＯＳ論理ＬＳＩの回路上にて発生
するすべての故障モードに対して故障箇所を効率的に検
出できる。
て検出される単一縮退故障、多重縮退故障、および信号
間ショート不良等ＣＭＯＳ論理ＬＳＩの回路上にて発生
するすべての故障モードに対して故障箇所を効率的に検
出できる。
【００８７】特に、従来困難であった多重縮退故障は複
数のＩｄｄｑ異常値を検出し、算出することで多重値を
判定できるため、詳細な、誤りのない解析が可能とな
る。
数のＩｄｄｑ異常値を検出し、算出することで多重値を
判定できるため、詳細な、誤りのない解析が可能とな
る。
【００８８】以上の効果により、本発明は、従来の故障
シミュレーションでは実現不可能であったＣＭＯＳＬＳ
Ｉ内部に発生するあらゆる故障モードを確実に最適且つ
効率的に検出し、故障箇所を最小の工数で絞り込むこと
が可能となる。
シミュレーションでは実現不可能であったＣＭＯＳＬＳ
Ｉ内部に発生するあらゆる故障モードを確実に最適且つ
効率的に検出し、故障箇所を最小の工数で絞り込むこと
が可能となる。
【図１】本発明の一実施例を説明する図であり、Ｉｄｄ
ｑが規格値を越えるＦＴＰと称する論理動作テストパタ
ーンに注目してＬＳＩの故障箇所を検出する処理を示す
流れ図である。
ｑが規格値を越えるＦＴＰと称する論理動作テストパタ
ーンに注目してＬＳＩの故障箇所を検出する処理を示す
流れ図である。
【図２】本発明の一実施例を説明するための図であり、
ＦＴＰ毎に発生するＩｄｄｑ値の関係を調査したグラフ
である。
ＦＴＰ毎に発生するＩｄｄｑ値の関係を調査したグラフ
である。
【図３】本発明の一実施例を説明するための図であり、
Ｉｄｄｑ異常が検出されたＦＴＰとそれらのＦＴＰを用
いて検出された故障推定ブロックの対応の一例を一覧と
してまとめた図である。
Ｉｄｄｑ異常が検出されたＦＴＰとそれらのＦＴＰを用
いて検出された故障推定ブロックの対応の一例を一覧と
してまとめた図である。
【図４】本発明の一実施例を説明するための基本的論理
回路２入力ＮＯＲ回路の構成を示す図である。
回路２入力ＮＯＲ回路の構成を示す図である。
【図５】第１のモードを説明するための２入力ＮＯＲ回
路の真理値表である。
路の真理値表である。
【図６】第２のモードを説明するための２入力ＮＯＲ回
路の真理値表である。
路の真理値表である。
【図７】本発明の別の実施例に係る階層別絞り込みの方
式を説明する図である。
式を説明する図である。
【図８】本発明の更に別の実施例に係る故障推定ブロッ
ク整理方式を説明する図である。
ク整理方式を説明する図である。
【図９】Ｉｄｄｑ正常状態におけるＦＴＰを用いた故障
推定ブロックの整理リストである。
推定ブロックの整理リストである。
【図１０】従来のＬＳＩの故障箇所を検出方法を説明す
る図である。
る図である。
Pch１、Pch２ 第１、第２のＰチャネルＭＯＳトランジ
スタ Nch１、Nch２ 第１、第２のＮチャネルＭＯＳトランジ
スタ ＩＮ１、ＩＮ２ 第１、第２の入力端子 ＯＵＴ 出力端子 Ｂa〜Ｂz ブロック（内部回路ブロック）
スタ Nch１、Nch２ 第１、第２のＮチャネルＭＯＳトランジ
スタ ＩＮ１、ＩＮ２ 第１、第２の入力端子 ＯＵＴ 出力端子 Ｂa〜Ｂz ブロック（内部回路ブロック）
Claims (9)
- 【請求項１】ＬＳＩの入力端子より入力信号を入力した
時に発生する論理動作の静止状態電源電流が予め定めら
れた所定値を越える論理動作テストパターンを用いて、
前記ＬＳＩの内部回路の異常箇所を絞り込むことを特徴
とする故障箇所の絞り込み方法。 - 【請求項２】論理シミュレーションを用いて基本的論理
回路単位の回路の抽出を行なうことを特徴とする請求項
１記載の故障箇所の絞り込み方法。 - 【請求項３】前記論理動作の静止状態電源電流が前記予
め定められた所定値を越える論理動作テストパターンが
不連続状態で発生している時、前記静止状態電源電流が
前記予め定められた所定値を越える論理動作テストパタ
ーン（ｎ）の１つ前の論理動作データ（ｎ−１）から論
理動作テストパターン（ｎ）に移行した時に変化する基
本的論理回路単位の回路と、論理動作テストパターン
（ｎ）から次の論理動作テストパターン（ｎ＋１）へ移
行した時に変化する基本的論理回路単位の回路を検出す
ることを特徴とする請求項１記載の故障箇所の絞り込み
方法。 - 【請求項４】前記論理動作の静止状態電源電流が前記予
め定められた所定値を越える論理動作テストパターンが
ある論理動作テストパターン（ｍ）から論理動作テスト
（ｍ＋ａ）まで連続して続く時、前記論理動作テストパ
ターン（ｍ）の１つ前の論理動作テストパターン（ｍ−
１）から前記論理動作テストパターン（ｍ）に移行した
ときに変化する基本的論理回路単位の回路と、前記論理
動作テストパターン（ｍ）から前記論理動作テストパタ
ーン（ｍ＋ａ）に移行した時に変化しない基本的論理回
路単位の回路と、論理動作テストパターン（ｍ＋ａ）か
ら論理動作テストパターン（ｍ＋ａ＋１）に移行した時
に変化する基本的論理回路単位の回路と、を検出するこ
とを特徴とする請求項１記載の故障箇所の絞り込み方
法。 - 【請求項５】前記論理動作の静止状態電源電流が前記予
め定められた所定値を越える論理動作テストパターンが
複数個発生している時、前記静止状態電源電流が前記予
め定められた所定値を越える各論理動作テストパターン
と、該論理動作テストパターンにて検出した故障推定箇
所のリストを作成し、該リストからすべての前記論理動
作テストパターンにて検出されたＬＳＩの故障推定箇所
を絞り込むことを特徴とする請求項３又は４記載の故障
箇所の絞り込み方法。 - 【請求項６】前記論理動作の静止状態電源電流が前記予
め定められた所定値を越える論理動作テストパターンが
複数個発生している時の故障箇所の絞り込みは、最初に
検出した静止状態電源電流が規格値を越える論理動作テ
ストパターンにて推定した故障箇所をもとに、以後の静
止状態電源電流が規格値を越える論理動作テストパター
ンにて推定した故障箇所以外の非故障箇所を順次消去し
ていくことによりＬＳＩの故障推定箇所を絞り込むこと
を特徴とする請求項３又は４記載の故障箇所の絞り込み
方法。 - 【請求項７】前記論理動作の静止状態電源電流が前記予
め定められた所定値を越える論理動作テストパターンに
て検出した故障推定箇所をもとに、論理動作の静止状態
電源電流が正常な論理動作テストパターンにて検出され
た正常推定箇所を順次消去し、ＬＳＩの故障推定箇所を
絞り込むことを特徴とする請求項３又は４記載の故障箇
所の絞り込み方法。 - 【請求項８】前記故障推定箇所が、基本的論理回路単位
の回路であることを特徴とする請求項５〜７のいずれか
一に記載の故障箇所の絞り込み方法。 - 【請求項９】前記故障推定箇所が、論理シミュレーショ
ンにて規定された信号配線であることを特徴とする請求
項５〜７のいずれか一に記載の故障箇所の絞り込み方
法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7026175A JP2715956B2 (ja) | 1995-01-20 | 1995-01-20 | Ｉｄｄｑを用いたＣＭＯＳ論理回路の故障箇所の絞り込み方法 |
| DE19601862A DE19601862C2 (de) | 1995-01-20 | 1996-01-19 | Vorrichtung und Verfahren zur Entdeckung von fehlerhaften Logikteilschaltungen mittels eines anomalen Ruheversorgungsstroms |
| KR1019960001221A KR100195680B1 (ko) | 1995-01-20 | 1996-01-20 | 비정상 전류를 이용하는 고장 블럭 검출 시스템 |
| US08/954,990 US5850404A (en) | 1995-01-20 | 1997-06-06 | Fault block detecting system using abnormal current |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7026175A JP2715956B2 (ja) | 1995-01-20 | 1995-01-20 | Ｉｄｄｑを用いたＣＭＯＳ論理回路の故障箇所の絞り込み方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08201486A JPH08201486A (ja) | 1996-08-09 |
| JP2715956B2 true JP2715956B2 (ja) | 1998-02-18 |
Family
ID=12186207
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7026175A Expired - Fee Related JP2715956B2 (ja) | 1995-01-20 | 1995-01-20 | Ｉｄｄｑを用いたＣＭＯＳ論理回路の故障箇所の絞り込み方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5850404A (ja) |
| JP (1) | JP2715956B2 (ja) |
| KR (1) | KR100195680B1 (ja) |
| DE (1) | DE19601862C2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2947204B2 (ja) * | 1997-02-24 | 1999-09-13 | 日本電気株式会社 | Ｌｓｉの故障箇所の特定化方法 |
| JP3111931B2 (ja) | 1997-06-11 | 2000-11-27 | 日本電気株式会社 | 検査結果解析装置及び解析方法並びに解析プログラムを記録した記録媒体 |
| KR100569543B1 (ko) * | 1998-12-31 | 2006-08-21 | 주식회사 하이닉스반도체 | 반도체 메모리 테스트 장치 |
| JP2001208803A (ja) * | 2000-01-24 | 2001-08-03 | Advantest Corp | 半導体集積回路の故障シミュレーション方法および故障シミュレータ |
| JP4174167B2 (ja) * | 2000-04-04 | 2008-10-29 | 株式会社アドバンテスト | 半導体集積回路の故障解析方法および故障解析装置 |
| JP4488595B2 (ja) * | 2000-06-08 | 2010-06-23 | 株式会社アドバンテスト | テストパターン生成方法 |
| US6754864B2 (en) * | 2001-02-22 | 2004-06-22 | International Business Machines Corporation | System and method to predetermine a bitmap of a self-tested embedded array |
| JP2003084036A (ja) * | 2001-09-10 | 2003-03-19 | Nec Corp | 診断システム及び診断方法 |
| US20040193976A1 (en) * | 2003-03-31 | 2004-09-30 | Slaight Thomas M. | Method and apparatus for interconnect built-in self test based system management failure monitoring |
| CN101958262B (zh) * | 2009-07-16 | 2012-08-22 | 中芯国际集成电路制造(上海)有限公司 | 失效检测方法以及失效检测装置 |
| US8476917B2 (en) * | 2010-01-29 | 2013-07-02 | Freescale Semiconductor, Inc. | Quiescent current (IDDQ) indication and testing apparatus and methods |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3772595A (en) * | 1971-03-19 | 1973-11-13 | Teradyne Inc | Method and apparatus for testing a digital logic fet by monitoring currents the device develops in response to input signals |
| JPS6170777U (ja) * | 1984-10-15 | 1986-05-14 | ||
| JPS63145549A (ja) * | 1986-12-09 | 1988-06-17 | Hitachi Ltd | 論理回路シミユレ−シヨン方法 |
| US5321354A (en) * | 1990-07-23 | 1994-06-14 | Seiko Epson Corporation | Method for inspecting semiconductor devices |
| DE4117493A1 (de) * | 1991-05-28 | 1992-12-03 | Guenter Kemnitz | Verfahren und schaltungsanordnung zur steuerung eines betriebsruhestromtests fuer cmos-schaltungen |
| DE4305288A1 (de) * | 1993-02-20 | 1994-08-25 | Bosch Gmbh Robert | Selbsttestverfahren für nicht-reguläre CMOS-Schaltstrukturen mit hoher Defekterfassung |
| US5483170A (en) * | 1993-08-24 | 1996-01-09 | New Mexico State University Technology Transfer Corp. | Integrated circuit fault testing implementing voltage supply rail pulsing and corresponding instantaneous current response analysis |
-
1995
- 1995-01-20 JP JP7026175A patent/JP2715956B2/ja not_active Expired - Fee Related
-
1996
- 1996-01-19 DE DE19601862A patent/DE19601862C2/de not_active Expired - Fee Related
- 1996-01-20 KR KR1019960001221A patent/KR100195680B1/ko not_active IP Right Cessation
-
1997
- 1997-06-06 US US08/954,990 patent/US5850404A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR960029805A (ko) | 1996-08-17 |
| DE19601862A1 (de) | 1996-08-08 |
| JPH08201486A (ja) | 1996-08-09 |
| US5850404A (en) | 1998-12-15 |
| KR100195680B1 (ko) | 1999-06-15 |
| DE19601862C2 (de) | 1999-09-09 |
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