JP2004348801A - 半導体記憶装置、予め定められたメモリ素子を保護するための方法及び携帯電子機器 - Google Patents

半導体記憶装置、予め定められたメモリ素子を保護するための方法及び携帯電子機器 Download PDF

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Abstract

【課題】微細化が容易な不揮発性のメモリ素子を備えた半導体記憶装置及び携帯電子機器を提供すること。
【解決手段】半導体記憶装置は、複数のメモリ素子１を配列したメモリセルアレイ２１と、ライトステートマシーン３２とを備える。メモリ素子１は、半導体層１０２上にゲート絶縁膜１０３を介して形成されたゲート電極１０４と、ゲート電極１０４下に配置されたチャネル領域と、チャネル領域の両側で、チャネル領域と逆導電型の拡散領域１０７ａｂと、ゲート電極１０４の両側で、電荷を保持する機能を有するメモリ機能体１０９とを備える。ライトステートマシーン３２は、ロック信号に応答して、所定の範囲のメモリ素子のデータの書き込み及び消去を選択的に防止することができる。
【選択図】 図１

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体記憶装置及び携帯電子機器に関する。より具体的には、電荷もしくは分極を保持する機能を有するメモリ機能体を備えた電界効果トランジスタからなる不揮発性のメモリ素子を配列してなるメモリセルアレイを有する半導体記憶装置及びそのような半導体記憶装置を備えた携帯電子機器に関する。
【０００２】
【従来の技術】
従来から不揮発性の半導体記憶装置としては、代表的にはフラッシュメモリが用いられている。
【０００３】
このフラッシュメモリでは、図４０に示すように、半導体基板９０１上にゲート絶縁膜９０８を介してフローティングゲート９０２、絶縁膜９０７、ワード線（コントロールゲート）９０３がこの順に形成されており、フローティングゲート９０２の両側には、拡散領域によるソース線９０４及びビット線９０５が形成されてメモリセルを構成する。このメモリセルの周囲には、素子分離領域９０６が形成されている（特開平５−３０４２７７：特許文献１を参照）。
【０００４】
上記メモリセルは、フローティングゲート９０２中の電荷量の多寡として記憶を保持する。上記メモリセルを配列して構成したメモリセルアレイは、特定のワード線、ビット線を選択して所定の電圧を印加することにより、所望のメモリセルの書き換え、読み出し動作を行なうことができる。
【０００５】
このようなフラッシュメモリでは、フローティングゲート９０２中の電荷量が変化したとき、図４１に実線の曲線と破線の曲線で示すような、ドレイン電流Ｉｄ対ゲート電圧Ｖｇ特性を示す。すなわち、上記フローティングゲート９０２中の負電荷の量が増加すると、図４１中の実線の曲線で示す特性から破線の曲線で示す特性になって、Ｉｄ−Ｖｇ曲線は、同じドレイン電流Ｉｄに対してゲート電圧Ｖｇが増加する方向にほぼ平行移動して、閾値電圧が増加する。
【０００６】
【特許文献１】
特開平５−３０４２７７号公報
【０００７】
【発明が解決しようとする課題】
しかし、このようなフラッシュメモリでは、フローティングゲート９０２とワード線９０３とを隔てる絶縁膜９０７を配置することが機能上必要であると共に、上記フローティングゲート９０２からの電荷漏れを防ぐために、ゲート絶縁膜９０８の厚さを薄くすることが困難であった。このように、所定の厚さの絶縁膜９０７及びゲート絶縁膜９０８を必要とするため、メモリセルの微細化を阻害していた。
【０００８】
そこで、本発明の課題は、微細化が容易な不揮発性のメモリ素子を備えた半導体記憶装置及び携帯電子機器を提供することである。
【０００９】
【課題を解決するための手段】
上記課題を解決するため、本発明の半導体記憶装置は、
アドレス指定可能な複数のメモリ素子を有するメモリセルアレイと、
上記メモリセルアレイに接続されると共に、上記メモリセルアレイで行われる動作を制御し、上記メモリセルアレイにおける少なくとも１つのアドレスの少なくとも１つのブロックで行われる１つの動作又は一連の動作を表す制御信号を受け取り、上記アドレスのブロックの識別子の所定のビットを受け取ると共にさらにプロテクト信号を受け取り、上記アドレスのブロックの識別子の所定のビットと上記プロテクト信号とが予め定められた状態にあればアクティブなロック信号を生成して、このロック信号に、特定された動作を行わないことによって応答する一方、上記ロック信号の不在に、特定された各動作を上記ブロック内のアドレス毎に行うことによって応答するライトステートマシーンと、
コマンドを含むデータを受け取るように接続されると共に、上記ライトステートマシーンを制御する制御信号及び上記プロテクト信号を生成するコマンドステートマシーンとを備え、
上記メモリセルアレイの各メモリ素子は、
半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
このゲート電極下にゲート絶縁膜を介して配置されたチャネル領域と、
上記チャネル領域の両側に配置されると共に、上記チャネル領域と逆導電型を有する拡散領域と、
上記ゲート電極の両側に形成されて、電荷又は分極を保持する機能を有するメモリ機能体とを備えたことを特徴としている。
【００１０】
上記構成によれば、上記メモリセルアレイの上記メモリ素子は、従来のフローティングゲートに代えて、ゲート電極の両側にメモリ機能体を備えるので、ゲート絶縁膜の厚さを薄くできて、微細化できる。したがって、上記半導体記憶装置を微細化できる。
【００１１】
さらに、上記メモリ素子の形成プロセスは、通常のトランジスタの形成プロセスと非常に親和性が高い。それゆえ、従来技術のフラッシュメモリを不揮発性メモリ素子として用いたメモリセルアレイと、通常のトランジスタからなるローデコーダ、コラムデコーダ、プログラムベリファイ回路等の周辺回路とを混載する場合に比べて、本発明の半導体記憶装置は、飛躍的にマスク枚数及びプロセス工数を削減することができる。したがって、チップの歩留まりが向上し、コストを削減することができる。
【００１２】
さらに、上記メモリ素子では、メモリ機能体が担うメモリ機能と、ゲート絶縁膜が担うトランジスタ動作機能とを分離している。そのため、十分なメモリ機能を有したまま、ゲート絶縁膜を薄膜化して短チャンネル効果を抑制するのが容易である。さらに、ＥＥＰＲＯＭに比べて、書換えにより拡散領域間を流れる電流値が大きく変化する。したがって、上記半導体記憶装置の書込み状態と消去状態との判別が容易になる。
【００１３】
また、上記構成によれば、上記コマンドステートマシーンは、プロテクト信号を生成する一方、上記ライトステートマシーンは、プロテクト信号を受け取って、アドレスのブロックの識別子の所定のビットと上記プロテクト信号とが予め定められた状態にあればアクティブなロック信号を生成して、このアクティブなロック信号に、特定された動作を行わないことによって応答する一方、上記アクティブなロック信号の不在に、特定された各動作を上記ブロック内のアドレス毎に行うことによって応答するので、所定の範囲のメモリ素子のデータの書き込み及び消去を選択的に防止することができる。
【００１４】
また、本発明の半導体記憶装置は、
アドレスによって識別される複数のメモリ素子を有するメモリセルアレイと、
上記メモリセルアレイにおける少なくとも１つのアドレスで行われるべきメモリ動作のコマンドを出力するマイクロプロセッサとを備え、
上記マイクロプロセッサが出力するコマンドは、行われるべき少なくとも１つの動作の識別子と、メモリアドレスの少なくとも１つのブロックの識別子とを含み、
上記マイクロプロセッサは、更に、アクティブ状態のときに上記メモリセルアレイの予め定められたメモリ素子を保護することを示すプロテクト信号を出力し、
また、上記メモリセルアレイと上記マイクロプロセッサとの間に接続されたメモリコントローラを備え、
上記メモリコントローラは、上記コマンド、データ、及びアドレスのブロックの識別子を受け取って、特定された動作を上記メモリセルアレイにおける上記少なくとも１つのアドレスで行うための動作制御信号を出力し、
上記メモリコントローラは、行なわれるべき少なくとも１つの動作の識別子と上記プロテクト信号とを受け取るように接続されたコマンドステートマシーンを備え、このコマンドステートマシーンは、行われるべき動作とプロテクト信号の状態とを特定するための信号を含むライトステートマシーン制御信号を出力し、
上記メモリコントローラは、更に、上記メモリセルアレイに接続されてこのメモリセルアレイで行う動作を制御するライトステートマシーンを備え、このライトステートマシーンは上記アドレスの予め定められたビットとライトステートマシーン制御信号を受け取るように接続された論理回路を備え、この論理回路は、上記アドレスの予め定められたビットと上記プロテクト信号が予め定められた状態にある場合にアクティブなロック信号を生成して、上記アクティブなロック信号に、上記ライトステートマシーンは、特定された動作を行わないことによって応答し、
上記メモリセルアレイの各メモリ素子は、
半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
このゲート電極下にゲート絶縁膜を介して配置されたチャネル領域と、
上記チャネル領域の両側に配置されると共に、上記チャネル領域と逆導電型を有する拡散領域と、
上記ゲート電極の両側に形成されて、電荷又は分極を保持する機能を有するメモリ機能体とを備えたことを特徴としている。
【００１５】
また、本発明の予め定められたメモリ素子を保護するための方法は、
上記マイクロプロセッサは、アクティブ状態の時に上記メモリセルアレイの予め定められたメモリ素子を保護することを示すプロテクト信号を上記メモリセルアレイに出力し、
上記メモリコントローラは、上記アドレスの予め定められたビットと上記プロテクト信号とを受け取り、上記アドレスの予め定められたビットと上記プロテクト信号とが予め定められた状態にある場合にはロック信号を生成し、
上記メモリコントローラは、上記プロテクト信号の状態と上記メモリコントローラの直前の状態とによって定まる状態に入り、上記状態によって定まる次のメモリアドレスに対して動作し、上記ロック信号が生成されたときには、上記メモリコントローラは特定された動作を行わない一方、上記ロック信号が生成されないときには、上記メモリコントローラは、特定されたメモリ動作が行われるべきアドレスにおいて、メモリコントローラの状態に応じて、上記特定された動作を行うことを特徴としている。
【００１６】
１実施の形態では、上記メモリ素子の有するメモリ機能体は、ゲート電極側面と略並行に延びた電荷保持膜をさらに含む。
【００１７】
上記実施の形態によれば、メモリ素子の書込み速度が増大し、プログラムベリファイ動作を高速化することができる。また、メモリ効果のばらつきを抑制して、上記メモリ素子を、所望のレベルに高精度にプログラムすることができて、プログラムベリファイ動作を短時間で完了することができる。
【００１８】
また、１実施の形態では、上記メモリ素子の有するＮ型拡散領域のチャネル側に隣接して、Ｐ型高濃度領域を設けている。
【００１９】
上記実施の形態によれば、メモリ素子の書き込み速度が増大し、プログラムベリファイ動作を高速化することができる。
【００２０】
また、１実施の形態では、上記メモリ素子は、ゲート絶縁膜の表面と略並行な表面を有して電荷を保持する機能を有する膜とチャネル領域又は半導体層とを隔てる絶縁膜を有し、この絶縁膜の膜厚が、上記ゲート絶縁膜の膜厚より薄く、かつ、０．８ｎｍ以上である。
【００２１】
上記実施の形態によれば、メモリ機能体への電荷の注入が容易になり、メモリ素子への書き込み速度が増大して、プログラムベリファイ動作を高速化することができ、かつ、低電圧で書き込みを行うことができて、プログラムベリファイ動作を低消費電力化することができる。
【００２２】
また、１実施の形態では、上記メモリ素子の有するメモリ機能体の少なくとも一部が拡散領域の一部にオーバーラップしている。
【００２３】
上記実施の形態によれば、補助ゲート無しで低電圧で書き込みを行うことができて、プログラムベリファイ動作を低消費電力化することができる。
【００２４】
また、本発明の携帯電子機器は、上述の半導体記憶装置を備える。
【００２５】
上記構成によれば、上記メモリ素子と論理回路の混載プロセスが簡易なので、製造コストを抑制することができて、安価で、かつ、読み出し、書き込みの動作速度を向上させることができ、かつ、メモリ素子の書き込み及び消去を防止するようにすることができる。
【００２６】
【発明の実施の形態】
まず、本発明の半導体記憶装置に用いる不揮発性のメモリ素子について、その概略を説明する。
【００２７】
上記メモリ素子は、主として、半導体層と、ゲート絶縁膜と、ゲート電極と、チャネル領域と、拡散領域と、メモリ機能体とから構成される。ここで、上記チャネル領域とは、通常、半導体層と同じ導電型の領域であって、ゲート電極直下の領域を意味し、拡散領域は、チャネル領域と逆導電型の領域を意味する。
【００２８】
具体的には、本発明のメモリ素子は、拡散領域である１つの第１導電型の領域と、チャネル領域である第２導電型の領域と、第１及び第２導電型の領域の境界を跨って配置された１つのメモリ機能体と、ゲート絶縁膜を介して設けられた電極とから構成されていてもよいが、ゲート絶縁膜上に形成されたゲート電極と、ゲート電極の両側に形成された２つのメモリ機能体と、メモリ機能体のゲート電極と反対側のそれぞれに配置される２つの拡散領域と、ゲート電極下に配置されたチャネル領域とから構成されることが適当である。
【００２９】
本発明の半導体装置は、半導体層として半導体基板の上、好ましくは半導体基板内に形成された第１導電型のウェル領域の上に形成されることが好ましい。
【００３０】
半導体基板としては、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン、ゲルマニウム等の元素半導体、シリコンゲルマニウム、ＧａＡｓ、ＩｎＧａＡｓ、ＺｎＳｅ、ＧａＮ等の化合物半導体によるバルク基板が挙げられる。また、表面に半導体層を有するものとして、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）基板、ＳＯＳ基板又は多層ＳＯＩ基板等の種々の基板、ガラスやプラスチック基板上に半導体層を有するものを用いてもよい。なかでもシリコン基板又は表面にシリコン層が形成されたＳＯＩ基板等が好ましい。半導体基板又は半導体層は、内部を流れる電流量に多少が生ずるが、単結晶（例えば、エピタキシャル成長による）、多結晶又はアモルファスのいずれであってもよい。
【００３１】
この半導体層上には、素子分離領域が形成されていることが好ましく、さらにトランジスタ、キャパシタ、抵抗等の素子、これらによる回路、半導体装置や層間絶縁膜が組み合わせられて、シングル又はマルチレイヤー構造で形成されていてもよい。なお、素子分離領域は、ＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）膜、トレンチ酸化膜、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）膜等種々の素子分離膜により形成することができる。半導体層は、Ｐ型又はＮ型の導電型を有していてもよく、泌半導体層には、少なくとも１つの第１導電型（Ｐ型又はＮ型）のウェル領域が形成されていることが好ましい。半導体層及びウェル領域の不純物濃度は、当該分野で公知の範囲のものが使用できる。なお、半導体層としてＳＯＩ基板を用いる場合には、表面半導体層には、ウェル領域が形成されていてもよいが、チャネル領域下にボディ領域を有していてもよい。
【００３２】
ゲート絶縁膜は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、例えば、シリコン酸化膜、シリコン窒化膜等の絶縁膜；酸化アルミニウム膜、酸化チタニウム膜、酸化タンタル膜、酸化ハフニウム膜などの高誘電体膜の単層膜又は積層膜を使用することができる。なかでも、シリコン酸化膜が好ましい。ゲート絶縁膜は、例えば、１〜２０ｎｍ程度、好ましく１〜６ｎｍ程度の膜厚とすることが適当である。ゲート絶縁膜は、ゲート電極直下にのみ形成されていてもよいし、ゲート電極よりも大きく（幅広で）形成されていてもよい。
【００３３】
ゲート電極は、ゲート絶縁膜上に、通常半導体装置に使用されるような形状又は下端部に凹部を有した形状で形成されている。なお、ゲート電極は、単層又は多層の導電膜によって分離されることなく、一体形状として形成されていることが好ましいが、単層又は多層の導電膜によって、分離した状態で配置していてもよい。また、ゲート電極は、側壁に側壁絶縁膜を有していてもよい。ゲート電極は、通常、半導体装置に使用されるものであれば特に限定されるものではなく、導電膜、例えば、ポリシリいい・コン：銅、アルミニウム等の金属：タングステン、チタン、タンタル等の高融点金属：高融点金属とのシリサイド等の単層膜又は積層膜等が挙げられる。ゲート電極の膜厚は、例えば５０〜４００ｎｍ程度の膜厚で形成することが適当である。なお、ゲート電極の下にはチャネル領域が形成されている。
【００３４】
なお、ゲート電極は、後述するメモリ機能体の側壁のみに形成されるか、あるいはメモリ機能体の上部を覆わないことが好ましい。このような配置により、コンタクトプラグをよりゲート電極と接近して配置することができるので、メモリ素子の微細化が容易となる。また、このような単純な配置を有するメモリ素子は製造が容易であり、歩留まりを向上することができる。
【００３５】
メモリ機能体は、少なくとも電荷を保持する機能（以下「電荷保持機能」と記す）を有する。言換えると、電荷を蓄え、保持するか、電荷をトラップするか、電荷分極状態を保持する機能を有する。この機能は、例えば、電荷保持機能を有する膜又は領域をメモリ機能体が含むことにより発揮される。この機能を果たすものとしては、シリコン窒化物；シリコン；リン、ボロン等の不純物を含むシリケートガラス；シリコンカーバイド；アルミナ；ハフニウムオキサイド、ジルコニウムオキサイド、タンタルオキサイド等の高誘電体；酸化亜鉛；強誘電体；金属等が挙げられる。したがって、メモリ機能体は、例えば、シリコン窒化膜を含む絶縁膜；導電膜もしくは半導体層を内部に含む絶縁膜；導電体もしくは半導体ドットを１つ以上含む絶縁膜；電界により内部電荷が分極し、その状態が保持される強誘電体膜を含む絶縁膜等の単層又は積層構造によって形成することができる。なかでも、シリコン窒化膜は、電荷をトラップする準位が多数存在するため大きなヒステリシス特性を得ることができ、また、電荷保持時間が長く、リークパスの発生による電荷漏れの問題が生じないため保持特性が良好であり、さらに、ＬＳＩプロセスではごく標準的に用いられる材料であるため、好ましい。
【００３６】
シリコン窒化膜などの電荷保持機能を有する膜を内部に含む絶縁膜をメモリ機能体として用いることにより、記憶保持に関する信頼性を高めることができる。シリコン窒化膜は絶縁体であるから、その一部に電荷のリークが生じた場合でも、直ちにシリコン窒化膜全体の電荷が失われることがないからである。また、複数のメモリ素子を配列する場合、メモリ素子間の距離が縮まって隣接するメモリ機能体が接触しても、メモリ機能体が導電体からなる場合のように夫々のメモリ機能体に記憶された情報が失われることがない。さらに、コンタクトプラグをよりメモリ機能体と接近して配置することができ、場合によってはメモリ機能体と重なるように配置することができるので、メモリ素子の微細化が容易となる。
【００３７】
なお、記憶保持に関する信頼性を高めるためには、電荷保持機能を有する膜は、必ずしも膜状である必要はなく、電荷保持機能を有する膜が絶縁膜中に離散的に存在することが好ましい。具体的には、電荷を保持しにくい材料、例えば、シリコン酸化物中にドット状に電荷保持機能を有する膜が分散していることが好ましい。
【００３８】
電荷保持膜として導電膜又は半導体層を用いる場合には、電荷保持膜が半導体層（半導体基板、ウェル領域、ボディ領域又はソース／ドレイン領域もしくは拡散領域）又はゲート電極と直接接触しないように、絶縁膜を介して配置させることが好ましい。例えば、導電膜と絶縁膜との積層構造、絶縁膜内に導電膜をドット状等に分散させた構造、ゲートの側壁に形成された側壁絶縁膜内の一部に配置した構造等が挙げられる。
【００３９】
導電膜又は半導体層を内部に含む絶縁膜をメモリ機能体として用いることにより、導電体又は半導体中への電荷の注入量を自由に制御でき、多値化しやすいため、好ましい。
【００４０】
さらに、導電体又は半導体ドットを１つ以上含む絶縁膜をメモリ機能体として用いることにより、電荷の直接トンネリングによる書込・消去が行ないやすくなり、低消費電力化することができ、好ましい。
【００４１】
また、メモリ機能体として、電界により分極方向が変化するＰＺＴ、ＰＬＺＴ等の強誘電体膜を用いてもよい。この場合、分極により強誘電体膜の表面に実質的に電荷が発生し、その状態で保持される。従って、メモリ機能を有する膜外から電荷を供給され、電荷をトラップする膜と同様なヒステリシス特性を得ることができ、かつ、強誘電体膜の電荷保持は、膜外からの電荷注入の必要がなく、膜内の電荷の分極のみによってヒステリシス特性を得ることができるため、高速に書込・消去ができ、好ましい。
【００４２】
なお、メモリ機能体を構成する絶縁膜としては、電荷を逃げにくくする領域又は電荷を逃げにくくする機能を有する膜であることが適当であり、この電荷を逃げにくくする機能を果たすものとしては、シリコン酸化膜等が挙げられる。
【００４３】
メモリ機能体に含まれる電荷保持膜は、直接又は絶縁膜を介してゲート電極の両側に配置しており、また、直接、ゲート絶縁膜を介して半導体層（半導体基板、ウェル領域、ボディ領域又はソース／ドレイン領域もしくは拡散領域）上に配置している。ゲート電極の両側の電荷保持膜は、直接又は絶縁膜を介してゲート電極の側壁の全て又は一部を覆うように形成されていることが好ましい。応用例としては、ゲート電極が下端部に凹部を有する場合には、直接又は絶縁膜を介して凹部を完全に又は凹部の一部を埋め込むように形成されていてもよい。
【００４４】
拡散領域は、ソース／ドレイン領域として機能させることができ、半導体層又はウェル領域と逆導電型を有する。拡散領域と半導体層又はウェル領域との接合は、不純物濃度が急峻であることが好ましい。ホットエレクトロンやホットホールが低電圧で効率良く発生し、より低電圧で高速な動作が可能となるからである。拡散領域の接合深さは、特に限定されるものではなく、得ようとする半導体記憶装置の性能等に応じて、適宜調整することができる。なお、半導体基板としてＳＯＩ基板を用いる場合には、拡散領域は、表面半導体層の膜厚よりも小さな接合深さを有していてもよいが、表面半導体層の膜厚とほぼ同程度の接合深さを有していることが好ましい。
【００４５】
拡散領域は、ゲート電極端とオーバーラップするように配置していてもよいし、ゲート電極端と一致するように配置してもよいし、ゲート電極端に対してオフセットされて配置されていてもよい。特に、オフセットされている場合には、ゲート電極に電圧を印加したとき、電荷保持膜下のオフセット領域の反転しやすさが、メモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果の低減をもたらすため、好ましい。ただし、あまりオフセットしすぎると、拡散領域（ソース／ドレイン）間の駆動電流が著しく小さくなるため、ゲート長方向に対して平行方向の電荷保持膜の厚さよりもオフセット量、つまり、ゲート長方向における一方のゲート電極端から近い方の拡散領域までの距離は短い方が好ましい。特に重要なことは、メモリ機能体中の電荷保持機能を有する膜又は領域の少なくとも一部が、拡散領域の一部とオーバーラップしていることである。本発明の半導体記憶装置を構成するメモリ素子の本質は、メモリ機能体の側壁部にのみ存在するゲート電極と拡散領域間の電圧差により、メモリ機能体を横切る電界によって記憶を書き換えることであるためである。
【００４６】
拡散領域は、その一部が、チャネル領域表面、つまり、ゲート絶縁膜下面よりも高い位置に延設されていてもよい。この場合には、半導体基板内に形成された拡散領域上に、この拡散領域と一体化した導電膜が積層されて構成されていることが適当である。導電膜としては、例えば、ポリシリコン、アモルファスシリコン等の半導体、シリサイド、上述した金属、高融点金属等が挙げられる。なかでも、ポリシリコンが好ましい。ポリシリコンは、不純物拡散速度が半導体層に比べて非常に大きいために、半導体層内における拡散領域の接合深さを浅くするのが容易で、短チャネル効果の抑制がしやすいためである。なお、この場合には、この拡散領域の一部は、ゲート電極とともに、メモリ機能体の少なくとも一部を挟持するように配置することが好ましい。
【００４７】
本発明のメモリ素子は、通常の半導体プロセスによって、例えば、ゲート電極の側壁に単層又は積層構造のサイドウォールスペーサを形成する方法と同様の方法によって形成することができる。具体的には、ゲート電極を形成した後、電荷保持機能を有する膜（以下「電荷保持膜」と記す）、電荷保持膜／絶縁膜、絶縁膜／電荷保持膜、絶縁膜／電荷保持膜／絶縁膜等の電荷保持膜を含む単層膜又は積層膜を形成し、適当な条件下でエッチバックしてこれらの膜をサイドウォールスペーサ状に残す方法；絶縁膜又は電荷保持膜を形成し、適当な条件下でエッチバックしてサイドウォールスペーサ状に残し、さらに電荷保持膜又は絶縁膜を形成し、同様にエッチバックしてサイドウォールスペーサ状に残す方法；粒子状の電荷保持材料を分散させた絶縁膜材料を、ゲート電極を含む半導体層上に塗布又は堆積し、適当な条件下でエッチバックして、絶縁膜材料をサイドウォールスペーサ形状に残す方法；ゲート電極を形成した後、前記単層膜又は積層膜を形成し、マスクを用いてパターニングする方法等が挙げられる。また、ゲート電極を形成する前に、電荷保持膜、電荷保持膜／絶縁膜、絶縁膜／電荷保持膜、絶縁膜／電荷保持膜／絶縁膜等を形成し、これらの膜のチャネル領域となる領域に開口を形成し、その上全面にゲート電極材料膜を形成し、このゲート電極材料膜を、開口を含み、開口よりも大きな形状でパターニングする方法等が挙げられる。
【００４８】
このメモリ素子の形成方法の一例を説明する。
【００４９】
まず、公知の手順で、半導体基板上にゲート絶縁膜及びゲート電極を形成する。続いて、上記半導体基板上全面に、膜厚０．８〜２０ｎｍ、より好ましくは膜厚３〜１０ｎｍのシリコン酸化膜を、熱酸化法により形成し、又はＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により堆積する。次に、上記シリコン酸化膜上全面に、膜厚２〜１５ｎｍ、より好ましくは３〜１０ｎｍのシリコン窒化膜をＣＶＤ法により堆積する。更に、上記シリコン窒化膜上全面に、２０〜７０ｎｍのシリコン酸化膜をＣＶＤ法により堆積する。
【００５０】
続いて、異方性エッチングによりシリコン酸化膜／シリコン窒化膜／シリコン酸化膜をエッチングバックすることにより、記憶に最適なメモリ機能体を、ゲート電極の側壁にサイドウォールスペーサ状に形成する。
【００５１】
その後、上記ゲート電極及びサイドウォールスペーサ状のメモリ機能体をマスクとしてイオン注入することにより、拡散層領域（ソース／ドレイン領域）を形成する。その後、公知の手順でシリサイド工程や上部配線工程を行なえばよい。
【００５２】
本発明のメモリ素子を配列してメモリセルアレイを構成した場合、メモリ素子の最良の形態は、例えば、（１）複数のメモリ素子のゲート電極が一体となってワード線の機能を有する、（２）上記ワード線の両側にはメモリ機能体が形成されている、（３）メモリ機能体内で電荷を保持するのは絶縁体、特にシリコン窒化膜である、（４）メモリ機能体はＯＮＯ（Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ）膜で構成されており、シリコン窒化膜はゲート絶縁膜の表面と略平行な表面を有している、（５）メモリ機能体中のシリコン窒化膜はワード線及びチャネル領域とシリコン酸化膜で隔てられている、（６）メモリ機能体内のシリコン窒化膜と拡散領域とがオーバーラップしている、（７）ゲート絶縁膜の表面と略平行な表面を有するシリコン窒化膜とチャネル領域又は半導体層とを隔てる絶縁膜の厚さと、ゲート絶縁膜の厚さが異なる、（８）１個のメモリ素子の書込み及び消去動作は単一のワード線により行なう、（９）メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極（ワード線）がない、（１０）メモリ機能体の直下で拡散領域と接する部分に拡散領域の導電型と反対導電型の不純物濃度が濃い領域を有する、という要件の全てを満たすものである。ただし、これらの要件の１つでも満たすものであればよい。
【００５３】
上述した要件の特に好ましい組み合わせは、例えば、（３）メモリ機能体内で電荷を保持するのが絶縁体、特にシリコン窒化膜であり、（６）メモリ機能体内の絶縁膜（シリコン窒化膜）と拡散領域とがオーバーラップしており、（９）メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極（ワード線）がない場合である。
【００５４】
要件（３）及び要件（９）を満たす場合には、以下のように、非常に有用である。まず、ビット線コンタクトをワード線側壁のメモリ機能体と、より接近して配置することができ、又はメモリ素子間の距離が接近しても、複数のメモリ機能体が干渉せず、記憶情報を保持できる。したがって、メモリ素子の微細化が容易となる。なお、メモリ機能体内の電荷保持領域が導電体の場合、容量カップリングによりメモリ素子間が近づくにつれて電荷保持領域間で干渉が起き、記憶情報を保持できなくなる。
【００５５】
また、メモリ機能体内の電荷保持領域が絶縁体（例えば、シリコン窒化膜）である場合、メモリセル毎にメモリ機能体を独立させる必要がなくなる。例えば、複数のメモリセルで共有される１本のワード線の両側に形成されたメモリ機能体は、メモリセル毎に分離する必要が無く、１本のワード線の両側に形成されたメモリ機能体を、ワード線を共有する複数のメモリセルで共有することが可能となる。そのため、メモリ機能体を分離するフォト、エッチング工程が不要となり、製造工程が簡略化される。さらに、フォトリソグラフィ工程の位置合わせマージン、エッチングの膜減りマージンが不要となるため、メモリセル間のマージンを縮小できる。したがって、メモリ機能体内の電荷保持領域が導電体（例えば、多結晶シリコン膜）である場合と比較して、同じ微細加工レベルで形成しても、メモリセル占有面積を微細化することができる。なお、メモリ機能体内の電荷保持領域が導電体である場合、メモリ機能体をメモリセル毎に分離するフォト、エッチング工程が必要となり、フォトの位置合わせマージン、エッチングの膜減りマージンが必要となる。
【００５６】
さらに、メモリ機能体の上には書込み及び消去動作を補助する機能を有する電極がなく素子構造が単純であるから工程数が減少し、歩留まりを向上させることができる。したがって、論理回路やアナログ回路を構成するトランジスタとの混載を容易にすることができるとともに、安価な半導体記憶装置を得ることができる。
【００５７】
また、要件（３）及び（９）を満たす場合であって、さらに要件（６）を満たす場合には、より有用である。つまり、メモリ機能体内の電荷保持領域と拡散領域とをオーバーラップさせることにより、非常に低電圧で書込、消去が可能となる。具体的には、５Ｖ以下という低電圧により、書込み及び消去動作を行なうことができる。この作用は、回路設計上においても非常に大きな効果である。フラッシュメモリのような高電圧をチップ内で作る必要がなくなるため、莫大な占有面積が必要となるチャージポンピング回路を省略又は規模を小さくすることが可能となる。特に、小規模容量のメモリを調整用としてロジックＬＳＩに内蔵する場合、メモリ部の占有面積はメモリセルよりも、メモリセルを駆動する周辺回路の占有面積が支配的となるため、メモリセル用電圧昇圧回路を省略又は規模を小さくすることは、チップサイズを縮小させるためには最も効果的となる。
【００５８】
一方、要件（３）を満たさない場合、つまり、メモリ機能体内で電荷を保持するのが導電体である場合は、要件（６）を満たさない、つまり、メモリ機能体内の導電体と拡散領域がオーバーラップしていない場合でも、書込み動作を行なうことができる。これは、メモリ機能体内の導電体がゲート電極との容量カップリングにより書込み補助を行なうからである。
【００５９】
また、要件（９）を満たさない場合、つまり、メモリ機能体の上に書込み及び消去動作を補助する機能を有する電極がある場合は、要件（６）を満たさない、つまり、メモリ機能体内の絶縁体と拡散領域とがオーバーラップしていない場合でも、書込み動作を行なうことができる。
【００６０】
本発明の半導体記憶装置においては、メモリ素子は、その一方又は両方に、トランジスタが直列に接続していてもよいし、ロジックトランジスタと、同一のチップ上に混載されていてもよい。このような場合には、本発明の半導体装置、特にメモリ素子を、トランジスタ及びロジックトランジスタなどの通常の標準トランジスタの形成プロセスと非常に親和性が高い工程で形成することができるため、同時に形成することができる。したがって、メモリ素子とトランジスタ又はロジックトランジスタとを混載するプロセスは非常に簡便なものとなり、安価な混載装置を得ることができる。
【００６１】
本発明の半導体記憶装置は、メモリ素子が、１つのメモリ機能体に２値又はそれ以上の情報を記憶させることができ、これにより、４値又はそれ以上の情報を記憶するメモリ素子として機能させることができる。なお、メモリ素子は、２値の情報を記憶させるのみでもよい。また、メモリ素子を、メモリ機能体による可変抵抗効果により、選択トランジスタとメモリトランジスタとの機能を兼ね備えたメモリセルとしても機能させることができる。
【００６２】
本発明の半導体記憶装置は、論理素子又は論理回路等と組み合わせることにより、パーソナルコンピュータ、ノート、ラップトップ、パーソナル・アシスタント／発信機、ミニコンピュータ、ワークステーション、メインフレーム、マルチプロセッサ・コンピュータ又は他のすべての型のコンピュータシステム等のデータ処理システム；ＣＰＵ、メモリ、データ記憶装置等のデータ処理システムを構成する電子部品；電話、ＰＨＳ、モデム、ルータ等の通信機器；ディスプレイパネル、プロジェクタ等の画像表示機器；プリンタ、スキャナ、複写機等の事務機器；ビデオカメラ、デジタルカメラ等の撮像機器；ゲーム機、音楽プレーヤ等の娯楽機器；携帯情報端末、時計、電子辞書等の情報機器；カーナビゲーションシステム、カーオーディオ等の車載機器；動画、静止画、音楽等の情報を記録、再生するためのＡＶ機器；洗濯機、電子レンジ、冷蔵庫、炊飯器、食器洗い機、掃除機、エアコン等の電化製品；マッサージ器、体重計、血圧計等の健康管理機器；ＩＣカード、メモリカード等の携帯型記憶装置等の電子機器への幅広い応用が可能である。特に、携帯電話、携帯情報端末、ＩＣカード、メモリカード、携帯型コンピュータ、携帯型ゲーム機、デジタルカメラ、ポータブル動画プレーヤ、ポータブル音楽プレーヤ、電子辞書、時計等の携帯電子機器への応用が有効である。なお、本発明の半導体記憶装置は、電子機器の制御回路又はデータ記憶回路の少なくとも一部として内蔵されるか、あるいは必要に応じて着脱可能に組み込んでもよい。
【００６３】
以下に、本発明の半導体記憶装置、表示装置又は携帯電子機器の実施の形態を、図面に基づいて詳細に説明する。
【００６４】
（実施の形態１）
この実施の形態の半導体記憶装置は、図１に示すような、メモリ素子１を備える。
【００６５】
メモリ素子１は、半導体基板上１０１表面に形成されたＰ型ウェル領域１０２上にゲート絶縁膜１０３を介してゲート電極１０４が形成されている。ゲート電極１０４の上面及び側面には、電荷を保持するトラップ準位を有し、電荷保持膜となるシリコン窒化膜１０９が配置されており、シリコン窒化膜１０９のなかでゲート電極１０４の両側壁部分が、それぞれ実際に電荷を保持するメモリ機能部１０５ａ、１０５ｂとなっている。ここで、メモリ機能部とは、メモリ機能体又は電荷保持膜のうちで書換え動作により実際に電荷が蓄積される部分を指す。ゲート電極１０４の両側であってＰ型ウェル領域１０２内に、それぞれソース領域又はドレイン領域として機能するＮ型の拡散領域１０７ａ、１０７ｂが形成されている。拡散領域１０７ａ、１０７ｂは、オフセット構造を有している。すなわち、拡散領域１０７ａ、１０７ｂはゲート電極下の領域１２１には達しておらず、電荷保持膜下のオフセット領域１２０がチャネル領域の一部を構成している。
【００６６】
なお、実質的に電荷を保持するメモリ機能部１０５ａ、１０５ｂは、ゲート電極１０４の両側壁部分である。したがって、この部分に対応する領域にのみに、シリコン窒化膜１０９が形成されていればよい（図２（ａ）参照）。また、メモリ機能部１０５ａ、１０５ｂは、ナノメートルサイズの導電体又は半導体からなる微粒子１１１が絶縁膜１１２中に散点状に分布する構造を有していてもよい（図２（ｂ）参照）。このとき、微粒子１１１が１ｎｍ未満であると、量子効果が大きすぎるためにドットに電荷がトンネルするのが困難になり、１０ｎｍを超えると室温では顕著な量子効果が現れなくなる。したがって、微粒子１１１の直径は１ｎｍ〜１０ｎｍの範囲にあることが好ましい。さらに、電荷保持膜となるシリコン窒化膜１０９は、ゲート電極の側面においてサイドウォールスペーサ状に形成されていてもよい（図３参照）。
【００６７】
メモリ素子の書込み動作原理を、図３及び図４を用いて説明する。なお、ここではメモリ機能体１３１ａ、１３１ｂ全体が電荷を保持する機能を有する場合について説明する。また、書込みとは、メモリ素子がＮチャネル型である場合にはメモリ機能体１３１ａ、１３１ｂに電子を注入することを指す。以後、メモリ素子はＮチャネル型であるとして説明する。
【００６８】
第２のメモリ機能体１３１ｂに電子を注入する（書込む）ためには、図３に示すように、Ｎ型の第１の拡散領域１０７ａをソース電極に、Ｎ型の第２の拡散領域１０７ｂをドレイン電極とする。例えば、第１の拡散領域１０７ａ及びＰ型ウェル領域１０２に０Ｖ、第２の拡散領域１０７ｂに＋５Ｖ、ゲート電極１０４に＋５Ｖを印加する。このような電圧条件によれば、反転層２２６が、第１の拡散領域１０７ａ（ソース電極）から伸びるが、第２の拡散領域１０７ｂ（ドレイン電極）に達することなく、ピンチオフ点が発生する。電子は、ピンチオフ点から第２の拡散領域１０７ｂ（ドレイン電極）まで高電界により加速され、いわゆるホットエレクトロン（高エネルギーの伝導電子）となる。このホットエレクトロンが第２のメモリ機能体１３１ｂに注入されることにより書込みが行なわれる。なお、第１のメモリ機能体１３１ａ近傍では、ホットエレクトロンが発生しないため、書込みは行なわれない。
【００６９】
一方、第１のメモリ機能体１３１ａに電子を注入する（書込む）ためには、図４に示すように、第２の拡散領域１０７ｂをソース電極に、第１の拡散領域１０７ａをドレイン電極とする。例えば、第２の拡散領域１０７ｂ及びＰ型ウェル領域１０２に０Ｖ、第１の拡散領域１０７ａに＋５Ｖ、ゲート電極１０４に＋５Ｖを印加する。このように、第２のメモリ機能体１３１ｂに電子を注入する場合とは、ソース／ドレイン領域を入れ替えることにより、第１のメモリ機能体１３１ａに電子を注入して、書込みを行なうことができる。
【００７０】
次に、メモリ素子の消去動作原理を図５及び図６を用いて説明する。
【００７１】
第１のメモリ機能体１３１ａに記憶された情報を消去する第１の方法では、図５に示すように、第１の拡散領域１０７ａに正電圧（例えば、＋５Ｖ）、Ｐ型ウェル領域１０２に０Ｖを印加して、第１の拡散領域１０７ａとＰ型ウェル領域１０２とのＰＮ接合に逆方向バイアスをかけ、さらにゲート電極１０４に負電圧（例えば、−５Ｖ）を印加する。このとき、ＰＮ接合のうちゲート電極１０４付近では、負電圧が印加されたゲート電極の影響により、特にポテンシャルの勾配が急になる。そのため、バンド間トンネルによりＰＮ接合のＰ型ウェル領域１０２側にホットホール（高エネルギーの正孔）が発生する。このホットホールが負の電位をもつゲート電極１０４方向に引きこまれ、その結果、第１のメモリ機能体１３１ａにホール注入が行なわれる。このようにして、第１のメモリ機能体１３１ａの消去が行なわれる。このとき第２の拡散領域１０７ｂには０Ｖを印加すればよい。
【００７２】
第２のメモリ機能体１３１ｂに記憶された情報を消去する場合は、上記において第１の拡散領域と第２の拡散領域との電位を入れ替えればよい。
【００７３】
第１のメモリ機能体１３１ａに記憶された情報を消去する第２の方法では、図６に示すように、第１の拡散領域１０７ａに正電圧（例えば、＋４Ｖ）、第２の拡散領域１０７ｂに０Ｖ、ゲート電極１０４に負電圧（例えば、−４Ｖ）、Ｐ型ウェル領域１０２に正電圧（例えば、＋０．８Ｖ）を印加する。この際、Ｐ型ウェル領域１０２と第２の拡散領域１０７ｂとの間に順方向電圧が印加され、Ｐ型ウェル領域１０２に電子が注入される。注入された電子は、Ｐ型ウェル領域１０２と第１の拡散領域１０７ａとのＰＮ接合まで拡散し、そこで強い電界により加速されてホットエレクトロンとなる。このホットエレクトロンは、ＰＮ接合において、電子−ホール対を発生させる。すなわち、Ｐ型ウェル領域１０２と第２の拡散領域１０７ｂとの間に順方向電圧を印加することにより、Ｐ型ウェル領域１０２に注入された電子がトリガーとなって、反対側に位置するＰＮ接合でホットホールが発生する。ＰＮ接合で発生したホットホールは負の電位をもつゲート電極１０４方向に引きこまれ、その結果、第１のメモリ機能体１３１ａに正孔注入が行なわれる。
【００７４】
この方法によれば、Ｐ型ウェル領域と第１の拡散領域１０７ａとのＰＮ接合において、バンド間トンネルによりホットホールが発生するに足りない電圧しか印加されない場合においても、第２の拡散領域１０７ｂから注入された電子は、ＰＮ接合で電子−正孔対が発生するトリガーとなり、ホットホールを発生させることができる。したがって、消去動作時の電圧を低下させることができる。特に、オフセット領域１２０（図１参照）が存在する場合は、負の電位が印加されたゲート電極によりＰＮ接合が急峻となる効果が少ない。そのため、バンド間トンネルによるホットホールの発生が難しいが、第２の方法はその欠点を補い、低電圧で消去動作を実現することができる。
【００７５】
なお、第１のメモリ機能体１３１ａに記憶された情報を消去する場合、第１の消去方法では、第１の拡散領域１０７ａに＋５Ｖを印加しなければならなかったが、第２の消去方法では、＋４Ｖで足りた。このように、第２の方法によれば、消去時の電圧を低減することができるので、消費電力が低減され、ホットキャリアによるメモリ素子の劣化を抑制することができる。
【００７６】
また、いずれの消去方法によっても、メモリ素子は過消去が起きにくい。ここで過消去とは、メモリ機能体に蓄積された正孔の量が増大するにつれ、飽和することなく閾値が低下していく現象である。フラッシュメモリを代表とするＥＥＰＲＯＭでは大きな問題となっており、特に閾値が負になった場合にメモリセルの選択が不可能になるという致命的な動作不良を生じる。一方、本発明の半導体記憶装置におけるメモリ素子では、メモリ機能体に大量の正孔が蓄積された場合においても、メモリ機能体下に電子が誘起されるのみで、ゲート絶縁膜下のチャネル領域のポテンシャルにはほとんど影響を与えない。消去時の閾値はゲート絶縁膜下のポテンシャルにより決まるので、過消去が起きにくくなる。
【００７７】
さらに、メモリ素子の読み出し動作原理を、図７を用いて説明する。
【００７８】
第１のメモリ機能体１３１ａに記憶された情報を読み出す場合、第１の拡散領域１０７ａをソース電極に、第２の拡散領域１０７ｂをドレイン電極とし、トランジスタを動作させる。例えば、第１の拡散領域１０７ａ及びＰ型ウェル領域１０２に０Ｖ、第２の拡散領域１０７ｂに＋１．８Ｖ、ゲート電極１０４に＋２Ｖを印加する。この際、第１のメモリ機能体１３１ａに電子が蓄積していない場合には、ドレイン電流が流れやすい。一方、第１のメモリ機能体１３１ａに電子が蓄積している場合は、第１のメモリ機能体１３１ａ近傍で反転層が形成されにくいので、ドレイン電流は流れにくい。したがって、ドレイン電流を検出することにより、第１のメモリ機能体１３１ａの記憶情報を読み出すことができる。特に、ピンチオフ動作させるような電圧を与えて読み出す場合、第２のメモリ機能体１３１ｂにおける電荷蓄積の有無に影響されることなく、第１のメモリ機能体１３１ａにおける電荷蓄積の状態についてより高精度に判定することが可能になる。
【００７９】
第２のメモリ機能体１３１ｂに記憶された情報を読み出す場合、第２の拡散領域１０７ｂをソース電極に、第１の拡散領域１０７ａをドレイン電極とし、トランジスタを動作させる。例えば、第２の拡散領域１０７ｂ及びＰ型ウェル領域１０２に０Ｖ、第１の拡散領域１０７ａに＋１．８Ｖ、ゲート電極１０４に＋２Ｖを印加すればよい。このように、第１のメモリ機能体１３１ａに記憶された情報を読み出す場合とは、ソース／ドレイン領域を入れ替えることにより、第２のメモリ機能体１３１ｂに記憶された情報の読出しを行なうことができる。
【００８０】
なお、ゲート電極１０４で覆われないチャネル領域（オフセット領域１２０）が残されている場合、ゲート電極１０４で覆われないチャネル領域においては、メモリ機能体１３１ａ、１３１ｂの余剰電荷の有無によって反転層が消失又は形成され、その結果、大きなヒステリシス（閾値の変化）が得られる。ただし、オフセット領域１２０の幅があまり大きいと、ドレイン電流が大きく減少し、読出し速度が大幅に遅くなる。したがって、十分なヒステリシスと読出し速度が得られるように、オフセット領域１２０の幅を決定することが好ましい。
【００８１】
拡散領域１０７ａ、１０７ｂがゲート電極１０４端に達している場合、つまり、拡散領域１０７ａ、１０７ｂとゲート電極１０４とがオーバーラップしている場合であっても、書込み動作によりトランジスタの閾値はほとんど変わらなかったが、ソース／ドレイン端での寄生抵抗が大きく変わり、ドレイン電流は大きく減少（１桁以上）する。したがって、ドレイン電流の検出により読出しが可能であり、メモリとしての機能を得ることができる。ただし、より大きなメモリヒステリシス効果を必要とする場合、拡散領域１０７ａ、１０７ｂとゲート電極１０４とがオーバーラップしていない（オフセット領域１２０が存在する）ほうが好ましい。
【００８２】
以上の動作方法により、１トランジスタ当り選択的に２ビットの書込み及び消去が可能となる。また、メモリ素子のゲート電極１０４にワード線ＷＬを、第１の拡散領域１０７ａに第１のビット線ＢＬ１を、第２の拡散領域１０７ｂに第２のビット線ＢＬ２をそれぞれ接続し、メモリ素子を配列することにより、メモリセルアレイを構成することができる。
【００８３】
また、上述した動作方法では、ソース電極とドレイン電極を入れ替えることによって１トランジスタ当り２ビットの書込み及び消去をさせているが、ソース電極とドレイン電極とを固定して１ビットメモリとして動作させてもよい。この場合ソース／ドレイン領域の一方を共通固定電圧とすることが可能となり、ソース／ドレイン領域に接続されるビット線の本数を半減することができる。
【００８４】
以上の説明から明らかなように、本発明の半導体記憶装置におけるメモリ素子では、メモリ機能体がゲート絶縁膜と独立して形成され、ゲート電極の両側に形成されているため、２ビット動作が可能である。また、各メモリ機能体はゲート電極により分離されているので、書換え時の干渉が効果的に抑制される。さらに、ゲート絶縁膜は、メモリ機能体とは分離されているので、薄膜化して短チャネル効果を抑制することができる。したがってメモリ素子、ひいては半導体記憶装置の微細化が容易となる。
【００８５】
（実施の形態２）
この実施の形態の半導体記憶装置におけるメモリ素子は、図８に示すように、メモリ機能体２６１、２６２が電荷を保持する領域（電荷を蓄える領域であって、電荷を保持する機能を有する膜であってもよい）と、電荷を逃げにくくする領域（電荷を逃げにくくする機能を有する膜であってもよい）とから構成される以外は、図１のメモリ素子１と実質的に同様の構成である。
【００８６】
メモリ機能体は、メモリの保持特性を向上させる観点から、電荷を保持する機能を有する電荷保持膜と絶縁膜とを含んでいるのが好ましい。この実施の形態では、電荷保持膜として電荷をトラップする準位を有するシリコン窒化膜２４２、絶縁膜として電荷保持膜に蓄積された電荷の散逸を防ぐ働きのあるシリコン酸化膜２４１、２４３を用いている。メモリ機能体が電荷保持膜と絶縁膜とを含むことにより電荷の散逸を防いで保持特性を向上させることができる。また、メモリ機能体が電荷保持膜のみで構成される場合に比べて電荷保持膜の体積を適度に小さくすることができ、電荷保持膜内での電荷の移動を制限して、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。さらに、シリコン窒化膜２４２がシリコン酸化膜２４１、２４３で挟まれた構造とすることにより、書換え動作時の電荷注入効率が高くなり、より高速な動作が可能となる。なお、このメモリ素子においては、シリコン窒化膜２４２を強誘電体で置き換えてもよい。
【００８７】
また、メモリ機能体２６１、２６２における電荷を保持する領域（シリコン窒化膜２４２）は、拡散領域２１２、２１３とそれぞれオーバーラップしている。ここで、オーバーラップするとは、拡散領域２１２、２１３の少なくとも一部の領域上に、電荷を保持する領域（シリコン窒化膜２４２）の少なくとも一部が存在することを意味する。なお、２１１は半導体基板、２１４はゲート絶縁膜、２１７はゲート電極、２７１はゲート電極２１７と拡散領域２１２、２１３とのオフセット領域である。図示しないが、ゲート絶縁膜２１４下であって半導体基板２１１の最表面はチャネル領域となる。
【００８８】
メモリ機能体２６１、２６２における電荷を保持する領域であるシリコン窒化膜２４２と拡散領域２１２、２１３とがオーバーラップすることによる効果を説明する。
【００８９】
図９に示したように、メモリ機能体２６２周辺部において、ゲート電極２１７と拡散領域２１３とのオフセット量をＷ１とし、ゲート電極のチャネル長方向の切断面におけるメモリ機能体２６２の幅をＷ２とすると、メモリ機能体２６２と拡散領域２１３とのオーバーラップ量は、Ｗ２−Ｗ１で表される。ここで重要なことは、メモリ機能体２６２のうちシリコン窒化膜２４２で構成されたメモリ機能体２６２が、拡散領域２１３とオーバーラップする、つまり、Ｗ２＞Ｗ１なる関係を満たすことである。
【００９０】
図９では、メモリ機能体２６２のうち、シリコン窒化膜２４２のゲート電極２１７と離れた側の端が、ゲート電極２１７から離れた側のメモリ機能体２６２の端と一致しているため、メモリ機能体２６２の幅をＷ２として定義した。
【００９１】
なお、図１０に示すように、メモリ機能体２６２ａのうちシリコン窒化膜２４２ａのゲート電極と離れた側の端が、ゲート電極から離れた側のメモリ機能体２６２ａの端と一致していない場合は、Ｗ２をゲート電極端からシリコン窒化膜１４２ａのゲート電極と遠い側の端までと定義すればよい。
【００９２】
図１１は、図９のメモリ素子の構造において、メモリ機能体２６２の幅Ｗ２を１００ｎｍに固定し、オフセット量Ｗ１を変化させたときのドレイン電流Ｉｄを示している。ここで、ドレイン電流は、メモリ機能体２６２を消去状態（ホールが蓄積されている）とし、拡散領域２１２、２１３をそれぞれソース電極、ドレイン電極として、デバイスシミュレーションにより求めた。図１１から明らかなように、Ｗ１が１００ｎｍ以上（すなわち、シリコン窒化膜２４２と拡散領域２１３とがオーバーラップしない）では、ドレイン電流が急速に減少している。ドレイン電流値は、読出し動作速度にほぼ比例するので、Ｗ１が１００ｎｍ以上ではメモリの性能は急速に劣化する。一方、シリコン窒化膜２４２と拡散領域２１３とがオーバーラップする範囲においては、ドレイン電流の減少は緩やかである。したがって、量産製造においてばらつきも考慮した場合、電荷を保持する機能を有する膜であるシリコン窒化膜２４２の少なくとも一部とソース／ドレイン領域とがオーバーラップしなければ、事実上メモリ機能を得ることが困難である。
【００９３】
上述したデバイスシミュレーションの結果を踏まえて、Ｗ２を１００ｎｍ固定とし、Ｗ１を設計値として６０ｎｍ及び１００ｎｍとして、メモリセルアレイを作製した。Ｗ１が６０ｎｍの場合、シリコン窒化膜１４２と拡散領域２１２、２１３とは設計値として４０ｎｍオーバーラップし、Ｗ１が１００ｎｍの場合、設計値としてオーバーラップしない。これらのメモリセルアレイの読出し時間を測定した結果、ばらつきを考慮したワーストケースで比較して、Ｗ１を設計値として６０ｎｍとした場合の方が、読出しアクセス時間で１００倍高速であった。実用上、読み出しアクセス時間は１ビットあたり１００ナノ秒以下であることが好ましいが、Ｗ１＝Ｗ２では、この条件を到底達成できない。また、製造ばらつきまで考慮した場合、（Ｗ２−Ｗ１）＞１０ｎｍであることがより好ましい。
【００９４】
メモリ機能体２６１（領域２８１）に記憶された情報の読み出しは、実施の形態１と同様に、拡散領域２１２をソース電極とし、拡散領域２１３をドレイン領域としてチャネル領域中のドレイン領域に近い側にピンチオフ点を形成するのが好ましい。すなわち、２つのメモリ機能体のうち一方に記憶された情報を読み出す時に、ピンチオフ点をチャネル領域内であって、他方のメモリ機能体に近い領域に形成させるのが好ましい。これにより、メモリ機能体２６２の記憶状況の如何にかかわらず、メモリ機能体２６１の記憶情報を感度よく検出することができ、２ビット動作を可能にする大きな要因となる。
【００９５】
一方、２つのメモリ機能体の片側のみに情報を記憶させる場合又は２つのメモリ機能体を同じ記憶状態にして使用する場合には、読出し時に必ずしもピンチオフ点を形成しなくてもよい。
【００９６】
なお、図８には図示していないが、半導体基板２１１の表面にウェル領域（Ｎチャネル素子の場合はＰ型ウェル）を形成することが好ましい。ウェル領域を形成することにより、チャネル領域の不純物濃度をメモリ動作（書換え動作及び読出し動作）に最適にしつつ、その他の電気特性（耐圧、接合容量、短チャネル効果）を制御するのが容易になる。
【００９７】
また、メモリ機能体は、ゲート絶縁膜表面と略平行に配置される電荷保持膜を含むことが好ましい。いいかえると、メモリ機能体における電荷保持膜の上面が、ゲート絶縁膜上面から等しい距離に位置するように配置されることが好ましい。具体的には、図１２に示したように、メモリ機能体２６２の電荷保持膜であるシリコン窒化膜２４２ａが、ゲート絶縁膜２１４表面と略平行な面を有している。言い換えると、シリコン窒化膜２４２ａは、ゲート絶縁膜２１４表面に対応する高さから、均一な高さに形成されることが好ましい。
【００９８】
メモリ機能体２６２中に、ゲート絶縁膜２１４表面と略平行なシリコン窒化膜２４２ａがあることにより、シリコン窒化膜２４２ａに蓄積された電荷の多寡によりオフセット領域２７１での反転層の形成されやすさを効果的に制御することができ、ひいてはメモリ効果を大きくすることができる。また、シリコン窒化膜２４２ａをゲート絶縁膜２１４の表面と略平行とすることにより、オフセット量（Ｗ１）がばらついた場合でもメモリ効果の変化を比較的小さく保つことができ、メモリ効果のばらつきを抑制することができる。しかも、シリコン窒化膜２４２ａ上部方向への電荷の移動が抑制され、記憶保持中に電荷移動による特性変化が起こるのを抑制することができる。
【００９９】
さらに、メモリ機能体２６２は、ゲート絶縁膜２１４の表面と略平行なシリコン窒化膜２４２ａとチャネル領域（又はウェル領域）とを隔てる絶縁膜（例えば、シリコン酸化膜２４４のうちオフセット領域２７１上の部分）を含むことが好ましい。この絶縁膜により、電荷保持膜に蓄積された電荷の散逸が抑制され、さらに保持特性の良いメモリ素子を得ることができる。
【０１００】
なお、シリコン窒化膜２４２ａの膜厚を制御すると共に、シリコン窒化膜２４２ａ下の絶縁膜（シリコン酸化膜２４４のうちオフセット領域２７１上の部分）の膜厚を一定に制御することにより、半導体基板表面から電荷保持膜中に蓄えられる電荷までの距離を概ね一定に保つことが可能となる。つまり、半導体基板表面から電荷保持膜中に蓄えられる電荷までの距離を、シリコン窒化膜２４２ａ下の絶縁膜の最小膜厚値から、シリコン窒化膜２４２ａ下の絶縁膜の最大膜厚値とシリコン窒化膜２４２ａの最大膜厚値との和までの間に制御することができる。これにより、シリコン窒化膜２４２ａに蓄えられた電荷により発生する電気力線の密度を概ね制御することが可能となり、メモリ素子のメモリ効果の大きさばらつきを非常に小さくすることが可能となる。
【０１０１】
（実施の形態３）
この実施の形態の半導体記憶装置におけるメモリ機能体２６２は、電荷保持膜であるシリコン窒化膜２４２が、図１３に示すように、略均一な膜厚で、ゲート絶縁膜２１４の表面と略平行に配置され（領域２８１）、さらに、ゲート電極２１７側面と略平行に配置された（領域２８２）形状を有している。
【０１０２】
ゲート電極２１７に正電圧が印加された場合には、メモリ機能体２６２中での電気力線２８３は矢印で示すように、シリコン窒化膜２４２を２回（領域２８２及び領域２８１部分）通過する。なお、ゲート電極２１７に負電圧が印加された時は電気力線の向きは反対側となる。ここで、シリコン窒化膜２４２の比誘電率は約６であり、シリコン酸化膜２４１、２４３の比誘電率は約４である。したがって、電荷保持膜の領域２８１のみが存在する場合よりも、電気力線２８３方向におけるメモリ機能体２６２の実効的な比誘電率が大きくなり、電気力線の両端での電位差をより小さくすることができる。すなわち、ゲート電極２１７に印加された電圧の多くの部分が、オフセット領域２７１における電界を強くするために使われることになる。
【０１０３】
書換え動作時に電荷がシリコン窒化膜２４２に注入されるのは、発生した電荷がオフセット領域２７１における電界により引き込まれるためである。したがって、矢印２８２で示される電荷保持膜を含むことにより、書換え動作時にメモリ機能体２６２に注入される電荷が増加し、書換え速度が増大する。
【０１０４】
なお、シリコン酸化膜２４３の部分もシリコン窒化膜であった場合、つまり、電荷保持膜がゲート絶縁膜２１４の表面に対応する高さに対して均一でない場合、シリコン窒化膜の上方向への電荷の移動が顕著になって、保持特性が悪化する。
【０１０５】
電荷保持膜は、シリコン窒化膜に代えて、比誘電率が非常大きい酸化ハフニウムなどの高誘電体により形成されることがより好ましい。
【０１０６】
さらに、メモリ機能体は、ゲート絶縁膜表面と略平行な電荷保持膜とチャネル領域（又はウェル領域）とを隔てる絶縁膜（シリコン酸化膜２４１のうちオフセット領域２７１上の部分）をさらに含むことが好ましい。この絶縁膜により、電荷保持膜に蓄積された電荷の散逸が抑制され、さらに保持特性を向上させることができる。
【０１０７】
また、メモリ機能体は、ゲート電極と、ゲート電極側面と略平行な向きに延びた電荷保持膜とを隔てる絶縁膜（シリコン酸化膜２４１のうちゲート電極２１７に接した部分）をさらに含むことが好ましい。この絶縁膜により、ゲート電極から電荷保持膜へ電荷が注入されて電気的特性が変化することを防止し、メモリ素子の信頼性を向上させることができる。
【０１０８】
さらに、実施の形態２と同様に、シリコン窒化膜２４２下の絶縁膜（シリコン酸化膜２４１のうちオフセット領域２７１上の部分）の膜厚を一定に制御すること、さらにゲート電極側面上に配置する絶縁膜（シリコン酸化膜２４１のうちゲート電極２１７に接した部分）の膜厚を一定に制御することが好ましい。これにより、シリコン窒化膜２４２に蓄えられた電荷により発生する電気力線の密度を概ね制御することができるとともに、電荷リークを防止することができる。
【０１０９】
（実施の形態４）
この実施の形態では、半導体記憶装置におけるメモリ素子のゲート電極、メモリ機能体及びソース／ドレイン領域間距離の最適化について説明する。
【０１１０】
図１４に示したように、Ａはチャネル長方向の切断面におけるゲート電極長、Ｂはソース／ドレイン領域間の距離（チャネル長）、Ｃは一方のメモリ機能体の端から他方のメモリ機能体の端までの距離、つまり、チャネル長方向の切断面における一方のメモリ機能体内の電荷を保持する機能を有する膜の端（ゲート電極と離れている側）から他方のメモリ機能体内の電荷を保持する機能を有する膜の端（ゲート電極と離れている側）までの距離を示す。
【０１１１】
このようなメモリ素子では、Ｂ＜Ｃであることが好ましい。このような関係を満たすことにより、チャネル領域のうちゲート電極２１７下の部分と拡散領域２１２、２１３との間にはオフセット領域２７１が存在することとなる。これにより、メモリ機能体２６１、２６２（シリコン窒化膜２４２）に蓄積された電荷により、オフセット領域２７１の全領域において、反転の容易性が効果的に変動する。したがって、メモリ効果が増大し、特に読出し動作の高速化が実現する。
【０１１２】
また、ゲート電極２１７と拡散領域２１２、２１３がオフセットしている場合、つまり、Ａ＜Ｂが成立する場合には、ゲート電極に電圧を印加したときのオフセット領域の反転のしやすさがメモリ機能体に蓄積された電荷量によって大きく変化し、メモリ効果が増大するとともに、短チャネル効果を低減することができる。
【０１１３】
ただし、メモリ効果が発現する限りにおいては、必ずしもオフセット領域２７１が存在しなくてもよい。オフセット領域２７１が存在しない場合においても、拡散領域２１２、２１３の不純物濃度が十分に薄ければ、メモリ機能体２６１、２６２（シリコン窒化膜２４２）においてメモリ効果が発現し得る。
【０１１４】
このようなことから、Ａ＜Ｂ＜Ｃであるのが最も好ましい。
【０１１５】
（実施の形態５）
この実施の形態における半導体記憶装置のメモリ素子は、図１５に示すように、実施の形態２における半導体基板をＳＯＩ基板とする以外は、実質的に同様の構成を有する。
【０１１６】
このメモリ素子は、半導体基板２８６上に埋め込み酸化膜２８８が形成され、さらにその上にＳＯＩ層が形成されている。ＳＯＩ層内には拡散領域２１２、２１３が形成され、それ以外の領域はボディ領域２８７となっている。
【０１１７】
このメモリ素子によっても、実施の形態２のメモリ素子と同様の作用効果を奏する。さらに、拡散領域２１２、２１３とボディ領域２８７との接合容量を著しく小さくすることができるので、素子の高速化や低消費電力化が可能となる。
【０１１８】
（実施の形態６）
この実施の形態の半導体記憶装置におけるメモリ素子は、図１６に示すように、Ｎ型の拡散領域２１２、２１３のチャネル側に隣接して、Ｐ型高濃度領域２９１を追加した以外は、実施の形態２のメモリ素子と実質的に同様の構成を有する。
【０１１９】
すなわち、Ｐ型高濃度領域２９１におけるＰ型を与える不純物（例えばボロン）濃度が、領域２９２におけるＰ型を与える不純物濃度より高い。Ｐ型高濃度領域２９１におけるＰ型の不純物濃度は、例えば、５×１０１７〜１×１０１９ｃｍ−３程度が適当である。また、領域２９２のＰ型の不純物濃度は、例えば、５×１０１６〜１×１０１８ｃｍ−３とすることができる。
【０１２０】
このように、Ｐ型高濃度領域２９１を設けることにより、拡散領域２１２、２１３と半導体基板２１１との接合が、メモリ機能体２６１、２６２の直下で急峻となる。そのため、書込み及び消去動作時にホットキャリアが発生し易くなり、書込み動作及び消去動作の電圧を低下させ、あるいは書込み動作及び消去動作を高速にすることが可能となる。さらに、領域２９２の不純物濃度は比較的薄いので、メモリが消去状態にあるときの閾値が低く、ドレイン電流は大きくなる。そのため、読出し速度が向上する。したがって、書換え電圧が低く又は書換え速度が高速で、かつ、読出し速度が高速なメモリ素子を得ることができる。
【０１２１】
また、図１６において、ソース／ドレイン領域近傍であってメモリ機能体の下（すなわち、ゲート電極の直下ではない）において、Ｐ型高濃度領域２９１を設けることにより、トランジスタ全体としての閾値は著しく上昇する。この上昇の程度は、Ｐ型高濃度領域２９１がゲート電極の直下にある場合に比べて著しく大きい。メモリ機能体に書込み電荷（トランジスタがＮチャネル型の場合は電子）が蓄積した場合は、この差がいっそう大きくなる。一方、メモリ機能体に十分な消去電荷（トランジスタがＮチャネル型の場合は正孔）が蓄積された場合は、トランジスタ全体としての閾値は、ゲート電極下のチャネル領域（領域２９２）の不純物濃度で決まる閾値まで低下する。すなわち、消去時の閾値は、Ｐ型高濃度領域２９１の不純物濃度には依存せず、一方で、書込み時の閾値は非常に大きな影響を受ける。よって、Ｐ型高濃度領域２９１をメモリ機能体の下であってソース／ドレイン領域近傍に配置することにより、書込み時の閾値のみが非常に大きく変動し、メモリ効果（書込み時と消去時での閾値の差）を著しく増大させることができる。
【０１２２】
（実施の形態７）
この実施の形態の半導体記憶装置におけるメモリ素子は、図１７に示すように、電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域２１１とを隔てる絶縁膜２４１の厚さ（Ｔ１）が、ゲート絶縁膜２１４の厚さ（Ｔ２）よりも薄いこと以外は、実施の形態２と実質的に同様の構成を有する。
【０１２３】
上記ゲート絶縁膜２１４は、メモリの書換え動作時における耐圧の要請から、その厚さＴ２には下限値が存在する。しかし、上記絶縁膜２４１の厚さＴ１は、耐圧の要請にかかわらず、Ｔ２よりも薄くすることが可能である。
【０１２４】
このメモリ素子において、上述のようにＴ１に対する設計の自由度が高いのは以下の理由による。
【０１２５】
つまり、このメモリ素子においては、上記電荷保持膜２４２と、チャネル領域又はウェル領域２１１とを隔てる絶縁膜２４１は、ゲート電極２１７と、チャネル領域又はウェル領域２１１とに挟まれていない。そのため、上記電荷保持膜２４２と、チャネル領域又はウェル領域２１１とを隔てる上記絶縁膜２４１には、ゲート電極２１７と、チャネル領域又はウェル領域２１１間に働く高電界が直接作用せず、ゲート電極２１７から横方向に広がる比較的弱い電界が作用する。そのため、上記絶縁膜２４１に対する耐圧の要請にかかわらず、Ｔ１をＴ２より薄くすることが可能になる。Ｔ１を薄くすることにより、メモリ機能体２６１，２６２への電荷の注入が容易になり、書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にすることが可能となり、また、シリコン窒化膜２４２に電荷が蓄積された時にチャネル領域又はウェル領域２１１に誘起される電荷量が増えるため、メモリ効果を増大させることができる。
【０１２６】
ところで、メモリ機能体中での電気力線は、図１３の矢印２８４で示すように、シリコン窒化膜２４２を通過しない短いものもある。このような短い電気力線上では比較的電界強度が大きいので、この電気力線に沿った電界は書換え動作時においては大きな役割を果たしている。Ｔ１を薄くすることによりシリコン窒化膜２４２が図の下側に移動し、矢印２８３で示す電気力線がシリコン窒化膜を通過するようになる。それゆえ、電気力線２８４に沿ったメモリ機能体中の実効的な比誘電率が大きくなり、電気力線の両端での電位差をより小さくすることができる。したがって、ゲート電極２１７に印加された電圧の多くの部分が、オフセット領域における電界を強くするために使われ、書込み動作及び消去動作が高速になる。
【０１２７】
これに対して、例えば、フラッシュメモリに代表されるＥＥＰＲＯＭにおいては、フローティングゲートとチャネル領域又はウェル領域とを隔てる絶縁膜は、ゲート電極（コントロールゲート）とチャネル領域又はウェル領域に挟まれているので、ゲート電極からの高電界が直接作用する。それゆえ、ＥＥＰＲＯＭにおいては、フローティングゲートとチャネル領域又はウェル領域とを隔てる絶縁膜の厚さが制限され、メモリ素子の機能の最適化が阻害される。
【０１２８】
以上より明らかなように、Ｔ１＜Ｔ２とすることにより、メモリの耐圧性能を低下させることなく、書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にし、さらにメモリ効果を増大することが可能となる。なお、絶縁膜の厚さＴ１は、製造プロセスによる均一性や膜質が一定の水準を維持することが可能であり、かつ保持特性が極端に劣化しない限界となる０．８ｎｍ以上であることがより好ましい。
【０１２９】
具体的には、デザインルールの大きな高耐圧が必要とされる液晶ドライバＬＳＩのような場合、液晶パネルＴＦＴを駆動するために、最大１５〜１８Ｖの電圧が必要となる。このため、通常、ゲート酸化膜を薄膜化することができない。液晶ドライバＬＳＩに画像調整用として本発明の不揮発性メモリを混載する場合、本発明のメモリ素子ではゲート絶縁膜厚とは独立して電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さを最適に設計できる。例えば、ゲート電極長（ワード線幅）２５０ｎｍのメモリセルに対して、Ｔ１＝２０ｎｍ、Ｔ２＝１０ｎｍで個別に設定でき、書込み効率の良いメモリセルを実現できる。（Ｔ１が通常のロジックトランジスタよりも厚くても短チャネル効果が発生しない理由はゲート電極に対して、ソース・ドレイン領域がオフセットしているためである）。
【０１３０】
（実施の形態８）
この実施の形態の半導体記憶装置におけるメモリ素子は、図１８に示すように、電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜の厚さ（Ｔ２）よりも厚いこと以外は、実施の形態２と実質的に同様の構成を有する。
【０１３１】
ゲート絶縁膜２１４は、素子の短チャネル効果防止の要請から、その厚さＴ２には上限値が存在する。しかし、絶縁膜の厚さＴ１は、短チャネル効果防止の要請かかわらず、Ｔ２よりも厚くすることが可能である。すなわち、微細化スケーリングが進んだとき（ゲート絶縁膜の薄膜化が進行したとき）にゲート絶縁膜厚とは独立して電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さを最適に設計できるため、メモリ機能体がスケーリングの障害にならないという効果を奏する。
【０１３２】
このメモリ素子において、上述のようにＴ１に対する設計の自由度が高い理由は、既に述べた通り、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜が、ゲート電極とチャネル領域又はウェル領域とに挟まれていないことによる。そのため、ゲート絶縁膜に対する短チャネル効果防止の要請にかかわらず、Ｔ１をＴ２より厚くすることが可能になる。
【０１３３】
Ｔ１を厚くすることにより、メモリ機能体に蓄積された電荷が散逸するのを防ぎ、メモリの保持特性を改善することが可能となる。
【０１３４】
したがって、Ｔ１＞Ｔ２とすることにより、メモリの短チャネル効果を悪化させることなく保持特性を改善することが可能となる。
【０１３５】
なお、絶縁膜の厚さＴ１は、書換え速度の低下を考慮して、２０ｎｍ以下であることが好ましい。
【０１３６】
具体的には、フラッシュメモリに代表される従来の不揮発性メモリは、選択ゲート電極が書込み消去ゲート電極を構成し、上記書込み消去ゲート電極に対応するゲート絶縁膜（フローティングゲートを内包する）が電荷蓄積膜を兼用している。このため、微細化（短チャネル効果抑制のため薄膜化が必須）の要求と、信頼性確保（保持電荷のリーク抑制のため、フローティングゲートとチャネル領域又はウェル領域とを隔てる絶縁膜の厚さは７ｎｍ程度以下には薄膜化できない）の要求が相反するため、微細化が困難となる。実際、ＩＴＲＳ（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｔｅｃｈｎｏｌｏｇｙ Ｒｏａｄｍａｐ ｆｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ）によれば、物理ゲート長の微細化は０．２ミクロン程度以下に対して目処が立っていない。このメモリ素子では、上述したようにＴ１とＴ２を個別に設計できることにより、微細化が可能となる。
【０１３７】
例えば、ゲート電極長（ワード線幅）４５ｎｍのメモリセルに対して、Ｔ２＝４ｎｍ、Ｔ１＝７ｎｍで個別に設定し、短チャネル効果の発生しないメモリ素子を実現することができる。Ｔ２を通常のロジックトランジスタよりも厚く設定しても短チャネル効果が発生しない理由は、ゲート電極に対して、ソース／ドレイン領域がオフセットしているためである。
【０１３８】
また、このメモリ素子は、ゲート電極に対して、ソース／ドレイン領域がオフセットしているため、通常のロジックトランジスタと比較してもさらに微細化を容易にする。
【０１３９】
つまり、メモリ機能体の上部に書込、消去を補助する電極が存在しないため、電荷保持膜とチャネル領域又はウェル領域とを隔てる絶縁膜には、書込、消去を補助する電極とチャネル領域又はウェル領域間に働く高電界が直接作用せず、ゲート電極から横方向に広がる比較的弱い電界が作用するのみである。そのため、同じ加工世代に対してロジックトランジスタのゲート長と同程度以上に微細化されたゲート長を保有するメモリ素子を実現することができる。
【０１４０】
（実施の形態９）
この実施の形態は、半導体記憶装置のメモリ素子の書換えを行ったときの電気特性の変化に関する。
【０１４１】
Ｎチャネル型メモリ素子において、メモリ機能体中の電荷量が変化したとき、図１９に示すような、ドレイン電流（Ｉｄ）対ゲート電圧（Ｖｇ）特性（実測値）を示す。
【０１４２】
図１９から明らかなように、消去状態（実線）から書込み動作を行った場合、単純に閾値が上昇するのみならず、特にサブスレッショルド領域においてグラフの傾きが顕著に減少している。そのため、ゲート電圧（Ｖｇ）が比較的高い領域においても、消去状態と書込み状態でのドレイン電流比が大きくなる。例えば、Ｖｇ＝２．５Ｖにおいても、電流比は２桁以上を保っている。この特性は、フラッシュメモリの場合（図３３）と大きく異なる。
【０１４３】
このような特性の出現は、ゲート電極と拡散領域とがオフセットし、ゲート電界がオフセット領域に及びにくいために起こる特有な現象である。メモリ素子が書込み状態にあるときには、ゲート電極に正電圧を加えてもメモリ機能体下のオフセット領域には反転層が極めてできにくい状態になっている。これが、書込み状態においてサブスレッショルド領域でのＩｄ−Ｖｇ曲線の傾きが小さくなる原因となっている。
【０１４４】
一方、メモリ素子が消去状態にあるときには、オフセット領域には高密度の電子が誘起されている。さらに、ゲート電極に０Ｖが印加されているとき（すなわちオフ状態にあるとき）は、ゲート電極下のチャネルには電子が誘起されない（そのためオフ電流が小さい）。これが、消去状態においてサブスレッショルド領域でのＩｄ−Ｖｇ曲線の傾きが大きく、かつ閾値以上の領域でも電流の増加率（コンダクタンス）が大きい原因となっている。
【０１４５】
以上のことから明らかなように、本発明の半導体記憶素子を構成するメモリ素子は、書込み時と消去時のドレイン電流比を特に大きくすることができる。
【０１４６】
（実施の形態１０）
この実施の形態は、実施の形態１〜８に記載のメモリ素子を複数配列し、書換え及び読出しの回路を付加した半導体記憶装置及びその動作方法に関する。
【０１４７】
この半導体記憶装置は、図２０の回路図に示したように、メモリ素子配列領域（メモリセルアレイ）３２１、各メモリ素子に所定の書換え電圧又は読出し電圧を与えるための回路部分、センスアンプ及びセンスアンプとメモリ素子とを接続する回路部分とを含む。なお、その他の周辺回路は省略している。
【０１４８】
メモリ素子を配列した部分（メモリセルアレイ）３２１におけるメモリ素子３０１ａＡ〜３０１ａＤ、・・・、３０１ｎＡ〜３０１ｎＤは、実施の形態１〜８に記載したメモリ素子である。このメモリ素子はメモリ機能体を２つ有するが、それらを区別するために、図２０中では、メモリ素子３０１ａＡのみに矢印Ａ及び矢印Ｂを付し、その他のメモリ素子については省略している。
【０１４９】
各メモリ素子は、その両側に１個ずつ計２個の選択トランジスタが接続されている。例えば、メモリ素子３０１ａＡには、選択トランジスタ３０２ａＡ及び３０３ａＡが直列に接続されている。
【０１５０】
メモリ素子３０１ａＡ〜３０１ａＤのゲート電極はワード線３０８ａにより接続されている。他のメモリ素子のゲート電極も同様にワード線で接続されている。また、選択トランジスタ３０２ａＡ〜３０２ａＤは選択トランジスタワード線３０９ａで接続されており、選択トランジスタ３０３ａＡ〜３０３ａＤは選択トランジスタワード線３１０ａで接続されている。他の選択トランジスタのゲート電極も同様に選択トランジスタワード線で接続されている。
【０１５１】
選択トランジスタ３０２ａＡ〜３０２ｎＡは、夫々第１のビット線３１６Ａ１に接続されており、選択トランジスタ３０３ａＡ〜３０３ｎＡは、夫々第２のビット線３１６Ａ２に接続されている。他の選択トランジスタも同様に第１又は第２のビット線に接続されている。
【０１５２】
各ビット線には、夫々１対の動作選択トランジスタ３０４、３０５が接続されている。動作選択トランジスタ３０４、３０５は夫々第１の電圧入力端子３１７Ａ１〜３１７Ｄ１又は第２の電圧入力端子３１７Ａ２〜３１７Ｄ２に接続されている。動作選択トランジスタ３０４、３０５のゲート電極は、夫々動作選択線３１２及び３１３に接続されている。このような配線により、動作選択線３１２を選択した場合は、例えば、第１のビット線３１６Ａ１は第１の電圧入力端子３１７Ａ１と接続され、第２のビット線３１６Ａ２は第２の電圧入力端子３１７Ａ２と接続される。動作選択線３１３を選択した場合は、例えば、第１のビット線３１６Ａ１は第２の電圧入力端子３１７Ａ２と接続され、第２のビット線３１６Ａ２は第１の電圧入力端子３１７Ａ１と接続される。すなわち、一対のビット線３１６Ａ１、３１６Ａ２は夫々異なる電圧入力端子に接続され、動作選択線の選択を変えることにより、接続される電圧入力端子を入れ替えることができる。
【０１５３】
２対のビット線対（例えば、ビット線対３１６Ａ１、３１６Ａ２及び３１６Ｂ１、３１６Ｂ２）は、切換えトランジスタを介して夫々２つの入力を有するセンスアンプの一方の入力と他方の入力とに接続されている。より具体的には、以下のように接続されている。
【０１５４】
第１のビット線３１６Ａ１〜３１６Ｄ１は、夫々第１の切換えトランジスタ３０６に接続されている。第２のビット線３１６Ａ２〜３１６Ｄ２は、夫々第２の切換えトランジスタ３０７に接続されている。切換えトランジスタ３０６、３０７のゲート電極は、夫々切換えトランジスタ選択線３１４及び３１５に接続されている。このような配線により、切換えトランジスタ選択線３１４を選択した場合は、例えば、センスアンプ３１８ＡＢの一方の入力と第１のビット線３１６Ａ１が接続され、センスアンプ３１８ＡＢの他方の入力と第１のビット線３１６Ｂ１が接続される。切換えトランジスタ選択線３１５を選択した場合は、例えば、センスアンプ３１８ＡＢの一方の入力と第２のビット線３１６Ａ２が接続され、センスアンプ３１８ＡＢの他方の入力と第１のビット線３１６Ｂ２が接続される。
【０１５５】
なお、センスアンプとしては、メモリ素子からの出力電流を検知しうる増幅器であればよく、例えば、差動増幅器を用いることができる。
【０１５６】
図２０では、４対のビット線を配列しているが、任意の対数のビット線を配列することができる。また、図２０においては、２対のビット線対が１個のセンスアンプと接続されている。これは、後述するように、選択された２個のメモリ素子が対をなし、１個のセンスアンプの一方及び他方の入力と接続されるためである。
【０１５７】
しかし、メモリ素子をこのような半導体記憶装置に応用するの他の例としては、１個のメモリ素子がセンスアンプの一方の入力に接続され、外部リファレンスセルがセンスアンプの他方の入力に接続されてもよい。
【０１５８】
この半導体記憶装置の動作方法を説明する。この半導体装置の動作は、書換え動作と読出し動作とがあり、さらに、書換え動作には書込み動作と読出し動作とがある。
【０１５９】
まず、書込み動作の方法を示す。ここでは、書込み動作の一例として、メモリ素子３０１ａＡに書込みを行なう場合を説明する。
【０１６０】
動作選択線３１２を選択し、動作選択トランジスタ３０４をオン状態にする。それにより、例えば、第１のビット線３１６Ａ１は第１の電圧入力端子３１７Ａ１と接続され、第２のビット線３１６Ａ２は第２の電圧入力端子３１７Ａ２と接続される。他のビット線についても同様である。
【０１６１】
さらに、選択トランジスタワード線３０９ａ、３１０ａを選択する。これにより、メモリ素子３０１ａＡの拡散領域（ソース／ドレイン）の一方（メモリ機能体Ａの側）は第１の電圧入力端子３１７Ａ１と接続され、他方（メモリ機能体Ｂの側）は第２の電圧入力端子３１７Ａ２と接続される。ワード線３０８ａと接続されたメモリ素子３０１ａＢ〜３０１ａＤについても同様である。
【０１６２】
ここで、ワード線３０８ａと第１及び第２の電圧入力端子３１７Ａ１、３１７Ａ２の夫々に書込みのための所定の電圧を印加する。まず、ワード線３０８ａに、例えば、＋５Ｖを印加する。さらに、第１の電圧入力端子３１７Ａ１に＋５Ｖを、第２の電圧入力端子３１７Ａ２に０Ｖを夫々印加する。これにより、メモリ素子３０１ａＡのメモリ機能体Ａの側に選択的に書込みが行われる。
【０１６３】
なお、このとき他の電圧入力端子に所定の電圧を印加すれば、メモリ素子３０１ａＢ〜３０１ａＤにも書込みを行なうことができる。また、書込みを行なわないメモリ素子に対しては、電圧入力端子に０Ｖを入力するかオープン状態にすればよい。
【０１６４】
メモリ素子３０１ａＡのメモリ機能体Ｂの側に書込みを行なう場合は、動作選択線３１２を選択するかわりに選択線３１３を選択し、その他の選択動作及び電圧印加条件は同様にすればよい。第１の電圧入力端子３１７Ａ１に印加する電圧と、第２の電圧入力端子３１７Ａ２に印加する電圧とを入れ替えてもよい。
【０１６５】
次に、消去動作の方法を示す。ここでは、消去動作の一例として、メモリ素子３０１ａＡに消去を行なう場合を説明する。
【０１６６】
書込み動作の場合と同様に、動作選択線３１２を選択し、動作選択トランジスタ３０４をオン状態にするとともに、選択トランジスタワード線３０９ａ、３１０ａを選択する。
【０１６７】
ここで、ワード線３０８ａと第１及び第２の電圧入力端子３１７Ａ１、３１７Ａ２の夫々に消去のための所定の電圧を印加する。まず、ワード線３０８ａに、例えば、−５Ｖを印加する。さらに、第１の電圧入力端子３１７Ａ１に＋５Ｖを、第２の電圧入力端子３１７Ａ２に０Ｖを夫々印加する。これにより、メモリ素子３０１ａＡのメモリ機能体Ａの側に選択的に消去が行われる。
【０１６８】
なお、このとき他の電圧入力端子に所定の電圧を印加すれば、メモリ素子３０１ａＢ〜３０１ａＤにも消去を行なうことができる。また、消去を行なわないメモリ素子に対しては、電圧入力端子に０Ｖを入力するかオープン状態にすればよい。
【０１６９】
メモリ素子３０１ａＡのメモリ機能体Ｂの側に消去を行なう場合は、動作選択線３１２を選択するかわりに選択線３１３を選択し、その他の選択動作及び電圧印加条件は同様にすればよい。第１の電圧入力端子３１７Ａ１に印加する電圧と、第２の電圧入力端子３１７Ａ２に印加する電圧とを入れ替えてもよい。
【０１７０】
次に、読出し動作の方法を示す。ここでは、読出し動作の一例として、メモリ素子３０１ａＡに記憶された情報を読み出す場合を説明する。
【０１７１】
メモリ素子３０１ａＡのメモリ機能体Ａ側の記憶情報を読み出す場合は、動作選択線３１３を選択して動作選択トランジスタ３０５をオン状態にし、切換えトランジスタ選択線３１４を選択して第１の切換えトランジスタ３０６をオン状態にする。さらにワード線３０８ａに読出し動作に適当な電圧、例えば、＋２Ｖを印加する。続いて、第１の電圧入力端子３１７Ａ１に、例えば、＋１．８Ｖを印加する。第２の電圧入力端子３１７Ａ２はオープン状態とする。
【０１７２】
上述した選択動作及び電圧印加条件によれば、第１の電圧入力端子３１７Ａ１からメモリ素子３０１ａＡを介してセンスアンプ３１８ＡＢの一方の入力へと電流が流れる。この電流値を検出することにより、メモリ素子３０１ａＡに記憶された情報を判別することができる。このとき、メモリ素子３０１ａＡのメモリ機能体Ａ側がソースとなるので、主としてメモリ機能体Ａに蓄積された電荷の多寡がメモリ素子３０１ａＡを流れる電流値に影響を与える。それゆえ、メモリ機能体Ａ側の記憶情報のみを選択的に読出すことができる。
【０１７３】
実施の形態９で述べたように、本発明の半導体記憶装置において、メモリ素子は、書込み時と消去時のドレイン電流比を特に大きくすることができるから、書込み状態と消去状態との判別が容易となる。
【０１７４】
一方、メモリ素子３０１ａＡのメモリ機能体Ｂ側の記憶情報を読み出す場合は、上記動作選択線３１３を選択するかわりに動作選択線３１２を選択し、切換えトランジスタ選択線３１４を選択するかわりに切換えトランジスタ選択線３１５を選択し、その他の選択動作及び電圧印加条件は同様にすればよい。
【０１７５】
上記読出し動作時に、第１の電圧入力端子３１７Ｂ１に読出しのための電圧、例えば、＋１．８Ｖをさらに印加しておけば、センスアンプ３１８ＡＢの他方の入力には、メモリ素子３０１ａＢの記憶情報に応じた電流が入力される。それゆえ、本実施の形態では、センスアンプ３１８ＡＢには２つのメモリ素子３０１ａＡ、３０１ａＢの夫々に流れる電流の差を検知することができる。この場合、２個のメモリ素子で１ビット又は２ビットの情報を記憶する。上記読み出し動作の説明で示したように、読出し動作時にメモリ素子を流れる電流の向きを反転し、メモリ機能体Ａとメモリ機能体Ｂとに記憶する情報を独立して読出せば、２個のメモリ素子で２ビット動作を行なうことができる。一方、読出し動作時にメモリ素子を流れる電流の向きを専ら一方向に限定すれば、２個のメモリ素子で１ビット動作を行なうことになる。
【０１７６】
ところで、１個のメモリ素子がセンスアンプの一方の入力に接続され、外部リファレンス素子がセンスアンプの他方の入力に接続される構成にすれば、１個のメモリ素子に２ビットの情報を記憶させることができる。
【０１７７】
しかし、本実施の形態のように、２個のメモリ素子（メモリ素子対）の出力が、同一のセンスアンプに入力されていることが好ましい。このような構成を有する場合、同様のデバイス構造を有する２つのメモリ素子を流れる電流の差を検知することにより、メモリ素子の記憶情報を読出すことができる。一方、例えば、通常構造のトランジスタを外部リファレンスとして用いた場合は、メモリ素子と通常構造のトランジスタとの温度特性の差が読出し動作の信頼性を阻害する原因となる。したがって、メモリ素子対の出力が、同一のセンスアンプに入力されることにより、読出し動作の信頼性を向上させることができる。
【０１７８】
本実施の形態の半導体記憶装置においては、各メモリ素子の両側には１個ずつ計２個の選択トランジスタが接続されている。それゆえ、書換え動作時において、ビット線にかかる書換え電圧が、選択された唯一のメモリ素子のみに印加され、同じビット線対に接続される他のメモリ素子には印加されない。したがって、書換え動作時における非選択セルの誤書換えを防止することが可能となる。
【０１７９】
また、読出し動作時において、非選択セルのオフ電流が選択セルの読出し電流に加算され、読出し動作のマージンが小さくなるという問題が緩和される。この効果は、ワード線の本数が多く、同一のビット線対に接続されるセル数が多い場合、特に顕著になる。
【０１８０】
なお、各メモリ素子の片側のみに１個の選択トランジスタが設けられた場合も、読出し動作時に非選択セルのオフ電流を小さくすることができる。
【０１８１】
ワード線３０８ａ〜３０８ｎは、例えば、上部メタル配線を用いて各メモリ素子のゲート電極を接続することにより形成することができる。しかし、各メモリ素子（少なくとも、１対のメモリ素子）のゲート電極が、一体となってワード線として機能し、かつメモリ素子対のメモリ機能体が、ゲート電極の両側においてそれぞれ一体となって共有されることが好ましい。例えば、直線状のポリシリコン電極が複数の半導体層の活性領域上に跨り、ポリシリコン電極と半導体層の活性領域とがゲート絶縁膜で隔てられていれば、各活性領域上においてポリシリコンがゲート電極の機能を果たし、且つ直線状のポリシリコン電極自体がワード線としての機能を果たすことになる。この場合、ゲート電極と上部メタル配線とを接続するコンタクトを大幅に減少し、半導体記憶装置の集積度を向上することができる。また、ゲート電極はメモリ機能体を共有しているため、メモリ素子ごとにメモリ機能体を分離する必要が無く、製造工程を簡略化することができ、安価で信頼性の高い半導体記憶装置が得られる。
【０１８２】
本実施の形態の半導体記憶装置は、ロジックトランジスタが同じ半導体チップ上に混載されていることが好ましい。
【０１８３】
本実施の形態のメモリ素子を形成するための手順は、通常の標準トランジスタ形成プロセスと非常に親和性の高いものとなっているため、半導体記憶装置、つまり、メモリ素子とロジックトランジスタとを混載するプロセスは非常に簡便なものとなる。ロジック回路部やアナログ回路部を構成する標準トランジスタは、図２３に示すように、通常、半導体基板７１１上にゲート絶縁膜７１２を介して、絶縁膜からなるサイドウォールスペーサ７１４をその側壁に有するゲート電極７１３が形成され、ゲート電極７１３の両側にソース領域７１７及びドレイン領域７１８が形成されている。ソース領域７１７及びドレイン領域７１８は、ＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）領域７１９を有する。したがって、この標準トランジスタは、半導体記憶装置のメモリ素子の構成と近似しており、標準トランジスタをメモリ素子に変更するためには、例えば、サイドウォールスペーサ７１４にメモリ機能部としての機能を付加し、ＬＤＤ領域７１９を形成しないのみでよい。
【０１８４】
より具体的には、サイドウォールスペーサ７１４を、例えば、図８のメモリ機能体２６１、２６２と同様の構造に変更すればよい。この際、シリコン酸化膜２４１、２４３、シリコン窒化膜２４２の膜厚構成比はメモリ素子が適切な動作をするように適宜調整することができる。標準ロジック部を構成するトランジスタのサイドウォールスペーサが、例えば、図８のメモリ機能体２６１、２６２と同様な構造であったとしても、サイドウォールスペーサ幅（すなわちシリコン酸化膜２４１、２４３とシリコン窒化膜２４２のトータル膜厚）が適切であって、書換え動作が起こらない電圧範囲で動作させる限り、トランジスタ性能を損なうことはない。
【０１８５】
また、標準ロジック部を構成するトランジスタにＬＤＤ領域を形成するためには、ゲート電極を形成した後であってメモリ機能体（サイドウォールスペーサ）を形成する前に、ＬＤＤ領域形成のための不純物注入を行なえばよい。したがって、ＬＤＤ領域形成のための不純物注入を行なう際に、メモリ素子をフォトレジストでマスクするのみで、メモリ素子と標準トランジスタとを同時に形成することができ、容易に混載することができる。
【０１８６】
なお、従来技術のフラッシュメモリは、その形成プロセスが標準ロジックプロセスと著しく異なる。それゆえ、フラッシュメモリを不揮発性メモリとして用いて論理回路やアナログ回路と混載した従来の場合に比べて、本発明の半導体記憶装置は、飛躍的にマスク枚数及びプロセス工数を削減することが可能となる。したがって、論理回路やアナログ回路と不揮発性メモリ素子とを混載したチップの歩留まりが向上し、製造コストが削減され、ひいては、安価で、信頼性の高い半導体記憶装置を得ることができる。
【０１８７】
本実施の形態の半導体記憶装置は、１つのセンスアンプに接続される２個のメモリ素子に、互いに反対の記憶情報を記憶させ、読出し時にはセンスアンプにより２個のメモリ素子に流れる電流値の差を検知するように動作させるのが好ましい。１つのセンスアンプに接続される２個のメモリ素子に、互いに反対の記憶情報を記憶させた場合、１個のメモリ素子と外部のリファレンスセルとを１つのセンスアンプに接続した場合よりも、読出しの信頼性が高くなる。また、読出し速度を向上することができるとともに、読出し電流値を小さくすることができる。１つのセンスアンプに接続される２個のメモリ素子に、互いに反対の記憶情報を記憶させた場合に読出しの信頼性が高くなるのは、２個のメモリ素子の書換え回数を一致させることができるため、素子劣化にともなう特性変化が起きた場合においても２個のメモリセルの特性変化は同じ程度になり、２個のメモリ素子に流れる電流値の差が変化しにくいためである。同様の理由により、２個のメモリ素子に流れる電流値の差を大きく保ちやすいので、読出し速度を向上することができる。また、同様の理由により、センスアンプの感度を高くして、読出し電流値を小さくすることが容易である。読出し電流値を小さくすることができれば、メモリ素子のゲート幅を小さくして、メモリセルアレイの集積度を向上することができる。
【０１８８】
１つのセンスアンプに接続される２個のメモリ素子に、互いに反対の記憶情報を記憶させ、読出し時にはセンスアンプにより２個のメモリ素子に流れる電流値の差を検知するように動作させる動作方法は、本発明の半導体記憶装置を用いた場合に特に好ましい。
【０１８９】
実施の形態９で述べたように、本発明のメモリ素子は、書込み時と消去時とのドレイン電流比を特に大きくすることができる。それゆえ、２個のメモリ素子に流れる電流値の差を大きくして、高速読出しを実現することができる。あるいは、メモリ素子のゲート幅を小さくしても所要の電流値の差を得ることができるので、メモリ素子のゲート幅を小さくして、メモリセルアレイの集積度を向上することが特に容易となる。
【０１９０】
なお、１つのセンスアンプに接続される２個のメモリ素子において、メモリ機能体の一方（Ａ）と他方（Ｂ）を独立して書換えを行なってもよい。この場合も、メモリ機能体の一方（Ａ）には互いに反対の記憶情報を記憶させ、メモリ機能体の他方（Ｂ）には互いに反対の記憶情報を記憶させるのが好ましい。この場合、２個のメモリセルで２ビットの情報を記憶することができる。なお、読出し動作時にメモリ素子を流れる電流の向きを反転可能な構成にしておく必要がある。
【０１９１】
また、１つのセンスアンプに接続される２個のメモリ素子において、メモリ機能体の一方（Ａ）と他方（Ｂ）の記憶状態が同じになるように動作させてもよい。この場合、２個のメモリセルで１ビットの情報を記憶することができる。このように、両側のメモリ機能体の記憶状態を同じにすることにより、読出し動作の信頼性をより高くすることができる。
【０１９２】
つまり、読出し動作時においては、ドレイン電流はソース側のメモリ機能体の電荷量に敏感に反応し、ドレイン側のメモリ機能体の電荷量にはさほど敏感ではない。しかし、メモリ素子のドレイン電流はドレイン側のメモリ機能体の電荷量により全く影響を受けないわけではない。この影響は干渉効果となってセンスアンプに入力される電流値を変動させ、読出し電流のマージンを大きくする。したがって、１つのセンスアンプに接続される２個のメモリ素子において、メモリ機能体の一方（Ａ）と他方（Ｂ）の記憶状態が同じになるように動作させれば、センスアンプに入力される電流値の変動が小さくなり、読出し動作の信頼性をより高くすることができる。
【０１９３】
本実施の形態に用いるメモリ素子は、実施の形態７のメモリ素子を用いることが好ましい。すなわち、電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜の厚さ（Ｔ２）よりも薄く、０．８ｎｍ以上であることが好ましい。このようなメモリ素子を本実施の形態の半導体記憶装置に用いれば、書込み動作及び消去動作の電圧を低下させ、又は書込み動作及び消去動作を高速にすることが可能となる。また、メモリ素子のメモリ効果が増大するので、半導体記憶装置の読出し速度を高速にすることが可能となる。
【０１９４】
本実施の形態に用いるメモリ素子は、実施の形態８のメモリ素子を用いることが好ましい。すなわち、電荷保持膜（シリコン窒化膜２４２）とチャネル領域又はウェル領域とを隔てる絶縁膜の厚さ（Ｔ１）が、ゲート絶縁膜の厚さ（Ｔ２）よりも厚く、２０ｎｍ以下であることが好ましい。このようなメモリ素子を本実施の形態の半導体記憶装置に用いれば、メモリ素子の短チャネル効果を悪化させることなく保持特性を改善することができるから、半導体記憶装置を高集積化しても十分な記憶保持性能を得ることができる。
【０１９５】
本実施の形態に用いるメモリ素子は、実施の形態２に記載するように、メモリ機能体２６１、２６２における電荷を保持する領域（シリコン窒化膜２４２）は、拡散領域２１２、２１３とそれぞれオーバーラップするのが好ましい。このようなメモリ素子を本実施の形態の半導体記憶装置に用いれば、半導体記憶装置の読出し速度を十分に高速にすることができる。
【０１９６】
本実施の形態に用いるメモリ素子は、実施の形態２に記載するように、メモリ機能体は、ゲート絶縁膜表面と略平行に配置されるな電荷保持膜を含むことが好ましい。このようなメモリ素子を本実施の形態の半導体記憶装置に用いれば、メモリ素子のメモリ効果のばらつきを小さくすることができるので、半導体記憶装置の読出し電流ばらつきを抑えることができる。さらに、記憶保持中のメモリ素子の特性変化を小さくすることができるので、半導体記憶装置の記憶保持特性が向上する。
【０１９７】
本実施の形態に用いるメモリ素子は、実施の形態３に記載するように、メモリ機能体は、ゲート絶縁膜表面と略平行に配置されるな電荷保持膜を含み、かつ、ゲート電極側面と略並行に延びた部分を含むことが好ましい。このようなメモリ素子を本実施の形態の半導体記憶装置に用いれば、メモリ素子の書換え速度が増大するので、半導体記憶装置の書換え動作を高速にすることができる。
【０１９８】
本実施の形態に用いるメモリ素子は、既に述べた最良の形態のメモリ素子を用いるのが、最も好ましい。それにより、半導体記憶装置の性能を最良のものにすることができる。
【０１９９】
（実施の形態１１）
この実施の形態の半導体記憶装置は、実施の形態１０の半導体記憶装置において、選択トランジスタを配置しないものである。
【０２００】
図２１は、半導体記憶装置の回路図である。図２０とは、メモリ素子配列領域（メモリセルアレイ）４２１のみが異なる。動作選択トランジスタ４０４、４０５、動作選択線４１２、４１３、第１の電圧入力端子４１７Ａ１〜４１７Ｄ１、第２の電圧入力端子４１７Ａ２〜４１７Ｄ４、第１の切換えトランジスタ４０６、第２の切換えトランジスタ４０７、切換えトランジスタ選択線４１４、４１５、センスアンプ４１８ＡＢ、４１８ＣＤ、ワード線４０８ａ〜４０８ｎは、実施の形態１０の半導体記憶装置（図２０）と同様である。
【０２０１】
各メモリ素子４０１ａＡ〜４０１ａＤ、・・・、４０１ｎＡ〜４０１ｎＤは、夫々第１のビット線４１６Ａ１〜４１６Ｄ１及び第２のビット線４１６Ａ２〜４１６Ｄ２に直接接続されている。
【０２０２】
各動作方法は、実施の形態１０の半導体記憶装置（図２０）と同様である。ただし、選択トランジスタがないために、書換え動作時には同一のビット線対に接続される全てのメモリ素子のソース・ドレインには書換え電圧が印加される。したがって、選択ワード線以外に接続されたメモリ素子が書き換えられないようにメモリ素子を設計しておく必要がある。
【０２０３】
本実施の形態の半導体記憶装置によれば、選択トランジスタがないために集積度を大幅に向上することができる。したがって、製造コストが大幅に低減され、安価な半導体記憶装置を得ることができる。
【０２０４】
本発明のメモリ素子は、ＥＥＰＲＯＭで問題となる過消去が起きない。そのため、本発明のメモリ素子を、本実施の形態のように複数のワード線を有し、かつ選択トランジスタを有しない半導体記憶装置に用いるのが特に好ましい。メモリ素子の１つ（例えば、メモリ素子４０１ａＡ）が過消去により閾値が負になった場合、第１のビット線４１６Ａ１と第２のビット線４１６Ａ２との間は常に導通状態となり、これらのビット線間に接続されたメモリ素子を選択することが不可能になるからである。
【０２０５】
（実施の形態１２）
この実施の形態の半導体記憶装置は、メモリ素子配列領域（メモリセルアレイ）５２１をさらに高密度化したものに関する。
【０２０６】
図２２において、５０１ａＡ１〜５０１ａＡ４、５０１ａＢ１〜５０１ａＢ４・・・、５０１ｎＢ１〜５０１ｎＢ４はメモリ素子、５０８ａ〜５０８ｎはワード線、ＢＡ１〜ＢＡ５、ＢＢ１〜ＢＢ５はビット線である。この半導体記憶装置のメモリ素子を配列した部分が実施の形態１０及び１１と異なるのは、ビット線が隣り合う列に属するメモリ素子に共有されている点である。具体的には、ビット線Ａ２〜Ａ４、Ｂ２〜Ｂ４が共有されている。なお、本実施の形態では４列のメモリ素子が１ブロックを構成しているが、その列数はこの限りではない。
【０２０７】
この半導体記憶装置においては、読出し動作は、夫々異なるブロックに属する２個のメモリ素子、例えば、メモリ素子５０１ａＡ１と５０１ｂＢ１とを流れる電流を、夫々センスアンプの一方の入力及び他方の入力に入力し、その差を検知することにより行なう。その場合は、例えば、センスアンプの一方の入力とビット線Ａ１を接続し、他方の入力とビット線Ｂ１を接続する。さらに、ビット線Ａ２及びＢ２に読出し動作に適当な電圧（例えば＋１．８Ｖ）を加える。図２２の点線は、このとき流れる電流の経路を示している。これらの経路を流れる電流がセンスアンプの２つの入力に夫々入力され、その差が検知される。なお、図２２ではメモリ素子と電圧入力端子及びセンスアンプとを接続する回路等は省略している。
【０２０８】
本実施の形態の半導体記憶装置によれば、ビット線が隣り合う列に属するメモリ素子に共有されているので、集積度を大幅に向上することができる。したがって、製造コストが大幅に低減され、安価な半導体記憶装置を得ることができる。
【０２０９】
（実施の形態１３）
この実施の形態１３は、実施の形態１〜９に記載のメモリ素子を複数配列したメモリセルアレイ、又は、実施の形態１０〜１２に記載のメモリセルアレイを含むと共に、メモリ素子の書き込み及び消去を防止するためのライトステートマシーン等を有する半導体記憶装置（以下、この実施の形態１３では、サイドウォールメモリと言う。）２０に関する。
【０２１０】
図２４は、このサイドウォールメモリ２０の回路をブロック図で示している。上記サイドウォールメモリ２０は、ライトステートマシーン３２内に配置されたブートブロックディテクタ７９を含んでいる。上記ブートブロックディテクタ７９は、ブートブロック２３がマイクロプロセッサ９９９によってアンロックされない限り、メモリセルアレイ２２のブートブロック２３が書き込み又は消去されるのを防ぐ。マイクロプロセッサ９９９は、ＣＥ２ピン４３の電圧を５Ｖまで上昇させることによって、ブートブロック２３をアンロックできる。
【０２１１】
Ｖｐｐ３６はサイドウォールメモリ２０のための消去／書き込み電源電圧である。Ｖｃｃは、サイドウォールメモリ２０のための装置の電源であり、Ｖｓｓは、グランドである。１実施の形態において、Ｖｐｐ３６は、５Ｖであり、Ｖｃｃは約２Ｖである。
【０２１２】
Ｖｐｐ３６に高い電圧が存在しない場合に、サイドウォールメモリ２０は、リードオンリメモリ（ＲＯＭ）として動作する。ライン２４を介して供給されてアドレスに蓄えられたデータは、メモリセルアレイ２２から読み出されて、サイドウォールメモリ２０の外側の回路にデータ入力／出力ライン２６を介して利用可能にされる。
【０２１３】
上記サイドウォールメモリ２０は、３つの制御信号、すなわち、チップイネーブルバーＣＥＢ信号４４、書き込みイネーブルバーＷＥＢ信号４６及び出力イネーブルバーＯＥＢ信号４２を有する。上記ＣＥＢ信号４４の入力は、電源制御であり、サイドウォールメモリ２０を選択するのに利用される。上記ＯＥＢ信号４２はローのときアクティブである。上記出力イネーブルバーＯＥＢ信号４２は、サイドウォールメモリ２０のための出力制御であり、サイドウォールメモリ２０の出力ピンからのデータを外部へ出力するのに使用される。ＯＥＢ信号４２はローのときアクティブである。制御信号であるＣＥＢ信号４４及びＯＥＢ信号４２の両方は、サイドウォールメモリ２０のデータライン２６にデータを得るためには論理的にアクティブでなければならない。
【０２１４】
上記ＷＥＢ信号４６は、ＣＥＢ信号４４がローでありながら、コマンドステートマシーン２８の書き込みを可能にする。ＷＥＢ信号４６はローのときアクティブである。アドレス及びデータは、ＷＥＢ信号４６の立ち上がりで、ラッチされる。通常のマイクロプロセッサのタイミングが使用される。
【０２１５】
上記ＣＥ２信号４３が５Ｖにされたとき、上記ＣＥ２信号４３は、ブートブロック２３の内容が書きこまれ、又は、消去されることを可能にする。上記ＣＥ２信号４３が５Ｖでないならば、ブートブロック２３内に格納されたデータは、書き込み、又は、消去によって変更されない。言い換えるならば、ブートブロック２３は、上記ＣＥ２信号４３を５Ｖまで引き上げることによってアンロックされなければ、ロックされている。
【０２１６】
装置の動作は、データ入力／出力ライン２３を介して特定なデータパターンをサイドウォールメモリ２０の中に書きこむことによって選択される。
【０２１７】
図２５のＳＲＤは、ステータスレジスタ３４から読み出されたデータを表している。図２５のＰＡは、書き込まれるべきメモリの場所のアドレスを表し、ＰＤは、アドレスＰＥにおいて書きこまれるべきデータを表している。ＢＡは、消去されるべきブロック内の何れかのアドレスを表している。
【０２１８】
消去動作は２サイクル消去コマンドシーケンスに応答してメモリセルアレイ２２について消去動作が遂行される。消去（イレース）セットアップコマンドは、最初に書き込まれて、消去されることが選択されたブロック内のアドレスによって伴われる。これは、イレースコンファームコマンドに従われて、また、ブロックアドレスに伴なわれて、プリコンディショニング（前処理：準備）、消去及びイレースベリフィケーションは、全て、ライトステートマシーン３２によって内部的に処理される。これらは、マイクロプロセッサ９９９からは独立して行われる。上記消去動作は、約１秒かかる。
【０２１９】
この２段階の消去及び実行に伴われるセットアップ処理は、ブロックメモリの内容が、偶発的に消去されないということを確保する。消去は、高電圧がＶｐｐに印可されたときだけ生ずる。高電圧が存在しない場合には、上記メモリの内容は消去から保護される。上記ＣＥ２信号４３は、ブートブロック２３に対してさらに大きな保護を与える。上記ブートブロック２３は、ＣＥ２信号４３が５Ｖである間だけ消去が可能である。
【０２２０】
上記マイクロプロセッサ９９９は、リードステータスレジスタコマンドを発行してステータスデータを解析することによって、消去動作の完了を検出することができる。上記ステータスレジスタ３４は、消去動作が完了したということを示したとき、消去エラーステータスビットがチェックされる。チェックが終わったとき、上記ステータスレジスタ３４のエラービットは、適切にクリアされる。他の動作は、適切なコマンドを受けたときだけ実行される。
【０２２１】
書き込みは、２サイクルコマンドシーケンスによって実行される。上記プログラムセットアップコマンドは、データライン２６を経由して、コマンドステートマシーン２８に書き込まれて、アドレスを特定する第２書き込みコマンドと書き込まれるデータによって従われる。それから、上記ライトステートマシーン３２は、書き込みを制御することを引き継いで、内部的にアルゴリズムをベリファイする。ステータスリードレジスタコマンドでステータスレジスタ３４をポーリングすることによって、書き込みがいつ完了したかをマイクロプロセッサ９９９に決定させる。そして、書き込み動作が続行している間だけリードステータスレジスタコマンドは有効である。
【０２２２】
上記ステータスレジスタ３４が、書き込み動作が完了したということを示したとき、書き込みエラービットが、チェックされる。このチェックの後、マイクロプロセッサ９９９は、ステータスレジスタエラービットを適切にクリアする。
【０２２３】
好ましい実施の形態において、図２４に示すサイドウォールメモリ２０の回路は、１つの基板上にある。好ましい実施の形態においては、サイドウォールメモリ２０はＣＭＯＳ回路を使用する。
【０２２４】
上記サイドウォールメモリ２０は、４つのブロックを含むメモリセルアレイ２２の他に、図示されていないけれども、リードパス、ライトバス、ベリフィケーション回路を含む。上記メモリセルアレイ２２がブロックからなるということは、ブロックごとにデータを分離することを可能にする。こうして、１つのブロックが消去されることが必要であるとき、他のブロックは消去される必要はなく、それ故に、潜在的なデータの消失や破損にさらされることはない。そういうわけで、サイドウォールメモリ２０を複数のブロックからなるメモリセルアレイ２２で構成することは、違った部分すなわち違ったタイプのデータを夫々含む複数のチップを使用することによってデータの完全性のレベルを更に増大させる。
【０２２５】
図２４に示すように、サブ分割されたメモリセルアレイ２２の各ブロックは、違った機能のために使用されるようになっている。違った３つの機能とは、ブートブロック（ＢＢ）２３、パラメータ領域（ＰＢ１、ＰＢ２）、メインブロック（ＭＢ）又はアプリケーションスペースである。上記ブートブロック２３はマイクロプロセッサ（ブートプロセッサ）９９９に必要とされるコードを保持する。上記パラメータ領域、パラメータブロック１（ＰＢ１）及びパラメータブロック２（ＰＢ２）は、サイドウォールメモリ２０がどのようなアプリケーションに使われるかによって必要とされるパラメータ情報を保持する。上記メインブロック（ＭＢ）又はアプリケーションスペースは、それ自身がアプリケーションコードを含む。
【０２２６】
上記サイドウォールメモリ２０は、オンチップコマンドステートマシーン（ＣＳＭ）２８、シンクロナイザ３０、ライトステートマシーン（ＷＳＭ）３２及びステータスレジスタ３４を含む。
【０２２７】
上記メモリセルアレイ２２を書き込み又は消去するためのコマンドは、データライン２６を介して、与えられる。上記データライン２６のデータは、コマンドステートマシーン２８に渡される。上記コマンドステートマシーン２８は、そのデータをデコードし、それが消去（イレ−ス）、書き込み（プログラム）、又は、ステータスリセットコマンドを表すならば、上記ＣＳＭ２８は、適切なコントロール信号を生成する。上記コマンドステートマシーン２８によってライトステートマシーン３２に供給されたコントロール信号はＰＲＯＧＲＡＭ信号３８、ＥＲＡＳＥ信号４０、ステータスレジスタリセット信号であるＳＴＡＴＲＳ信号４５、アドレスラッチイネーブル信号であるＡＬＥ信号４９及びデータラッチイネーブル信号であるＤＬＥ信号４７を含む。
【０２２８】
上記プログラム及びイレースアルゴリズムは、ライトステートマシーン３２によって調整されて、下に詳細に記載されているように、必要とされるときにはプログラムパルスリピテーション及びデータの内部ベリファイを含んでいる。
【０２２９】
上記ライトステートマシーン３２は、入力されたＡ［０：１６］信号２４とＤ［７：２６］信号２６から、消去（イレース）及び書き込み（プログラム）動作を遂行するために必要なアドレスとデータをラッチする。上記ライトステートマシーン３２のアドレスとデータのラッチの動作は、ＣＳＭ２８からのアドレスラッチイネーブル信号（ＡＬＥ信号）４９とデータラッチイネーブル信号（ＤＬＥ信号）４７とによって夫々制御される。
【０２３０】
上記ライトステートマシーン３２は、アレイアドレス信号であるＡＹ［０：６］信号５５及びＡＸ［０：９］信号５７並びにセンスアンプ（ＳＡ）の出力ＳＯＵＴ［０：７］信号５９を介してメモリセルアレイ２２に結合されている。上記センスアンプＳＡの出力ＳＯＵＴ［０：７］信号５９は、アドレスされたメモリの箇所のデータを表す。ライトステートマシーン３２がアクティブであるとき、上記ライトステートマシーン３２は、ＤＢＵＳ［０：４］信号５４によって、メモリセルアレイ２２のリード（読み取り）パス、ライト（書き込み）パス及びベリフィケーション（認証）回路を制御する。
【０２３１】
上記ライトステートマシーン（ＷＳＭ）３２は、動作中の間、その状態をＳＢＵＳ［０：４］信号５４によって、シンクロナイザ（ＳＹＮＣ）３０とステータスレジスタ（ＳＲ）３４に報告する。
【０２３２】
上記シンクロナイザ３０は、上記ライトステートマシーン３２とコマンドステートマシーン（ＣＳＭ）２８との間の同期を与える。アクティブなＥＲＡＳＥ信号４０又はＰＲＯＧＲＡＭ信号３８のいずれかを受け取ると、シンクロナイザ３０は、ＲＥＡＤＹ信号５０を論理的にローにし、コマンドステートマシーン２８及びステータスレジスタ３４に、ライトステートマシーン３２がビジーであることを指示する。上記ライトステートマシーン３２がその動作を完了したとき、シンクロナイザ３０は、ＲＥＡＤＹ信号５０をセッティングすることによって、ライトステートマシーン３２をシャットダウンする。
【０２３３】
上記シンクロナイザ３０は、ＥＲＡＳＥ信号３８及びＰＲＯＧＲＡＭ信号４０が論理的にローになっているときはいつでも、ＲＥＳＥＴ信号５２を論理的にハイにすることによって、ライトステートマシーン３２をリセットする。
【０２３４】
上記シンクロナイザ３０は、また、ステータスレジスタ（ＳＲ）３４に報告をして、ライトステートマシーン３２の状態についての情報をＬＯＷＶＰＰ信号５１によって与える。
【０２３５】
上記ステータスレジスタ３４はＳＢＵＳ［０：４］信号５４を復号して、オペレーションが完了しているかどうか及びその成功をＳＴＡＴＵＳ信号５６によってマイクロプロセッサ９９９に指示する。上記ＳＴＡＴＵＳ信号５６は、入力／出力データライン２６に多重送信される。
【０２３６】
図２６は、ライトステータスマシーン３２及びステータスレジスタ３４への接続を示すブロック図である。上記ライトステートマシーン３２は、オシレータジェネレータ７０と、ネクストステートコントローラ７２と、イベントカウンタ７４と、期間カウンタ７６と、アドレスカウンタ７８と、データラッチコンパレータ（ＤＬＣ）８０を含む。
【０２３７】
ＲＥＳＥＴ信号５２はライトステートマシーン３２内のほとんど全ての回路に印可される。上記ＲＥＳＥＴ信号５２は、上記ライトステートマシーン３２内のノードを決められた状態にする。例えば、ＲＥＳＥＴ信号５２は、終端カウント信号８８、９０及び９２を論理的に０にする。
【０２３８】
ＲＥＳＥＴ信号５２がアクティブでなくなると、上記オシレータジェネレータ（オシレータ／位相ジェネレータ）７０は、２つの重ならない位相クロック、すなわち、フェーズ１（ＰＨ１信号８２）、及び、フェーズ２（ＰＨ２信号８４）を生成し始め、ライトステートマシーン（ＷＳＭ）３２内のほとんど全ての回路に送られる。ＰＨ２信号８４は、ＲＥＳＥＴ信号５２の後にアクティブになる最初のクロックである。
【０２３９】
上記ネクストステートコントローラ７２は、ライトステートマシーン（ＷＳＭ）３２の活動を制御し、ライトステートマシーン３２の次の状態を決定する。上記ネクストステートコントローラ７２は、ライトステートマシーン３２の現在の状態を示す５つの出力であるＳＢＵＳ［０：４］信号５４を生成する。上記ネクストステートコントローラ７２は、まだ、ロック信号９３がアクティブならば、プログラム及び動作が、ブートブロックで実行されるのを防止する。
【０２４０】
上記ネクストステートコントローラ７２からＳＢＵＳ［０：４］信号５４を受けた各回路は、それ自身でＳＢＵＳ［０：４］信号５４のデコードを遂行して、その次のタスクを決定する。このような設計は、多くのタスクが並列的に遂行されることを可能にして、イレース（消去）及びプログラム（書き込み）を行うのにかかる時間を最小にすることができる。
【０２４１】
上記期間カウンタ７６は、書きこみ及び消去動作の間にメモリセルアレイに印可する電圧についてのパルス期間を決定し、その時を計る。上記期間カウンタ７６によって示されたもう一つの期間は、書き込み又は消去と、メモリセルアレイ２２からの正しいデータのベリフィケーションとの間の遅延に相当する。アクティブハイにすることによって、上記期間カウンタ７６の終了カウント信号、すなわち、ＰＣＴＲＴＣ信号８８は、ネクストステートコントローラ７２に、期間が過ぎたということを知らせる。
【０２４２】
上記期間カウンター７６はＳＢＵＳ［０：４］信号５４をデコードして、所望のパルス期間を選択する。上記ＳＢＵＳ［０：４］信号５４は、また、期間カウンタ７６がイネーブルになる前に、期間カウンタ７６にそのカウント値をリセットさせる。
【０２４３】
上記イベントカウンタ７４は、１バイトデータについて書きこみ又は消去動作の最大数にいつ到達したかを決定する。１バイトデータについての動作（オペレーション）の最大数に到達したとき、イベントカウンタ７４は、そのイベント終了カウント信号、すなわち、ＥＣＴＲＴＣ信号９０を論理的にハイにすることによって、ネクストステートコントローラ７２に知らせる。上記イベントカウンタ７４は、上記ＳＢＵＳ［０：４］信号５４をデコードすることによって、動作の最大数を決定する。好ましい実施の形態において、１バイトデータあたりの書き込みオペレーションの最大数は５０に設定され、消去オペレーションの最大数は８１９２に設定される。
【０２４４】
上記ライトステートマシーン（ＷＳＭ）３２内において、上記アドレスカウンタ７８は、入力バッファとカウンタとの両方として機能する。ＲＥＡＤＹ信号５０がハイであるとき、アドレスラインＡ［０：１６］のアドレスは、ＡＹ［０：６］信号５５及びＡＸ［０：９］信号５７として出力される。ＡＹ信号５５及びＡＸ信号５７は、書き込み、消去又は読み出しされるべきメモリセルアレイ２２内のバイトデータの位置を指し示す。
【０２４５】
上記入力バッファにアドレスが入力された後、その入力バッファからのアドレスは、ＡＬＥ信号４９を介してコマンドステートマシーン（ＣＳＭ）２８の制御の下にアドレスカウンタ７８内にロードされる。それから、上記アドレスカウンタ７８は、メモリセルアレイ２２内の選択されたメモリブロック内の全てのアドレスをカウントする。上記アドレスカウンタ７８は、終了カウント信号ＡＣＴＲＣＴ信号９２を論理的にハイにすることによって、選択されたブロックメモリの終わりに到達したことを、ネクストステートコントローラ７２に伝える。
【０２４６】
アドレスカウンタ７８は、ブートブロックディテクタ（ＢＢＤ）７９を含んでいる。このブートブロックディテクタ７９は、アドレス信号Ａ［１３：１６］の最上位の４つのビット（ＭＢＡｓ）を検査し、ブートブロック２３が指定されたかどうかを決定する。上記ブートブロックディテクタ７９は、ブートブロック（ＢＢ）２３が選択されて、プロテクト信号４１がアクティブであるとき、アクティブロック信号９３を生成する。上記ブートブロック２３は、プロテクト信号４１がアクティブである間は、書き込まれたり、消去されたりすることができない。上記アクティブロック信号９３は、ネクストステートコントローラ７２に書き込みも消去も起こってはならないことを伝える。
【０２４７】
上記データラッチコンパレータ（ＤＬＣ）８０は、上記ライトステートマシーン（ＷＳＭ）３２と上記コマンドステートマシーン（ＣＳＭ）２８との間、及び、メモリセルアレイ２２とデータライン２６との間のインターフェースである。上記データライン２６上のＴＴＬデータ入力は、上記ＤＬＣ８０によって格納されて、ＤＡＴＡＩＮ［０：７］信号２７として上記コマンドステートマシーン２８に伝えられる。
【０２４８】
上記ＤＡＴＡＩＮ［０：７］信号２７がプログラムコマンドを示すならば、上記コマンドステートマシーン２８は、データラッチコンパレータ（ＤＬＣ）８０に、上記データラッチイネーブル信号ＤＬＥ４７を論理的にハイに設定することによって、データライン２６上に情報を蓄えるように指示する。上記書き込み動作の間、上記データラッチコンパレータ（ＤＬＣ）８０は、それ自身のラッチに蓄えられたデータと、センスアンプ信号、すなわち、ＳＯＵＴ［０：７］信号５９とを比較して、ＭＡＴＣＨ信号９４を論理的にハイに設定することによって、適合したことを示す。
【０２４９】
上記データラッチコンパレータ（ＤＬＣ）８０は、センスアンプ信号つまりＳＯＵＴ［０：７］信号５９と参照論理レベルとを消去ベリファイ手順の間に比較する。上記センスアンプ信号つまりＳＯＵＴ［０：７］信号５９は、メモリセルの内容を表す。上記データラッチコンパレータ８０は、ネクストステートコントローラ７２に対して、ＭＡＴＣＨ信号９４を論理的にハイに設定することによって、消去に成功したことを示す。
【０２５０】
上記ステ−タスレジスタ３４は、マイクロプロセッサ９９９にステータス信号つまりＡＴＡＴ［３：７］信号５６を介して上記ライトステートマシーン３２の状態を伝える。上記ステータス信号、つまり、ＡＴＡＴ［３：７］信号５６は、データライン２６上に多重送信される。上記ステータスレジスタ３４は、上記ＲＥＡＤＹ信号５０、ＬＯＷＶＰＰ信号５１及びＳＢＵＳ［０：４］信号５４に基いて、ライトステートマシーン３２の状態を決定する。
【０２５１】
図２７は、上記ネクストステートコントローラ７２のブロック図を示している。上記ネクストステートコントローラ７２は、ネクストステートロジック１１０とマスタースレーブＤ―ラッチ１１２を含んでいる。好ましい実施の形態においては、上記ネクストステートロジック１１０は、プログラマブル論理アレイとして提供される。
【０２５２】
上記ネクストステートロジック１１０は、ライトステートマシーン３２内の各回路の次の状態を、ライトステートマシーン３２の前の状態に基づいて決定する。その前の状態は、ＰＬＯＵＴ［０：４］信号１１４、ＭＡＴＣＨ信号９４、ＰＲＯＧＲＡＭ信号３８、ＥＲＡＳＥ信号４０，ＬＯＣＫ信号９３の各信号、及び、ターミナルカウント信号であるＰＣＴＲＴＣ信号８８、ＥＣＴＲＴＣ信号９０とＡＣＴＲＴＣ信号９２によって表される。各回路がネクストステートロジック１１０に入力を与えるが、それは次のアクティブなＰＨ２信号８４が、ＳＢＵＳ［０：４］信号５４における変化をフォローすることによって行われる。上記回路がそのようにできるのは、ライトステートマシーン３２内の全ての回路が、ＰＨ２信号８４に有効な出力を行えるマスター／スレーブデバイスだからである。
【０２５３】
上記ネクストステートロジック１１０の出力は、ラッチ１１２にラッチされて、ＳＢＵＳ［０：４］信号５４として、ライトステートマシーン３２の残りの回路に提供される。
【０２５４】
ステータスバス出力であるＳＢＵＳ［０：４］信号５４は、ＲＥＳＥＴ信号５２がクリアされ、第２のＰＨ２信号８４が立ち上がるとアクティブになる。上記ＳＢＵＳ［０：４］信号５４がＰＨ２信号８４アクティブになった結果、各ライトステートマシーン（ＷＳＭ）３２は、ＰＨ１信号８２がハイである間に、ＳＢＵＳ［０：４］信号５４を評価する。
【０２５５】
上記ネクストステートコントローラ７２によって実施される書き込みと消去の方法は、図２８の状態図を用いて説明される。
【０２５６】
図２８において、各バブルは、ライトステートマシーン３２の状態を示す。分岐の次に信号の組み合わせが示されていなければ、ネクストステートコントローラ７２は、ネクストステートコントローラ７２への入力に関係なく一つの状態から別の状態へと分岐したことを示す。
【０２５７】
上記サイドウォールメモリ２０に最初に電力が与えられると、上記ネクストステートコントローラ７２は、ＲＥＳＥＴ信号５２によってＰＯＷＥＲ＿ＵＰ状態１２０に保持される。この状態でなにも起こらなければ、上記ネクストステートコントローラ７２は、アクティブなＰＲＯＧＲＡＭ信号３８もしくはＥＲＡＳＥ信号４０をコマンドステートマシーン２８から受け取った後に、実行を開始する。
【０２５８】
上記パワーアップ後では、分岐１２２で、ネクストステートコントローラ７２がアクティブなＰＲＯＧＲＡＭ３８信号とアクティブなＥＲＡＳＥ信号４０信号を受け取るとする。これらの入力信号は、ネクストステートコントローラ７２をＨＡＲＤＷＡＲＥ ＥＲＲ状態１２４に分岐させる。
【０２５９】
上記ＨＡＲＤＷＡＲＥ ＥＲＲ状態１２４においては、ステータスレジスタ３４の２つのフェイルビット、ＰＲＧ＿ＥＲＲとＥＲＡＳＥ＿ＥＲＲは、論理的にハイにセットされ、ハードウエアのエラーを示す。状態１２４から、ライトステートマシーン３２は、ＰＯＷＥＲ＿ＵＰ状態１２０に戻るように分岐するが、これは、ネクストステートコントローラ７２の入力信号に関係なく起こる。
【０２６０】
上記状態１２０においては、ブートブロック２３がロックされている間に、ネクストステートコントローラ７２がブートブロック２３の書き込み要求を受けると仮定する。この要求を表す信号の組み合わせは、アクティブなＰＲＯＧＲＡＭ信号３８、非アクティブなＥＲＡＳＥ信号４０及びアクティブなＬＯＣＫ信号９３である。この信号の組み合わせは、ネクストステートコントローラ７２をＰＲＧ＿ＦＡＩＬ状態１６０への分岐１２５をとらせる。この状態１６０において、上記ステータスレジスタ３４のプログラムフェイルビットがセットされて、書き込み（プログラミング）は起こらない。上記ネクストステートコントローラ７２は、状態１６０から、ＰＯＷＥＲ＿ＵＰ状態１２０に戻るように分岐する。
【０２６１】
上記ブートブロック２３がロックされている間に、上記ブートブロック２３の消去が要求されたとき、ネクストステートコントローラ７２の動作は、同様である。この要求を表す信号の組み合わせは、アクティブなＥＲＡＳＥ信号４０、非アクティブなＰＲＯＧＲＡＭ信号３８及びアクティブなＬＯＣＫ信号９３である。この信号の組み合わせは、ネクストステートコントローラ７２にＥＲＡＳＥ＿ＦＡＩＬ状態１６８への分岐１２７をとらせる。この状態１６８で、イレースフェイルビット（消去エラービット）がセットされて、上記ブートブロック２３の消去は起こらない。上記状態１６８から、上記ネクストステートコントローラ７２は、ＰＯＷＥＲ＿ＵＰ状態１２０に戻るように分岐する。
【０２６２】
上記状態１２０に入った後では、上記ネクストステートコントローラ７２は、アクティブなＰＲＯＧＲＡＭ信号３８、非アクティブなＥＲＡＳＥ信号４０及び非アクティブなＬＯＣＫ信号９３を受け取る。この信号の組み合わせは、プログラムイベントを開始する。このプログラムイベントは、アドレスライン２４のバイトデータで実行される。上記バイトデータは、データライン２６のデータに対して、プログラムされる。このような状況において、ネクストステートコントローラ７２は、ＰＲＯＧ＿ＳＥＴＵＰ状態１３２への分岐１２６をとる。
【０２６３】
上記ＰＲＯＧ＿ＳＥＴＵＰ状態１３２において、ネクストステートコントローラ７２は、プログラム動作をするように設定されている。上記状態１３２において、上記期間カウンタ７６は、リセットされ、イベントカウンタの７４のプログラムのカウントが選択される。上記メモリセルアレイ２２におけるプログラムパスがセットアップされる。その後、上記ネクストステートコントローラ７２は、ＰＲＯＧＲＡＭ状態１３６への分岐１３４をとる。
【０２６４】
上記状態１３６においては、上記ＡＹ［０：６］信号５５とＡＸ［０：９］信号５７によって示されるバイトデータは、電圧レベルが約５Ｖになるようにプログラムされる。この電圧レベルは、論理的ローを表す。上記状態１３６の間、上記期間カウンタ７６は、それ自身のプログラム期間を選択することによってプログラム動作を行うように構成されている。上記ライトステートマシーン３２は、期間カウンタ７２がその終了カウントに到達するまで、状態１３６の状態のままであり、そのことは、プログラム電圧が、上記バイト電圧が５Ｖになるように十分な期間の間、印可されていることを示す。
【０２６５】
ＰＣＴＲＴＣ信号８８がアクティブ、すなわち、論理的にハイになるとき、上記ネクストステートコントローラ７２は、プログラムイコライズ状態ＰＲＯＧ＿ＥＱ １４０への分岐１３８をとる。
【０２６６】
状態１４０の間のイベントは、上記ライトステートマシーン３２とメモリセルアレイ２２に、プログラムベリフィケーション、すなわち、先のプログラムパルスが上記バイトデータをうまくプログラムしたかどうかを決定することの前処理をする。状態１４０においては、上記期間カウンタ７６は、リセットされて、上記イベントカウンタ７４は、イネーブルになって、そのカウント値を増加させる。状態１４０の間の上記ＳＢＵＳ［０：４］信号５４の状態は上記メモリセルアレイ２２のプログラムベリフィケーションをイネーブルにする。
【０２６７】
ところで、プログラムベリフィケーションを遂行するように部分的に設定されたので、ネクストステートコントローラ７２は、状態１４０から、ＰＲＯＧ−ＶＥＲ−ＤＥＬＡＹ状態１４２へと分岐する。この状態１４２においては、上記ライトステートマシーン３２はＳＯＵＴ［０：７］信号５４を上記ＤＬＣ８０に蓄積されたプログラムデータと比較することによって、アドレスされたバイトデータがうまくプログラムされたか否かをベリファイする。上記期間カウンター７６は、ベリフィケーションが行われる前に、ＳＯＵＴ［０：７］信号５９が有効であることを保証するために、ベリフィケーション遅延を与える。
【０２６８】
上記メモリセルアレイ２２は、そのワードラインをイネーブルにしてリードパスをオンに切り換えることによって、プログラムベリフィケーションの準備をする。上記ＤＬＣ８０は、図３８に示すＣＭＰＥＮ信号２８７をアクティブにし、ＰＧＶＥＲ信号２８５をアクティブにすることによって、プログラムベリフィケーションを遂行するように構成されている。アクティブであるとき、上記ＰＧＶＥＲ信号２８５は、マイクロプロセッサ９９９がプログラムオペレーション中にプログラムビットを消去しようとしている場合であっても、上記ＤＬＣ８０に適合していると指示させる。ＣＭＰＥＮ信号２８７とＰＧＶＥＲ信号２８５との効果は、図３８のＤＬＣ８０のブロック図に関連して、より詳しく後述される。
【０２６９】
状態１４２の間、上記イベントカウンタ７４のプログラムカウントは選択された状態のままで、イベントカウンタ７４はプログラムモードのまま維持されている。
【０２７０】
ＰＣＴＲＴＣ信号８８がアクティブになると、ネクストステートコントローラ７２は、アドレスされたバイトデータをプログラムに成功したかどうかを決定するために、ＭＡＴＣＨ信号９４を点検する。ＭＡＴＣＨ信号９４は、上記バイトデータがプログラムに成功した場合は、論理１であり、成功しなければ、論理０である。
【０２７１】
マイクロプロセッサ９９９がプログラムオペレーションを要求されたとすると、上記ネクストステートコントローラ７２は、状態１４２からの３つの分岐のうちの２つだけをとる。
【０２７２】
ネクストステートコントローラ７２は、前のプログラムパルス（書き込みパルス）がアドレスされたバイトデータをうまくプログラムしなくて、イベントカウンタ７４がそのターミナルカウント（終端カウント）に到達しなかったならば、ＰＲＯＧＲＡＭ−ＳＥＴＵＰ状態１３２へ戻る分岐１４４をとる。このターミナルカウントとは、プログラムモードにおいて、１つのプログラムオペレーションあたりの最大数のプログラムパルスがそのバイトデータに印可されたことを示すものである。上記ライトステートマシーン３２は、上記バイトデータがうまくプログラムされるか、または、上記イベントカウンタ７４がそのターミナルカウントに到達するか、いずれかが最初に起こるまで、状態１３２、１３６、１４０及び１４２を繰り返す。
【０２７３】
上記イベントカウンタ７４がタイムアウトになるか、あるいは、上記バイトデータがうまく書き込まれた場合、上記ネクストステートコントローラ７２は、第１のプログラム完了状態ＰＲＯＧ＿ＤＯＮＥ１状態１４８への分岐１４６をとる。上記状態１４８ではイベントは起こらない。
【０２７４】
上記ネクストステートコントローラ７２は、上記状態１４８からＰＲＯＧ＿ＤＯＮＥ２状態１５０に分岐する。ここでも、イベントは発生しない。
【０２７５】
プログラムイベントの間、上記ネクストステートコントローラ７２は状態１５０から３つの分岐１５２、１５４、１５９だけをとることができる。
【０２７６】
上記ネクストステートコントローラ７２は、ＳＢＵＳ［０：４］信号５４の不正な値を受け取った場合に、状態１２４への分岐１５９をとる。ＨＡＲＤＷＡＲＥ＿ＥＲＲ状態１５９においては、上記ステータスレジスター３２のＰＲＧ＿ＥＲＲ及びＥＲＡＳＥ＿ＥＲＲビットの両方がセットされる。上記ネクストステートコントローラ７２は、その後、状態１５９から状態１２０に分岐し、プログラムオペレーション（書き込み動作）はハードウエアエラーで終了する。
【０２７７】
上記プログラムオペレーションがエラーした場合、上記ネクストステートコントローラ７２は、状態１５０からＰＲＯＧ＿ＦＡＩＬ状態１６０への分岐１５２をとる。上記ＰＲＯＧ＿ＦＡＩＬ状態１６０においては、上記ステータスレジスタ３４のプログラムエラービットＰＲＧ＿ＥＲＲがセットされる。その後、上記ネクストステートコントローラ７２は、ＰＯＷＥＲ＿ＵＰ状態１２０に戻るように分岐する。再び、プログラムオペレーションはエラーとして終了する。
【０２７８】
他方、プログラムオペレーションが成功した場合には、上記ネクストステートコントローラ７２は、状態１５０から直接状態１２０へつながる分岐１５４をとる。この場合、上記プログラムオペレーションは成功して終わる。
【０２７９】
上記メモリセルアレイ２２の消去は、上記ＰＯＷＥＲ＿ＵＰ状態１２０において、アクティブなＥＲＡＳＥ信号３８、非アクティブなＰＲＯＧＲＡＭ信号４０及び非アクティブなＬＯＣＫ信号の受信によって開始される。これらの信号の組み合わせは、消去オペレーションを開始して、ネクストステートコントローラ７２にＥＲＡＳＥ状態１６４への分岐１６２をとらせる。
【０２８０】
ＥＲＡＳＥ状態１６４においては、上記ネクストステートコントローラ７２は、アドレスカウンタ７８、期間カウンタ７６及びイベントカウンタ７４をリセットすることによって、アレイプリコンディショニングのために、上記ライトステートマシーン３２の初期化を行う。
【０２８１】
ＥＲＡＳＥ状態１６４から、上記ネクストステートコントローラ７２は、状態１３２へ分岐して、メモリセルアレイ２２のプリコンディショニング、すなわち、メモリセルアレイ２２を消去するのに先だって、各ビットを論理０に書き込むことを始める。
【０２８２】
消去動作（イレースオペレーション）の間、上記ネクストステートコントローラ７２は、プログラムオペレーションに関して上述したように、状態１３２、１３６及び１４０を繰り返す。
【０２８３】
イレースオペレーションとプログラムオペレーションの違いは、ＰＲＯＧ ＶＥＲ ＤＥＬＡＹ状態１４２から可能な分岐に現れる。これらの違いは、イレースオペレーションは全てのメモリセルアレイ２２に関連するのに対して、プログラムオペレーションは、１バイトデータのみに関連することから部分的に生じる。イレ−スイベントにおけるさらに有りうる状態は、メモリセルアレイ２２内の各バイトデータをアドレスカウンタ７８が循環する状態である。
【０２８４】
アドレスされたバイトデータがうまく準備されたならば、上記ネクストステートコントローラ７２は、状態１４２から、ＰＲＯＧ＿ＩＮＣ＿ＡＤＤ状態１６６に分岐する。上記ＰＲＯＧ＿ＩＮＣ＿ＡＤＤ状態１６６においては、イベントは、上記ライトステートマシーン３２にメモリセルアレイ２２の別のバイトデータを準備する。アドレスカウンタ７８は、イネーブルになって、そのカウント値を増やして、それによって、上記メモリセルアレイ２２内の新しいアドレスを示す。上記イベントカウンタ７４は、リセットされて、そのプログラムカウント値が選択される。プログラムベリファイ信号は、メモリセルアレイ２２のプログラムベリフィケーションを有効にする。
【０２８５】
上記ネクストステートコントローラ７２は、アドレスカンウンタ７８がそのターミナルカウントに到達しないならば、状態１６６から分岐して、ＰＲＧＯ＿ＳＥＴＵＰ状態１３２に戻る。
【０２８６】
ライトステートマシーン３２は、メモリセルアレイ２２の各バイトデータが準備される迄、或いは、１バイトデータがうまく準備され得ない状態になる迄、状態１３２、１３６、１４０、１４２、１６６を繰り返す。
【０２８７】
１バイトデータがうまく準備することができないならば、ネクストステートコントローラ７２は、ＰＲＯＧ＿ＶＥＲ＿ＤＥＬＡＹ状態１４２からＰＲＯＧ＿ＤＯＮＥ１状態１４８に分岐する。上記状態１４８ではイベントは起こらない。ネクストステートコントローラ７２は、ＰＲＯＧ＿ＤＯＮＥ２状態１５０に分岐する。
【０２８８】
上記ネクストステートコントローラ７２は、イレースオペレーションの際に、状態１５０から３つの分岐１５６，１５８又は１５９のみを取り得る。
【０２８９】
上記イベントカウンタ７４がそのターミナルカウントに到達する迄に、１バイトがうまく前処理されないとき、ネクストステートコントローラ７２は、分岐１５６を取ってＥＲＡＳＥ＿ＦＡＩＬ状態１６８になる。この状態１６８では、ＥＲＡＳＥ＿ＥＲＲビットがセットされる。ネクストステートコントローラ７２は、状態１６８からＰＯＷＥＲ＿ＵＰ状態１２０に戻る。こうして、イレースオペレーションは不成功裏に終了する。
【０２９０】
一方、もしも全てのバイトデータがうまく前処理されたならば、ネクストステートコントローラ７２は、分岐１５８を取って状態１５０からＥＲＡＳＥ＿ＳＥＴＵＰ１状態になる。次に、ネクストステートコントローラ７２は、メモリセルアレイ２２を消去するプロセス、すなわち、セル電圧を約５Ｖにするプロセスを開始する。
【０２９１】
状態１７０では、アドレスカウンタ７８とイベントカウンタ７４とがリセットされる。これらのアクションは、ライトステートマシーン３２とメモリセルアレイ２２とに、消去のための準備をさせる。
【０２９２】
上記ネクストステートコントローラ７２は、状態１７０からＥＲＡＳＥ＿ＳＥＴＵＰ２の状態１７２に分岐する。この状態１７２の間のイベントは、ＷＳＭ３２にアレイ２を消去するための準備をさせる。この状態１７２では、ＳＢＵＳ［０：４］信号５４の値によって、期間カウンタ７６がリセットされ、メモリセルアレイ２２のイレースベリフィケーションを可能にする。
【０２９３】
上記ネクストステートコントローラ７２は、状態１７２からＡＰＰＬＹ ＥＲＡＳＥ状態１７６に分岐する。状態１７２では、期間カウンタ７６がそのターミナルカウントに到達する迄、イレースパルスがメモリセルアレイ２２に印加される。上記ネクストステートコントローラ７２は、ＰＣＴＲＴＣ信号８８がアクティブになると、状態１７６からＥＲＡＳＥ＿ＯＦＦ状態１７８に進む。
【０２９４】
イレースベリフィケーションを予期して、期間カウンタ７６は状態１７８にリセットされる。イベントカウンタ７４は割り込み可能で、そのカウント値を増分させ、メモリセルアレイ２２のリードラインは割り込み可能状態を維持し、アクセスしてメモリセルアレイ２２の内容を読む。メモリセルアレイ２２のイレースベリフィケーションは割り込み可能なままである。
【０２９５】
上記ネクストステートコントローラ１７８は、状態１７８から状態１８０に分岐する。
【０２９６】
ＥＲＡＳＥ＿ＶＥＲＩＦＹ状態１８０の間、上記ライトステートマシーン３２は、メモリセルアレイ２２の指示されたバイトデータがうまく消去されたかどうかを決める。状態１８０におけるイベントは、ＷＳＭ７２にイレースベリフィケーションを実行する。この状態１８０の間、期間カウンタ７６はリセットされて、そのイレースベリフィケーションディレイ（消去検証遅れ）が選択される。イレースベリフィケーションディレイは、おおよそ、イレース電圧が除去される時とＳＯＵＴ［０：７］信号５９が有効である時の時間である。
【０２９７】
上記状態１８０では、ＣＯＭＰＤＡＴ信号２８３をロジックにセットし、信号ＣＭＰＥＮ２８７をアクティブにすることによって、アドレスされたバイトデータがうまく消去されたことをデータランチコンパレータ（ＤＬＣ）８０がベリファイするようになっている。ＣＯＭＰＤＡＴ信号２８３とＣＭＰＥＮ信号２８７とデータランチコンパレータ（ＤＬＣ）８０は後に詳細に説明される。
【０２９８】
上記状態１８０の間、メモリセルアレイ２２のリード経路がオンされて、メモリセルアレイ２２は割り込み可能となって、メモリセルアレイ２２はＳＯＵＴ［０：７］信号５９をＤＬＣ８０に出力する。
【０２９９】
上記期間カウンタ７６がタイムアウトした後、ＭＡＴＣＨ信号９４を調べることによって、ネクストステートコントローラ７２は、イレースオペレーションが成功したかどうかを決める。ＭＡＴＣＨ信号９４は、バイトデータがうまく消去されたときは論理１であり、バイトデータがうまく消去されなかったときは、論理０である。
【０３００】
もしも、今アドレスされているバイトデータがうまく消去されなかったことをＭＡＴＣ信号９４が示しているならば、また、イベントカウンタ７４とアドレスカウンタ７８とがそれらのターミナルカウントに到達できなかったならば、ネクストステートコントローラ７２は、状態１８０から状態１７２に分岐して、別の消去パルスを印加する。ライトステートマシーン３２は、イベントカウンタ７４がタイムアウトする迄、或いは、アドレスされたバイトデータがうまくベリファイされる迄、状態１７２、１７６、１８０を繰り返す。
【０３０１】
上記ネクストステートコントローラ７２は、メモリバイトデータがうまく消去されなければ、分岐１８２をＥＲＡＳＥ＿ＦＡＩＬ状態１６８にする。状態１６８では、ＥＲＡＳＥ＿ＥＲＲビットがセットされる。その後、ライトステートマシーン３２は、ブランチバックして状態１２０になる。このようにして、イレースオペレーションは不成功裏に終わる。
【０３０２】
非アクテイブなＡＣＴＲＴＣ信号９２に示されるように、１つのバイトデータがうまくベリファイされ、また、メモリセルアレイ２２の中の全てのバイトデータがベリファイされたとは限らないとき、ネクストステートコントローラ７２は、状態１８０からＥＲＡＳＥ＿ＩＮＣ＿ＡＤＤ状態１８４に分岐する。この状態１８４では、アドレスカウンタ７８は割り込み可能であり、そのカウント値を増分することができ、また、ＡＹ［０：６］信号５５とＡＸ［０：９］信号５７とがメモリセルアレイ２２内の別のバイトデータを指示する。状態１８４では、メモリセルアレイ２２とＤＬＣ８０では、メモリセルアレイ２２内の別のバイトデータの消去をベリファイする準備がなされている。これは、ＣＭＰＥＮ信号２８７をアクティブにし、メモリセルアレイ２２のイレースベリフィケーションを可能にすることによってなされる。
【０３０３】
メモリセルアレイ２２内の新しいバイトデータを示した後、ライトステートマシーン３２は、現在のバイトデータ値を所望の値と比較し、メモリセルアレイ２２に付加的なイレースパルスを与える必要があるかどうかを決める。これらのイベントは状態１８０，１８４，１８６において起こる。
【０３０４】
上記ネクストステートコントローラ７２は、状態１８４からＥＲＡＳＥ＿ＩＮＣ＿ＤＥＬＡＹ状態１８６に分岐する。この状態１８６は、イレースベリフィケーションを行なう消去の前に、小さな遅れを与える。この状態１８６では、ＣＯＭＰＤＡＴ信号２８３を論理１にセットし、ＣＯＭＰＥＮ信号２８７をアクティブにすることによって、ＤＬＣ８０は、イレースベリファイコンフィギュレーションに維持される。メモリセルアレイ２２のイレースベリフィケーションは、割り込み可能状態を維持する。
【０３０５】
上記ネクストステートコントローラ７２は、状態１８６からＥＲＡＳＥ＿ＶＥＲＦＹ状態１８０に分岐して戻る。ＤＬＣ８０は、現在のメモリ位置の内容を、消去されたバイトデータを表す電圧レベルと比較する。バイトデータが既に消去されたことをベリフィケーションが示しているならば、消去されていないバイトデータがメモリセルアレイ２２に配置される迄、或いは、アドレスカウンタ７８がそのターミナルカウントに到達する迄、ネクストステートコントローラ７２は状態１８４，１８６，１８０とを経て循環する。
【０３０６】
消去されていないメモリの位置に到達し、かつ、アドレスカウンタ７８がそのターミナルカウントにまだ到達していない時、ネクストステートコントローラ７２はＥＲＡＳＥ＿ＶＥＲＩＦＹ状態１８０から状態１７２に分岐して戻る。上記ネクストステートコントローラ７２は、上述したように、メモリセルアレイ２２内の選択されたブロックの端部が到達する迄、或いは、メモリセルアレイ２２内の１つのバイトデータがうまく消去され得ない迄、状態１７２，１７６，１７８，１８０，１８４，１８６を繰り返す。
【０３０７】
上記メモリセルアレイ２２の選択されたブロック内における各バイトデータがうまく消去されたとき、ＡＣＴＲＴＣ信号９２のアクティブによって示されるように、ネクストステートコントローラ７２は、分岐１８８を取ってＰＯＷＥＲ＿ＵＰ状態１２０になる。このようにして、メモリセルアレイ２２の消去が首尾良く完了する。
【０３０８】
図３１は、ブロック図であって、オシレータ２００とフェーズジェネレータ２０４とを示す。このオシレータ２００は、ＲＥＳＥＴ信号５２を受信すると、作動を開始する。オシレータ２００は、ＲＥＳＥＴ信号５２が非アクティブである限り、作動し続ける。ＲＥＳＥＴ信号５２がアサート（活動状態）になると、オシレータ２００は作動を止める。
【０３０９】
上記オシレータ２００の出力２０２は、フェーズジェネレータ２０４に与えられる。フェーズジェネレータ２０４は、２ビットのシフトレジスタを含み、上記シフトレジスタは作動されるまでインアクティブが維持される。上記シフトレジスタは４つの組み合わせ、すなわち、「００」，「０１」，「１１」，「１０」に変化する。フェーズジェネレータ２０４の２つのデコーダは、「０１」と「１０」状態を待ち構えて、それぞれ、２つのアウトクロックすなわちＰＨ１信号８２とＰＨ２信号８４とを発生し、それらは殆ど全てのライトステートマシーン（ＷＳＭ）３２に送られる。
【０３１０】
好ましい実施形態では、ＰＨ１信号８２とＰＨ信号８４とは、５００ナノセカンドという典型的なサイクルタイムを有する。ＰＨ１信号８２とＰＨ２信号８４の両方のデューティ（負荷）サイクルは約２５％である。
【０３１１】
図３２に、ＰＲＥＳＥＴ信号５２とＳＢＵＳ［０：４］信号５４に対するＰＨ１信号８２とＰＨ２信号８４のスタートアップタイミングが示されている。ＲＥＳＥＴ信号５２は、ＰＲＯＧＲＡＭ信号３８又はＥＲＡＳＥ信号４０のいずれかの立ち上がりエッジで低下する。ＰＨ２信号８４は、ＲＥＳＥＴ信号５２が低下した後に、アクティブハイとなる最初のクロックである。
【０３１２】
ＳＢＵＳ［０：４］信号５４は、第２ＰＨ２信号８４パルスの立ち上がりエッジで状態を変化させる。ＷＳＭ３２内の全ての回路は、有効な読みを保証するために、ＰＨ１信号８２がアクティブな間にＳＢＵＳ［０：４］信号５４を評価する。
【０３１３】
図３３は、上記期間カウンタ７６のブロック図である．この期間カウンタ７６は、期間カウンタステータスバス（ＳＢＵＳ）デコーダ２１０と、１５ビットシフトレジスタ式カウンタ２１２と、ターミナルカウントマッチ回路２１４と、ラッチ２１６とを含む。
【０３１４】
上記期間カウンタＳＢＵＳデコーダ２１０は、上記カウンタ２１２とターミナルカウントマッチ回路１２４とを制御する。上記デコーダ２１０は、ＳＢＵＳ信号５４をデコードし、上記カウンタ２１２のカウントがリセットされるべきかを決め、３つの可能なターミナルカウントの中から選択する。
【０３１５】
上記ＳＢＵＳデコーダ２１０は、好ましい実施形態ではランダムロジックとして実行される。上記カウンタ２１２は、カウンタイネーブルを組み込んでいなく、したがって、アクティブＰＣＴＲＳＴ信号２１８によってリセットされる場合を除いて、全ての状態で稼動し続ける。
【０３１６】
上記カウンタ２１２のＱ出力２２０は、ターミナルカウントマッチ回路２１４に供給される。このターミナルカウントマッチ回路２１４は、Ｑ出力２２０を分析し、選択されたターミナルカウントに何時到達するかを表示する。ターミナルカウントマッチ回路は、３つの可能なターミナルカウント、すなわちイレース（消去）とプログラム（書き込み）とベリファイ（検証）とを認識する。上記ターミナルカウントは、それぞれ、アクティブな信号であるＰＣＴＳＥＬＥＲＳ信号と、ＰＣＴＳＥＬＰＧＭ信号と、ＰＣＴＳＥＬＶＥＲ信号とによって選択される。各プログラミングパルスについて、おおよその時間は１０マイクロセカンド、各消去パルスについては１０ミリセカンド、各プログラムベリファイオペレーションと各消去ベリファイオペレーションとについては３マイクロセカンドである。
【０３１７】
カウンタ２１２がＴＣＯＵＮＴ信号２２２を増分し続けるから、ＴＣＯＵＮＴ信号２２２は、唯一の状態についてアクティブである。アクティブターミナルカウント（ＴＣＣＯＰＹＲＧＴ．ＵＮＩＴ）２２２を記憶するために、ラッチ２１６がＯＲゲート２１７と共に使用される。
【０３１８】
ライトステートマシーン３２が初めにパワーアップされたとき、ラッチ２１６はＲＥＳＥＴ５２によってリセットされて、そのＱ出力２２４を論理０にセットする。ＴＣＯＵＮＴ信号２２２がアクティブ（ハイ）になると、Ｑ出力２２４は論理１になる。Ｑ出力２２４は、ＴＣＯＵＮＴ２２２が非アクティブになった後も、ラッチ入力を論理１に保持する。このようにして、ラッチ２１６がＲＥＳＥＴ信号５２によってリセットされる迄、ＰＣＴＲＴＣ信号８８を論理１に保つ。
【０３１９】
図３４は、イベントカウンタ７４のブロック図である。このイベントカウンタ７４は、ステータスバス（ＳＢＵＳ）デコーダ２３０と、１３ビットのカウンタ２３２と、ターミナルカウントマッチ回路２３４と、ラッチ２１６と、ＯＲゲート２３８とを含む。
【０３２０】
上記イベントカウンタＳＢＵＳデコーダ２３０は、カウンタ２３２とターミナルカウントマッチ回路２３４とを制御する。デコーダ２３０は、ＳＢＵＳ［０：４］信号５４をデコードし、カウンタ２３２がイネーブルされるか又はリセットされるかを決定して、２つの可能なイベントカウンタターミナルカウントの内から選択する。
【０３２１】
上記イベントカウンタＳＢＵＳデコーダ２３０は、好ましい実施形態では、ランダムロジックとして与えられる。
【０３２２】
上記カウンタ２３２は、ＷＳＭ３２がプログラムしたり、準備をしたり、新しいバイトデータを消去し始めたりするときは、何時も、ＳＢＵＳデコーダ２３０によってリセットされる。リップルキャリカウンタ２３２は、アクティブＥＣＴＲＥＮ信号２４０によって割り込み可能にされたときのみ、そのカウントを増分する。カウンタ２３２のＱ出力２４２は、イベントカウンタ７４のターミナルカウントマッチ回路２３４に供給される。
【０３２３】
上記ターミナルカウントマッチ回路２３４は、Ｑ出力２４２を解析して、選択されたターミナルカウントに何時到達するかを示す。上記イベントカウンタ７４のターミナルカウントマッチ回路２３４は、２つの可能なターミナルカウントすなわちイレース（消去）とプログラム（書き込み）とを認識する。それらはＥＣＴＲＥＲ信号とＥＣＴＲＰＧ信号とによって選択される。
【０３２４】
イレースオペレーションが選択されると、イベントカウンタ７４によって、８０００以上の消去パルスが印加され、プログラムオペレーションが選択されると、５０のプログラムパルスが印加される。イベントカウンタ７４は、イベントカウンタ信号ＥＣＴＲＴＣ９０をアクティブにすることによって、イレースパルス又はプログラムパルスの最大数が何時印加されたかを示す。
【０３２５】
ＴＣＯＵＮＴ信号２４４は、ラッチ２１６とＯＲゲート２３８とを使用して、ＴＣＯＵＮＴ信号２２２と全く同じようにラッチされる。
【０３２６】
図３５は、アドレスカウンタ７８のブロック図である。アドレスカウンタ７８は、ＴＴＬインプット（入力）バッファ２５０，２５２と、ＳＢＵＳデコーダ２５４，２５６と、１７ビットリニアカンウタ２５８と、バイパスマルチプレクサ２６０と、ブートブロックディテクタ７９とを含む。
【０３２７】
上記インプットバッファ２５０と２５２とは、ＴＴＬアドレス入力Ａ［０：１６］信号２４をＣＭＯＳレベルに変換する。バッファ出力ＡＩＮ［０：１６］２６２は、バイバスマルチプレクサ２６０とカウンタ２５８の平行負荷入力とに印加される。
【０３２８】
ＲＥＡＤＹ信号５０が論理的にハイであるとき、アドレスカウンタ７８は、バイバスマルチプレクサ２６０の出力としてバッファＴＴＬ出力２６２を選択することによって、フロースルーアドレシングを提供する。
【０３２９】
上記アドレスカウンタ７８のＳＢＵＳデコーダ２５４と２５６とは、カウンタ２５８のオペレーションを制御する。ＳＢＵＳデコーダ２５４は、カウンタ２５８にリセット信号であるＡＣＴＲＲＳＴ信号２６６を与える。ＳＢＵＳデコーダ２５６はＳＢＵＳ［０：４］信号５４をデコードして、カウンタイネーブル信号であるＡＣＴＥＮ信号２６８を発生させる。
【０３３０】
上記アドレスカウンタ７８のＳＢＵＳデコーダ２５４と２５６は、好ましい実施の形態では、ランダムロジックとして提供される。
【０３３１】
上記カウンタ２５８は、平行な負荷を持つ１７ビットリニアカウンタであるが、当業者にとって、公知なものなので、ここでは詳細に説明しない。
【０３３２】
プログラムオペレーションの際に、アドレスカウンタ７８は次のように作動する。上記コマンドステートマシーン２８がライトステートマシーン３２にプログラムコマンド３８を発する前に、ＲＥＡＤＹ信号５０は、ライトステートマシーン３２がオペレーションをなすための準備ができていることを示す論理ハイである。これは、バイパスマルチプレクサ２６０の出力としてＴＴＬバッファ出力２６２を選択する。
【０３３３】
ＰＲＯＧＲＡＭ信号３８をアクティブな状態にする前に、コマンドステートマシーン２８は、アドレスラッチイネーブル信号であるＡＬＥ信号４９をアクティブにする。アクティブなＡＬＥ信号４９は、バッファアドレス出力であるＡＩＮ［０：１６］信号２６２をカウンタ２５８に出力する。ＡＱ［０：１６］信号２６４とＡＩＮ［０：１６］信号２６２とは、カウンタ２５８が割り込まれてそのカウントを増分する迄、同じ値である。
【０３３４】
上記バイパスマルチプレクサ２６０は、ＰＲＯＧＲＡＭ信号３８がアクティブになるとき、出力としてカウンタ入力であるＡＱ［０：１６］信号２６４を選択する。
【０３３５】
上記バイパスマルチプレクサ２６０は、ＲＥＡＤＹ信号５０をアクティブにすることによって、ＡＱ［０：１６］信号２６４を選択する。カウンタ２５８は、プログラムオペレーションの際に、そのカウント値を増分しない。したがって、上記カウンタ２５８は、プログラムオペレーションの際に、アドレスラッチとして作動する。
【０３３６】
イレースオペレーション中のアドレスカウンタ２８のオペレーションは、初期段階では、プログラムオペレーション中のそれと類似している。しかし、上記カウンタ２５８は、イレースオペレーションの際に、ＰＲＯＧ＿ＩＮＣ＿ＡＤＤ状態１６６とＥＲＡＳＥ＿ＩＮＣ＿ＡＤＤ状態１８４とにおいて割り込まれる。これにより、ＡＣＴＲＴＣ信号９２のアクティブ状態によって示されるように、ＡＹ［０：１６］信号５５とＡＸ［０：９］信号５７とが、メモリセルアレイ２２のエンドアドレススペースに到達する迄、メモリセルアレイ２２内のアドレスを通って循環する。
【０３３７】
ブートブロック２３内の１つのアドレスが書き込み又は消去のために選択されたどうかを決定するために、ブートブロックディテクタ７９は、アドレス信号であるＡＱ［１３：１６］信号の４つの最上位のビットを解析する。もしも、ブートブロック２３内の１つのアドレスが選択されて、ＰＲＯＴＥＣＴ信号４１が、アクティブで論理的にハイで、ブートブロック２３が書き込み又は消去から保護されていることを示すならば、そのとき、上記ブートブロックディテクタ７９はアクティブな論理的にローのＬＯＣＫ信号９３を出力する。上記ブートブロック２３はロックされている間、上記ブートブロック２３の書き込み又は消去を防止するために、ＬＯＣＫ信号９３がネクストステートコントローラ７２に与えられる。一方、上記ブートブロック２３がアンロックされている間、上記ブートブロック２３の書き込み又は消去のために、非アクティブで論理的にローのＰＲＯＴＥＣＴ信号４１によって示されるように、ブートブロック２３内の１つのアドレスが選択されないならば、そのとき、ＬＯＣＫ信号９３は非アクティブすなわち論理的にハイとなる。ＬＯＣＫ信号９３が非アクティブである間、選択されたブロックの書き込み又は消去が起こり得る。
【０３３８】
図３６は、ブートブロックディテクタ７９を示す。ブートブロックディテクタ７９は、５つの入力のＮＡＮＤゲート４００から成る。したがって、ＬＯＣＫ信号９３は、５つの入力信号が論理的にハイであるときのみ、アクティブである。
【０３３９】
上記ブートブロックディテクタ７９のこの設計は、メモリセルアレイ２２から選択されたアドレス表に由来する。メモリセルアレイ２２のアドレス表の一部が、図３７に示されている。
【０３４０】
上記ブートブロック２３は、１ＦＦＦＦ（１６進数）〜１Ｅ０００（１６進数）のアドレスを占める。図１４から分かるるように、４つの最上位ビットＭＳＢとＡＱ［１３：１６］信号は、このアドレスレンジの中で全てハイである。ブートブロックアドレスレンジの外側のアドレスに対して、４つのＭＳＢ内の少なくとも１つが、論理的にローである。これは、ロック信号をアクティブ論理アクティブハイにし、その結果、アドレスされたバイトデータの書き込みや消去が可能となる。
【０３４１】
本発明の好ましい実施形態では、アドレスレンジの一端例えば００００（１６進数）において、或いは、アドレスレンジの他端例えば１ＦＦＦＦ（１６進数）において、ブートブロック２３のプレースメント（配置）をサポートする。これは、スイッチアドレススペースビットを介して、ＡＱ［０：１６］信号２６４の４つのＭＳＢすなわちＡＱ［１３：１６］をフリッピング（反転）することによって達成される。
【０３４２】
ＰＲＯＴＥＣＴ信号４１は、ＣＥ２信号４３に対応して、コマンドステートマシーン２８によって生成される。ＣＥ２信号４３が５Ｖまで昇圧されると、コマンドステートマシーン２８は、ＰＲＯＴＥＣＴ信号４１を論理的にローにする。これによって、ブートブロック２３をアンロックし、ブートブロック２３内のアドレスの書き込み又は消去が可能となる。ＣＥ２信号４３が５Ｖ以下であると、ＰＲＯＴＥＣＴ信号４１は、ブートブロック２３がデータの変更から防止されるべきであることを示す論理的にハイとなる。
【０３４３】
図３８は、データラッチとコンパレータとを含むデータラッチコンパレータ（“ＤＬＣ”）８０のブロック図である。このデータラッチコンパレータ（ＤＬＣ）８０は、８個のラッチコンパレータ回路２７０ａ〜２７０ｈ（各データビットについて１つ）と、ＳＢＵＳデコーダ２８２，２８４，２８６と、ＡＮＤゲート２８８と、マルチプレクサ２９０と、ラッチ２９２とを含む。
【０３４４】
上記マイクロプロセッサ９９９は、ＣＢＥ信号４４ａとＷＥＢ信号４６をアクティブに保持しながら、データラインＤＡＴＡ［０：７］２６を介して、サイドウオールメモリ２０にコマンドを書く。アクティブ状態のＣＥＢ信号４４ａとＷＥＢ信号４６とによって、ＤＬＣ８０内のラッチ（ＴＴＬ入力バッファ）２７２ａ〜２７２ｈ（２７２ａのみを示す）と、コンパレータ２７０ａ〜２７０ｈとが、ライン２６上のデータをＤＡＴＡＩＮ［０：７］信号２７のＣＭＯＳレベル信号に変換できる。
【０３４５】
ＤＡＴＡＩＮ［０：７］信号２７が書き込み又は消去のコマンドを示しているならば、上記コマンドステートマシーン（ＣＳＭ）２８はデータラッチイネーブル信号であるＤＬＥ信号４７をアクティブにする。このＤＬＥ信号４７がアクティブになるとき、ＴＴＬバッファ２７２ａ〜２７２ｈからのデータが、ラッチ２７４ａ〜２７４ｈ内にラッチされる。プログラムベリフィケーションの際に、ラッチコンパレータ回路２７０ａ〜２７０ｈ（２７０ａのみを示す）は、以下のように作動する。ＥＲＡＳＥ信号４０は非アクティブで、マルチプレクサの出力としてマルチプレクサ２７６ａ〜２７６ｈ（２７６ａのみを示す）の１０個の入力２７３を選択する。このようにして、ラッチ２７２ａ〜２７２ｈ（２７２ａのみを示す）に記憶されたデータは、コンパレータ２７８ａ〜２７８ｈ（２７０ａのみを示す）のＬＡＴ入力２７７に印加される。
【０３４６】
コンパレータ出力２７９ａ〜２７９ｈは、プログラムデータの各ビットがセンスアンプＳＡの出力であるＳＯＵＴ［０：７］信号５９に一致しているかを示す。各コンパレータ２７８ａ〜２７８ｈに対して、もしも２つのコンパレータの入力であるＳＯＵＴ信号２７５とＬＡＴ信号２７７とが一致したならば、コンパレータ出力２７９は論理的にハイである。もしもコンパレータの入力２７５と２７７とが一致しないならば、出力２７９は論理的にローである。
【０３４７】
プログラムベリフィケーションの際に、上述のコンパレータ２７８ａ〜２７８ｈのオペレーションは、アクティブプログラムベリファイ信号であるＰＧＶＥＲ信号２８５によって変更され得る。下記の表１から分かるように、ＰＧＶＥＲ信号２８３がアクティブであると、メモリ素子が論理的にローを記憶していてそのメモリ素子が論理的にハイを記憶すべきとき、コンパレータ２７８ａ〜２７８ｈは論理１を出力する。
【０３４８】
【表１】
Figure 2004348801
【０３４９】
全コンパレータ２７８ａ〜２７８ｈの一致出力（ＭＡＴＣＨ出力）２７９ａ〜２７９ｈは、ＡＮＤゲート２８８によってアンド（論理積）される。ＳＯＵＴ［０：７］信号５９とＤＡＴＡＩＮ［０：７］信号２７の各ビットが一致するとき、ＡＮＤゲート２８８の出力は論理的にハイである。また、ＳＯＵＴ［０：７］信号５９とＤＡＴＡＩＮ［０：７］信号２７が一致しないとき、ＡＮＤゲート２８８の出力は論理的にローである。
【０３５０】
ＡＮＤゲート２８８の出力２８９が、出力マルチプレクサ２９０のＩ１入力に印加される。マルチプレクサ２９０のＩ１入力は、アクティブなＣＭＰＥＮ信号２８７によって、マルチプレクサ２９０の出力として選択される。
【０３５１】
プログラムベリフィケーションの際に、ＣＭＰＥＮ信号２８７はアクティブである。したがって、ＡＮＤゲート２８８の出力２８９はラッチ２９２を通って出力されて、ＭＡＴＣＨ信号９４の論理状態を制御する。
【０３５２】
ＭＡＴＣＨ信号９４の値は、ネクストステートコントローラ７２がプログラムベリフィケーション状態から動く際に、ラッチ２９２によって記憶される。ラッチ２９２のＱ出力がマルチプレクサ２９０のＩ０入力にフィードバックされる。ＣＭＰＥＮ信号２８７が非アクティブになると、マルチプレクサ２９０のＩ０入力が選択され、ラッチ２９２の制御が可能となる。
【０３５３】
一致信号（ＭＡＴＣＨ信号）９４はＲＥＳＥＴ信号５２によってリセットされる。
【０３５４】
イレースベリフィケーションの際の、データラッチコンパレータ回路２７０ａ〜２７０ｈのオペレーションは、以下の例外を除いて、上述したプログラムベリフィケーションのそれと類似している。第１に、マルチプレクサ２７６ａ〜２７６ｈのＩ１入力は、イレースベリフィケーションの際に、アクティブなＣＯＭＰＤＡＴ１信号２８３によって、論理１にセットされる。これは、センスアンプＳＡの出力と比較するための電圧基準となる。第２に、アクティブなＥＲＡＳＥ信号４０は、マルチプレクサ２７６ａ〜２７６ｈのＩ１入力を選択して、コンパレータ２７８ａ〜２７８ｈに出力される。第３に、ＰＧＶＥＲ信号２８５は非アクティブであり、それによって、コンパレータ２７８ａ〜２７８ｈは変更なしに作動できる。
【０３５５】
上記ＤＬＣ８０のＳＢＵＳデコーダ２８２，２８４，２８６は、データラッチコンパレータ回路２７２ａ〜２７２ｈのオペレーションの制御を支援する。
【０３５６】
好適な実施の形態では、ＤＣＬ ＳＢＵＳデコーダ２８２，２８４，２８６はランダムロジックによって提供される。
【０３５７】
図３９は、ステータスレジスタ３４のブロック図である。このステータスレジスタ３４は、クロックジェネレータ３００と、５つの出力ラッチ３０２ａ〜３０２ｅ（ＳＴＡＴＵＳ［３：７］信号５６の各ビットについて１つ）と、ＳＢＵＳデコーダ３０４，３０６と、ラッチ３０８，３１２と、ＯＲゲート３１０，３１４と、インバータ３１６とを含む。
【０３５８】
上記ステータスレジスタ３４の出力５６は同期して、イネーブルバー信号であるＯＥＢ信号４６ａを出力する。クロックジェネレータ３００は、ＯＥＢ信号４６ａが状態をトグルする（一方を取る）ときは、一組のクロックパルスＰＨ’１／ＰＨ’２信号３２０を発生させることによって同期させる。上記クロックパルスＰＨ’１／ＰＨ’２信号３２０は、出力ラッチ３０２ａ〜３０２ｅへのクロックインを制御する。このようにして、ＯＥＢ４２が出力ラッチ３０２ａ〜３０２ｅからの有効なデータを読むために、ＯＥＢ信号４２はトグルされねばならないことがわかる。
【０３５９】
ＲＥＡＤＹ信号５０とＩＤＬＥ信号５３とＬＯＷＶＰＰ信号５１は、ラッチ３０２ａ〜３０２ｃのＤ入力にそれぞれ直接に入力される。
【０３６０】
上記ステータスレジスタ３４のＳＢＵＳデコーダ３０４はＳＢＵＳ［０：４］信号５４をデコードしてプログラム（書き込み）のエラーを検出する。このＳＢＵＳデコーダ３０４がエラーを検出すると、ＰＲＧＦＡＩＬ信号３２２が論理１に設定される。ＳＢＵＳ［０：４］信号５４は唯１つの状態期間の間の書き込みのエラーを示しているので、アクティブなＰＲＧＦＡＩＬ信号３２２は、マイクロプロセッサ９９９がステータスレジスタ３４のリセットを選択するまで、ラッチ３０８とオアゲート３１０とを用いて格納される。ステータスレジスタ３４はＳＴＡＴＲＳ信号４５をアクティブにすることによりリセットされる。この対の装置、つまりラッチ３０８とオアゲート３１０は、期間カウンタ７６おける略同様の対の装置と同様に動作する。
【０３６１】
上記ステータスレジスタ３４のＳＢＵＳデコーダ３０６はＳＢＵＳ［０：４］信号５４をデコードして消去のエラーを検出する。ＳＢＵＳデコーダ３０６がエラーを検出すると、ＥＲＳＦＡＩＬ信号３２４がハイにセットされる。ＳＢＵＳ［０：４］信号５４は唯１つの状態における消去のエラーを示しているので、アクティブなＥＲＳＦＡＩＬ信号３２４は、マイクロプロセッサ９９９がステータスレジスタ３４のリセットを選択するまで、ラッチ３１２とオアゲート３１４とを用いて格納される。この対の装置、つまりラッチ３１２とオアゲート３１４は、期間カウンタ７６おける略同様の対の装置と同様に動作する。これについては前述した。
【０３６２】
好適実施形態においては、両ＳＢＵＳデコーダ３０４、３０６はランダムロジックを用いて実現される。
【０３６３】
ラッチ３０８、３１２のアクティブな出力は、ステータスレジスタリセット信号であるＳＴＡＴＲＳ信号４５がアクティブハイのとき、リセットされる。これは、マイクロプロセッサ９９９からＣＬＥＡＲ ＳＴＡＴＵＳ ＲＥＧＩＳＴＥＲコマンドを受取った結果生じる。
【０３６４】
ＳＴＡＴＵＳ［３：７］信号５６は、ＳＴＡＴ７としても知られているＲＤＹ／ＢＳＹ信号を含む。ライトステートマシーン３２がビジーであるとき、ＲＤＹ／ＢＳＹは論理的にローである。ＳＴＡＴ７の論理的にハイは、ライトステートマシーン３２がその動作を完了して次の動作に備えていること、そして他のステータス出力が有効であることを示している。
【０３６５】
ＳＴＡＴ６信号はＥＲＡＳＥ ＳＵＳＰＥＮＤ信号としても知られている。ライトステートマシーン３２が消去動作中にアイドル状態に入ると、ＥＲＡＳＥ ＳＵＳＰＥＮＤはアクティブで、論理的にハイになり、メモリセルアレイ２２が読み出し可能であることを示す。ＥＲＡＳＥ ＳＵＳＰＥＮＤ信号は、マイクロプロセッサ９９９からの要求とライトステートマシーン３２の状態とに基づいて、シンクロナイザ３０によってセットあるいはクリアされる。
【０３６６】
ＳＴＡＴ５信号は消去誤りＥＲＡＳＥ ＦＡＩＬ信号としても知られている。ライトステートマシーン３２がメモリセルアレイ２２をうまくプログラムあるいは消去できなかった場合には、ＥＲＡＳＥ ＦＡＩＬ信号は論理的にハイに設定される。また、消去コマンドがうまく実行されなかった場合あるいはハードウエアエラーが見つかった場合にも、ＥＲＡＳＥ ＦＡＩＬ信号は論理的にハイに設定される。ＥＲＡＳＥ ＦＡＩＬ信号はライトステートマシーン３２によってセットされ、ＳＴＡＴＵＳ ＲＥＧＩＳＴＥＲ ＣＬＥＡＲコマンドによってクリアされる。
【０３６７】
ＳＴＡＴ４信号はプログラム（書き込み）エラーＰＲＯＧ ＦＡＩＬ信号としても知られている。ライトステートマシーン３２が１バイトデータをうまくプログラムできなかった場合には、ＥＲＡＳＥ ＦＡＩＬ信号は論理的にハイに設定される。また、消去コマンドがうまく実行されなかった場合あるいはハードウエアエラーが見つかった場合にも、ＰＲＧ ＦＡＩＬ信号は論理的にハイに設定される。ＰＲＧ ＦＡＩＬ信号はＳＢＵＳ［０：４］信号５４によってセットされ、ＳＴＡＴＵＳ ＲＥＧＩＳＴＥＲ ＣＬＥＡＲコマンドによってクリアされる。
【０３６８】
ＳＴＡＴ３信号はＬＯＷ ＶＰＰ信号としても知られている。ＬＯＷ ＶＰＰ信号は、プログラム用電圧Ｖｐｐ３６がプログラム動作あるいは消去動作の間に降下した場合に、セットされる。しかし、ＰＲＯＧ ＦＡＩＬ又はＥＲＡＳＥ ＦＡＩＬがセットされている場合には、Ｖｐｐ３６の低電圧レベルは動作に何の影響も及ぼさない。ＬＯＷ ＶＰＰはＳＴＡＴＲＳ信号によってクリアされる。
【０３６９】
ステータスレジスタ３４はシンクロナイザ３０に、ステータスレジスタリセットバー信号であるＳＴＡＴＲＢ信号６１を出力する。この信号は、ＳＴＡＴＲＳ信号４５の反転信号である。
【０３７０】
以上、ブートブロック２３内に格納されたデータを保全するための回路について説明した。ブートブロック２３は、ＣＥ２信号４３の電圧が５Ｖよりも低い限りはプログラミング（書き込み）と消去とからロックされ保護されたままである。ブートブロック２３内のデータは、ＣＥ２ピン４３の電圧を５Ｖまで上昇させることによって変えることができる。このことは、自動プログラミング及び消去機能を有するサイドウォールメモリの使用者に、ブートブロックデータが過失によって消失されないことを保証する。
【０３７１】
（実施の形態１４）
上述した半導体記憶装置の応用例として、例えば、図４０に示したように、液晶パネルの画像調整用の書換え可能な不揮発性メモリが挙げられる。
【０３７２】
液晶パネル１００１は、液晶ドライバ１００２によって駆動される。液晶ドライバ１００２内には、半導体記憶装置としての不揮発性メモリ部１００３、ＳＲＡＭ部１００４、液晶ドライバ回路１００５がある。不揮発性メモリ部は、本発明のメモリ素子を含み、好ましくは実施の形態１０〜１３に記載の半導体記憶装置よりなる。不揮発性メモリ部１００３は外部から書換え可能な構成を有している。
【０３７３】
不揮発性メモリ部１００３に記憶された情報は、機器の電源の投入時にＳＲＡＭ部１００４に転写される。液晶ドライバ回路１００５は、必要に応じてＳＲＡＭ部１００４から記憶情報を読み出すことができる。ＳＲＡＭ部を設けることにより、記憶情報の読出し速度を非常に高速に行なうことができる。
【０３７４】
液晶ドライバ１００２は、図４０に示すように液晶パネル１００１に外付けしてもよいが、液晶パネル１００１上に形成してもよい。
【０３７５】
液晶パネルは、各画素に多段階の電圧を与えることによって表示される階調を変えているが、与えた電圧と表示される階調との関係は製品ごとにばらつきが生じる。そのため、製品の完成後に個々の製品のばらつきを補正するための情報を記憶させ、その情報を基に補正を行なうことにより、製品間の画質を均一にすることができる。したがって、補正情報を記憶するための書換え可能な不揮発性メモリを搭載することが好ましい。この不揮発性メモリとして本発明のメモリ素子を用いるのが好ましく、特に、本発明のメモリ素子を集積した実施の形態１０〜１３に記載の半導体記憶装置を用いるのが好ましい。
【０３７６】
本発明のメモリ素子を液晶パネルの画像調整用の不揮発性メモリとして用いれば、液晶ドライバなどの回路との混載プロセスが容易であることから製造コストを低減することができる。また、実施の形態１０〜１４に記載の半導体記憶装置は、比較的メモリ規模が小規模で、信頼性や安定性が重視される場合に特に好適である。通常、液晶パネルの画像調整用の不揮発性メモリは、例えば、数キロバイトであり、比較的メモリ規模が小規模である。したがって、実施の形態１０〜１４に記載の半導体記憶装置を液晶パネルの画像調整用の不揮発性メモリとして用いるのが特に好ましい。
【０３７７】
本発明のメモリ素子を液晶パネルの画像調整用の不揮発性メモリとして用いれば、液晶ドライバなどの回路との混載プロセスが容易であることから製造コストを低減することができる。また、実施の形態１０〜１４に記載の半導体記憶装置は、比較的メモリ規模が小規模で、信頼性や安定性が重視される場合に特に好適である。２個のメモリ素子（メモリ素子対）の出力が、同一のセンスアンプに入力されているため、同様なデバイス構造を有する２つのメモリ素子を流れる電流の差を検知するため、読出し動作が確実で安定して行なわれるからである。そのため、ビット当たりの面積は大きくなるものの、メモリ規模が小規模であれば他の回路面積と比較してその増大割合は許容することができる。通常、液晶パネルの画像調整用の不揮発性メモリは、例えば、数キロバイトであり、比較的メモリ規模が小規模である。したがって、実施の形態１０〜１４に記載の半導体記憶装置を液晶パネルの画像調整用の不揮発性メモリとして用いるのが特に好ましい。
【０３７８】
（実施の形態１５）
上述した半導体記憶装置が組み込まれた携帯電子機器である携帯電話を、図３９に示す。
【０３７９】
この携帯電話は、主として、制御回路８１１、電池８１２、ＲＦ（無線周波数）回路８１３、表示部８１４、アンテナ８１５、信号線８１６、電源線８１７等によって構成されており、制御回路８１１には、上述した本発明の半導体記憶装置が組み込まれている。なお、制御回路８１１は、実施の形態１０で説明したような、同一構造の素子をメモリ回路素子及び論理回路素子として兼用した集積回路であるのが好ましい。これにより、集積回路の製造が容易になり、携帯電子機器の製造コストを特に低減することができる。
【０３８０】
このように、メモリ部と論理回路部の混載プロセスが簡易で、かつ高速読出し動作が可能である半導体記憶装置を携帯電子機器に用いることにより、携帯電子機器の動作速度を向上させ、製造コストを削減することが可能になり、安価で高信頼性、高性能の携帯電子機器を得ることができる。
【０３８１】
【発明の効果】
以上より明らかなように、本発明の半導体記憶装置によれば、メモリセルアレイのメモリ素子は、従来のフローティングゲートに代えて、ゲート電極の両側にメモリ機能体を備えるので、ゲート絶縁膜の厚さを薄くできて、微細化できる。
【０３８２】
さらに、上記メモリ素子の形成プロセスは、通常のトランジスタの形成プロセスと非常に親和性が高くて、従来のＥＥＰＲＯＭからなるメモリセルアレイと周辺回路とを混載する場合に比べて、飛躍的にマスク枚数及びプロセス工数を削減することができ、したがって、チップの歩留まりを向上させ、コストを削減することができる。
【０３８３】
さらに、上記メモリ素子では、メモリ機能体が担うメモリ機能と、ゲート絶縁膜が担うトランジスタ動作機能とを分離している。そのため、十分なメモリ機能を有したまま、ゲート絶縁膜を薄膜化して短チャンネル効果を抑制するのが容易である。さらに、ＥＥＰＲＯＭに比べて、書換えにより拡散領域間を流れる電流値が大きく変化する。したがって、上記半導体記憶装置の書込み状態と消去状態との判別が容易になる。
【０３８４】
また、本発明の半導体記憶装置は、コマンドステートマシーンは、プロテクト信号を生成する一方、ライトステートマシーンは、プロテクト信号を受け取って、アドレスのブロックの識別子の所定のビットと上記プロテクト信号とが予め定められた状態にあればアクティブなロック信号を生成して、このアクティブなロック信号に、特定された動作を行わないことによって応答する一方、上記アクティブなロック信号の不在に、特定された各動作を上記ブロック内のアドレス毎に行うことによって応答するので、所定の範囲のメモリ素子のデータの書き込み及び消去を選択的に防止することができる。
【０３８５】
一実施形態では、上記メモリ素子は、ゲート絶縁膜の表面と略並行な表面を有して電荷を保持する機能を有する膜とチャネル領域又は半導体層とを隔てる絶縁膜を有し、絶縁膜膜厚が、ゲート絶縁膜より薄く、かつ０．８ｎｍ以上である。このため、メモリ機能体への電荷の注入が容易となり、書き込みおよび消去時の電圧を低下させ、または書き込み動作および消去動作を高速にする。すなわち、書き込みおよび消去のエラーが起こりにくいため、再書き込みや再消去の頻度は低くなる。誤書き込み、誤消去を防ぐ本実施形態に述べたようなロックする手段はメモリの信頼性のためには必要なものであるが、その稼動率は下がり、全体として信頼性を維持した上で低電力化を図ることができる。
【０３８６】
また、本発明の携帯電子機器は、上述の半導体記憶装置を備えているので、メモリ部と論理回路部の混載プロセスが簡易になって、動作速度が向上し、製造コストを削減することができると共に、安価で信頼性が高いと言う利点を有する。
【図面の簡単な説明】
【図１】本発明の半導体記憶装置におけるメモリ素子（実施の形態１）の要部の概略断面図である。
【図２】本発明の半導体記憶装置におけるメモリ素子（実施の形態１）の変形の要部の概略断面図である。
【図３】本発明の半導体記憶装置におけるメモリ素子（実施の形態１）の書込み動作を説明する図である。
【図４】本発明の半導体記憶装置におけるメモリ素子（実施の形態１）の書込み動作を説明する図である。
【図５】本発明の半導体記憶装置におけるメモリ素子（実施の形態１）の消去動作を説明する図である。
【図６】本発明の半導体記憶装置におけるメモリ素子（実施の形態１）の消去動作を説明する図である。
【図７】本発明の半導体記憶装置におけるメモリ素子（実施の形態１）の読出し動作を説明する図である。
【図８】本発明の半導体記憶装置におけるメモリ素子（実施の形態２）の要部の概略断面図である。
【図９】図８の要部の拡大概略断面図である。
【図１０】図８の変形の要部の拡大概略断面図である。
【図１１】本発明の半導体記憶装置におけるメモリ素子（実施の形態２）の電気特性を示すグラフである。
【図１２】本発明の半導体記憶装置におけるメモリ素子（実施の形態２）の変形の要部の概略断面図である。
【図１３】本発明の半導体記憶装置におけるメモリ素子（実施の形態３）の要部の概略断面図である。
【図１４】本発明の半導体記憶装置におけるメモリ素子（実施の形態４）の要部の概略断面図である。
【図１５】本発明の半導体記憶装置におけるメモリ素子（実施の形態５）の要部の概略断面図である。
【図１６】本発明の半導体記憶装置におけるメモリ素子（実施の形態６）の要部の概略断面図である。
【図１７】本発明の半導体記憶装置におけるメモリ素子（実施の形態７）の要部の概略断面図である。
【図１８】本発明の半導体記憶装置におけるメモリ素子（実施の形態８）の要部の概略断面図である。
【図１９】本発明の半導体記憶装置におけるメモリ素子（実施の形態９）の電気特性を示すグラフである。
【図２０】本発明の半導体記憶装置（実施の形態１０）の回路図である。
【図２１】本発明の半導体記憶装置（実施の形態１１）の回路図である。
【図２２】本発明の半導体記憶装置（実施の形態１２）の回路図である。
【図２３】通常トランジスタの要部の概略断面図である。
【図２４】実施の形態１３の半導体記憶装置のブロック図である。
【図２５】表１は上記半導体記憶装置のコマンドを示している。
【図２６】ライトステートマシーンのブロック図である。
【図２７】コントローラの次の状態のブロック図である。
【図２８】図２８は、書き込み及び消去サイドウォールメモリの手段の状態図である。
【図２９】発振及び位相ジェネレータのブロック図である。
【図３０】ＰＨ１信号及びＰＨ２信号のスタートアップタイミング図である。
【図３１】期間カウンタのブロック図である。
【図３２】イベントカウンタのブロック図である。
【図３３】アドレスカウンタのブロック図である。
【図３４】ブートブロックディテクタの回路図である。
【図３５】アドレスを表す図である。
【図３６】データラッチ及びコンパレータのブロック図である。
【図３７】ステータスレジスタのブロック図である。
【図３８】本発明の半導体記憶装置を組み込んだ液晶表示装置（実施の形態１４）の概略構成図である。
【図３９】本発明の半導体記憶装置を組み込んだ携帯電子機器（実施の形態１５）の概略構成図である。
【図４０】従来のフラッシュメモリの要部の概略断面図である。
【図４１】従来のフラッシュメモリの電気特性を示すグラフである。
【符号の説明】
１、３０１ａＡ〜３０１ａＤ、４０１ａＡ、５０１ａＡ１〜５０１ａＡ４、５０１ａＢ１〜５０１ａＢ４・・・、５０１ｎＢ１〜５０１ｎＢ４、６０１Ａ、６０１Ｂ メモリ素子
１５ 半導体記憶装置
２８ コマンドステートマシーン
３０ シンクロナイザ
３２ ライトステートマシーン
３４ ステータスレジスタ
７９ ブートブロックディテクタ
３２１、４２１、５２１ メモリセルアレイ
１０１、２１１、２８６、７１１ 半導体基板
１０２ Ｐ型ウェル領域
１０３、２１４、７１２ ゲート絶縁膜
１０４、２１７、７１３ ゲート電極
１０５ａ、１０５ｂ メモリ機能部
１０７ａ、１０７ｂ、２１２、２１３ 拡散領域
１０９、１４２、１４２ａ、２４２、２４２ａ シリコン窒化膜
１２０、２７１ オフセット領域
１２１ ゲート電極下の領域
１１１ 微粒子
１１２ 絶縁膜
１３１ａ、１３１ｂ、２６１、２６２、２６２ａ メモリ機能体
２２６ 反転層
２４１、２４３、２４４ シリコン酸化膜
２８１、２８２、２９２、４２１ 領域
２８３、２８４ 電気力線
２８７ ボディ領域
２８８ 埋め込み酸化膜
２９１ 高濃度領域
３０２ａＡ〜３０２ａＤ、３０３ａＡ〜３０３ａＤ 選択トランジスタ
３０４、３０５、４０４、４０５ 動作選択トランジスタ
３０６、３０７、４０６、４０７ トランジスタ
３０８ａ、４０８ａ〜４０８ｎ、５０８ａ〜５０８ｎ ワード線
３０９ａ、３１０ａ 選択トランジスタワード線
３１２、３１３、４１２ 動作選択線
３１４、３１５、４１４、４１５ トランジスタ選択線
３１６Ａ１、３１６Ａ２、３１６Ｂ１、３１６Ｂ２、４１６Ａ１、４１６Ａ２、Ａ２〜Ａ４、Ｂ２〜Ｂ４、ＢＡ１〜ＢＡ５、ＢＢ１〜ＢＢ５ ビット線
３１７Ａ１、３１７Ａ２、３１７Ｂ１、３１７Ｂ２、４１７Ａ１、４１７Ａ２電圧入力端子
３１８ＡＢ、４１８ＡＢ、４１８ＣＤ、６１８ＡＢ、３１８ＡＢ、６１８ＡＢ１ センスアンプ
７１４ サイドウォールスペーサ
７１７ ソース領域
７１８ ドレイン領域
７１９ ＬＤＤ領域
８１１ 制御回路
８１２ 電池
８１３ ＲＦ回路
８１４ 表示部
８１５ アンテナ
８１６ 信号線
８１７ 電源線
１００１ 液晶パネル
１００２ 液晶ドライバ
１００３ 不揮発性メモリ部
１００４ ＳＲＡＭ部
１００５ 液晶ドライバ回路

Claims (10)

  1. アドレス指定可能な複数のメモリ素子を有するメモリセルアレイと、
    上記メモリセルアレイに接続されると共に、上記メモリセルアレイで行われる動作を制御し、上記メモリセルアレイにおける少なくとも１つのアドレスの少なくとも１つのブロックで行われる１つの動作又は一連の動作を表す制御信号を受け取り、上記アドレスのブロックの識別子の所定のビットを受け取ると共にさらにプロテクト信号を受け取り、上記アドレスのブロックの識別子の所定のビットと上記プロテクト信号とが予め定められた状態にあればアクティブなロック信号を生成して、このロック信号に、特定された動作を行わないことによって応答する一方、上記ロック信号の不在に、特定された各動作を上記ブロック内のアドレス毎に行うことによって応答するライトステートマシーンと、
    コマンドを含むデータを受け取るように接続されると共に、上記ライトステートマシーンを制御する制御信号及び上記プロテクト信号を生成するコマンドステートマシーンとを備え、
    上記メモリセルアレイの各メモリ素子は、
    半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
    このゲート電極下にゲート絶縁膜を介して配置されたチャネル領域と、
    上記チャネル領域の両側に配置されると共に、上記チャネル領域と逆導電型を有する拡散領域と、
    上記ゲート電極の両側に形成されて、電荷又は分極を保持する機能を有するメモリ機能体とを備えたことを特徴とする半導体記憶装置。
  2. 請求項１に記載の半導体記憶装置において、
    上記ライトステートマシーンは、
    上記メモリセルアレイの所定のブロック内のアドレスに与えるべき制御信号を上記コマンドステートマシーンから受け取って一時的に格納し、上記アドレスのブロックに対応するメモリセルアレイ内のメモリ素子をアドレス指定するための信号を繰り返し出力するアドレスカウンタを備え、
    上記アドレスカウンタは、保護されたメモリアドレスを検出してプロテクト信号の状態を感知する被保護アドレス検出器を備え、アドレスの上記所定のビットが、このアドレスが保護されるべきであることを示す予め定められた状態にあり、かつ、上記プロテクト信号が、上記アドレスが保護されるべきであることを示す予め定められた状態にある場合に、上記アドレスカウンタはアクティブなロック信号を出力し、
    また、上記行われるべき動作の識別子と上記ロック信号を受け取るように接続されたステートコントローラを備え、
    上記ステートコントローラは、上記ライトステートマシーンの状態を判定し、上記ステートコントローラは、動作が特定された動作であって、かつ、上記ロック信号がアクティブである場合に、上記ライトステートマシーンの状態は上記動作が行われない状態であることを示すことを特徴とする半導体記憶装置。
  3. 請求項２に記載の半導体記憶装置において、
    上記被保護アドレス検出器は、上記アドレスの上記所定のビットと上記プロテクト信号とを受け取るように接続された多重入力アンドゲートを備えて、上記ロック信号を出力することを特徴とする半導体記憶装置。
  4. 請求項１に記載の半導体記憶装置において、
    マイクロプロセッサからコマンドを受け取るように接続されたコマンドステートマシーンをさらに備え、上記コマンドステートマシーンは上記プロテクト信号を受け取るように接続されており、上記コマンドステートマシーンは上記動作を行うように上記ライトステートマシーンに制御信号を出力し、上記コマンドステートマシーンは上記ライトステートマシーンに上記プロテクト信号をさらに出力することを特徴とする半導体記憶装置。
  5. アドレスによって識別される複数のメモリ素子を有するメモリセルアレイと、
    上記メモリセルアレイにおける少なくとも１つのアドレスで行われるべきメモリ動作のコマンドを出力するマイクロプロセッサとを備え、
    上記マイクロプロセッサが出力するコマンドは、行われるべき少なくとも１つの動作の識別子と、メモリアドレスの少なくとも１つのブロックの識別子とを含み、
    上記マイクロプロセッサは、更に、アクティブ状態のときに上記メモリセルアレイの予め定められたメモリ素子を保護することを示すプロテクト信号を出力し、
    また、上記メモリセルアレイと上記マイクロプロセッサとの間に接続されたメモリコントローラを備え、
    上記メモリコントローラは、上記コマンド、データ、及びアドレスのブロックの識別子を受け取って、特定された動作を上記メモリセルアレイにおける上記少なくとも１つのアドレスで行うための動作制御信号を出力し、
    上記メモリコントローラは、行なわれるべき少なくとも１つの動作の識別子と上記プロテクト信号とを受け取るように接続されたコマンドステートマシーンを備え、このコマンドステートマシーンは、行われるべき動作とプロテクト信号の状態とを特定するための信号を含むライトステートマシーン制御信号を出力し、
    上記メモリコントローラは、更に、上記メモリセルアレイに接続されてこのメモリセルアレイで行う動作を制御するライトステートマシーンを備え、このライトステートマシーンは上記アドレスの予め定められたビットとライトステートマシーン制御信号を受け取るように接続された論理回路を備え、この論理回路は、上記アドレスの予め定められたビットと上記プロテクト信号が予め定められた状態にある場合にアクティブなロック信号を生成して、上記ライトステートマシーンは、上記アクティブなロック信号に、特定された動作を行わないことによって応答し、
    上記メモリセルアレイの各メモリ素子は、
    半導体層上にゲート絶縁膜を介して形成されたゲート電極と、
    このゲート電極下にゲート絶縁膜を介して配置されたチャネル領域と、
    上記チャネル領域の両側に配置されると共に、上記チャネル領域と逆導電型を有する拡散領域と、
    上記ゲート電極の両側に形成されて、電荷又は分極を保持する機能を有するメモリ機能体とを備えたことを特徴とする半導体記憶装置。
  6. 請求項５に記載の半導体記憶装置において、
    上記ライトステートマシーンは、
    所定のメモリブロック内のアドレスに与えるべきライトステートマシーン制御信号を受け取って一時的に格納し、上記アドレスのブロックに対応するメモリセルアレイ内のメモリ素子をアドレス指定するための制御信号を繰り返し出力するアドレスカウンタを備え、
    上記アドレスカウンタは、保護されたメモリアドレスを検出してプロテクト信号の状態を感知する被保護アドレス検出器を備え、アドレスの上記所定のビットが、このアドレスが保護されるべきであることを示す予め定められた状態にあり、かつ、上記プロテクト信号がアクティブ状態である場合に、上記アドレスカウンタはアクティブなロック信号を出力し、
    また、上記行われるべき動作の識別子と上記ロック信号を受け取るように接続されたステートコントローラを備え、
    上記ステートコントローラは、上記ライトステートマシーンの状態を判定し、上記ステートコントローラは、動作が特定された動作であって、かつ、上記ロック信号がアクティブである場合に、ライトステートマシーンの状態は上記動作が行われない状態であることを示すことを特徴とする半導体記憶装置。
  7. 請求項６に記載の半導体記憶装置において、
    上記被保護アドレス検出器は、上記アドレスの所定のビットとプロテクト信号とを受け取るために接続された多重入力アンドゲートを備え、上記ロック信号を出力することを特徴とする半導体記憶装置。
  8. アドレスによって識別される複数のメモリ素子を有するメモリセルアレイと、上記メモリセルアレイにおける少なくとも１つのアドレスで行われるべきメモリ動作のコマンドを出力するマイクロプロセッサと、上記メモリセルアレイと上記マイクロプロセッサとの間に接続されたメモリコントローラとを備え、上記マイクロプロセッサが出力するコマンドは、行われるべき少なくとも１つの動作の識別子とメモリアドレスとを含み、上記メモリコントローラは上記コマンドを受け取り、特定された動作を上記メモリセルアレイにおける上記少なくとも１つのアドレスで行うための制御信号を出力し、上記メモリセルアレイの各メモリ素子は、半導体層上にゲート絶縁膜を介して形成されたゲート電極と、このゲート電極下にゲート絶縁膜を介して配置されたチャネル領域と、上記チャネル領域の両側に配置されると共に、上記チャネル領域と逆導電型を有する拡散領域と、上記ゲート電極の両側に形成されて、電荷又は分極を保持する機能を有するメモリ機能体とを備えた半導体記憶装置において、予め定められたメモリ素子を保護するための方法であって、
    上記マイクロプロセッサは、アクティブ状態の時に上記メモリセルアレイの予め定められたメモリ素子を保護することを示すプロテクト信号を上記メモリセルアレイに出力し、
    上記メモリコントローラは、上記アドレスの予め定められたビットと上記プロテクト信号とを受け取り、上記アドレスの予め定められたビットと上記プロテクト信号とが予め定められた状態にある場合にはロック信号を生成し、
    上記メモリコントローラは、上記プロテクト信号の状態と上記メモリコントローラの直前の状態とによって定まる状態に入り、上記状態によって定まる次のメモリアドレスに対して動作し、上記ロック信号が生成されたときには、上記メモリコントローラは特定された動作を行わない一方、上記ロック信号が生成されないときには、上記メモリコントローラは、特定されたメモリ動作が行われるべきアドレスにおいて、メモリコントローラの状態に応じて、上記特定された動作を行うことを特徴とする予め定められたメモリ素子を保護するための方法。
  9. 請求項１又は５に記載の半導体記憶装置において、上記メモリ素子は、上記ゲート絶縁膜の表面と略並行な表面を有して電荷を保持する機能を有する膜と上記チャネル領域又は半導体層とを隔てる絶縁膜を有し、この絶縁膜の膜厚が、上記ゲート絶縁膜の膜厚より薄く、かつ０．８ｎｍ以上であることを特徴とする半導体記憶装置。
  10. 請求項１乃至７、９の何れか１つに記載の半導体記憶装置を備えたことを特徴とする携帯電子機器。
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