JP3617621B2 - 半導体集積回路の検査装置及びその検査方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、複数のグレースケールレベル（以下、階調レベルとする）を出力する機能と、複数個のＤＡコンバータ（以下、ＤＡＣとする）を有する半導体集積回路の階調出力電圧に関する半導体集積回路の検査方法及びその検査装置に係り、それぞれのＤＡＣが出力する階調出力電圧を短時間に、かつ高精度に実施することができる半導体集積回路の検査方法及びその検査装置に関する。なお、グレースケールレベルとは液晶パネル等のドット表示に関する明暗レベルを決定する出力電圧レベルを意味する。
【０００２】
【従来の技術】
液晶パネルの高精細化に伴い、液晶パネルに搭載される液晶ドライバＬＳＩは、多出力化、多階調化が進む傾向にある。液晶ドライバＬＳＩは、基準電圧生成回路として“ガンマ補正抵抗回路”あるいは“ガンマ補正コンデンサ回路”がデバイス内部に内蔵されている。この基準電圧生成回路の基準電源入力端子より電圧が印加される。液晶ドライバＬＳＩの階調レベル数は、この印加電圧に対する分割比（ガンマ補正抵抗回路の場合は抵抗分割比、ガンマ補正コンデンサ回路の場合は容量分割比）により決定される。この分割比が細分化されるほど、多階調化が進む。
【０００３】
そして、この多階調表示を行うため、液晶ドライバは階調レベル数に対応したＤＡＣ（デジタルの入力画像データをアナログの階調出力電圧に変換する）を内蔵し、階調電圧を出力する。例えば、６４階調表示用液晶ドライバでは、６ビットＤＡＣが内蔵されており、２５６階調表示用液晶ドライバでは、８ビットＤＡＣが、１０２４階調表示用液晶ドライバでは、１０ビットＤＡＣが内蔵されている。
【０００４】
このような多階調、多出力液晶ドライバのテストにおいては、ＤＡＣから出力されるそれぞれの階調電圧値の全てが、各レベルのデジタル画像データに対応して正しく変換された電圧値を出力しているかどうか、また各ＤＡＣ間において出力される階調電圧値がそれぞれ互いに均一であるかどうかをテストしている。
【０００５】
ｍ出力ｎ階調のＤＡＣを内蔵する液晶ドライバを例に従来のテスト方法を説明する。
図７に液晶ドライバと高精度電圧測定器による従釆の半導体試験装置の概略回路構成図を示す。
半導体試験装置（以下テスタとする）６０より液晶ドライバ５１に、事前に設定している全出力端子数分の階調デジタルデータを、階調レベルごとに基準電源電圧入力端子６−１〜６−ｘに順次入力する。基準電圧生成回路８において基準電圧が生成され、各レベルの階調デジタルデータは、デバイスに内蔵されたＤＡＣ回路２−１〜２−ｍでＤＡ変換（階調データに対応した基準電圧が選択）される。そして、出力アンプを介して階調出力電圧として出力端子３−１〜３−ｍからアナログ電圧が出力される。
【０００６】
液晶ドライバ５１を出力したアナログ電圧は、テスタ６０の入力端子であるテスタチャンネル１１−１〜１１−ｍに入力され、テスタ６０に内蔵されている高精度の電圧計６２を用いて、１出力ずつｍ出力まで順次１階調レベル毎の階調電圧値をアナログ測定し、その測定結果を逐次、テスタ６０に内蔵されているメモリ６３に格納する。
【０００７】
この操作をｎ階調分繰り返していき、最終的には全出力・全階調のデータをメモリ６３に格納する。この結果ｍ×ｎヶ分の電圧値データが格納されることになる。メモリ６３に格納された全ての電圧値データは、テスタ６０に内蔵されている演算装置６４を用いて演算される。こうして、各出力における各階調電圧値（後述の“理想の階調出力電圧値に対する階調出力電圧の最大値差及び最小値差”を示す）や各出力間の階調電圧値の均一性（後述の“端子間ばらつき”を示す）が演算で求められる。
【０００８】
一般的な階調電圧値の判定基準については、全出力端子３−１〜３−ｍを対象に各階調レベル毎の理想の階調出力電圧値に対する階調出力電圧の最大値差及び最小値差、各端子間のばらつきの３点である。ここでの理想階調出力電圧値に対する階調出力電圧の最大値差及び最小値差の判定値は例えば±３０［ｍＶ］、各端子間ばらつきは３５［ｍＶ］程度の基準値について不良品を選別する必要があることから非常に高精度な測定精度が要求される。
【０００９】
なお、上述までに現行の階調出力電圧のテスト手法を述べてきたが、液晶ドライバのテストは階調出力電圧テスト以外に、入力リーク、ガンマ補正抵抗値、ファンクション動作、高速クロック動作、消費電流などの項目についてもテストを行っている。しかし、これら全テスト項目のテスト実行時間の内、７割〜８割が階調出力電圧テストで占めている。
【００１０】
テスタに搭載されている判定モジュールには高精度電圧測定器以外に、比較判定回路（以下、コンパレータとする）がある。
図８に、液晶ドライバとコンパレータによる従釆の半導体試験装置との概略回路構成図を示す。ここでは、液晶ドライバ５１から出力される階調出力電圧を、テスタ７０に搭載されるコンパレータ１２−１〜１２−ｍで電圧判定を行う。
【００１１】
高精度電圧測定器による従来のテスタ６０と同様に、テスタ７０より液晶ドライバ５１に、事前に設定している全出力端子数分の階調デジタルデータを階調レベルごとに順次入力する。各レベルの階調デジタルデータはデバイスに内蔵されたＤＡＣ回路２−１〜２−ｍでＤＡ変換（階調データに対応した基準電圧が選択）され、出力アンプを介して階調出力電圧として出力端子３−１〜３−ｍからアナログ電圧が出力される。このアナログ電圧はテスタ７０のコンパレータ１２−１〜１２−ｍに入力され、事前に設定している全出力端子数分の階調デジタルデータに対応した比較判定電圧レベル値により判定を行う。
【００１２】
図９に、コンパレータ判定時の判定基準レベルの設定と階調出力電圧の相関図を示す。
比較判定電圧レベルとは、各レベルの階調出力電圧値に対して、その上限、下限を決定する２電圧値を示す。この図においては、上限、下限値によって挟み込まれた電圧領域がＰＡＳＳ判定となり、上限値以上と下限値以下の領域はＦＡＩＬ判定を示しているが、テスト内容（期待値の設定）によっては、その逆の設定も可能である。
【００１３】
また、コンパレータによる検査装置を用いて検査を可能とする液晶ドライバが、特開２０００−１６５２４４公報に開示されている。図１０は、この液晶ドライバを示す回路構成図である。
図１０に示す液晶ドライバＬＳＩ８１は、階調データがデコーダ８２を介してＤＡＣのバスライン８３に与えられる。各階調データに応じて、基準電源端子６−１〜６−１０及び抵抗分割回路１３からの出力電圧を決定する階調電圧選択スイッチ８５の一つを選択し、出力アンプ８４を介して各出力端子３−１〜３−ｍより、それぞれの階調電圧を出力する。
【００１４】
各基準電源端子６−１〜６−１０間にリレー８５，８６の直列接続回路を接続し、該リレー８５，８６の接続点を抵抗分割回路１３の中点に接続する構成を有している。
一方の基準電源端子には、電源電圧（５Ｖ）を印加し、他方の基準電源端子二は接地電圧（０Ｖ）を印加する。ここで、上側部分の検査を行う場合には、リレー８５をＯＦＦとし、リレー８６をＯＮさせる。これにより、抵抗分割回路１３の上側部分の両端に５Ｖが印加される。
【００１５】
次に、デコーダ８２に、所定の階調データを与えて、アナログ電圧を出力させる。このときの各出力電圧間の電位差は、５Ｖ／４＝１．２５と、非常に大きな値になる。すなわち、第１階調電圧は５Ｖ、階調電圧は３．７５Ｖ、第３階調電圧は２．５０Ｖ、第４階調電圧は１．２５Ｖ、第５階調電圧は０Ｖとなる。これにより、例えば、０．５Ｖ以下の精度を有するコンパレータであれば、各階調の電圧を認識することができ、コンパレータを使用したデジタル判定が可能となるものである。下側部分の検査行う場合には、第１リレー８５をＯＮさせ、リレー８６をＯＦＦとする。
【００１６】
【発明が解決しようとする課題】
従来の半導体試験装置の問題点を以下にまとめる。
【００１７】
（１）高精度電圧測定器を用いた検査の問題点
図７に示した高精度電圧測定器を用いた半導体回路検査は、液晶ドライバのテストにおいて、多出力化・多階調化が進むことにより、デバイスの出力判定を縦列的に処理する必要があることから、階調出力電圧テストはデータの取り込み量の増加やデータ処理時間の増加が進み、テスト時間は大幅に増加する。また、階調出力電圧値をより高精度に測定する必要があることから、高精度な電圧測定器を複数台搭載する高価なテスタが必要となる。
【００１８】
さらに、多階調化が進むことにより、テスト精度の確保が困難となる。つまり、多階調化が進むことにより、各階調レベル間の出力電位差は大幅に縮小される。これは、上述した、基準電圧生成回路としてデバイス内部に内蔵されたガンマ補正抵抗回路が、基準電源入力端子より印加された電圧に対する抵抗分割比により決定され、この分割比が細分化されるほど、多階調化が進むことによる。つまり、６４階調の６［Ｖ］駆動液晶ドライバの隣接階調間の出力階調電位差が単純計算により９３．７５［ｍＶ］（６０００［ｍＶ］／６４階調）であったのに対し、２５６階調の６［Ｖ］駆動液晶ドライバでは、２３．４４［ｍＶ］（６０００［ｍＶ］／２５６階調）となる。従って、各階調レベル毎の隣接階調間における出力電位差が出力電圧偏差（端子間ばらつき）よりも小さい場合、上述の判定値ではデータの読み込み不良による１階調レベル化け等、高精度電圧測定器による検査であっても各階調レベル毎の出力電圧が入力画像デジタルデータに対応していることに関するテスト精度の確保は困難となる。なお、各端子間ばらつきテストに対する判定値を厳しく設定することは、先に述べた判定基準例の各端子間ばらつき３５［ｍＶ］からも、液晶ドライバの仕様上、困難となる。
【００１９】
（２）コンパレータを用いた検査の問題点
図８に示したコンパレータを用いた半導体回路検査の利点は、デバイスの全出力を並列的に一括判定でき、大幅なテスト時間の短縮が図れることである。コンパレータは比較的安価であるため、テスタに複数台〜ＬＳＩの出力数分搭載されている。
しかしながら、図９に示すように、コンパレータの精度は約１００［ｍＶ］以下の階調出力電圧レベル差を識別することは不可能であり、比較判定電圧レベルの最小幅（基準電圧±１００［ｍＶ］）間に階調レベルが複数存在する場合、テスト対象となる階調レベルが不明確となる上、各階調出力電圧レベルの最大値差及び最小値差や各出力間の端子間ばらつきの正確な値を求めることができない。そのため、約０．１［Ｖ］以下の階調出力電圧レベル差を識別することは不可能であり、液晶ドライバの機能動作精度に関するテスト精度を保証することは困難であるため、一般的には、液晶ドライバの階調出力電圧テストには用いられず、現行のコンパレータ判定は、液晶ドライバの階調出力電圧精度に関わらないテスト項目についてのみ採用していた。
【００２０】
例えば、液晶ドライバがある特定の階調レベルで３．０［Ｖ］を出力する場合、この階調レベルのコンパレータ判定の判定上限値はコンパレータの精度より、最大値で３．１［Ｖ］、判定下限値は最小値で２．９［Ｖ］となる。つまり、この２つの判定レベルの電位差は０．２［Ｖ］であり、上記の例で示した２５６階調の６［Ｖ］駆動液晶ドライバでは、一階調当たりの階調出力電位差が２３．４４［ｍＶ］であるため、この２つの判定レベル間には８〜９階調分の階調出力レベルが含まれてしまい、一階調レベルの入力データに対応する個別の階調出力電圧に対象を絞ったテストが実施できない。
【００２１】
さらに図１１に、従来の基準電源電圧の投入設定例の概略図を示す。
例えば２５６階調の１０［Ｖ］駆動液晶ドライバ１で、基準電源入力端子を６本有する場合、階調出力電圧の高い電圧よりＶ１＝１０［Ｖ］、Ｖ２＝８［Ｖ］、Ｖ３＝６［Ｖ］、Ｖ４＝４［Ｖ］、Ｖ５＝２［Ｖ］、Ｖ６＝０［Ｖ］を印加し、それぞれの基準電源入力端子間の階調出力電圧レベルを２［Ｖ］の電位差でガンマ補正抵抗特性に従った分割比で１階調レベル毎の出力電圧に分割する。従って、この各基準電源入力端子間において、２［Ｖ］の電位差により生成される階調出力電圧レベル数が５１階調（２５６階調を基準電源入力端子毎に５分割）であれば１階調毎の階調出力電圧電位差は約４０［ｍＶ］となる。コンパレータ判定を行う場合、図９に示すように、コンパレータの精度は約１００［ｍＶ］以下の階調出力電圧レベル差を識別することは不可能であり、比較判定電圧レベルの最小幅（基準電圧±１００［ｍＶ］）間に階調レベルが５階調レベル程度存在するため（コンパレータの判定幅２００［ｍＶ］／１階調当たりの電位差約４０［ｍＶ］より算出）、テスト対象となる階調レベルが不明確となる。
【００２２】
そこで、コンパレータを用いて、階調出力電圧レベル差を識別できる液晶ドライバが特開２０００−１６５２４４公報に開示されているが、この液晶ドライバは、リレー回路を液晶ドライバに新たに設けなければならず、チップ面積が増大する。デバイスの設計上、スイッチのＯＮ抵抗＝１ＫΩのリレー回路を各基準電源端子間に設置することで、チップ面積は７％程度増加する。スイッチのＯＮ抵抗を小さくするためには、リレーの回路面積をさらに増加する必要があり、結果的にチップ面積を増大化させてしまう。
【００２３】
また、テスト対象となる階調出力レベルの抵抗分割回路１３に印加される電圧は、リレー回路の片方をショートすることで理論的には２倍に拡大されるはずだが、実際にはリレー回路のＯＮ抵抗により２倍には拡大できなかった。これは、抵抗分割回路（ガンマ補正抵抗）の低抵抗化が進んで、リレー回路のＯＮ抵抗が相対的に増加することになり、ＯＮ抵抗による電圧降下が増加して、電圧の拡大効果が期待するほど生じなくなるからである。
【００２４】
さらに、デバイス機能が多様化する傾向にある中で、既存のテスタ（テスタチャンネルが少ない）でテストを実施する場合、リレーを制御するチャンネルが必要となり、テスト設計が複雑となる。
【００２５】
本発明は、多出力化・多階調化が進む液晶ドライバのテストにおいて、ＤＡコンバータが出力する各階調電圧レベルを基準電圧生成回路に印加する基準電源電圧設定により操作することで、判定モジュールの測定精度に関わらず、テスト時間の大幅な削減と高精度な試験を実現する半導体集積回路の検査方法及びその検査装置を提供することを目的とするものである。
【００２６】
【課題を解決するための手段】
本発明は、複数個のＤＡコンバータと階調出力電圧特性を決定する基準電圧生成回路とを内蔵する半導体集積回路を、前記階調出力電圧と基準電圧を比較判定回路により比較判定し、検査する検査装置である。
複数個のＤＡコンバータと階調出力電圧特性を決定する基準電圧生成回路とを内蔵する半導体集積回路を、前記階調出力電圧と基準電圧を比較判定回路により比較判定し、検査する検査装置において、
基準電源生成回路により発生する上限電圧値と下限電圧値を所定の電圧範囲で複数個に分割し、該分割した各電圧を前記半導体集積回路の検査対象となる複数個の階調レベル区間の各両端部の基準電源入力端子に同時に出力すると共に、前記上限電圧値と下限電圧値を等分割した場合よりも出力電位差が拡大するようにしたことを特徴とする。
【００２８】
本発明は、複数個のＤＡコンバータと階調出力電圧特性を決定する基準電圧生成回路とを内蔵する半導体集積回路を、前記階調出力電圧と基準電圧を比較判定する比較判定回路を有する半導体試験装置により検査する検査方法である。
複数個のＤＡコンバータと階調出力電圧特性を決定する基準電圧生成回路とを内蔵する半導体集積回路を、前記階調出力電圧と基準電圧を比較判定する比較判定回路を有する半導体試験装置により検査する半導体集積回路の検査方法において、前記基準電圧生成回路に印加する基準電源入力端子に異なる電圧を設定し、検査対象となる階調レベル区間を決定する区間決定手順と、前記基準電源入力端子間に該電圧を供給する電圧設定供給手順と、前記階調レベル区間の階調レベルの入力階調データ信号と階調出力電圧とを対応付けることにより、前記階調出力電圧の検査をデジタル判定する判定手順と、を備え、前記電圧設定供給手順は、基準電源生成回路により発生する上限電圧値と下限電圧値を所定の電圧範囲で複数個に分割し、該分割した各電圧を前記半導体集積回路の検査対象となる複数の階調レベル区間の各両端部の基準電源入力端子に同時に出力し、さらに、前記半導体集積回路の全領域を検査するために、前記検査した検査対象となる階調レベル区間以外の区間の基準電源入力端子に同時に前記各電圧を出力すると共に、前記上限電圧値と下限電圧値を等分割した場合よりも出力電位差が拡大するようにしたことを特徴とする。
【００３０】
また、本発明は、前記区間決定手順により、前記基準電源入力端子間および基準電圧値を決定した後、判定手順は、検査諧調レベル単位で、入力諧調レベルデータと出力電圧期待値レベルを比較し、前記基準電源入力端子間に含まれる全ての階調出力電圧レベルを繰り返すことを特徴とする。
【００３１】
また、本発明は、前記判定手順は、検査諧調レベル単位で、前記入力諧調レベルデータと前記出力電圧期待値レベルを比較する際に、現在の検査諧調レベルがＮ階調レベルであった場合、出力電圧期待値をＮ＋１およびＮ−１階調レベルに変更して比較し、全諧調レベル分が１ビットの精度内かを判定することを特徴とする。
【００３４】
本発明において、テスト時における各階調レベルの階調出力電圧は全て、液晶ドライバの出力電圧偏差以上の隣接階調電位差が確保できている上、比較的判定精度の低いコンパレータであっても、一階調レベルの入力データに対応する個別の階調出力電圧に対象を絞ったテストが可能となる。そのため、テスト対象とする１階調レベル毎にＤＡＣ内部のデータ化け等を容易に検出できる分離テストが可能となり、測定・試験機器の精度に関わらず、高いテスト精度を保証することが可能となる。
さらに、コンパレータ回路による検査装置にて全出力を同時に一括してデジタル判定することが可能となることで、テスト時間の大幅な短縮と、従来の安価なテスタを用いて高精度な測定を可能とする。
【００３５】
【発明の実施の形態】
以下に、本発明の実施の形態について、図面を参照しながら説明する。
図１に、基準電源生成回路がガンマ補正抵抗方式の液晶ドライバについて基準電源電圧の投入設定例の概略図を示す。
液晶ドライバ１は、６本の基準電源入力端子Ｖ１〜Ｖ６と、ガンマ補正抵抗１３からなる基準電圧生成回路８と、ＤＡコンバータ２−１〜２−ｍを備え、ｍ種類の階調電圧を発生する。従って、基本構造は図１１の液晶ドライバ１と同じであり、２５６階調の１０［Ｖ］駆動液晶ドライバで、基準電源入力端子を６本有する場合と同様のデバイスモデルを示している。
【００３６】
また、液晶ドライバ１の前段にはテスタ電源７が配置され、基準電源入力端子Ｖ１〜Ｖ６に電圧を供給する。この液晶ドライバ１の検査装置であるテスタは、図示していないが、図８のテスタ７０と同様の構成であり、比較判定回路であるコンパレータによって液晶ドライバ１から出力される階調出力電圧を判定する。
図１Ａにおいては基準電源端子間Ｖ１〜Ｖ２レベルに対応したＤＡコンバータが、図１Ｂにおいては基準電源端子間Ｖ２〜Ｖ３レベルに対応したＤＡコンバータがテスト対象となる。
【００３７】
図１Ａに示すように、基準電源電圧の設定値を２値の電圧値（液晶ドライバの駆動電圧仕様の上限値と下限値）とする１０［Ｖ］と０［Ｖ］に振り分け、Ｖ１＝１０［Ｖ］、Ｖ２＝０［Ｖ］、Ｖ３＝０［Ｖ］、Ｖ４＝０［Ｖ］、Ｖ５＝０［Ｖ］、Ｖ６＝０［Ｖ］の基準電源電圧設定とする。基準電源端子のＶ１〜Ｖ２間に１０［Ｖ］の基準電源電位差を発生することができる。この基準電源端子のＶ１〜Ｖ２間に含まれる階調レベルをテスト対象とすることで、それぞれの隣接階調出力レベルは相互に約２００［ｍＶ］（基準電源端子間電位差１００００［ｍＶ］／５１階調レベル）の電位差を保つことができる。
【００３８】
従って、図２に示す、基準電源電圧設定操作時の判定基準レベルの設定と階調出力電圧の相関図のように、１階調出力電圧レベル毎に、コンパレータの判定レベルを設定することができ、一階調レベルの入力データに対応する個別の階調出力電圧に対象を絞ったテストが可能となる。
その基準電源端子間に含まれる階調レベルについて、一階調レベル毎、入力データとコンパレータの判定レベルの設定を順次切り替えながらテストし、その区間に含まれる階調レベルを全てテストする。
【００３９】
続いて、基準電源端子のＶ２〜Ｖ３間に含まれる階調出力電圧レベルをテストするときは図１Ｂに示すように、各基準電源電圧の設定をＶ１＝１０［Ｖ］、Ｖ２＝１０［Ｖ］、Ｖ３＝０［Ｖ］、Ｖ４＝０［Ｖ］、Ｖ５＝０［Ｖ］、Ｖ６＝０［Ｖ］となるように再度、基準電源端子に印加する電源投入設定を変更し、同様にその区間に含まれる階調レベルを全てテストする。同様に各基準電源電圧の設定を順次変更しながら、各階調出力電圧レベルをテストすることにより、結果的に液晶ドライバが有する全階調出力電圧レベルを一階調レベル毎の入力データに対して、個別の階調出力電圧に対象を絞ったテストが可能となる。
なお、上記の基準電源入力端子に印加する基準電源電圧値は、計測・判定機器の判定精度によっては２値に限るものではない。この詳細については、後述する。
【００４０】
従って、本テスト手法によれば、テスト時における各階調レベルの階調出力電圧は全て、液晶ドライバの出力電圧偏差（ばらつき）以上の隣接階調電位差が確保できている上、比較的判定精度の低いコンパレータであっても、一階調レベルの入力データに対応する個別の階調出力電圧に対象を絞ったテストが可能となることから、テスト対象とする１階調レベル毎にＤＡＣ内部のデータ化け等を容易に検出できる分離テストが可能となり、測定・試験機器の精度に関わらず、高いテスト精度を保証することが可能となる。
【００４１】
さらに、コンパレータ回路等による安価な検査モジュール（安価であるため半導体試験装置に複数〜ＬＳＩの全出力数分搭載されている）にて全出力を同時に一括してデジタル判定することが可能となることで、テスト時間の大幅な短縮と、従来の安価なテスタを用いて高精度な測定を可能とする。
【００４２】
図３、図４は、本発明の実施形態において、テスタ電源より液晶ドライバの基準電源入力端子に印加する電圧設定例を示すものである。本発明に係る検査手法は、基本的な検査手法の原理は、次のようなものである。すなわち、上述の内容と同様、半導体集積回路にある数本の基準電源入力端子間に印加する入力電圧設定を、テスト対象となる基準電源入力端子間に含まれる各階調出力電圧レベルのみ、出力電位差を拡大する設定とし、非テスト対象となる基準電源入力端子間に含まれる各階調出力電圧レベルは階調出力電位差を縮小する設定とする。ここでは、その応用例について説明する。
【００４３】
図３に、基準電源生成回路がガンマ補正抵抗方式の液晶ドライバについて基準電源電圧の投入設定例の概略図を示す。
図３Ａにおいては基準電源端子間Ｖ１〜Ｖ３レベルに対応したＤＡコンバータが、図３Ｂにおいては基準電源端子間Ｖ３〜Ｖ５レベルに対応したＤＡコンバータがテスト対象となる。
【００４４】
図３では、２５６階調の２０［Ｖ］駆動液晶ドライバで基準電源入力端子を６本有する場合と同様のデバイスモデルを示している。
図３Ａに示すように、基準電源電圧の設定値をＶ１＝２０［Ｖ］、Ｖ２＝オープン、Ｖ３＝０［Ｖ］、Ｖ４＝０［Ｖ］、Ｖ５＝０［Ｖ］、Ｖ６＝０［Ｖ］の基準電源電圧設定とすると、基準電源端子のＶ１〜Ｖ３間に２０［Ｖ］の基準電源電位差を発生することができる。この基準電源端子のＶ１〜Ｖ３間に含まれる階調レベルをテスト対象とすることで、それそれの隣接階調出力レベルは相互に約２００［ｍＶ］（基準電源端子間電位差２００００［ｍＶ］／１０２階調レベル）の電位差を保つことができる。
【００４５】
従って、図２に示す、基準電源電圧設定操作時の判定基準レベルの設定と階調出力電圧の相関図のように、１階調出力電圧レベル毎に、コンパレータの判定レベルを設定することができ、一階調レベルの入力データに対応する個別の階調出力電圧に対象を絞ったテストが可能となる。
【００４６】
その基準電源端子間に含まれる階調レベルについて、一階調レベル毎、入力データとコンパレータの判定レベルの設定を順次切り替えながらテストし、その区間に含まれる階調レベルを全てテストする。
【００４７】
続いて、基準電源端子のＶ３〜Ｖ５間に含まれる階調出力電圧レベルをテストするときは図３Ｂに示すように、各基準電源電圧の設定をＶ１＝２０［Ｖ］、Ｖ２＝２０［Ｖ］、Ｖ３＝２０［Ｖ］、Ｖ４＝オープン、Ｖ５＝０［Ｖ］、Ｖ６＝０［Ｖ］となるように再度、基準電源端子に印加する電源投入設定を変更し、同様にその区間に含まれる階調レベルを全てテストする。同様に各基準電源電圧の設定を順次変更しながら、各階調出力電圧レベルをテストすることにより、結果的に液晶ドライバが有する全階調出力電圧レベルを一階調レベル毎の入力データに対して、個別の階調出力電圧に対象を絞ったテストが可能となる。
【００４８】
さらに、上記までの基準電源電圧の設定例では、基準電源電圧の設定値を２値の電圧値（液晶ドライバの駆動電圧仕様の上限値と下限値）で振り分けていたが、基準電源端子間に含まれる階調レベル数と液晶ドライバの駆動電圧によっては、下記のような基準電源の設定によるテストも可能となる。
【００４９】
図４に、基準電源生成回路がガンマ補正抵抗方式の液晶ドライバについて基準電源電圧の投入設定例の概略図を示す。
図４Ａにおいては基準電源端子間Ｖ１〜Ｖ２レベルとＶ３〜Ｖ４レベルとＶ５〜Ｖ６レベルに対応したＤＡコンバータが、図４Ｂにおいては基準電源端子間Ｖ２〜Ｖ３レベルとＶ４〜Ｖ５レベルに対応したＤＡコンバータがテスト対象となる。なお、この時Ｖ３〜Ｖ４レベルに対応したＤＡコンバータもテスト可能であるが、図４Ａの基準電源電圧の設定状態でテスト完了しており、冗長テストとなるためテストの必要性はない。
【００５０】
図４では、６４階調の６［Ｖ］駆動液晶ドライバで基準電源入力端子を６本有する場合と同様のデバイスモデルを示している。
図４Ａに示すように、基準電源電圧の設定値をＶ１＝６［Ｖ］、Ｖ２＝４［Ｖ］、Ｖ３＝４［Ｖ］、Ｖ４＝２［Ｖ］、Ｖ５＝２［Ｖ］、Ｖ６＝０［Ｖ］の基準電源電圧設定とすると、基準電源端子のＶ１〜Ｖ２間、Ｖ３〜Ｖ４間、Ｖ５〜Ｖ６間に２［Ｖ］の基準電源電位差を発生することができる。この基準電源端子のＶ１〜Ｖ２間、Ｖ３〜Ｖ４間、Ｖ５〜Ｖ６間に含まれる階調レベルをテスト対象とすることで、それそれの隣接階調出力レベルは相互に約１５４［ｍＶ］（基準電源端子間電位差２０００［ｍＶ］／１３階調レベル）の電位差を保つことができる（１３階調レベル数は、６４階調／５基準電源区間数より算出した）。従って、図２に示す、基準電源電圧設定操作時の判定基準レベルの設定と階調出力電圧の相関図のように、１階調出力電圧レベル毎に、コンパレータの判定レベルを設定することができ、一階調レベルの入力データに対応する個別の階調出力電圧に対象を絞ったテストが可能となる。
【００５１】
その基準電源端子間に含まれる階調レベルについて、一階調レベル毎、入力データとコンパレータの判定レベルの設定を順次切り替えながらテストし、その区間に含まれる階調レベルを全てテストする。
【００５２】
続いて、基準電源端子のＶ２〜Ｖ３レベルとＶ４〜Ｖ５レベルに含まれる階調出力電圧レベルをテストするときは図４Ｂに示すように、各基準電源電圧の設定をＶ１＝６［Ｖ］、Ｖ２＝６［Ｖ］、Ｖ３＝４［Ｖ］、Ｖ４＝２［Ｖ］、Ｖ５＝０［Ｖ］、Ｖ６＝０［Ｖ］となるように再度、基準電源端子に印加する電源投入設定を変更し、同様にその区間に含まれる階調レベルを全てテストする。結果的に液晶ドライバが有する全階調出力電圧レベルは一階調レベル毎の入力データに対して、個別の階調出力電圧に対象を絞ったテストが可能となる。
【００５３】
こうして、半導体集積回路にある数本の基準電源入力端子間に含まれる階調出力電圧レベル毎にテストを実施することにより、判定モジュールの測定精度に関わらず、テスト時間の大幅な削減と高精度な試験を実現する。このとき、数本の基準電源入力端子間に含まれる各階調出力電圧レベルのみ、出力電位差を拡大する設定とし、非テスト対象となる基準電源入力端子間に含まれる各階調出力電圧レベルは階調出力電位差を縮小する設定とする。この設定状態がテスタにおける専用試験モードである。
【００５４】
以上のことから、本発明によるテスト手法は、基準電源端子間に含まれる階調レベル数と液晶ドライバの駆動電圧並びに液晶ドライバの基準電源端子数の相互関係によって、様々な基準電源電圧設定が可能となる。つまり、液晶ドライバの設計段階において、本発明のテスト仕様を考慮し、これらの相互関係を反映することによって、基準電源電圧設定手法の自由度は高くなる。基準電源端子間に含まれる階調レベル数は少ないほど基準電源電圧設定の自由度は高くなる。液晶ドライバの多階調化に対応するためには、基準電源端子数を増加することによって対応できる。液晶ドライバの駆動電圧については、駆動電圧仕様が高いほど基準電源端子間に印加する電圧の割り振り方が増えるため基準電源電圧設定の自由度は高くなる。
【００５５】
なお、本発明による基準電源電圧設定手法は、高精度電圧器を用いたテストの場合であっても、テスト精度を保証する点に関しては同様の効果が適用されるものである。
【００５６】
続いて、本発明によるコンパレータ判定時の、測定・試験機器の精度に関わらず、短時間でかつ、高いテスト確度を保証するテストプログラムに係る特徴と１ビット精度保証を容易に立証することを可能としたフェイルチェック手法の実施例について述べる。
【００５７】
先ず、本発明による基準電源電圧設定手法による階調出力電圧テストに係り、各階調出力電圧をコンパレータ判定にてテストを実施した場合の設定フローと問題点を説明する。
図５に、従来の階調出力電圧をコンパレータ判定によってテストする場合に必要な過程を示すフローチャート図を示す。
【００５８】
まず、ステップＳ１１にて液晶ドライバの駆動用電源と上述した基準電源電圧設定法による基準電源の投入を行う。続いて、ステップＳ１２にて、入力データパターンプログラムの指定を行う。ここでの入力データパターンは、液晶ドライバが出力する階調出力電圧を決定する画像（各ＲＧＢ出力に対応したグレースケールレベル）データを意味している。通常の階調出力電圧テスト以外の機能試験では１階調レベル検査に１データパターンプログラムを用いていた。従って、階調出力電圧テストをコンパレータ判定にてテスト実施する場合、全階調出力電圧レベルを検査するために全階調数分のデータパターンプログラムが必要となる。半導体検査装置に設定可能なパターンプログラムの本数は制限されているため、階調出力電圧テストのコンパレータ判定化は困難となる。
【００５９】
次に、コンパレータ判定に必要となる判定幅の設定と階調出力電圧期待値レベルの設定を行う。これは、検査対象となる階調出力電圧レベルに対して、その上限レベルと下限レベルを設定し、階調出力電圧レベルを挟み込んだ状態で検査するものである。隣接する上下の階調電圧レベルとは電位差が大きくなるために実現可能な手法となる。ここで、上限レベルと下限レベルの設定電圧値については基準電源の設定状態を考慮した値に設定する。例えば、テスト対象となる基準電源端子間に２０階調分の階調レベルが存在し、その基準電源端子間に４［Ｖ］の基準電源投入電位差を設定すると、隣接階調出力電位差は４０００［ｍＶ］／２０階調＝２００［ｍＶ／階調］が得られる。また、コンパレータの判定幅は液晶ドライバの出力電圧特性による出力端子間ばらつき電圧（ここでは３０［ｍＶ］とすると）を考慮し、かつ隣接階調出力電圧レベル領域にかからない値として±（２００［ｍＶ］−３０［ｍＶ］）と設定する。
ただし、コンパレータの電圧認識精度は約±１００［ｍＶ］であることから、コンパレータの判定幅の許容値は±１００［ｍＶ］〜±１７０［ｍＶ］となる。
【００６０】
なお、このコンパレータの判定幅の許容値については、テスト精度を決定するものであるため、後述するフェイルチェック手法により最適なコンパレータの判定幅電圧を設定する。また、これは液晶ドライバ仕様に関して、基準電源入力端子間の各階調出力電圧レベルはガンマ補正抵抗特性に依存しており、均等に等分劃されていないことに対応するものである。
【００６１】
階調出力電圧期待値レベルの設定は、基準電源電圧設定値によって計算される該当テスト階調の階調出力電圧レベル（液晶ドライバ仕様の階調出力電圧理想値計算式より算出する）と、上記に求めたコンパレータの判定幅より上限値と下限値を計算したものである。
【００６２】
最後に、このテスト対象となる階調出力電圧レベルについて、検査階調番号を設定し、ステップＳ１３にて、先に設定しているデータパターンプログラムを実行することで、判定することができる。上記のテスト設定ステップＳ１２、Ｓ１３を、テストする液晶ドライバの階調出力電圧レベル数分、繰り返すことにより、全ての階調出力電圧レベルのテストを実施する。従って、全階調出力電圧レベルのテストを実施するテストプログラムは非常に長大なものとなる上、コンパレータの判定幅の許容値の最適化やテストプログラムのデバッグ、修正等に費やす時間は膨大なものとなる。
【００６３】
下記に、上記に示したテスト設定フローに対する問題点を解決するデータパターンプログラムとテストプログラムに係る特徴を詳細に説明する。
図６に、本発明による基準電源電圧設定手法により、かつ、最適なコンパレータの判定幅電圧の設定と液晶ドライバの入力データと階調出力電圧関係の１ビットデータ精度保証を立証することを可能としたテストフローチャート図を示す。
【００６４】
図６のフローチャートは図５に示したフローチャートと基準電源電圧設定のみ共通であり、各階調出力電圧レベル毎に設定を変更する項目について、工夫している。
【００６５】
まず、ステップＳ２１にて液晶ドライバの駆動用電源と上述した基準電源電圧設定法による基準電源の投入を行う。続いて、入力データパターンプログラムの指定を行う。先に示した半導体検査装置に設定可能なパターンプログラムの本数は制限されている問題点について、当手法では入力データパターンプログラムは検査対象となる階調レベルデータを順次連結し、各階調レベル毎に実行データのスタートアドレス、ストップアドレスを設定することにより１本化している。
【００６６】
次に、コンパレータ判定に必要となる判定幅の設定を行う。これは、検査対象となる階調出力電圧レベルに対して、その上限レベルと下限レベルを設定し、階調出力電圧レベルを挟み込んだ状態で検査するものである。ここで、上限レベルと下限レベルの設定電圧値の設定例（方法）については、上記と共通である。
【００６７】
続いて、テストフローのステップＳ２２に移行する。ここでは、テスト対象となる基準電源端子間に含まれる全ての階調出力電圧レベルを１階調レベル毎、順次検査していくため、検査階調番号、階調出力電圧期待値レベルの設定、入力階調データのスタートアドレス、ストップアドレスの指定を全て変数設定とする。階調出力電圧期待値レベルの設定は、基準電源電圧設定値によって計算される該当テスト階調の階調出力電圧レベル（液晶ドライバ仕様の階調出力電圧理想値計算式より算出する）と、上記に求めたコンパレータの判定幅より上限値と下限値を計算したものであるが、階調出力電圧レベル毎に出力期待値レベルが読み込まれ、同時にステップＳ２１で設定したコンパレータの判定レベルとなる上限と下限値が自動的に反映される設定としている。最後にステップＳ２３にて、先に設定しているデータパターンプログラムを実行することで、判定することができる。
【００６８】
もし、この判定結果がＦＡＩＬであれば即時にテストエンドとなり、ＰＡＳＳの場合はステップＳ２２に戻り、次の階調出力電圧レベルを実行し、この時テスト対象として設定している基準電源電圧端子間に含まれる全ての階調出力電圧レベルのテストを繰り返す。
【００６９】
以上のことから、検査階調レベル単位で、入力階調レベルデータと出力電圧期待値レベル（比較判定回路による判定値レベル）と検査階調番号の時間的設定の相互関係を一致させることを実現している。なお、１階調レベル毎に行われる検査は、指定した階調レベルまで順次繰り返され、検査対象となる階調出力電圧レベルの全てがＰＡＳＳすると、次の基準電源の設定に対応した階調レベルの検査に移行する。途中の階調レベルでＦＡＩＬした場合は、その時点でテストエンドとなる。高精度電圧計によるテストが全階調、全出力分の階調出力電圧測定データを一旦メモリに格納し、演算処理にて判定を行う手法に比べて、同一の不良デバイスの検査においても、テスト時間の短縮効果がある。
【００７０】
他方、上記の効果により、１ビット精度保証を容易に立証する手段として考案したフェイルチェック手法について述べる。ここで述べるフェイルチェックとは、所定の階調入力データに対して、入力データの取り込み不良等により、期待値以外の出力電圧が出力されている場合、これを検査で確実に不良として選別できていることを立証するものである。例えば、コンパレータの判定レベル領域が大きすぎ、入力データの１ビット化け不良（出力階調電圧が１階調レベル分ずれる）を良品として選別しないことを確認することによって、ビット精度保証するものである。
【００７１】
上述の通り、入力階調データと出力電圧期待値レベル（比較判定回路による判定値レベル）と検査階調番号の時間的設定変化の相互関係は検査対象階調レベル単位で、常時一致している。従って、Ｎ階調レベルをテスト対象となっている場合はＮ階調に対応した階調データ入力と出力電圧期待値が設定されている。そこで、フェイルチェックでは、このＮ階調レベルをテスト対象となっている場合の出力電圧期待値をＮ＋１階調レベル、Ｎ−１階調レベルの出力電圧期待値に変更し、全階調レベルについて全フェイルすることを確認する。上述の通り、出力電圧期待値は変数設定されているため、プログラムの容易な変更によって実行できる。なお、階調入力データのアドレスを１階調分変更することによっても、同様の効果が得られる。Ｎ＋１階調レベル、Ｎ−１階調レベルの期待値は入力データのビット下位１ビットを示していることから、このフェイルチェック手法により完成されたテストプログラムによる検査は１ビット精度保証を実現したものとなる。
【００７２】
【発明の効果】
以上詳述したように本発明によれば、階調出力電圧試験における高いテスト精度の確保と、試験時間の短時間化を同時に実現することができる。
高精度電圧計によるテスト時間は液晶ドライバの階調出力電圧を縦列的に１階調レベルを１出力毎測定することに対し、コンパレータ判定では、液晶ドライバの階調出力電圧を並列的に全出力同時判定できることから、４８０出力の２５６階調出力の液晶ドライバモデルでテスト時間を計算した場合、この液晶ドライバの階調出力電圧駆動時間（出力遅延時間を含む）を２０［μＳ］とすると、高精度電圧計による電圧計測時間は４８０＊２５６＊２０＝２４５７．６［ｍＳ］となる。
【００７３】
なお、この値は電圧計測時間を示すものであり、実際の総テスト時間は各電圧データのメモリ格納と演算処理時間が別途加算されたものとなる。
コンパレータ判定によるテスト時間は全出力一括同時判定できることから、
１＊２５６＊２０＝５．１２［ｍＳ］となることから、従来までの高精度電圧計によるテスト時間に対して、テスト時間は４８０分の１（液晶ドライバの出力端子数分の１）に時間短縮できる。
【００７４】
また、本発明は従来の安価な半導体試験装置に特別な検査回路を付加することなく、今後の多出力化、多階調化する液晶ドライバのテストに対しても対応が可能であり、試験コストの低減に大きく寄与でき、また既存設備の活用を実現することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態である、基準電源生成回路がガンマ補正抵抗方式の液晶ドライバＬＳＩについて基準電源電圧の投入設定の回路構成図である。
【図２】同実施形態の動作説明に供する階調出力電圧波形図である。
【図３】本発明の他の実施形態である、基準電源生成回路がガンマ補正抵抗方式の液晶ドライバについて基準電源電圧の投入設定の回路構成図である。
【図４】本発明の他の実施形態である、基準電源生成回路がガンマ補正抵抗方式の液晶ドライバについて基準電源電圧の投入設定の回路構成図である。
【図５】従来のコンパレータ判定に供するテストフローチャート図である。
【図６】本発明の実施形態に供するテストフローチャート図である。
【図７】従来の液晶ドライバＬＳＩ検査装置の高精度電圧測定器判定に供するブロック構成を示す構成図である。
【図８】従来の液晶ドライバＬＳＩ検査装置のコンパレータ判定に供するブロック構成を示す構成図である。
【図９】従来の基準電源電圧の投入設定時の動作説明に供する階調出力電圧波形図である。
【図１０】特開２０００−１６５２４４公報に開示されている液晶ドライバを示す回路構成図である。
【図１１】従来の基準電源電圧の投入設定に供する回路構成図である。
【符号の説明】
１ 液晶ドライバＬＳＩ
２−１、２−２、…２−ｍ ＤＡコンバータ
３−１、３−２、…３−ｍ 液晶ドライバの出力端子
４ データメモリ
５ 高精度アナログ電圧測定器
６−１、６−２、…６−ｘ 液晶ドライバの基準電源電圧入力端子
７ テスタ電源
８ 液晶ドライバの基準電圧生成回路
９ 演算装置
１０ 半導体試験装置テスタ
１１−１、１１−２、…１１−ｍ テスタチャンネル
１２−１、１２−２、…１２−ｍ コンパレータ
１３ ガンマ補正抵抗
Ｖ１、Ｖ２、…Ｖ６ 液晶ドライバの基準電源電圧入力端子
【発明の属する技術分野】
本発明は、複数のグレースケールレベル（以下、階調レベルとする）を出力する機能と、複数個のＤＡコンバータ（以下、ＤＡＣとする）を有する半導体集積回路の階調出力電圧に関する半導体集積回路の検査方法及びその検査装置に係り、それぞれのＤＡＣが出力する階調出力電圧を短時間に、かつ高精度に実施することができる半導体集積回路の検査方法及びその検査装置に関する。なお、グレースケールレベルとは液晶パネル等のドット表示に関する明暗レベルを決定する出力電圧レベルを意味する。
【０００２】
【従来の技術】
液晶パネルの高精細化に伴い、液晶パネルに搭載される液晶ドライバＬＳＩは、多出力化、多階調化が進む傾向にある。液晶ドライバＬＳＩは、基準電圧生成回路として“ガンマ補正抵抗回路”あるいは“ガンマ補正コンデンサ回路”がデバイス内部に内蔵されている。この基準電圧生成回路の基準電源入力端子より電圧が印加される。液晶ドライバＬＳＩの階調レベル数は、この印加電圧に対する分割比（ガンマ補正抵抗回路の場合は抵抗分割比、ガンマ補正コンデンサ回路の場合は容量分割比）により決定される。この分割比が細分化されるほど、多階調化が進む。
【０００３】
そして、この多階調表示を行うため、液晶ドライバは階調レベル数に対応したＤＡＣ（デジタルの入力画像データをアナログの階調出力電圧に変換する）を内蔵し、階調電圧を出力する。例えば、６４階調表示用液晶ドライバでは、６ビットＤＡＣが内蔵されており、２５６階調表示用液晶ドライバでは、８ビットＤＡＣが、１０２４階調表示用液晶ドライバでは、１０ビットＤＡＣが内蔵されている。
【０００４】
このような多階調、多出力液晶ドライバのテストにおいては、ＤＡＣから出力されるそれぞれの階調電圧値の全てが、各レベルのデジタル画像データに対応して正しく変換された電圧値を出力しているかどうか、また各ＤＡＣ間において出力される階調電圧値がそれぞれ互いに均一であるかどうかをテストしている。
【０００５】
ｍ出力ｎ階調のＤＡＣを内蔵する液晶ドライバを例に従来のテスト方法を説明する。
図７に液晶ドライバと高精度電圧測定器による従釆の半導体試験装置の概略回路構成図を示す。
半導体試験装置（以下テスタとする）６０より液晶ドライバ５１に、事前に設定している全出力端子数分の階調デジタルデータを、階調レベルごとに基準電源電圧入力端子６−１〜６−ｘに順次入力する。基準電圧生成回路８において基準電圧が生成され、各レベルの階調デジタルデータは、デバイスに内蔵されたＤＡＣ回路２−１〜２−ｍでＤＡ変換（階調データに対応した基準電圧が選択）される。そして、出力アンプを介して階調出力電圧として出力端子３−１〜３−ｍからアナログ電圧が出力される。
【０００６】
液晶ドライバ５１を出力したアナログ電圧は、テスタ６０の入力端子であるテスタチャンネル１１−１〜１１−ｍに入力され、テスタ６０に内蔵されている高精度の電圧計６２を用いて、１出力ずつｍ出力まで順次１階調レベル毎の階調電圧値をアナログ測定し、その測定結果を逐次、テスタ６０に内蔵されているメモリ６３に格納する。
【０００７】
この操作をｎ階調分繰り返していき、最終的には全出力・全階調のデータをメモリ６３に格納する。この結果ｍ×ｎヶ分の電圧値データが格納されることになる。メモリ６３に格納された全ての電圧値データは、テスタ６０に内蔵されている演算装置６４を用いて演算される。こうして、各出力における各階調電圧値（後述の“理想の階調出力電圧値に対する階調出力電圧の最大値差及び最小値差”を示す）や各出力間の階調電圧値の均一性（後述の“端子間ばらつき”を示す）が演算で求められる。
【０００８】
一般的な階調電圧値の判定基準については、全出力端子３−１〜３−ｍを対象に各階調レベル毎の理想の階調出力電圧値に対する階調出力電圧の最大値差及び最小値差、各端子間のばらつきの３点である。ここでの理想階調出力電圧値に対する階調出力電圧の最大値差及び最小値差の判定値は例えば±３０［ｍＶ］、各端子間ばらつきは３５［ｍＶ］程度の基準値について不良品を選別する必要があることから非常に高精度な測定精度が要求される。
【０００９】
なお、上述までに現行の階調出力電圧のテスト手法を述べてきたが、液晶ドライバのテストは階調出力電圧テスト以外に、入力リーク、ガンマ補正抵抗値、ファンクション動作、高速クロック動作、消費電流などの項目についてもテストを行っている。しかし、これら全テスト項目のテスト実行時間の内、７割〜８割が階調出力電圧テストで占めている。
【００１０】
テスタに搭載されている判定モジュールには高精度電圧測定器以外に、比較判定回路（以下、コンパレータとする）がある。
図８に、液晶ドライバとコンパレータによる従釆の半導体試験装置との概略回路構成図を示す。ここでは、液晶ドライバ５１から出力される階調出力電圧を、テスタ７０に搭載されるコンパレータ１２−１〜１２−ｍで電圧判定を行う。
【００１１】
高精度電圧測定器による従来のテスタ６０と同様に、テスタ７０より液晶ドライバ５１に、事前に設定している全出力端子数分の階調デジタルデータを階調レベルごとに順次入力する。各レベルの階調デジタルデータはデバイスに内蔵されたＤＡＣ回路２−１〜２−ｍでＤＡ変換（階調データに対応した基準電圧が選択）され、出力アンプを介して階調出力電圧として出力端子３−１〜３−ｍからアナログ電圧が出力される。このアナログ電圧はテスタ７０のコンパレータ１２−１〜１２−ｍに入力され、事前に設定している全出力端子数分の階調デジタルデータに対応した比較判定電圧レベル値により判定を行う。
【００１２】
図９に、コンパレータ判定時の判定基準レベルの設定と階調出力電圧の相関図を示す。
比較判定電圧レベルとは、各レベルの階調出力電圧値に対して、その上限、下限を決定する２電圧値を示す。この図においては、上限、下限値によって挟み込まれた電圧領域がＰＡＳＳ判定となり、上限値以上と下限値以下の領域はＦＡＩＬ判定を示しているが、テスト内容（期待値の設定）によっては、その逆の設定も可能である。
【００１３】
また、コンパレータによる検査装置を用いて検査を可能とする液晶ドライバが、特開２０００−１６５２４４公報に開示されている。図１０は、この液晶ドライバを示す回路構成図である。
図１０に示す液晶ドライバＬＳＩ８１は、階調データがデコーダ８２を介してＤＡＣのバスライン８３に与えられる。各階調データに応じて、基準電源端子６−１〜６−１０及び抵抗分割回路１３からの出力電圧を決定する階調電圧選択スイッチ８５の一つを選択し、出力アンプ８４を介して各出力端子３−１〜３−ｍより、それぞれの階調電圧を出力する。
【００１４】
各基準電源端子６−１〜６−１０間にリレー８５，８６の直列接続回路を接続し、該リレー８５，８６の接続点を抵抗分割回路１３の中点に接続する構成を有している。
一方の基準電源端子には、電源電圧（５Ｖ）を印加し、他方の基準電源端子二は接地電圧（０Ｖ）を印加する。ここで、上側部分の検査を行う場合には、リレー８５をＯＦＦとし、リレー８６をＯＮさせる。これにより、抵抗分割回路１３の上側部分の両端に５Ｖが印加される。
【００１５】
次に、デコーダ８２に、所定の階調データを与えて、アナログ電圧を出力させる。このときの各出力電圧間の電位差は、５Ｖ／４＝１．２５と、非常に大きな値になる。すなわち、第１階調電圧は５Ｖ、階調電圧は３．７５Ｖ、第３階調電圧は２．５０Ｖ、第４階調電圧は１．２５Ｖ、第５階調電圧は０Ｖとなる。これにより、例えば、０．５Ｖ以下の精度を有するコンパレータであれば、各階調の電圧を認識することができ、コンパレータを使用したデジタル判定が可能となるものである。下側部分の検査行う場合には、第１リレー８５をＯＮさせ、リレー８６をＯＦＦとする。
【００１６】
【発明が解決しようとする課題】
従来の半導体試験装置の問題点を以下にまとめる。
【００１７】
（１）高精度電圧測定器を用いた検査の問題点
図７に示した高精度電圧測定器を用いた半導体回路検査は、液晶ドライバのテストにおいて、多出力化・多階調化が進むことにより、デバイスの出力判定を縦列的に処理する必要があることから、階調出力電圧テストはデータの取り込み量の増加やデータ処理時間の増加が進み、テスト時間は大幅に増加する。また、階調出力電圧値をより高精度に測定する必要があることから、高精度な電圧測定器を複数台搭載する高価なテスタが必要となる。
【００１８】
さらに、多階調化が進むことにより、テスト精度の確保が困難となる。つまり、多階調化が進むことにより、各階調レベル間の出力電位差は大幅に縮小される。これは、上述した、基準電圧生成回路としてデバイス内部に内蔵されたガンマ補正抵抗回路が、基準電源入力端子より印加された電圧に対する抵抗分割比により決定され、この分割比が細分化されるほど、多階調化が進むことによる。つまり、６４階調の６［Ｖ］駆動液晶ドライバの隣接階調間の出力階調電位差が単純計算により９３．７５［ｍＶ］（６０００［ｍＶ］／６４階調）であったのに対し、２５６階調の６［Ｖ］駆動液晶ドライバでは、２３．４４［ｍＶ］（６０００［ｍＶ］／２５６階調）となる。従って、各階調レベル毎の隣接階調間における出力電位差が出力電圧偏差（端子間ばらつき）よりも小さい場合、上述の判定値ではデータの読み込み不良による１階調レベル化け等、高精度電圧測定器による検査であっても各階調レベル毎の出力電圧が入力画像デジタルデータに対応していることに関するテスト精度の確保は困難となる。なお、各端子間ばらつきテストに対する判定値を厳しく設定することは、先に述べた判定基準例の各端子間ばらつき３５［ｍＶ］からも、液晶ドライバの仕様上、困難となる。
【００１９】
（２）コンパレータを用いた検査の問題点
図８に示したコンパレータを用いた半導体回路検査の利点は、デバイスの全出力を並列的に一括判定でき、大幅なテスト時間の短縮が図れることである。コンパレータは比較的安価であるため、テスタに複数台〜ＬＳＩの出力数分搭載されている。
しかしながら、図９に示すように、コンパレータの精度は約１００［ｍＶ］以下の階調出力電圧レベル差を識別することは不可能であり、比較判定電圧レベルの最小幅（基準電圧±１００［ｍＶ］）間に階調レベルが複数存在する場合、テスト対象となる階調レベルが不明確となる上、各階調出力電圧レベルの最大値差及び最小値差や各出力間の端子間ばらつきの正確な値を求めることができない。そのため、約０．１［Ｖ］以下の階調出力電圧レベル差を識別することは不可能であり、液晶ドライバの機能動作精度に関するテスト精度を保証することは困難であるため、一般的には、液晶ドライバの階調出力電圧テストには用いられず、現行のコンパレータ判定は、液晶ドライバの階調出力電圧精度に関わらないテスト項目についてのみ採用していた。
【００２０】
例えば、液晶ドライバがある特定の階調レベルで３．０［Ｖ］を出力する場合、この階調レベルのコンパレータ判定の判定上限値はコンパレータの精度より、最大値で３．１［Ｖ］、判定下限値は最小値で２．９［Ｖ］となる。つまり、この２つの判定レベルの電位差は０．２［Ｖ］であり、上記の例で示した２５６階調の６［Ｖ］駆動液晶ドライバでは、一階調当たりの階調出力電位差が２３．４４［ｍＶ］であるため、この２つの判定レベル間には８〜９階調分の階調出力レベルが含まれてしまい、一階調レベルの入力データに対応する個別の階調出力電圧に対象を絞ったテストが実施できない。
【００２１】
さらに図１１に、従来の基準電源電圧の投入設定例の概略図を示す。
例えば２５６階調の１０［Ｖ］駆動液晶ドライバ１で、基準電源入力端子を６本有する場合、階調出力電圧の高い電圧よりＶ１＝１０［Ｖ］、Ｖ２＝８［Ｖ］、Ｖ３＝６［Ｖ］、Ｖ４＝４［Ｖ］、Ｖ５＝２［Ｖ］、Ｖ６＝０［Ｖ］を印加し、それぞれの基準電源入力端子間の階調出力電圧レベルを２［Ｖ］の電位差でガンマ補正抵抗特性に従った分割比で１階調レベル毎の出力電圧に分割する。従って、この各基準電源入力端子間において、２［Ｖ］の電位差により生成される階調出力電圧レベル数が５１階調（２５６階調を基準電源入力端子毎に５分割）であれば１階調毎の階調出力電圧電位差は約４０［ｍＶ］となる。コンパレータ判定を行う場合、図９に示すように、コンパレータの精度は約１００［ｍＶ］以下の階調出力電圧レベル差を識別することは不可能であり、比較判定電圧レベルの最小幅（基準電圧±１００［ｍＶ］）間に階調レベルが５階調レベル程度存在するため（コンパレータの判定幅２００［ｍＶ］／１階調当たりの電位差約４０［ｍＶ］より算出）、テスト対象となる階調レベルが不明確となる。
【００２２】
そこで、コンパレータを用いて、階調出力電圧レベル差を識別できる液晶ドライバが特開２０００−１６５２４４公報に開示されているが、この液晶ドライバは、リレー回路を液晶ドライバに新たに設けなければならず、チップ面積が増大する。デバイスの設計上、スイッチのＯＮ抵抗＝１ＫΩのリレー回路を各基準電源端子間に設置することで、チップ面積は７％程度増加する。スイッチのＯＮ抵抗を小さくするためには、リレーの回路面積をさらに増加する必要があり、結果的にチップ面積を増大化させてしまう。
【００２３】
また、テスト対象となる階調出力レベルの抵抗分割回路１３に印加される電圧は、リレー回路の片方をショートすることで理論的には２倍に拡大されるはずだが、実際にはリレー回路のＯＮ抵抗により２倍には拡大できなかった。これは、抵抗分割回路（ガンマ補正抵抗）の低抵抗化が進んで、リレー回路のＯＮ抵抗が相対的に増加することになり、ＯＮ抵抗による電圧降下が増加して、電圧の拡大効果が期待するほど生じなくなるからである。
【００２４】
さらに、デバイス機能が多様化する傾向にある中で、既存のテスタ（テスタチャンネルが少ない）でテストを実施する場合、リレーを制御するチャンネルが必要となり、テスト設計が複雑となる。
【００２５】
本発明は、多出力化・多階調化が進む液晶ドライバのテストにおいて、ＤＡコンバータが出力する各階調電圧レベルを基準電圧生成回路に印加する基準電源電圧設定により操作することで、判定モジュールの測定精度に関わらず、テスト時間の大幅な削減と高精度な試験を実現する半導体集積回路の検査方法及びその検査装置を提供することを目的とするものである。
【００２６】
【課題を解決するための手段】
本発明は、複数個のＤＡコンバータと階調出力電圧特性を決定する基準電圧生成回路とを内蔵する半導体集積回路を、前記階調出力電圧と基準電圧を比較判定回路により比較判定し、検査する検査装置である。
複数個のＤＡコンバータと階調出力電圧特性を決定する基準電圧生成回路とを内蔵する半導体集積回路を、前記階調出力電圧と基準電圧を比較判定回路により比較判定し、検査する検査装置において、
基準電源生成回路により発生する上限電圧値と下限電圧値を所定の電圧範囲で複数個に分割し、該分割した各電圧を前記半導体集積回路の検査対象となる複数個の階調レベル区間の各両端部の基準電源入力端子に同時に出力すると共に、前記上限電圧値と下限電圧値を等分割した場合よりも出力電位差が拡大するようにしたことを特徴とする。
【００２８】
本発明は、複数個のＤＡコンバータと階調出力電圧特性を決定する基準電圧生成回路とを内蔵する半導体集積回路を、前記階調出力電圧と基準電圧を比較判定する比較判定回路を有する半導体試験装置により検査する検査方法である。
複数個のＤＡコンバータと階調出力電圧特性を決定する基準電圧生成回路とを内蔵する半導体集積回路を、前記階調出力電圧と基準電圧を比較判定する比較判定回路を有する半導体試験装置により検査する半導体集積回路の検査方法において、前記基準電圧生成回路に印加する基準電源入力端子に異なる電圧を設定し、検査対象となる階調レベル区間を決定する区間決定手順と、前記基準電源入力端子間に該電圧を供給する電圧設定供給手順と、前記階調レベル区間の階調レベルの入力階調データ信号と階調出力電圧とを対応付けることにより、前記階調出力電圧の検査をデジタル判定する判定手順と、を備え、前記電圧設定供給手順は、基準電源生成回路により発生する上限電圧値と下限電圧値を所定の電圧範囲で複数個に分割し、該分割した各電圧を前記半導体集積回路の検査対象となる複数の階調レベル区間の各両端部の基準電源入力端子に同時に出力し、さらに、前記半導体集積回路の全領域を検査するために、前記検査した検査対象となる階調レベル区間以外の区間の基準電源入力端子に同時に前記各電圧を出力すると共に、前記上限電圧値と下限電圧値を等分割した場合よりも出力電位差が拡大するようにしたことを特徴とする。
【００３０】
また、本発明は、前記区間決定手順により、前記基準電源入力端子間および基準電圧値を決定した後、判定手順は、検査諧調レベル単位で、入力諧調レベルデータと出力電圧期待値レベルを比較し、前記基準電源入力端子間に含まれる全ての階調出力電圧レベルを繰り返すことを特徴とする。
【００３１】
また、本発明は、前記判定手順は、検査諧調レベル単位で、前記入力諧調レベルデータと前記出力電圧期待値レベルを比較する際に、現在の検査諧調レベルがＮ階調レベルであった場合、出力電圧期待値をＮ＋１およびＮ−１階調レベルに変更して比較し、全諧調レベル分が１ビットの精度内かを判定することを特徴とする。
【００３４】
本発明において、テスト時における各階調レベルの階調出力電圧は全て、液晶ドライバの出力電圧偏差以上の隣接階調電位差が確保できている上、比較的判定精度の低いコンパレータであっても、一階調レベルの入力データに対応する個別の階調出力電圧に対象を絞ったテストが可能となる。そのため、テスト対象とする１階調レベル毎にＤＡＣ内部のデータ化け等を容易に検出できる分離テストが可能となり、測定・試験機器の精度に関わらず、高いテスト精度を保証することが可能となる。
さらに、コンパレータ回路による検査装置にて全出力を同時に一括してデジタル判定することが可能となることで、テスト時間の大幅な短縮と、従来の安価なテスタを用いて高精度な測定を可能とする。
【００３５】
【発明の実施の形態】
以下に、本発明の実施の形態について、図面を参照しながら説明する。
図１に、基準電源生成回路がガンマ補正抵抗方式の液晶ドライバについて基準電源電圧の投入設定例の概略図を示す。
液晶ドライバ１は、６本の基準電源入力端子Ｖ１〜Ｖ６と、ガンマ補正抵抗１３からなる基準電圧生成回路８と、ＤＡコンバータ２−１〜２−ｍを備え、ｍ種類の階調電圧を発生する。従って、基本構造は図１１の液晶ドライバ１と同じであり、２５６階調の１０［Ｖ］駆動液晶ドライバで、基準電源入力端子を６本有する場合と同様のデバイスモデルを示している。
【００３６】
また、液晶ドライバ１の前段にはテスタ電源７が配置され、基準電源入力端子Ｖ１〜Ｖ６に電圧を供給する。この液晶ドライバ１の検査装置であるテスタは、図示していないが、図８のテスタ７０と同様の構成であり、比較判定回路であるコンパレータによって液晶ドライバ１から出力される階調出力電圧を判定する。
図１Ａにおいては基準電源端子間Ｖ１〜Ｖ２レベルに対応したＤＡコンバータが、図１Ｂにおいては基準電源端子間Ｖ２〜Ｖ３レベルに対応したＤＡコンバータがテスト対象となる。
【００３７】
図１Ａに示すように、基準電源電圧の設定値を２値の電圧値（液晶ドライバの駆動電圧仕様の上限値と下限値）とする１０［Ｖ］と０［Ｖ］に振り分け、Ｖ１＝１０［Ｖ］、Ｖ２＝０［Ｖ］、Ｖ３＝０［Ｖ］、Ｖ４＝０［Ｖ］、Ｖ５＝０［Ｖ］、Ｖ６＝０［Ｖ］の基準電源電圧設定とする。基準電源端子のＶ１〜Ｖ２間に１０［Ｖ］の基準電源電位差を発生することができる。この基準電源端子のＶ１〜Ｖ２間に含まれる階調レベルをテスト対象とすることで、それぞれの隣接階調出力レベルは相互に約２００［ｍＶ］（基準電源端子間電位差１００００［ｍＶ］／５１階調レベル）の電位差を保つことができる。
【００３８】
従って、図２に示す、基準電源電圧設定操作時の判定基準レベルの設定と階調出力電圧の相関図のように、１階調出力電圧レベル毎に、コンパレータの判定レベルを設定することができ、一階調レベルの入力データに対応する個別の階調出力電圧に対象を絞ったテストが可能となる。
その基準電源端子間に含まれる階調レベルについて、一階調レベル毎、入力データとコンパレータの判定レベルの設定を順次切り替えながらテストし、その区間に含まれる階調レベルを全てテストする。
【００３９】
続いて、基準電源端子のＶ２〜Ｖ３間に含まれる階調出力電圧レベルをテストするときは図１Ｂに示すように、各基準電源電圧の設定をＶ１＝１０［Ｖ］、Ｖ２＝１０［Ｖ］、Ｖ３＝０［Ｖ］、Ｖ４＝０［Ｖ］、Ｖ５＝０［Ｖ］、Ｖ６＝０［Ｖ］となるように再度、基準電源端子に印加する電源投入設定を変更し、同様にその区間に含まれる階調レベルを全てテストする。同様に各基準電源電圧の設定を順次変更しながら、各階調出力電圧レベルをテストすることにより、結果的に液晶ドライバが有する全階調出力電圧レベルを一階調レベル毎の入力データに対して、個別の階調出力電圧に対象を絞ったテストが可能となる。
なお、上記の基準電源入力端子に印加する基準電源電圧値は、計測・判定機器の判定精度によっては２値に限るものではない。この詳細については、後述する。
【００４０】
従って、本テスト手法によれば、テスト時における各階調レベルの階調出力電圧は全て、液晶ドライバの出力電圧偏差（ばらつき）以上の隣接階調電位差が確保できている上、比較的判定精度の低いコンパレータであっても、一階調レベルの入力データに対応する個別の階調出力電圧に対象を絞ったテストが可能となることから、テスト対象とする１階調レベル毎にＤＡＣ内部のデータ化け等を容易に検出できる分離テストが可能となり、測定・試験機器の精度に関わらず、高いテスト精度を保証することが可能となる。
【００４１】
さらに、コンパレータ回路等による安価な検査モジュール（安価であるため半導体試験装置に複数〜ＬＳＩの全出力数分搭載されている）にて全出力を同時に一括してデジタル判定することが可能となることで、テスト時間の大幅な短縮と、従来の安価なテスタを用いて高精度な測定を可能とする。
【００４２】
図３、図４は、本発明の実施形態において、テスタ電源より液晶ドライバの基準電源入力端子に印加する電圧設定例を示すものである。本発明に係る検査手法は、基本的な検査手法の原理は、次のようなものである。すなわち、上述の内容と同様、半導体集積回路にある数本の基準電源入力端子間に印加する入力電圧設定を、テスト対象となる基準電源入力端子間に含まれる各階調出力電圧レベルのみ、出力電位差を拡大する設定とし、非テスト対象となる基準電源入力端子間に含まれる各階調出力電圧レベルは階調出力電位差を縮小する設定とする。ここでは、その応用例について説明する。
【００４３】
図３に、基準電源生成回路がガンマ補正抵抗方式の液晶ドライバについて基準電源電圧の投入設定例の概略図を示す。
図３Ａにおいては基準電源端子間Ｖ１〜Ｖ３レベルに対応したＤＡコンバータが、図３Ｂにおいては基準電源端子間Ｖ３〜Ｖ５レベルに対応したＤＡコンバータがテスト対象となる。
【００４４】
図３では、２５６階調の２０［Ｖ］駆動液晶ドライバで基準電源入力端子を６本有する場合と同様のデバイスモデルを示している。
図３Ａに示すように、基準電源電圧の設定値をＶ１＝２０［Ｖ］、Ｖ２＝オープン、Ｖ３＝０［Ｖ］、Ｖ４＝０［Ｖ］、Ｖ５＝０［Ｖ］、Ｖ６＝０［Ｖ］の基準電源電圧設定とすると、基準電源端子のＶ１〜Ｖ３間に２０［Ｖ］の基準電源電位差を発生することができる。この基準電源端子のＶ１〜Ｖ３間に含まれる階調レベルをテスト対象とすることで、それそれの隣接階調出力レベルは相互に約２００［ｍＶ］（基準電源端子間電位差２００００［ｍＶ］／１０２階調レベル）の電位差を保つことができる。
【００４５】
従って、図２に示す、基準電源電圧設定操作時の判定基準レベルの設定と階調出力電圧の相関図のように、１階調出力電圧レベル毎に、コンパレータの判定レベルを設定することができ、一階調レベルの入力データに対応する個別の階調出力電圧に対象を絞ったテストが可能となる。
【００４６】
その基準電源端子間に含まれる階調レベルについて、一階調レベル毎、入力データとコンパレータの判定レベルの設定を順次切り替えながらテストし、その区間に含まれる階調レベルを全てテストする。
【００４７】
続いて、基準電源端子のＶ３〜Ｖ５間に含まれる階調出力電圧レベルをテストするときは図３Ｂに示すように、各基準電源電圧の設定をＶ１＝２０［Ｖ］、Ｖ２＝２０［Ｖ］、Ｖ３＝２０［Ｖ］、Ｖ４＝オープン、Ｖ５＝０［Ｖ］、Ｖ６＝０［Ｖ］となるように再度、基準電源端子に印加する電源投入設定を変更し、同様にその区間に含まれる階調レベルを全てテストする。同様に各基準電源電圧の設定を順次変更しながら、各階調出力電圧レベルをテストすることにより、結果的に液晶ドライバが有する全階調出力電圧レベルを一階調レベル毎の入力データに対して、個別の階調出力電圧に対象を絞ったテストが可能となる。
【００４８】
さらに、上記までの基準電源電圧の設定例では、基準電源電圧の設定値を２値の電圧値（液晶ドライバの駆動電圧仕様の上限値と下限値）で振り分けていたが、基準電源端子間に含まれる階調レベル数と液晶ドライバの駆動電圧によっては、下記のような基準電源の設定によるテストも可能となる。
【００４９】
図４に、基準電源生成回路がガンマ補正抵抗方式の液晶ドライバについて基準電源電圧の投入設定例の概略図を示す。
図４Ａにおいては基準電源端子間Ｖ１〜Ｖ２レベルとＶ３〜Ｖ４レベルとＶ５〜Ｖ６レベルに対応したＤＡコンバータが、図４Ｂにおいては基準電源端子間Ｖ２〜Ｖ３レベルとＶ４〜Ｖ５レベルに対応したＤＡコンバータがテスト対象となる。なお、この時Ｖ３〜Ｖ４レベルに対応したＤＡコンバータもテスト可能であるが、図４Ａの基準電源電圧の設定状態でテスト完了しており、冗長テストとなるためテストの必要性はない。
【００５０】
図４では、６４階調の６［Ｖ］駆動液晶ドライバで基準電源入力端子を６本有する場合と同様のデバイスモデルを示している。
図４Ａに示すように、基準電源電圧の設定値をＶ１＝６［Ｖ］、Ｖ２＝４［Ｖ］、Ｖ３＝４［Ｖ］、Ｖ４＝２［Ｖ］、Ｖ５＝２［Ｖ］、Ｖ６＝０［Ｖ］の基準電源電圧設定とすると、基準電源端子のＶ１〜Ｖ２間、Ｖ３〜Ｖ４間、Ｖ５〜Ｖ６間に２［Ｖ］の基準電源電位差を発生することができる。この基準電源端子のＶ１〜Ｖ２間、Ｖ３〜Ｖ４間、Ｖ５〜Ｖ６間に含まれる階調レベルをテスト対象とすることで、それそれの隣接階調出力レベルは相互に約１５４［ｍＶ］（基準電源端子間電位差２０００［ｍＶ］／１３階調レベル）の電位差を保つことができる（１３階調レベル数は、６４階調／５基準電源区間数より算出した）。従って、図２に示す、基準電源電圧設定操作時の判定基準レベルの設定と階調出力電圧の相関図のように、１階調出力電圧レベル毎に、コンパレータの判定レベルを設定することができ、一階調レベルの入力データに対応する個別の階調出力電圧に対象を絞ったテストが可能となる。
【００５１】
その基準電源端子間に含まれる階調レベルについて、一階調レベル毎、入力データとコンパレータの判定レベルの設定を順次切り替えながらテストし、その区間に含まれる階調レベルを全てテストする。
【００５２】
続いて、基準電源端子のＶ２〜Ｖ３レベルとＶ４〜Ｖ５レベルに含まれる階調出力電圧レベルをテストするときは図４Ｂに示すように、各基準電源電圧の設定をＶ１＝６［Ｖ］、Ｖ２＝６［Ｖ］、Ｖ３＝４［Ｖ］、Ｖ４＝２［Ｖ］、Ｖ５＝０［Ｖ］、Ｖ６＝０［Ｖ］となるように再度、基準電源端子に印加する電源投入設定を変更し、同様にその区間に含まれる階調レベルを全てテストする。結果的に液晶ドライバが有する全階調出力電圧レベルは一階調レベル毎の入力データに対して、個別の階調出力電圧に対象を絞ったテストが可能となる。
【００５３】
こうして、半導体集積回路にある数本の基準電源入力端子間に含まれる階調出力電圧レベル毎にテストを実施することにより、判定モジュールの測定精度に関わらず、テスト時間の大幅な削減と高精度な試験を実現する。このとき、数本の基準電源入力端子間に含まれる各階調出力電圧レベルのみ、出力電位差を拡大する設定とし、非テスト対象となる基準電源入力端子間に含まれる各階調出力電圧レベルは階調出力電位差を縮小する設定とする。この設定状態がテスタにおける専用試験モードである。
【００５４】
以上のことから、本発明によるテスト手法は、基準電源端子間に含まれる階調レベル数と液晶ドライバの駆動電圧並びに液晶ドライバの基準電源端子数の相互関係によって、様々な基準電源電圧設定が可能となる。つまり、液晶ドライバの設計段階において、本発明のテスト仕様を考慮し、これらの相互関係を反映することによって、基準電源電圧設定手法の自由度は高くなる。基準電源端子間に含まれる階調レベル数は少ないほど基準電源電圧設定の自由度は高くなる。液晶ドライバの多階調化に対応するためには、基準電源端子数を増加することによって対応できる。液晶ドライバの駆動電圧については、駆動電圧仕様が高いほど基準電源端子間に印加する電圧の割り振り方が増えるため基準電源電圧設定の自由度は高くなる。
【００５５】
なお、本発明による基準電源電圧設定手法は、高精度電圧器を用いたテストの場合であっても、テスト精度を保証する点に関しては同様の効果が適用されるものである。
【００５６】
続いて、本発明によるコンパレータ判定時の、測定・試験機器の精度に関わらず、短時間でかつ、高いテスト確度を保証するテストプログラムに係る特徴と１ビット精度保証を容易に立証することを可能としたフェイルチェック手法の実施例について述べる。
【００５７】
先ず、本発明による基準電源電圧設定手法による階調出力電圧テストに係り、各階調出力電圧をコンパレータ判定にてテストを実施した場合の設定フローと問題点を説明する。
図５に、従来の階調出力電圧をコンパレータ判定によってテストする場合に必要な過程を示すフローチャート図を示す。
【００５８】
まず、ステップＳ１１にて液晶ドライバの駆動用電源と上述した基準電源電圧設定法による基準電源の投入を行う。続いて、ステップＳ１２にて、入力データパターンプログラムの指定を行う。ここでの入力データパターンは、液晶ドライバが出力する階調出力電圧を決定する画像（各ＲＧＢ出力に対応したグレースケールレベル）データを意味している。通常の階調出力電圧テスト以外の機能試験では１階調レベル検査に１データパターンプログラムを用いていた。従って、階調出力電圧テストをコンパレータ判定にてテスト実施する場合、全階調出力電圧レベルを検査するために全階調数分のデータパターンプログラムが必要となる。半導体検査装置に設定可能なパターンプログラムの本数は制限されているため、階調出力電圧テストのコンパレータ判定化は困難となる。
【００５９】
次に、コンパレータ判定に必要となる判定幅の設定と階調出力電圧期待値レベルの設定を行う。これは、検査対象となる階調出力電圧レベルに対して、その上限レベルと下限レベルを設定し、階調出力電圧レベルを挟み込んだ状態で検査するものである。隣接する上下の階調電圧レベルとは電位差が大きくなるために実現可能な手法となる。ここで、上限レベルと下限レベルの設定電圧値については基準電源の設定状態を考慮した値に設定する。例えば、テスト対象となる基準電源端子間に２０階調分の階調レベルが存在し、その基準電源端子間に４［Ｖ］の基準電源投入電位差を設定すると、隣接階調出力電位差は４０００［ｍＶ］／２０階調＝２００［ｍＶ／階調］が得られる。また、コンパレータの判定幅は液晶ドライバの出力電圧特性による出力端子間ばらつき電圧（ここでは３０［ｍＶ］とすると）を考慮し、かつ隣接階調出力電圧レベル領域にかからない値として±（２００［ｍＶ］−３０［ｍＶ］）と設定する。
ただし、コンパレータの電圧認識精度は約±１００［ｍＶ］であることから、コンパレータの判定幅の許容値は±１００［ｍＶ］〜±１７０［ｍＶ］となる。
【００６０】
なお、このコンパレータの判定幅の許容値については、テスト精度を決定するものであるため、後述するフェイルチェック手法により最適なコンパレータの判定幅電圧を設定する。また、これは液晶ドライバ仕様に関して、基準電源入力端子間の各階調出力電圧レベルはガンマ補正抵抗特性に依存しており、均等に等分劃されていないことに対応するものである。
【００６１】
階調出力電圧期待値レベルの設定は、基準電源電圧設定値によって計算される該当テスト階調の階調出力電圧レベル（液晶ドライバ仕様の階調出力電圧理想値計算式より算出する）と、上記に求めたコンパレータの判定幅より上限値と下限値を計算したものである。
【００６２】
最後に、このテスト対象となる階調出力電圧レベルについて、検査階調番号を設定し、ステップＳ１３にて、先に設定しているデータパターンプログラムを実行することで、判定することができる。上記のテスト設定ステップＳ１２、Ｓ１３を、テストする液晶ドライバの階調出力電圧レベル数分、繰り返すことにより、全ての階調出力電圧レベルのテストを実施する。従って、全階調出力電圧レベルのテストを実施するテストプログラムは非常に長大なものとなる上、コンパレータの判定幅の許容値の最適化やテストプログラムのデバッグ、修正等に費やす時間は膨大なものとなる。
【００６３】
下記に、上記に示したテスト設定フローに対する問題点を解決するデータパターンプログラムとテストプログラムに係る特徴を詳細に説明する。
図６に、本発明による基準電源電圧設定手法により、かつ、最適なコンパレータの判定幅電圧の設定と液晶ドライバの入力データと階調出力電圧関係の１ビットデータ精度保証を立証することを可能としたテストフローチャート図を示す。
【００６４】
図６のフローチャートは図５に示したフローチャートと基準電源電圧設定のみ共通であり、各階調出力電圧レベル毎に設定を変更する項目について、工夫している。
【００６５】
まず、ステップＳ２１にて液晶ドライバの駆動用電源と上述した基準電源電圧設定法による基準電源の投入を行う。続いて、入力データパターンプログラムの指定を行う。先に示した半導体検査装置に設定可能なパターンプログラムの本数は制限されている問題点について、当手法では入力データパターンプログラムは検査対象となる階調レベルデータを順次連結し、各階調レベル毎に実行データのスタートアドレス、ストップアドレスを設定することにより１本化している。
【００６６】
次に、コンパレータ判定に必要となる判定幅の設定を行う。これは、検査対象となる階調出力電圧レベルに対して、その上限レベルと下限レベルを設定し、階調出力電圧レベルを挟み込んだ状態で検査するものである。ここで、上限レベルと下限レベルの設定電圧値の設定例（方法）については、上記と共通である。
【００６７】
続いて、テストフローのステップＳ２２に移行する。ここでは、テスト対象となる基準電源端子間に含まれる全ての階調出力電圧レベルを１階調レベル毎、順次検査していくため、検査階調番号、階調出力電圧期待値レベルの設定、入力階調データのスタートアドレス、ストップアドレスの指定を全て変数設定とする。階調出力電圧期待値レベルの設定は、基準電源電圧設定値によって計算される該当テスト階調の階調出力電圧レベル（液晶ドライバ仕様の階調出力電圧理想値計算式より算出する）と、上記に求めたコンパレータの判定幅より上限値と下限値を計算したものであるが、階調出力電圧レベル毎に出力期待値レベルが読み込まれ、同時にステップＳ２１で設定したコンパレータの判定レベルとなる上限と下限値が自動的に反映される設定としている。最後にステップＳ２３にて、先に設定しているデータパターンプログラムを実行することで、判定することができる。
【００６８】
もし、この判定結果がＦＡＩＬであれば即時にテストエンドとなり、ＰＡＳＳの場合はステップＳ２２に戻り、次の階調出力電圧レベルを実行し、この時テスト対象として設定している基準電源電圧端子間に含まれる全ての階調出力電圧レベルのテストを繰り返す。
【００６９】
以上のことから、検査階調レベル単位で、入力階調レベルデータと出力電圧期待値レベル（比較判定回路による判定値レベル）と検査階調番号の時間的設定の相互関係を一致させることを実現している。なお、１階調レベル毎に行われる検査は、指定した階調レベルまで順次繰り返され、検査対象となる階調出力電圧レベルの全てがＰＡＳＳすると、次の基準電源の設定に対応した階調レベルの検査に移行する。途中の階調レベルでＦＡＩＬした場合は、その時点でテストエンドとなる。高精度電圧計によるテストが全階調、全出力分の階調出力電圧測定データを一旦メモリに格納し、演算処理にて判定を行う手法に比べて、同一の不良デバイスの検査においても、テスト時間の短縮効果がある。
【００７０】
他方、上記の効果により、１ビット精度保証を容易に立証する手段として考案したフェイルチェック手法について述べる。ここで述べるフェイルチェックとは、所定の階調入力データに対して、入力データの取り込み不良等により、期待値以外の出力電圧が出力されている場合、これを検査で確実に不良として選別できていることを立証するものである。例えば、コンパレータの判定レベル領域が大きすぎ、入力データの１ビット化け不良（出力階調電圧が１階調レベル分ずれる）を良品として選別しないことを確認することによって、ビット精度保証するものである。
【００７１】
上述の通り、入力階調データと出力電圧期待値レベル（比較判定回路による判定値レベル）と検査階調番号の時間的設定変化の相互関係は検査対象階調レベル単位で、常時一致している。従って、Ｎ階調レベルをテスト対象となっている場合はＮ階調に対応した階調データ入力と出力電圧期待値が設定されている。そこで、フェイルチェックでは、このＮ階調レベルをテスト対象となっている場合の出力電圧期待値をＮ＋１階調レベル、Ｎ−１階調レベルの出力電圧期待値に変更し、全階調レベルについて全フェイルすることを確認する。上述の通り、出力電圧期待値は変数設定されているため、プログラムの容易な変更によって実行できる。なお、階調入力データのアドレスを１階調分変更することによっても、同様の効果が得られる。Ｎ＋１階調レベル、Ｎ−１階調レベルの期待値は入力データのビット下位１ビットを示していることから、このフェイルチェック手法により完成されたテストプログラムによる検査は１ビット精度保証を実現したものとなる。
【００７２】
【発明の効果】
以上詳述したように本発明によれば、階調出力電圧試験における高いテスト精度の確保と、試験時間の短時間化を同時に実現することができる。
高精度電圧計によるテスト時間は液晶ドライバの階調出力電圧を縦列的に１階調レベルを１出力毎測定することに対し、コンパレータ判定では、液晶ドライバの階調出力電圧を並列的に全出力同時判定できることから、４８０出力の２５６階調出力の液晶ドライバモデルでテスト時間を計算した場合、この液晶ドライバの階調出力電圧駆動時間（出力遅延時間を含む）を２０［μＳ］とすると、高精度電圧計による電圧計測時間は４８０＊２５６＊２０＝２４５７．６［ｍＳ］となる。
【００７３】
なお、この値は電圧計測時間を示すものであり、実際の総テスト時間は各電圧データのメモリ格納と演算処理時間が別途加算されたものとなる。
コンパレータ判定によるテスト時間は全出力一括同時判定できることから、
１＊２５６＊２０＝５．１２［ｍＳ］となることから、従来までの高精度電圧計によるテスト時間に対して、テスト時間は４８０分の１（液晶ドライバの出力端子数分の１）に時間短縮できる。
【００７４】
また、本発明は従来の安価な半導体試験装置に特別な検査回路を付加することなく、今後の多出力化、多階調化する液晶ドライバのテストに対しても対応が可能であり、試験コストの低減に大きく寄与でき、また既存設備の活用を実現することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態である、基準電源生成回路がガンマ補正抵抗方式の液晶ドライバＬＳＩについて基準電源電圧の投入設定の回路構成図である。
【図２】同実施形態の動作説明に供する階調出力電圧波形図である。
【図３】本発明の他の実施形態である、基準電源生成回路がガンマ補正抵抗方式の液晶ドライバについて基準電源電圧の投入設定の回路構成図である。
【図４】本発明の他の実施形態である、基準電源生成回路がガンマ補正抵抗方式の液晶ドライバについて基準電源電圧の投入設定の回路構成図である。
【図５】従来のコンパレータ判定に供するテストフローチャート図である。
【図６】本発明の実施形態に供するテストフローチャート図である。
【図７】従来の液晶ドライバＬＳＩ検査装置の高精度電圧測定器判定に供するブロック構成を示す構成図である。
【図８】従来の液晶ドライバＬＳＩ検査装置のコンパレータ判定に供するブロック構成を示す構成図である。
【図９】従来の基準電源電圧の投入設定時の動作説明に供する階調出力電圧波形図である。
【図１０】特開２０００−１６５２４４公報に開示されている液晶ドライバを示す回路構成図である。
【図１１】従来の基準電源電圧の投入設定に供する回路構成図である。
【符号の説明】
１ 液晶ドライバＬＳＩ
２−１、２−２、…２−ｍ ＤＡコンバータ
３−１、３−２、…３−ｍ 液晶ドライバの出力端子
４ データメモリ
５ 高精度アナログ電圧測定器
６−１、６−２、…６−ｘ 液晶ドライバの基準電源電圧入力端子
７ テスタ電源
８ 液晶ドライバの基準電圧生成回路
９ 演算装置
１０ 半導体試験装置テスタ
１１−１、１１−２、…１１−ｍ テスタチャンネル
１２−１、１２−２、…１２−ｍ コンパレータ
１３ ガンマ補正抵抗
Ｖ１、Ｖ２、…Ｖ６ 液晶ドライバの基準電源電圧入力端子
Claims (4)
- 複数個のＤＡコンバータと階調出力電圧特性を決定する基準電圧生成回路とを内蔵する半導体集積回路を、前記階調出力電圧と基準電圧を比較判定回路により比較判定し、検査する検査装置において、
基準電源生成回路により発生する上限電圧値と下限電圧値を所定の電圧範囲で複数個に分割し、該分割した各電圧を前記半導体集積回路の検査対象となる複数個の階調レベル区間の各両端部の基準電源入力端子に同時に出力すると共に、前記上限電圧値と下限電圧値を等分割した場合よりも出力電位差が拡大するようにしたことを特徴とする半導体集積回路の検査装置。 - 複数個のＤＡコンバータと階調出力電圧特性を決定する基準電圧生成回路とを内蔵する半導体集積回路を、前記階調出力電圧と基準電圧を比較判定する比較判定回路を有する半導体試験装置により検査する半導体集積回路の検査方法において、
前記基準電圧生成回路に印加する基準電源入力端子に異なる電圧を設定し、検査対象となる階調レベル区間を決定する区間決定手順と、前記基準電源入力端子間に該電圧を供給する電圧設定供給手順と、前記階調レベル区間の階調レベルの入力階調データ信号と階調出力電圧とを対応付けることにより、前記階調出力電圧の検査をデジタル判定する判定手順と、を備え、
前記電圧設定供給手順は、基準電源生成回路により発生する上限電圧値と下限電圧値を所定の電圧範囲で複数個に分割し、該分割した各電圧を前記半導体集積回路の検査対象となる複数個の階調レベル区間の各両端部の基準電源入力端子に同時に出力し、さらに、前記半導体集積回路の全領域を検査するために、前記検査した検査対象となる階調レベル区間以外の区間の基準電源入力端子に同時に前記各電圧を出力すると共に、前記上限電圧値と下限電圧値を等分割した場合よりも出力電位差が拡大するようにしたことを特徴とする半導体集積回路の検査方法。 - 前記区間決定手順により、前記基準電源入力端子間および基準電圧値を決定した後、前記判定手順は、検査諧調レベル単位で、入力諧調レベルデータと出力電圧期待値レベルを比較し、前記基準電源入力端子間に含まれる全ての階調出力電圧レベルを繰り返すことを特徴とする請求項２に記載の半導体集積回路の検査方法。
- 前記判定手順は、検査諧調レベル単位で、前記入力諧調レベルデータと前記出力電圧期待値レベルを比較する際に、現在の検査諧調レベルがＮ階調レベルであった場合、出力電圧期待値をＮ＋１およびＮ−１階調レベルに変更して比較し、全諧調レベル分が１ビットの精度内かを判定することを特徴とする請求項２又は請求項３に記載の半導体集積回路の検査方法。
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