JP3233559B2 - 半導体集積回路のテスト方法および装置 - Google Patents
半導体集積回路のテスト方法および装置Info
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Description
【０００１】
【発明の属する技術分野】本発明は、ＣＭＯＳ回路を含
む半導体集積回路のテスト方法およびテスト装置に関す
る。
む半導体集積回路のテスト方法およびテスト装置に関す
る。
【０００２】
【従来の技術】ＣＭＯＳは、ＰチャネルおよびＮチャネ
ルの金属酸化物半導体（略称「ＭＯＳ」）トランジスタ
が直列に組合されて構成される。ＰチャネルおよびＮチ
ャネルの相補性のために、定常状態ではリーク電流以外
は流れず、極めて消費電力が小さい。このため半導体集
積回路として高密度に集積しても発熱量を小さくするこ
とができ、大規模集積回路に多く使用される。ＣＭＯＳ
を含む大規模集積回路であるＣＭＯＳ ＬＳＩの良否を
判定するＩDDQ テストが行われている。ＣＭＯＳＬＳＩ
の電源電流は、ＣＭＯＳの内部状態が遷移するときのみ
電源電流がパルス状に流れ、静止状態になると電源電流
がほぼ０になる特徴がある。静止状態の電源電流をＩ
DDQと呼び、ＬＳＩ内部に何らかの故障があると大きな
ＩDDQが流れるので、ＩDDQ を測定することによって故
障の有無を検出することができる。このようなＩDDQ テ
ストでは、ＬＳＩにテストパターンを与えながら内部の
状態を変え、状態が安定してから、すなわち静止状態に
なってから電源電流を測定する必要がある。
ルの金属酸化物半導体（略称「ＭＯＳ」）トランジスタ
が直列に組合されて構成される。ＰチャネルおよびＮチ
ャネルの相補性のために、定常状態ではリーク電流以外
は流れず、極めて消費電力が小さい。このため半導体集
積回路として高密度に集積しても発熱量を小さくするこ
とができ、大規模集積回路に多く使用される。ＣＭＯＳ
を含む大規模集積回路であるＣＭＯＳ ＬＳＩの良否を
判定するＩDDQ テストが行われている。ＣＭＯＳＬＳＩ
の電源電流は、ＣＭＯＳの内部状態が遷移するときのみ
電源電流がパルス状に流れ、静止状態になると電源電流
がほぼ０になる特徴がある。静止状態の電源電流をＩ
DDQと呼び、ＬＳＩ内部に何らかの故障があると大きな
ＩDDQが流れるので、ＩDDQ を測定することによって故
障の有無を検出することができる。このようなＩDDQ テ
ストでは、ＬＳＩにテストパターンを与えながら内部の
状態を変え、状態が安定してから、すなわち静止状態に
なってから電源電流を測定する必要がある。
【０００３】静止状態の電源電流を測定する先行技術に
は、たとえば特開平５−２７３２９８や特開平６−５８
９８１などがある。特開平５−２７３２９８の先行技術
では、ＣＭＯＳ半導体集積回路の外部に測定回路を構成
して、同一半導体基板内に内蔵するようにしているのに
対し、特開平６−５８９８１の先行技術は、測定回路も
ＣＭＯＳ集積回路自体に内蔵している点が異なる。しか
しながら、電源ラインに電流を検出するための抵抗を挿
入し、その両端に発生する電位差を測定してコンパレー
タで逐一リミット値と比較するという測定原理は同一で
ある。
は、たとえば特開平５−２７３２９８や特開平６−５８
９８１などがある。特開平５−２７３２９８の先行技術
では、ＣＭＯＳ半導体集積回路の外部に測定回路を構成
して、同一半導体基板内に内蔵するようにしているのに
対し、特開平６−５８９８１の先行技術は、測定回路も
ＣＭＯＳ集積回路自体に内蔵している点が異なる。しか
しながら、電源ラインに電流を検出するための抵抗を挿
入し、その両端に発生する電位差を測定してコンパレー
タで逐一リミット値と比較するという測定原理は同一で
ある。
【０００４】
【発明が解決しようとする課題】ＣＭＯＳ ＬＳＩは、
通常ＩDDQ がほぼ０であるのに対して異常があると０に
ならないため、ＩDDQ を測定することによって不良デバ
イスを検出することができる。この際の良否判定テスト
のリミット値は、良品のＩDDQ 電流値に依存して決定さ
れ、ＣＭＯＳの状態遷移時の電源電流値には依存しな
い。したがって、ＩDDQテストの目的に用いられる電源
電流検出用抵抗は、良品デバイスのＩDDQ電流値が小さ
いほど高抵抗が必要となる。電流検出用抵抗が高抵抗で
あると、電流検出用抵抗の浮遊容量などとの積である時
定数が大きくなり、状態遷移による電流が静止状態に落
ち着くまでの時間も大きくなり、１回につき数十μ秒〜
数μ秒程度の時間が必要となる。ＩDDQ 測定は、ＣＭＯ
Ｓ集積回路の内部状態が変化する毎に測定する必要があ
り、大規模集積回路であるＬＳＩなどでは数千回〜数十
万回測定する必要があり得る。ＩDDQ測定１回の時間が
長いと、ＩDDQテスト全体に要する時間が長くなり、高
速のテストは困難である。
通常ＩDDQ がほぼ０であるのに対して異常があると０に
ならないため、ＩDDQ を測定することによって不良デバ
イスを検出することができる。この際の良否判定テスト
のリミット値は、良品のＩDDQ 電流値に依存して決定さ
れ、ＣＭＯＳの状態遷移時の電源電流値には依存しな
い。したがって、ＩDDQテストの目的に用いられる電源
電流検出用抵抗は、良品デバイスのＩDDQ電流値が小さ
いほど高抵抗が必要となる。電流検出用抵抗が高抵抗で
あると、電流検出用抵抗の浮遊容量などとの積である時
定数が大きくなり、状態遷移による電流が静止状態に落
ち着くまでの時間も大きくなり、１回につき数十μ秒〜
数μ秒程度の時間が必要となる。ＩDDQ 測定は、ＣＭＯ
Ｓ集積回路の内部状態が変化する毎に測定する必要があ
り、大規模集積回路であるＬＳＩなどでは数千回〜数十
万回測定する必要があり得る。ＩDDQ測定１回の時間が
長いと、ＩDDQテスト全体に要する時間が長くなり、高
速のテストは困難である。
【０００５】また、テストパターンを印加して状態が安
定からリアルタイムで良否を判定する必要があるので、
集積回路の機能テスト用のテストパターン以外にＩDDQ
を目的としたテストパターンが必ず必要となる。さらに
ＩDDQ テストの原理上の理由で、特定のタイミングが起
因となって発生する誤動作については、電流測定の静止
状態では異常が現れないので、ＬＳＩとしての動作や機
能の不良検出は困難である。
定からリアルタイムで良否を判定する必要があるので、
集積回路の機能テスト用のテストパターン以外にＩDDQ
を目的としたテストパターンが必ず必要となる。さらに
ＩDDQ テストの原理上の理由で、特定のタイミングが起
因となって発生する誤動作については、電流測定の静止
状態では異常が現れないので、ＬＳＩとしての動作や機
能の不良検出は困難である。
【０００６】本発明の目的は、静止状態の微小な電源電
流を直接測定する必要はなく、短時間のテストでＣＭＯ
Ｓ回路を含む半導体集積回路の良否を判定することがで
きる半導体集積回路のテスト方法および装置を提供する
ことである。
流を直接測定する必要はなく、短時間のテストでＣＭＯ
Ｓ回路を含む半導体集積回路の良否を判定することがで
きる半導体集積回路のテスト方法および装置を提供する
ことである。
【０００７】
【課題を解決するための手段】本発明は、ＣＭＯＳを含
む半導体集積回路に予め定められる複数のパターンから
成るテストパターンを与えながら、半導体集積回路の電
源電流中に含まれる予め定める基準を超えるパルス信号
を計数し、各パターン印加後の状態変化毎に、逐次リア
ルタイムにその計数値を予めテストパターンに対応して
算出される期待値と比較することを特徴とする半導体集
積回路のテスト方法である。本発明に従えば、ＣＭＯＳ
を含む半導体集積回路に予め定める複数のパターンから
成るテストパターンを与えると、ＣＭＯＳの状態が遷移
する際に電源電流中にパルス状の遷移電流が流れる。Ｃ
ＭＯＳ回路が良品であれば、状態遷移の回数はパターン
に対応して予め算出することができ、各パターンの状態
変化毎に状態遷移パルスの計数値を期待値と比較するこ
とによって、良否判定を行うことができる。ＣＭＯＳの
状態遷移時に発生する電源電流のパルスを検出すればよ
いので、状態遷移による電流の変化が静止状態の電流に
落ち着くまでの時間を待つ必要がなく、高速でテストを
行うことができる。
む半導体集積回路に予め定められる複数のパターンから
成るテストパターンを与えながら、半導体集積回路の電
源電流中に含まれる予め定める基準を超えるパルス信号
を計数し、各パターン印加後の状態変化毎に、逐次リア
ルタイムにその計数値を予めテストパターンに対応して
算出される期待値と比較することを特徴とする半導体集
積回路のテスト方法である。本発明に従えば、ＣＭＯＳ
を含む半導体集積回路に予め定める複数のパターンから
成るテストパターンを与えると、ＣＭＯＳの状態が遷移
する際に電源電流中にパルス状の遷移電流が流れる。Ｃ
ＭＯＳ回路が良品であれば、状態遷移の回数はパターン
に対応して予め算出することができ、各パターンの状態
変化毎に状態遷移パルスの計数値を期待値と比較するこ
とによって、良否判定を行うことができる。ＣＭＯＳの
状態遷移時に発生する電源電流のパルスを検出すればよ
いので、状態遷移による電流の変化が静止状態の電流に
落ち着くまでの時間を待つ必要がなく、高速でテストを
行うことができる。
【０００８】また本発明は、ＣＭＯＳを含む半導体集積
回路に予め定められる複数のパターンから成るテストパ
ターンを与えながら、半導体集積回路の電源電流中に含
まれる予め定める基準を超えるパルス信号を計数し、テ
ストパターン印加後、その最終計数値を予めテストパタ
ーンに対応して算出される期待値と比較することを特徴
とする半導体集積回路のテスト方法である。本発明に従
えば、ＣＭＯＳを含む半導体集積回路にテストパターン
を与えると、ＣＭＯＳ回路の状態遷移時に電源電流にパ
ルス状の遷移電流が流れる。テストパターンは予め定め
られているので、良品のＣＭＯＳ回路に対しては、状態
遷移の回数も対応して算出することができ、その期待値
と状態遷移パルスの最終的な計数値とを比較することに
よって、半導体集積回路の良否を判定することができ
る。テストパターンに対する状態遷移パルスの測定は、
遷移状態が安定するまで待つ必要はないので、テスト時
間を短縮し高速で良否判定を行うことができる。
回路に予め定められる複数のパターンから成るテストパ
ターンを与えながら、半導体集積回路の電源電流中に含
まれる予め定める基準を超えるパルス信号を計数し、テ
ストパターン印加後、その最終計数値を予めテストパタ
ーンに対応して算出される期待値と比較することを特徴
とする半導体集積回路のテスト方法である。本発明に従
えば、ＣＭＯＳを含む半導体集積回路にテストパターン
を与えると、ＣＭＯＳ回路の状態遷移時に電源電流にパ
ルス状の遷移電流が流れる。テストパターンは予め定め
られているので、良品のＣＭＯＳ回路に対しては、状態
遷移の回数も対応して算出することができ、その期待値
と状態遷移パルスの最終的な計数値とを比較することに
よって、半導体集積回路の良否を判定することができ
る。テストパターンに対する状態遷移パルスの測定は、
遷移状態が安定するまで待つ必要はないので、テスト時
間を短縮し高速で良否判定を行うことができる。
【０００９】本発明で、前記電源電流中のパルス信号の
計数は、電源電流供給経路に電源電流検出用抵抗を介在
させ、その両端の電位差をレベル変換してカウンタに入
力することによって行うことを特徴とする。本発明に従
えば、電源電流中のパルス信号の計数は、電源電流供給
経路に電源電流検出用抵抗を介在させて、その両端の電
位差をレベル変換して行う。検出対象が、ＣＭＯＳ回路
の状態遷移の際のパルス状態の電流であるので、静止状
態の微小な電流を検出するＩDDQ テストのような微小な
電流を検出する必要がなく、電源電流検出用抵抗の抵抗
値を小さくして、測定時間やテスト全体に要する時間を
大幅に短縮することができる。
計数は、電源電流供給経路に電源電流検出用抵抗を介在
させ、その両端の電位差をレベル変換してカウンタに入
力することによって行うことを特徴とする。本発明に従
えば、電源電流中のパルス信号の計数は、電源電流供給
経路に電源電流検出用抵抗を介在させて、その両端の電
位差をレベル変換して行う。検出対象が、ＣＭＯＳ回路
の状態遷移の際のパルス状態の電流であるので、静止状
態の微小な電流を検出するＩDDQ テストのような微小な
電流を検出する必要がなく、電源電流検出用抵抗の抵抗
値を小さくして、測定時間やテスト全体に要する時間を
大幅に短縮することができる。
【００１０】さらに本発明は、ＣＭＯＳを含む半導体集
積回路に予め定められる複数のパターンから成るテスト
パターンを発生して入力させるパターン発生手段と、前
記半導体集積回路の電源電流を検出する検出手段と、検
出手段が検出する電源電流の予め定める基準を超えるパ
ルス状の変化を計数する計数手段と、計数手段の計数値
を、前記パターン発生手段が発生するテストパターンに
対応して予め算出される期待値と比較する比較手段とを
含むことを特徴とする半導体集積回路のテスト装置であ
る。本発明に従えば、パターン発生手段が発生してＣＭ
ＯＳを含む半導体集積回路に入力させる予め定める複数
のパターンから成るテストパターンによって、検出手段
はＣＭＯＳの状態遷移に伴うパルス状の電流変化を検出
する。パルス状の電流変化が予め定める基準を超える
と、計数手段によって検出され、パターン発生手段が発
生するテストパターンに対応して予め算出される期待値
と計数手段の計数値とが比較手段によって比較され、良
否判定が可能となる。計数値による比較を行うことがで
きるので、微小な電流値を比較するための高精度のアナ
ログコンパレータや、テストパターンに伴う電源電流の
変化を記憶するメモリなどがなくても良否判定の目的を
達成することができる。検出手段は、電源電流のパルス
状の変化を検出すればよいので、ＣＭＯＳが遷移状態か
ら静止状態に移行して安定するまで待つ必要はなく、測
定時間の短縮を図ることができる。さらに信号の遅延等
のタイミングに起因して通常とは異なる状態遷移を示す
タイミング故障等の検出も可能である。
積回路に予め定められる複数のパターンから成るテスト
パターンを発生して入力させるパターン発生手段と、前
記半導体集積回路の電源電流を検出する検出手段と、検
出手段が検出する電源電流の予め定める基準を超えるパ
ルス状の変化を計数する計数手段と、計数手段の計数値
を、前記パターン発生手段が発生するテストパターンに
対応して予め算出される期待値と比較する比較手段とを
含むことを特徴とする半導体集積回路のテスト装置であ
る。本発明に従えば、パターン発生手段が発生してＣＭ
ＯＳを含む半導体集積回路に入力させる予め定める複数
のパターンから成るテストパターンによって、検出手段
はＣＭＯＳの状態遷移に伴うパルス状の電流変化を検出
する。パルス状の電流変化が予め定める基準を超える
と、計数手段によって検出され、パターン発生手段が発
生するテストパターンに対応して予め算出される期待値
と計数手段の計数値とが比較手段によって比較され、良
否判定が可能となる。計数値による比較を行うことがで
きるので、微小な電流値を比較するための高精度のアナ
ログコンパレータや、テストパターンに伴う電源電流の
変化を記憶するメモリなどがなくても良否判定の目的を
達成することができる。検出手段は、電源電流のパルス
状の変化を検出すればよいので、ＣＭＯＳが遷移状態か
ら静止状態に移行して安定するまで待つ必要はなく、測
定時間の短縮を図ることができる。さらに信号の遅延等
のタイミングに起因して通常とは異なる状態遷移を示す
タイミング故障等の検出も可能である。
【００１１】また本発明の前記検出手段は、電源電流の
流れる経路に挿入される検出用抵抗を備え、検出用抵抗
の両端の電位差をレベル変換した信号を導出し、前記計
数手段は、パターン発生手段からテストパターン中の各
パターンが発生される際にリセットされ、検出手段から
送出される信号が予め定める基準レベルを超えていると
きセットされるラッチ回路と、ラッチ回路のリセット状
態およびセット状態間の状態遷移の回数を計数するカウ
ンタとを備えることを特徴とする。本発明に従えば、パ
ターン発生手段からテストパターン中の各パターンが発
生される際にラッチ回路をリセットし、電源電流の流れ
る経路に挿入される検出用抵抗の両端の電位差をレベル
変換した信号によってラッチ回路をセットし、ラッチ回
路のリセット状態およびセット状態間の状態遷移の回数
をカウンタによって計数するので、ＣＭＯＳの状態遷移
の回数を確実に計数することができる。ＣＭＯＳは状態
遷移時に静止状態よりも大きなパルス状の遷移電流が流
れるので、検出用抵抗の抵抗値を小さくして測定に要す
る時間を短縮することができる。
流れる経路に挿入される検出用抵抗を備え、検出用抵抗
の両端の電位差をレベル変換した信号を導出し、前記計
数手段は、パターン発生手段からテストパターン中の各
パターンが発生される際にリセットされ、検出手段から
送出される信号が予め定める基準レベルを超えていると
きセットされるラッチ回路と、ラッチ回路のリセット状
態およびセット状態間の状態遷移の回数を計数するカウ
ンタとを備えることを特徴とする。本発明に従えば、パ
ターン発生手段からテストパターン中の各パターンが発
生される際にラッチ回路をリセットし、電源電流の流れ
る経路に挿入される検出用抵抗の両端の電位差をレベル
変換した信号によってラッチ回路をセットし、ラッチ回
路のリセット状態およびセット状態間の状態遷移の回数
をカウンタによって計数するので、ＣＭＯＳの状態遷移
の回数を確実に計数することができる。ＣＭＯＳは状態
遷移時に静止状態よりも大きなパルス状の遷移電流が流
れるので、検出用抵抗の抵抗値を小さくして測定に要す
る時間を短縮することができる。
【００１２】
【発明の実施の形態】図１は、本発明の実施の第１形態
の概略的な電気的構成を示す。汎用のテスト装置１は、
テスト対象となる半導体集積回路（以下Device Under
Testから「ＤＵＴ」と略称する）にテストパターンを
印加する。ＤＵＴに供給される電源電流の供給経路の途
中には、アダプタ３が挿入される。テスト装置１内に
は、ＤＵＴ２にテストパターンを与えドライバ（以下
「ＤＲ」と略称することもある）５と、通常はＤＵＴ２
からの信号を受けて論理値に変換するコンパレータ（以
下「ＣＭＰ」と略称することもある）６と、ＤＵＴに動
作用の電源電流を供給するデバイス電源（以下「ＤＰ
Ｓ」と略称することもある）７などが具備されている。
アダプタ３は、テスト装置１内に内蔵することもでき、
またＤＵＴ２内に内蔵することもできる。
の概略的な電気的構成を示す。汎用のテスト装置１は、
テスト対象となる半導体集積回路（以下Device Under
Testから「ＤＵＴ」と略称する）にテストパターンを
印加する。ＤＵＴに供給される電源電流の供給経路の途
中には、アダプタ３が挿入される。テスト装置１内に
は、ＤＵＴ２にテストパターンを与えドライバ（以下
「ＤＲ」と略称することもある）５と、通常はＤＵＴ２
からの信号を受けて論理値に変換するコンパレータ（以
下「ＣＭＰ」と略称することもある）６と、ＤＵＴに動
作用の電源電流を供給するデバイス電源（以下「ＤＰ
Ｓ」と略称することもある）７などが具備されている。
アダプタ３は、テスト装置１内に内蔵することもでき、
またＤＵＴ２内に内蔵することもできる。
【００１３】アダプタ３内には、検出した状態遷移に対
応する電源電流のパルス状の変化の回数を計数するカウ
ンタ１０が含まれる。電源電流の検出は、電源７からＤ
ＵＴ２の電源電圧端子（ＶＤＤ）までを結ぶ電源供給ラ
インに挿入される電流検出用抵抗１１によって行う。電
流検出用抵抗１１の両端間には、位相補償用コンデンサ
１２が接続され、両端間の電位差は差動アンプ１３によ
って増幅され、接地（ＧＮＤ）基準で出力される。差動
アンプ１３の出力は、コンパレータ１４によって予め設
定される判定レベルＶｒｅｆと比較される。この比較出
力は、アンプ１５によってα倍に増幅されカウンタ１０
に計数用の信号として入力される。ドライバ５からＤＵ
Ｔ２に与えるテストパターンを予め設定しておけば、Ｄ
ＵＴ２が良品である場合にＤＵＴ２内のＣＭＯＳ回路部
分が状態遷移する回数や遷移タイミングを予め予測する
ことができ、カウンタ１０のカウント値もテストパター
ンに対応して予め算出される期待値と比較することがで
きる。カウンタ１０の計数値が期待値と一致していない
ときには、ＤＵＴ２内のＣＭＯＳ回路部分などに不良が
発生していると判断することができる。
応する電源電流のパルス状の変化の回数を計数するカウ
ンタ１０が含まれる。電源電流の検出は、電源７からＤ
ＵＴ２の電源電圧端子（ＶＤＤ）までを結ぶ電源供給ラ
インに挿入される電流検出用抵抗１１によって行う。電
流検出用抵抗１１の両端間には、位相補償用コンデンサ
１２が接続され、両端間の電位差は差動アンプ１３によ
って増幅され、接地（ＧＮＤ）基準で出力される。差動
アンプ１３の出力は、コンパレータ１４によって予め設
定される判定レベルＶｒｅｆと比較される。この比較出
力は、アンプ１５によってα倍に増幅されカウンタ１０
に計数用の信号として入力される。ドライバ５からＤＵ
Ｔ２に与えるテストパターンを予め設定しておけば、Ｄ
ＵＴ２が良品である場合にＤＵＴ２内のＣＭＯＳ回路部
分が状態遷移する回数や遷移タイミングを予め予測する
ことができ、カウンタ１０のカウント値もテストパター
ンに対応して予め算出される期待値と比較することがで
きる。カウンタ１０の計数値が期待値と一致していない
ときには、ＤＵＴ２内のＣＭＯＳ回路部分などに不良が
発生していると判断することができる。
【００１４】図２は、図１の構成の各部の信号波形の例
を示す。この場合、各テストステップ毎に状態変化があ
り、パルス状の電源電流が流れると仮定して説明する。
またカウンタ１０は、入力されるクロック信号の立下が
りエッジで計数を行うものとする。テスト装置１のコン
パレータ６はカウンタ１０の各段のテスト出力信号Ｑ１
〜Ｑｎを全てテストの対象としているけれども、図２で
は説明の便宜上、Ｑ１〜Ｑ３のみを示す。図２（１）で
は、ＤＵＴ２に与えられる入力信号を示す。図２（２）
では、カウンタ１０に入力される出力信号を示す。この
うちテストステップ２では後述する図９の欠陥がある場
合を示し、テストステップ４では後述する図７の欠陥が
ある場合を示す。図２（３）、（４）および（５）で
は、カウンタ１０の出力信号Ｑ１，Ｑ２，Ｑ３をそれぞ
れ示す。図２（６）、（７）、（８）および（９）は、
ＤＵＴ２に欠陥がないときのカウンタ１０の入力信号、
カウンタ１０の出力信号Ｑ１〜Ｑ３をそれぞれ示す。図
２（１０）は各テストステップの後半に行われるコンパ
レータ６のテストタイミングであるストロークポイント
を示す。
を示す。この場合、各テストステップ毎に状態変化があ
り、パルス状の電源電流が流れると仮定して説明する。
またカウンタ１０は、入力されるクロック信号の立下が
りエッジで計数を行うものとする。テスト装置１のコン
パレータ６はカウンタ１０の各段のテスト出力信号Ｑ１
〜Ｑｎを全てテストの対象としているけれども、図２で
は説明の便宜上、Ｑ１〜Ｑ３のみを示す。図２（１）で
は、ＤＵＴ２に与えられる入力信号を示す。図２（２）
では、カウンタ１０に入力される出力信号を示す。この
うちテストステップ２では後述する図９の欠陥がある場
合を示し、テストステップ４では後述する図７の欠陥が
ある場合を示す。図２（３）、（４）および（５）で
は、カウンタ１０の出力信号Ｑ１，Ｑ２，Ｑ３をそれぞ
れ示す。図２（６）、（７）、（８）および（９）は、
ＤＵＴ２に欠陥がないときのカウンタ１０の入力信号、
カウンタ１０の出力信号Ｑ１〜Ｑ３をそれぞれ示す。図
２（１０）は各テストステップの後半に行われるコンパ
レータ６のテストタイミングであるストロークポイント
を示す。
【００１５】次の表１は、テストステップ６終了後カウ
ンタ１０の状態を出力信号Ｑ１〜Ｑ３について示す。こ
のように、全テストステップを終了した後、出力信号Ｑ
１〜Ｑｎの状態を期待値と比較することによって、ＤＵ
Ｔ２の良否を高速動作可能なコンパレータやテストパタ
ーンメモリを用いることなく判定することができる。図
２の例では、テストステップ６後の状態において出力信
号Ｑ１〜Ｑ３の状態だけでも欠陥内蔵時と無欠陥時とで
は差が生じる。したがって各出力状態をＤＣ的にテスト
することも可能となる。またテストステップ１の開始に
先立って、カウンタ１０の各段の出力を０にリセットし
ておく必要がある。
ンタ１０の状態を出力信号Ｑ１〜Ｑ３について示す。こ
のように、全テストステップを終了した後、出力信号Ｑ
１〜Ｑｎの状態を期待値と比較することによって、ＤＵ
Ｔ２の良否を高速動作可能なコンパレータやテストパタ
ーンメモリを用いることなく判定することができる。図
２の例では、テストステップ６後の状態において出力信
号Ｑ１〜Ｑ３の状態だけでも欠陥内蔵時と無欠陥時とで
は差が生じる。したがって各出力状態をＤＣ的にテスト
することも可能となる。またテストステップ１の開始に
先立って、カウンタ１０の各段の出力を０にリセットし
ておく必要がある。
【００１６】
【表１】
【００１７】図３および図４は、図１のカウンタ１０の
具体的構成例を示す。図３は２ビット・カウンタ２７を
示す。２段のフリップフロップ（以下「Ｆ／Ｆ」と略称
する）２８を用いて、４進のバイナリカウンタが構成さ
れる。図４では、Ｆ／Ｆ２８を３段に用いて３ビット・
カウンタ２９が構成され、８進のバイナリカウンタとな
る。２ビット・カウンタ２７および３ビット・カウンタ
２９はリセット（Ｒｅｓｅｔ）信号に応答して全出力が
一旦０となり、クロック信号（φ）の立上がりエッジに
応じてクロックのパルス数をカウントする。Ｆ／Ｆ２８
としては、たとえば標準ＣＭＯＳ論理ＩＣのうちの４０
１３および同等品を使用することができる。
具体的構成例を示す。図３は２ビット・カウンタ２７を
示す。２段のフリップフロップ（以下「Ｆ／Ｆ」と略称
する）２８を用いて、４進のバイナリカウンタが構成さ
れる。図４では、Ｆ／Ｆ２８を３段に用いて３ビット・
カウンタ２９が構成され、８進のバイナリカウンタとな
る。２ビット・カウンタ２７および３ビット・カウンタ
２９はリセット（Ｒｅｓｅｔ）信号に応答して全出力が
一旦０となり、クロック信号（φ）の立上がりエッジに
応じてクロックのパルス数をカウントする。Ｆ／Ｆ２８
としては、たとえば標準ＣＭＯＳ論理ＩＣのうちの４０
１３および同等品を使用することができる。
【００１８】図５は、本発明の実施の第２形態の概略的
な電気的構成を示す。本実施の形態では第１形態に対応
する部分には同一の参照符を付して説明を省略する。本
実施形態のアダプタ３０内には、ＮＯＲゲート３１，３
２によって形成されるラッチ回路が含まれる。ＮＯＲゲ
ート３１，３２によるラッチ回路は、ＤＵＴ２の状態遷
移の有無を記憶する。
な電気的構成を示す。本実施の形態では第１形態に対応
する部分には同一の参照符を付して説明を省略する。本
実施形態のアダプタ３０内には、ＮＯＲゲート３１，３
２によって形成されるラッチ回路が含まれる。ＮＯＲゲ
ート３１，３２によるラッチ回路は、ＤＵＴ２の状態遷
移の有無を記憶する。
【００１９】図６は、図５の構成の動作を示す。本実施
形態では、奇数番目のテストステップ毎に状態変化が生
じ、状態遷移に伴う電源電流のパルス状の変化が発生す
るものとする。図６（１）は、ＤＵＴ２にドライバ５か
ら与えられる信号を示す。図６（２）では、ラッチ回路
のＮＯＲゲート３２に与えられるリセット入力信号を示
す。図６（３）は、ＮＯＲゲート３１に与えられるセッ
ト入力信号を示す。図６（４）は、ラッチ回路からの出
力信号の無欠陥時の波形を示す。図６（５）は、欠陥内
蔵時のラッチ回路のセット入力信号を示す。図６（６）
は、欠陥内蔵時のラッチ回路からの出力信号を示す。Ｄ
ＵＴ２が欠陥を内蔵していることによって、ラッチ回路
の入力信号は、テストステップ２およびテストステップ
３で後述する図９および図７の故障に対応するセット入
力信号が入力されるものとする。図６（４）と図６
（６）とを比較すれば、欠陥の内蔵の有無による計数値
の違いを識別することができる。図６（４）に示すよう
なストローブポイントのテストタイミングで、テストス
テップ毎に１ビットの期待値と逐次比較して電源電流パ
ルスの有無、すなわち状態遷移の有無を確認し、良否判
定を行うことができる。ラッチ回路としてＮＯＲゲート
３１，３２による構成を用いているけれども、ＮＡＮＤ
ゲートなどを用いても同様にリセット信号およびセット
信号入力端子を有するラッチ回路を実現することができ
る。
形態では、奇数番目のテストステップ毎に状態変化が生
じ、状態遷移に伴う電源電流のパルス状の変化が発生す
るものとする。図６（１）は、ＤＵＴ２にドライバ５か
ら与えられる信号を示す。図６（２）では、ラッチ回路
のＮＯＲゲート３２に与えられるリセット入力信号を示
す。図６（３）は、ＮＯＲゲート３１に与えられるセッ
ト入力信号を示す。図６（４）は、ラッチ回路からの出
力信号の無欠陥時の波形を示す。図６（５）は、欠陥内
蔵時のラッチ回路のセット入力信号を示す。図６（６）
は、欠陥内蔵時のラッチ回路からの出力信号を示す。Ｄ
ＵＴ２が欠陥を内蔵していることによって、ラッチ回路
の入力信号は、テストステップ２およびテストステップ
３で後述する図９および図７の故障に対応するセット入
力信号が入力されるものとする。図６（４）と図６
（６）とを比較すれば、欠陥の内蔵の有無による計数値
の違いを識別することができる。図６（４）に示すよう
なストローブポイントのテストタイミングで、テストス
テップ毎に１ビットの期待値と逐次比較して電源電流パ
ルスの有無、すなわち状態遷移の有無を確認し、良否判
定を行うことができる。ラッチ回路としてＮＯＲゲート
３１，３２による構成を用いているけれども、ＮＡＮＤ
ゲートなどを用いても同様にリセット信号およびセット
信号入力端子を有するラッチ回路を実現することができ
る。
【００２０】図１および図５の実施形態では、良否判定
のためにＤＵＴ２の静止状態の微小電源電流値の測定は
必要ではなく、電源電流中のパルス状の変化を検出する
ことができればよい。したがって、遷移時の電源電流が
静止時電源電流の１０００倍であれば、電流検出用抵抗
１１の抵抗値を１／１０００とすることができ、電流検
出用抵抗１１の抵抗値で定まる時定数で律速される測定
に必要な時間は１／１０００に低減される。
のためにＤＵＴ２の静止状態の微小電源電流値の測定は
必要ではなく、電源電流中のパルス状の変化を検出する
ことができればよい。したがって、遷移時の電源電流が
静止時電源電流の１０００倍であれば、電流検出用抵抗
１１の抵抗値を１／１０００とすることができ、電流検
出用抵抗１１の抵抗値で定まる時定数で律速される測定
に必要な時間は１／１０００に低減される。
【００２１】図７は、ＣＭＯＳインバータ４０の一例を
示す。ＣＭＯＳインバータ４０内には、Ｐｃｈ ＭＯＳ
ＦＥＴ４１とＮｃｈ ＭＯＳ ＦＥＴ４２とが含まれ、入
力端子４３および出力端子４４を有する。入力端子４３
は、Ｐｃｈ ＭＯＳ ＦＥＴ４１とＮｃｈ ＭＯＳ ＦＥＴ
４２とのゲート電極を共通に接続して外部に導出される
入力端子４３と、Ｐｃｈ ＭＯＳ ＦＥＴ４１およびＮｃ
ｈ ＭＯＳ ＦＥＴ４２のドレインを共通接続して外部に
導出する出力端子４４を有する。本ＣＭＯＳインバータ
４０には、本来は不要である高抵抗４５が形成され、高
抵抗故障が生じている。
示す。ＣＭＯＳインバータ４０内には、Ｐｃｈ ＭＯＳ
ＦＥＴ４１とＮｃｈ ＭＯＳ ＦＥＴ４２とが含まれ、入
力端子４３および出力端子４４を有する。入力端子４３
は、Ｐｃｈ ＭＯＳ ＦＥＴ４１とＮｃｈ ＭＯＳ ＦＥＴ
４２とのゲート電極を共通に接続して外部に導出される
入力端子４３と、Ｐｃｈ ＭＯＳ ＦＥＴ４１およびＮｃ
ｈ ＭＯＳ ＦＥＴ４２のドレインを共通接続して外部に
導出する出力端子４４を有する。本ＣＭＯＳインバータ
４０には、本来は不要である高抵抗４５が形成され、高
抵抗故障が生じている。
【００２２】図８は、図７のＣＭＯＳインバータ４０の
動作に対応する電源ＶＤＤ電流ＩDDの変化を示す。図８
（１）に示すように入力端子４３にパターン信号を入力
すると図８（２）に示すような出力端子４４からの信号
が得られる。時刻Ｔ１では、出力端子４４の出力状態が
ハイレベルからローレベルに変化するので、図８（３）
に示すように電源電流ＩDDが判定レベルＩｒｅｆを超え
るようなパルス状の変化が発生する。これに応答して図
８（４）に示すように、カウンタへの入力波形としての
ＩDDパルスが得られる。時刻Ｔ２では、高抵抗４５のた
めに、ＩDDの変化が小さくなる。そのためＩDD＜Ｉｒｅ
ｆとなって、カウンタ入力用のＩDDパルスはローレベル
のままとなる。図１および図５の実施形態では、Ｉｒｅ
ｆを電圧の判定レベルＶｒｅｆに変換して、コンパレー
タ１４によって電圧比較を行うようにしているけれど
も、原理的には図８（３）と同等である。
動作に対応する電源ＶＤＤ電流ＩDDの変化を示す。図８
（１）に示すように入力端子４３にパターン信号を入力
すると図８（２）に示すような出力端子４４からの信号
が得られる。時刻Ｔ１では、出力端子４４の出力状態が
ハイレベルからローレベルに変化するので、図８（３）
に示すように電源電流ＩDDが判定レベルＩｒｅｆを超え
るようなパルス状の変化が発生する。これに応答して図
８（４）に示すように、カウンタへの入力波形としての
ＩDDパルスが得られる。時刻Ｔ２では、高抵抗４５のた
めに、ＩDDの変化が小さくなる。そのためＩDD＜Ｉｒｅ
ｆとなって、カウンタ入力用のＩDDパルスはローレベル
のままとなる。図１および図５の実施形態では、Ｉｒｅ
ｆを電圧の判定レベルＶｒｅｆに変換して、コンパレー
タ１４によって電圧比較を行うようにしているけれど
も、原理的には図８（３）と同等である。
【００２３】本来はＴ１，Ｔ２のタイミングで電源電流
ＩDDのパルスが発生するけれども、Ｔ２のタイミングで
はＰｃｈ ＭＯＳ ＦＥＴ４１へのゲート入力信号が高抵
抗４５によって遅延するので、Ｎｃｈ ＭＯＳ ＦＥＴ４
２がオン状態からオフ状態に変化した時点であっても、
Ｐｃｈ ＭＯＳ ＦＥＴ４１はオン状態とはならずに依然
高い抵抗値となっている。Ｐｃｈ ＭＯＳ ＦＥＴ４１は
徐々にオン状態となり、最終的に出力端子４４のレベル
がハイレベルとなって安定するけれども、Ｐｃｈ ＭＯ
Ｓ ＦＥＴ４１とＮｃｈ ＭＯＳ ＦＥＴ４２とは同時に
オン状態とはならないので、電源電流にパルス状の遷移
電流が流れない。このように１つのタイミングで発生す
べき遷移電流パルスが欠落するため、ＣＭＯＳインバー
タ４０に欠陥があることを検出することができる。従来
のＩDDQ テストでは、このようなＣＭＯＳインバータ４
０であっても、静止状態での電源電流はほとんど０とな
るために故障を検出することができない。
ＩDDのパルスが発生するけれども、Ｔ２のタイミングで
はＰｃｈ ＭＯＳ ＦＥＴ４１へのゲート入力信号が高抵
抗４５によって遅延するので、Ｎｃｈ ＭＯＳ ＦＥＴ４
２がオン状態からオフ状態に変化した時点であっても、
Ｐｃｈ ＭＯＳ ＦＥＴ４１はオン状態とはならずに依然
高い抵抗値となっている。Ｐｃｈ ＭＯＳ ＦＥＴ４１は
徐々にオン状態となり、最終的に出力端子４４のレベル
がハイレベルとなって安定するけれども、Ｐｃｈ ＭＯ
Ｓ ＦＥＴ４１とＮｃｈ ＭＯＳ ＦＥＴ４２とは同時に
オン状態とはならないので、電源電流にパルス状の遷移
電流が流れない。このように１つのタイミングで発生す
べき遷移電流パルスが欠落するため、ＣＭＯＳインバー
タ４０に欠陥があることを検出することができる。従来
のＩDDQ テストでは、このようなＣＭＯＳインバータ４
０であっても、静止状態での電源電流はほとんど０とな
るために故障を検出することができない。
【００２４】図９は欠陥を内蔵するＣＭＯＳインバータ
５０の他の例を示す。ＣＭＯＳインバータ５０は、Ｐｃ
ｈ ＭＯＳ ＦＥＴ５１およびＮｃｈ ＭＯＳ ＦＥＴ５２
が直列接続されたインバータの基本的構成を有し、入力
端子５３には入力信号が与えられ、出力端子５４から出
力が導出される。Ｐｃｈ ＭＯＳ ＦＥＴ５１と電源ＶＤ
Ｄとの間に高抵抗５５が挿入される故障が発生し、出力
端子５４には他のロジック回路５６が接続される。この
ような高抵抗５５は、製造プロセスの欠陥などによって
作り込まれる。
５０の他の例を示す。ＣＭＯＳインバータ５０は、Ｐｃ
ｈ ＭＯＳ ＦＥＴ５１およびＮｃｈ ＭＯＳ ＦＥＴ５２
が直列接続されたインバータの基本的構成を有し、入力
端子５３には入力信号が与えられ、出力端子５４から出
力が導出される。Ｐｃｈ ＭＯＳ ＦＥＴ５１と電源ＶＤ
Ｄとの間に高抵抗５５が挿入される故障が発生し、出力
端子５４には他のロジック回路５６が接続される。この
ような高抵抗５５は、製造プロセスの欠陥などによって
作り込まれる。
【００２５】図１０は、図９のＣＭＯＳインバータ５０
のテスト時の動作状態を示す。図１０（１）のように入
力端子５３にテストパターンを与える。タイミングＴ１
でローレベルからハイレベルに変化させ、タイミングＴ
２でハイレベルからローレベルに変化させる。本来なら
ば、Ｔ１およびＴ２のタイミングでＩDDのパルスが発生
し、その間には電源電流パルスは発生しない。しかしな
がら、入力電圧がローレベルとなると、高抵抗４５のた
めに出力端子５４はフローティング状態となり次段のロ
ジック回路５６の入力反転レベルＶｔｈの上下のレベル
に不規則に変化し、その都度電源電流パルスが発生す
る。パルスが本来の良品の状態に比べて増加するので、
図１のカウンタ１０の出力をモニタすることによって、
Ｐｃｈ ＭＯＳ ＦＥＴ５１に欠陥があることを検知す
ることができる。従来からのＩDDQテストでは、出力端
子５４の不規則な変化の履歴を蓄積する機能がないの
で、このような故障を検出することは非常に困難であ
る。
のテスト時の動作状態を示す。図１０（１）のように入
力端子５３にテストパターンを与える。タイミングＴ１
でローレベルからハイレベルに変化させ、タイミングＴ
２でハイレベルからローレベルに変化させる。本来なら
ば、Ｔ１およびＴ２のタイミングでＩDDのパルスが発生
し、その間には電源電流パルスは発生しない。しかしな
がら、入力電圧がローレベルとなると、高抵抗４５のた
めに出力端子５４はフローティング状態となり次段のロ
ジック回路５６の入力反転レベルＶｔｈの上下のレベル
に不規則に変化し、その都度電源電流パルスが発生す
る。パルスが本来の良品の状態に比べて増加するので、
図１のカウンタ１０の出力をモニタすることによって、
Ｐｃｈ ＭＯＳ ＦＥＴ５１に欠陥があることを検知す
ることができる。従来からのＩDDQテストでは、出力端
子５４の不規則な変化の履歴を蓄積する機能がないの
で、このような故障を検出することは非常に困難であ
る。
【００２６】なお、図１および図５に示す電流検出用抵
抗１１の抵抗値と電源電流パルス判定レベルＩｒｅｆを
ＩDDQテスト時と同等とすることによって、従来のＩDDQ
テストと等価なテストを行うことも可能である。ただし
この場合のテスト時間は、従来のＩDDQテストと同じだ
け必要となる。
抗１１の抵抗値と電源電流パルス判定レベルＩｒｅｆを
ＩDDQテスト時と同等とすることによって、従来のＩDDQ
テストと等価なテストを行うことも可能である。ただし
この場合のテスト時間は、従来のＩDDQテストと同じだ
け必要となる。
【００２７】図１０（２）の後半で示すように、図９の
出力端子５４がフローティング状態となってレベルが未
確定となっても、図９のロジック回路５６に図１１に示
すようなデータラッチ回路が含まれ、出力端子５４から
の出力がデータラッチ回路へのデータ信号である場合に
は、高抵抗５５が形成される故障があっても正常にデー
タをラッチする場合がある。単なる機能テストではこの
ような故障を必ずしも検出することができるとは限らな
い。ラッチ用Ｆ／Ｆ６０に入力されるクロックのタイミ
ング次第では正常なデータとなり得るからである。すな
わち図１２（１）に示すように、出力端子５４からの出
力レベルが入力反転レベル付近で変動するとき、クロッ
クとして与えられるラッチ信号ＣＫのラッチタイミング
Ａでは、出力にローレベルが伝搬されて誤動作となるの
に対し、ラッチタイミングＢでは、出力にハイレベルが
伝搬されて正常動作となり、出力レベルの変化はラッチ
タイミング次第で制御にも誤動作としても判定される。
また図１３に示すように、図９のロジック回路５６に入
力ＮＡＮＤゲート６１が含まれ、出力端子５４がその入
力に接続されている場合には、他の入力端子の入力レベ
ルがローレベルのみであれば、機能テストパターンでは
故障信号がＮＡＮＤゲート６１の出力には伝搬されず、
故障を検出することができない。したがってＩDDQ テス
トおよび機能テストの両テストを実施しても図９のよう
な故障を見逃してしまう。図１の実施の形態によれば、
予め定められた期待値をカウント値と比較するために、
図９に示すような故障を同一のテストパターンを使用し
ても容易に検出することができる。
出力端子５４がフローティング状態となってレベルが未
確定となっても、図９のロジック回路５６に図１１に示
すようなデータラッチ回路が含まれ、出力端子５４から
の出力がデータラッチ回路へのデータ信号である場合に
は、高抵抗５５が形成される故障があっても正常にデー
タをラッチする場合がある。単なる機能テストではこの
ような故障を必ずしも検出することができるとは限らな
い。ラッチ用Ｆ／Ｆ６０に入力されるクロックのタイミ
ング次第では正常なデータとなり得るからである。すな
わち図１２（１）に示すように、出力端子５４からの出
力レベルが入力反転レベル付近で変動するとき、クロッ
クとして与えられるラッチ信号ＣＫのラッチタイミング
Ａでは、出力にローレベルが伝搬されて誤動作となるの
に対し、ラッチタイミングＢでは、出力にハイレベルが
伝搬されて正常動作となり、出力レベルの変化はラッチ
タイミング次第で制御にも誤動作としても判定される。
また図１３に示すように、図９のロジック回路５６に入
力ＮＡＮＤゲート６１が含まれ、出力端子５４がその入
力に接続されている場合には、他の入力端子の入力レベ
ルがローレベルのみであれば、機能テストパターンでは
故障信号がＮＡＮＤゲート６１の出力には伝搬されず、
故障を検出することができない。したがってＩDDQ テス
トおよび機能テストの両テストを実施しても図９のよう
な故障を見逃してしまう。図１の実施の形態によれば、
予め定められた期待値をカウント値と比較するために、
図９に示すような故障を同一のテストパターンを使用し
ても容易に検出することができる。
【００２８】図７に示すような高抵抗４５が形成される
故障は、たとえば半導体集積回路のアルミ配線が非常に
細くなってしまう場合に生じ得る。このような場合に
は、動作上正常であっても、エレクトロマイグレーショ
ン現象によって短期間に断線に至る可能性が高く、出荷
段階までに検出して不良品として判定し除去する必要が
ある。従来の機能テストおよびＩDDQ テストのいずれに
おいても、このような故障を検出することができないけ
れども、図１または図５の実施形態によれば容易に検出
することができる。
故障は、たとえば半導体集積回路のアルミ配線が非常に
細くなってしまう場合に生じ得る。このような場合に
は、動作上正常であっても、エレクトロマイグレーショ
ン現象によって短期間に断線に至る可能性が高く、出荷
段階までに検出して不良品として判定し除去する必要が
ある。従来の機能テストおよびＩDDQ テストのいずれに
おいても、このような故障を検出することができないけ
れども、図１または図５の実施形態によれば容易に検出
することができる。
【００２９】また以上の各実施形態では、ＤＵＴ２とし
てＣＭＯＳ ＬＳＩを対象としているけれども、より小
規模のＣＭＯＳ標準ロジック集積回路やゲートアレイあ
るいはアナログ回路を含むような集積回路であっても同
様にテストを行うことができる。さらにバイポーラ回路
を含むいわゆるＢｉＣＭＯＳ集積回路であっても、ＣＭ
ＯＳ回路部分の状態遷移に伴う電源電流のパルス状の変
化は容易に検出することができるので、同様にＣＭＯＳ
回路部分のテストを行うことができる。
てＣＭＯＳ ＬＳＩを対象としているけれども、より小
規模のＣＭＯＳ標準ロジック集積回路やゲートアレイあ
るいはアナログ回路を含むような集積回路であっても同
様にテストを行うことができる。さらにバイポーラ回路
を含むいわゆるＢｉＣＭＯＳ集積回路であっても、ＣＭ
ＯＳ回路部分の状態遷移に伴う電源電流のパルス状の変
化は容易に検出することができるので、同様にＣＭＯＳ
回路部分のテストを行うことができる。
【００３０】
【発明の効果】以上のように本発明によれば、テストパ
ターンの各パターン印加した後の状態変化毎に逐次リア
ルタイムにＣＭＯＳの状態遷移の有無を確認して、良否
を判定することができる。各パターンに伴う状態遷移を
確実に検出すればよいので、遷移状態が落ち着いて静止
状態になるまで待つ必要はなく、テスト時間の短縮化を
図ることができる。各パターン毎に良否を判定するの
で、テストパターンの初期のパターンに対応して不良と
判定される場合には、そのときのテスト対象の半導体集
積回路のテストを打ち切って、テスト時間の短縮を図る
こともできる。またパターン毎に良否判定を行うことが
できるので、不良原因の解析に寄与する資料とすること
もできる。
ターンの各パターン印加した後の状態変化毎に逐次リア
ルタイムにＣＭＯＳの状態遷移の有無を確認して、良否
を判定することができる。各パターンに伴う状態遷移を
確実に検出すればよいので、遷移状態が落ち着いて静止
状態になるまで待つ必要はなく、テスト時間の短縮化を
図ることができる。各パターン毎に良否を判定するの
で、テストパターンの初期のパターンに対応して不良と
判定される場合には、そのときのテスト対象の半導体集
積回路のテストを打ち切って、テスト時間の短縮を図る
こともできる。またパターン毎に良否判定を行うことが
できるので、不良原因の解析に寄与する資料とすること
もできる。
【００３１】また本発明によれば、テストパターンの各
パターン毎の状態遷移に対応する電源電流のパルスの計
数値を積算し、テストパターン全体の印加後に最終的な
計数値を予めテストパターンに対応して算出されている
期待値と比較して良否判定を行うので、高速かつ簡易に
良否判定を行うことができる。
パターン毎の状態遷移に対応する電源電流のパルスの計
数値を積算し、テストパターン全体の印加後に最終的な
計数値を予めテストパターンに対応して算出されている
期待値と比較して良否判定を行うので、高速かつ簡易に
良否判定を行うことができる。
【００３２】また本発明によれば、電源電流検出経路に
挿入する電源電流検出用抵抗の抵抗値を小さくすること
ができるので、状態遷移に伴うパルス状の電流変化の測
定時間やテスト全体の所要時間を大幅に短縮化すること
ができる。
挿入する電源電流検出用抵抗の抵抗値を小さくすること
ができるので、状態遷移に伴うパルス状の電流変化の測
定時間やテスト全体の所要時間を大幅に短縮化すること
ができる。
【００３３】さらに本発明によれば、従来のようなＩ
DDQ 電流値の良否判定用に高速動作可能なコンパレータ
や比較用データ収納のためのテストパターンメモリが必
ず必要であるけれども、これらを使用しないでも良否判
定を行うことができ、テスト装置の価格を低減すること
ができる。さらに、タイミング不良も検出することがで
きテスト時間の短縮も可能である。
DDQ 電流値の良否判定用に高速動作可能なコンパレータ
や比較用データ収納のためのテストパターンメモリが必
ず必要であるけれども、これらを使用しないでも良否判
定を行うことができ、テスト装置の価格を低減すること
ができる。さらに、タイミング不良も検出することがで
きテスト時間の短縮も可能である。
【００３４】また本発明によれば、従来のＩDDQ テスト
と比較して、電源電流検出用抵抗の抵抗値を小さくする
ことができ、測定に要する時間を短縮して、テストに要
するコストを低減し、テストのスループット向上が可能
となる。
と比較して、電源電流検出用抵抗の抵抗値を小さくする
ことができ、測定に要する時間を短縮して、テストに要
するコストを低減し、テストのスループット向上が可能
となる。
【図１】本発明の実施の第１形態の概略的な電気的構成
を示すブロック図である。
を示すブロック図である。
【図２】図１の構成の動作を示すタイムチャートであ
る。
る。
【図３】図１の実施形態のカウンタについての具体的構
成例を示すブロック図およびタイムチャートである。
成例を示すブロック図およびタイムチャートである。
【図４】図１の実施形態のカウンタについての具体的構
成例を示すブロック図およびタイムチャートである。
成例を示すブロック図およびタイムチャートである。
【図５】本発明の実施の第２形態の概略的な電気的構成
を示すブロック図である。
を示すブロック図である。
【図６】図５の構成の動作を示すタイムチャートであ
る。
る。
【図７】図１および図５の実施の形態によって検出可能
な故障の例を示す簡略化した電気回路図である。
な故障の例を示す簡略化した電気回路図である。
【図８】図７の故障を検出する状態を示すタイムチャー
トである。
トである。
【図９】図１および図５の実施の形態によって検出可能
な故障の例を示す簡略化した電気回路図である。
な故障の例を示す簡略化した電気回路図である。
【図１０】図７の故障を検出する状態を示すタイムチャ
ートである。
ートである。
【図１１】図９のロジック回路５６に含まれるラッチ用
Ｆ／Ｆを示す簡略化したブロック図である。
Ｆ／Ｆを示す簡略化したブロック図である。
【図１２】図１１のラッチ用Ｆ／Ｆの動作状態を示すタ
イムチャートである。
イムチャートである。
【図１３】図９のロジック回路５６にＮＡＮＤゲートが
含まれる場合の構成を示す簡略化したブロック図であ
る。
含まれる場合の構成を示す簡略化したブロック図であ
る。
１ テスト装置 ２ ＤＵＴ ３，３０ アダプタ ５ ドライバ ６，１４ コンパレータ ７ 電源 １０ カウンタ １１ 電流検出用抵抗 １３ 差動アンプ ３１，３２ ＮＯＲゲート ４０，５０ ＣＭＯＳインバータ ４５，５５ 高抵抗
Claims (5)
- 【請求項１】 ＣＭＯＳを含む半導体集積回路に予め定
められる複数のパターンから成るテストパターンを与え
ながら、半導体集積回路の電源電流中に含まれる予め定
める基準を超えるパルス信号を計数し、各パターン印加
後の状態変化毎に、逐次リアルタイムにその計数値を予
めテストパターンに対応して算出される期待値と比較す
ることを特徴とする半導体集積回路のテスト方法。 - 【請求項２】 ＣＭＯＳを含む半導体集積回路に予め定
められる複数のパターンから成るテストパターンを与え
ながら、半導体集積回路の電源電流中に含まれる予め定
める基準を超えるパルス信号を計数し、テストパターン
印加後、その最終計数値を予めテストパターンに対応し
て算出される期待値と比較することを特徴とする半導体
集積回路のテスト方法。 - 【請求項３】 前記電源電流中のパルス信号の計数は、
電源電流供給経路に電源電流検出用抵抗を介在させ、そ
の両端の電位差をレベル変換してカウンタに入力するこ
とによって行うことを特徴とする請求項１または２記載
の半導体集積回路のテスト方法。 - 【請求項４】 ＣＭＯＳを含む半導体集積回路に予め定
められる複数のパターンから成るテストパターンを発生
して入力させるパターン発生手段と、 前記半導体集積回路の電源電流を検出する検出手段と、 検出手段が検出する電源電流の予め定める基準を超える
パルス状の変化を計数する計数手段と、 計数手段の計数値を、前記パターン発生手段が発生する
テストパターンに対応して予め算出される期待値と比較
する比較手段とを含むことを特徴とする半導体集積回路
のテスト装置。 - 【請求項５】 前記検出手段は、電源電流の流れる経路
に挿入される検出用抵抗を備え、検出用抵抗の両端の電
位差をレベル変換した信号を導出し、 前記計数手段は、パターン発生手段からテストパターン
中の各パターンが発生される際にリセットされ、検出手
段から送出される信号が予め定める基準レベルを超えて
いるときセットされるラッチ回路と、ラッチ回路のリセ
ット状態およびセット状態間の状態遷移の回数を計数す
るカウンタとを備えることを特徴とする請求項４記載の
半導体集積回路のテスト装置。
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