JPH11271399A - Iddqテスト用サイクルの選択抽出装置 - Google Patents
Iddqテスト用サイクルの選択抽出装置Info
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- JPH11271399A JPH11271399A JP10070254A JP7025498A JPH11271399A JP H11271399 A JPH11271399 A JP H11271399A JP 10070254 A JP10070254 A JP 10070254A JP 7025498 A JP7025498 A JP 7025498A JP H11271399 A JPH11271399 A JP H11271399A
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Abstract
ルを迅速に選択・抽出する装置を提供する。 【解決手段】 CMOS集積回路の論理シミュレーショ
ン中に現れたn個のスタンバイ状態のサイクルにおける
各m個のネットの状態を表すmビットデータの中から、
mビットデータを構成する全てのビットの値が少なくと
も1回は”1”及び”0”となる組み合わせを選択抽出
し、選択抽出したmビットデータに対応するサイクルを
IDDQテスト用のサイクルとして選択抽出するIDDQテス
ト用サイクル選択抽出装置であって、所定のテストパタ
ーンを用いて実行した上記CMOS集積回路の故障シミ
ュレーションの結果に基づいて、上記テストパターンよ
り検出される故障を特定する故障シミュレーション手段
と、上記故障シミュレーション手段により特定された故
障を上記IDDQテスト用サイクル選択抽出処理の対象外
とする制御手段とを備える。
Description
ョンを利用して、半導体集積回路のIDDQテスト用のサ
イクルを選択抽出する装置及び選択抽出の方法に関す
る。
進むにつれて、テスト工程の負担が急激に増加してい
る。実際、テストパターンの数は年々増加している。厄
介なことに、現在主流のファンクションテストでは発見
しにくいタイプの新たな故障が増加する傾向にある。こ
の新たな故障は、例えば、開放故障やスイッチング動作
時の過渡状態でしか発生しない故障等である。このた
め、上記ファンクションテストのみを実施した場合、上
記新たな故障を含んでいるものが良品として出荷されて
しまい、機器に組み込まれてしまうケースが増加しつつ
ある。
ない新たな故障を検出するための新たなテスト方法とし
てIDDQテストが着目されている。IDDQテストは、スタ
ンバイ状態にあるCMOS集積回路に流れる微少な電源
電流を測定し、その電流値の大小によって故障を検出す
るものである。これは、正常なCMOS回路では、その
スタンバイ状態において、電源電流は僅かしか流れない
ことを利用するものである。即ち、スタンバイ状態にお
いてCMOS回路に多量の電流が流れる場合には、回路
内に何らかの欠陥(故障)を含んでいることを意味す
る。通常の集積回路の動作時、その内部状態は時々刻々
変化するが、動作中の各サイクルの内、スタンバイ状態
を実現しているサイクルを検出し、検出したサイクルに
おけるスタンバイ電流を測定することでIDDQテストを
実行することができる。
て、あるサイクルにおいてスタンバイ状態が実現されて
いるかどうかを知る技術については周知である。例え
ば、特開平4−44172号公報では、以下の4つの条
件が満たされている時が電源電流を測定するべきスタン
バイ状態であるとしている。 (1)複数のゲートの出力信号が競合する(バスコンフ
リクトの)状態でないこと。 (2)バスに接続されている全てのゲート出力がハイイ
ンピーダンス”Z”の状態ではないこと。 (3)プルアップ付きのノードの論理値が”H”である
こと。 (4)プルダウン付きのノードの論理値が”L”である
こと。
テストによる故障検出能力)だけを考慮するならば、で
きるだけ多様な内部状態でのテストを行った方がよい。
従って、スタンバイ状態が実現されている全てのサイク
ルについてテストを行うことが最も望ましい。しかし、
実際には、テスト時間がそのまま製造コストに影響して
くるため、テストの品質を一定のレベルに維持しつつ、
できるだけテスト時間を短くすることが要求される。
のである。一般に電流測定は電圧測定よりも時間がかか
るため、テスト時間を短くするには、電流の測定回数を
減らすことが望まれる。それには、全スタンバイサイク
ルでテストするのではなく、テストの品質を維持するの
に必要にして十分なスタンバイサイクルを選択抽出する
ことが要求される。
体集積回路に対して、その機能動作をテストするいわゆ
るファンクションテストは必ず実施される。ところが、
このファンクションテストでは、検出される故障の一部
は、当該ファンクションテストを補うために実施するI
DDQテストにおいても検出される場合がある。
ついて何等考慮しておらず、IDDQテストにおいて
は、全ての故障をターゲットとしてテストサイクル(若
しくはテストパターン)を選択・抽出する。このため、
以下のような問題が生じる。
要に長くなる。これは、そのまま半導体集積回路のコス
トアップにつながる。第2にIDDQテスト装置が1つ
の半導体集積回路に占有される時間が不必要に長くな
る。これは半導体集積回路の開発期間、開発効率を悪化
させ、結果的に半導体集積回路のコストアップにつなが
る。
解決すべくなされたものであり、ファンクションテスト
で検出されない故障のみをターゲットとする必要にして
十分な数のIDDQテスト用サイクルを迅速に選択・抽出
する装置を提供することを目的とする。
スト用サイクル選択抽出装置は、CMOS集積回路の論
理シミュレーション中に現れたn個のスタンバイ状態の
サイクルにおける各m個のネットの状態を表すmビット
データの中から、mビットデータを構成する全てのビッ
トの値が少なくとも1回は”1”及び”0”となる組み
合わせを選択抽出し、選択抽出したmビットデータに対
応するサイクルをIDDQテスト用のサイクルとして選択
抽出するIDDQテスト用サイクル選択抽出装置であっ
て、所定のテストパターンを用いて実行した上記CMO
S集積回路の故障シミュレーションの結果に基づいて、
上記テストパターンより検出される故障を特定する故障
シミュレーション手段と、上記故障シミュレーション手
段により特定された故障を上記処理の対象外とする制御
手段とを備える。
択抽出装置は、上記第1のIDDQテスト用サイクル選択
抽出装置において、上記n個のスタンバイ状態のサイク
ルにおける各m個のネットの状態を表すmビットデータ
を保存するデータ保存手段と、mビットデータを構成す
る各ビットに一対一に対応するトグル済みフラグを記憶
する記憶手段と、mビットデータを順次与えられ、与え
られたmビットデータに基づいてトグル済みフラグを更
新する更新手段であって、新たに与えられたmビットデ
ータ及びその前に与えられたmビットデータのトグル済
みフラグのセットされていないビットのデータについ
て、ビット単位の比較を行い、一方が”1”で他方が”
0”のデータ値を持つビットに対応するトグル済みフラ
グをセットするフラグ更新手段と、上記データ保存手段
に記憶するn個のmビットデータの内、トグル済みフラ
グの立っていないビット位置にのみ着目して互いのハミ
ング距離が最も離れている2つのmビットデータを第1
及び第2の選択抽出データとして選択し、上記フラグ更
新手段に第1及び第2の選択抽出データの順で与える第
1データ選択手段と、上記フラグ更新手段によるトグル
済みフラグの更新後、mビットデータの内、未だトグル
済みフラグが立っていないビット位置を認識する認識手
段と、認識手段によりトグル済みフラグが立っていない
と認識されたビット位置にのみ着目して、既に選択抽出
されたmビットデータからのハミング距離が最も大きな
mビットデータを、上記データ保存手段に保存されてい
るmビットデータの中から選択し、選択したmビットデ
ータを新たな選択抽出データとして上記フラグ更新手段
に与える第2データ選択手段とを更に備え、上記制御手
段は、第1データ選択手段による第1及び第2の選択抽
出データの選択前に、上記故障シミュレーション手段
で”0”縮退故障及び”1”縮退故障の両方の故障が検
出されるネットに対応するビット位置のトグル済みフラ
グを立てておくことを特徴とする。
クル選択抽出装置は、上記第1のIDDQテスト用サイク
ル選択抽出装置において、上記CMOS集積回路の論理
シミュレーションを実行する論理シミュレーション手段
と、論理シミュレーション手段によるシミュレーション
実行時における動作サイクル毎に、当該サイクルに前記
集積回路がスタンバイ状態にあるか否かを判断する判断
手段と、判断手段により最初にスタンバイ状態であると
判断されたサイクルを第1のIDDQテスト用サイクルと
して選択する第1サイクル選択手段と、mビットのデー
タを構成する各ビットに一対一に対応するトグル済みフ
ラグの記憶手段と、第1サイクル選択手段による選択の
後に、判断手段によりスタンバイ状態にあると判断され
るサイクルの中から、上記選択された第1のIDDQテス
ト用のサイクルにおける上記CMOS集積回路内のm個
のネットの状態を表すmビットのデータの内、トグル済
みフラグの立っていないビットの位置のみに着目した場
合に、ハミング距離が上記着目するビットの数に応じて
決まるしきい値よりも大きなmビットのデータを有する
最初のサイクルを、第2のIDDQテスト用のサイクルと
して選択する第2サイクル選択手段と、第1及び第2サ
イクル選択手段により第1及び第2のIDDQテスト用と
して選択された2つのサイクルにおける回路内のm個の
ネットの状態を表す2つのmビットデータを保存するデ
ータ保存手段と、mビットデータが順次与えられ、与え
られたmビットデータに基づいて、トグル済みフラグを
更新する更新手段であって、新たに与えられたmビット
データ及びその前に与えられたmビットデータのトグル
済みフラグのセットされていないビットのデータについ
て、ビット単位の比較を行い、一方が”1”で他方が”
0”のデータ値を持つビットに対応するトグル済みフラ
グをセットするフラグ更新手段と、上記データ保存手段
に保存する2つのmビットデータを第1及び第2の選択
抽出データとして選択し、上記フラグ更新手段に第1及
び第2の選択抽出データの順で与える第1データ選択手
段と、上記フラグ更新手段によるトグル済みフラグの更
新後、未だトグル済みフラグが立っていないビットデー
タの位置を認識する認識手段と、既に選択したmビット
データの上記認識手段によりトグル済みフラグが立って
いないと認識されたビット位置のみに着目し、上記判断
手段によりスタンバイ状態であると判断されたサイクル
であって、上記着目するビット位置でのハミング距離が
上記しきい値設定手段により設定されたしきい値よりも
大きいmビットデータを示すサイクルを選択し、選択し
たサイクルのmビットデータを新たな選択抽出データと
して上記フラグ更新手段に与える第2データ選択手段と
を更に備え、上記制御手段は、第1データ選択手段によ
る選択の前に、上記故障シミュレーション手段で”0”
縮退故障及び”1”縮退故障の両方の故障が検出される
ネットに対応するビット位置のトグル済みフラグを立て
ておくことを特徴とする。
択抽出装置は、上記第1乃至第3のIDDQテスト用サイ
クル選択抽出装置であって、上記第2データ選択手段
は、トグル認識レジスタ内におけるトグル済みフラグが
立ったビットの個数が所定値以上になった場合に、新た
な選択抽出データとして選択したmビットデータの上記
フラグ更新手段への出力を停止することを特徴とする。
択抽出装置は、上記第1乃至第3のIDDQテスト用サイ
クル選択抽出装置であって、上記第2データ選択手段
は、予め決めた数のIDDQテスト用のサイクルが選択抽
出された場合に、新たな選択抽出データとして選択した
mビットデータの上記フラグ更新手段への出力を停止す
ることを特徴とする。
ータを本発明の第1のIDDQテスト用サイクル選択抽出
装置として機能させるプログラムを記録した記録媒体を
提供してもよい。
の選択装置は、ファンクションテストでは検出できない
故障のみをターゲットとしてIDDQテストを実行するこ
とを特徴とする。以下、上記特徴を具備するIDDQテス
ト用サイクル選択抽出装置の実施の形態について、添付
の図面を用いて説明する。
選択抽出装置150のブロック構成図である。外部装置
として設けられている論理シミュレーション装置100
は、所定のハードウェア記述言語を用いて記述されたC
MOS集積回路の論理シミュレーションを実行し、論理
シミュレーションの結果より得られるスタンバイサイク
ルについての情報、及び、当該論理回路の内部ネットに
関する情報をIDDQテスト用サイクル選択抽出装置15
0へと出力する。
る故障シミュレーション装置110は、所定のテストパ
ターンを用いて故障シミュレーションを実行し、どこの
ネットにおいてどのような故障(”0”縮退故障又は”
1”縮退故障)が検出されるのか、又は、どのネットで
はどのような故障を検出できないのかといった情報を未
検出故障データ格納部157に出力する。なお、所定の
テストパターンを用いて実行した故障シミュレーション
の結果に基づいて特定される故障は、同じテストパター
ンを用いて行うファンクションテストにより検出される
故障と同じである。
0内部において、データ編集部151は、論理シミュレ
ーション装置100より送られてくる論理シミュレーシ
ョンの結果、及び、スタンバイサイクルについての情報
から、回路内に全部でM個ある内部ネットの内、IDDQ
テスト用サイクルの選択抽出処理の対象として取り扱う
m個の内部ネットを特定し、特定した各ネットの信号状
態を表すmビットデータを出力する。論理シミュレーシ
ョン中にスタンバイサイクルがn回現れる場合、上記m
ビットデータはn個出力される。
全ての内部ネットを、IDDQテスト用サイクルの選択抽
出処理の対象として取り扱うこととしてもよいし、イン
バータやバッファ等、入力と出力が一対一に対応してい
る素子については、その入出力ネットの何れか一方だけ
を、IDDQテスト用サイクルの選択抽出処理の対象とし
て取り扱うこととしてもよい。
処理の対象として取り扱う内部ネットは、操作者の設定
に基づいて直接指定してもよいし、所定の規則に基づき
区画される単位(機能ブロック、階層構造、電源系統)
で指定してもよい。論理回路内に存在するM個の内部ネ
ットは、論理シミュレーション装置100内部に備える
当該論理回路の記述データに基づいて特定することがで
きる。なお、データ編集部151は、論理シミュレーシ
ョン装置100内部に設けられていてもよい。
集部151より出力されるmビットのデータを格納す
る。
ト用サイクル選択抽出部154において実行するIDDQ
テスト用サイクルの選択抽出条件、及び、処理終了条件
を外部より設定するためのマン・マシンインターフェー
スである。
定部156は、未検出故障データ格納部157に格納さ
れている各ネットにおける故障についての情報に基づい
て、トグル認識レジスタの設定を行う。後に詳しく説明
するが、このトグル認識レジスタは、上記データ編集部
151で処理対象として取り扱うとしたm個の内部ネッ
トの状態を表すmビットデータの各ビットが”1”及
び”0”となったか否かを示すトグル済みフラグ及び未
だ”1”及び”0”となっていないデータの値を記憶し
ておくものである。未検出故障認識及びトグル認識レジ
スタ設定部156は、未検出故障データ格納部157に
格納されているデータに基づいてファンクションテスト
で故障の検出できるネットの対応するビットのトグル済
みフラグを予め”1”にセットする。
対象の回路におけるm個のネットの状態を表すmビット
データが、スタンバイサイクルの個数(n個)分格納さ
れている。これらn個のmビットデータの中から、mビ
ットデータを構成する各ビットの値が少なくとも1回
は”1”及び”0”となる最小の組み合わせを選択抽出
する。なお、上記選択抽出処理を行う際、上記データ編
集部151において特定したm個のネットの内、後に実
行するファンクションテストで故障の検出されるネット
をテストサイクル選択抽出処理の対象外とする。このよ
うに同一のネットに対して2重に故障検出が行われるの
を排除してIDDQテストに要する時間を短縮する。
用サイクル選択抽出部154により選択抽出された各サ
イクルについて、論理シミュレーションの開始より何番
目のサイクルであるのかを表す情報を印刷または表示す
る。
のハードウェア構成を示す図である。本装置150は、
キーボード200、マウス201、記憶装置202、デ
ータ処理装置203、ディスプレイ204、及び、プリ
ンタ205より構成される。
1に示した処理終了条件入力部153として機能する。
記憶装置202は、図1に示したmビットデータ格納部
152及び未検出故障データ格納部157として機能す
る。データ処理装置203は、中央演算処理装置(CP
U)、及び、IDDQテスト用サイクル選択抽出処理プロ
グラムや必要なデータを格納するメモリより構成され
る。データ処理装置203を構成する中央演算処理部
は、IDDQテスト用サイクル選択抽出処理プログラムを
実行することにより、図1に示したデータ編集部15
1、IDDQテスト用サイクルの選択抽出部154、及
び、未検出故障認識及びトグル認識レジスタ設定部15
6として機能する。ディスプレイ204及びプリンタ2
05は、図1に示した印刷・表示部155として機能す
る。
理 図3は、データ処理装置203の実行するIDDQテスト
用サイクルの選択抽出処理のフローチャートである。以
下、このフローチャートを参照しつつIDDQテスト用サ
イクルの選択抽出処理について説明する。
り送られてくる処理対象のCMOS集積回路の内部ネッ
トについての情報に基づいて、IDDQテスト用サイクル
の選択抽出処理の対象として取り扱うm個のネットを特
定する(ステップS1)。ここで、上記M個全ての内部
ネットを、IDDQテスト用サイクルの選択抽出処理の対
象として取り扱うこととしてもよいし、インバータやバ
ッファ等、入力と出力が一対一に対応している素子につ
いては、その入出力ネットの何れか一方だけを、IDDQ
テスト用サイクルの選択抽出処理の対象として取り扱う
こととしてもよい。また、IDDQテスト用サイクルの選
択抽出処理の対象として取り扱う内部ネットは、操作者
の設定に基づいて直接指定してもよいし、所定の規則に
基づき区画される単位(機能ブロック、階層構造、電源
系統)で指定してもよい。
シミュレーションの結果より、上記ステップS1におい
て特定されたm個の内部ネットについて、動作サイクル
(その数は回路の規模などにより変動する)中に存在し
たn個のスタンバイ状態の全サイクルを検出し、検出し
たサイクルにおける各ネットの論理値を所定の順序で並
べてmビットのデータとした後に、記憶装置202に保
存する(ステップS2)。
理シミュレーションの開始から何番目の動作サイクルで
あるのかを特定するデータと共に、以下の処理の便宜の
ため、出現タイミングの早いものから順に第1〜第nの
識別番号を付して記憶装置202に保存しておく。な
お、ある動作サイクルにおいてスタンバイ状態が実現さ
れているか否かを判断する技術については、周知である
ため(例えば、特開平4−44172号公報)、ここで
の説明は省略する。
(ステップS3)。トグル認識レジスタは、図4に示す
ように各々mビット(最大でMビットである)のトグル
済みフラグ記憶部250と未トグルデータ記憶部251
を並べてなる合計で2×mビットのレジスタであり、デ
ータ処理装置203内に備えるメモリを用いて実現され
る。上記トグル済みフラグ記憶部250に記憶するトグ
ル済みフラグは、ビットデータが”0”及び”1”の値
をとり、トグル済みであると判断された場合に”1”に
セットされるフラグである。また、上記未トグルデータ
記憶部251は、トグルが未だ済んでいないビット位置
のデータ値を記憶する。上記ステップS3では、後に実
行するファンクションテストにより検出される故障がI
DDQテストの対象外になるように、トグル済みフラグ記
憶部250及び未トグルデータ記憶部251の各値を設
定する。例えば、所定のテストパターンを用いて行った
故障シミュレーションの結果より”0”縮退故障及び”
1”縮退故障の両方の故障が検出されたネットについ
て、対応するトグル済みフラグの値を”1”にセットす
る。なお、当該処理の内容については、後に詳しく説明
する。
認識レジスタ内のトグル済みフラグ記憶部250に記憶
されているフラグの値が”0”であって、かつ、未トグ
ルデータ記憶部251に記憶されているデータの値が”
0”又は”1”のデータ(以下、未トグルデータとい
う)に着目する。この未トグルデータと、未だ選択抽出
されていない複数の各mビットデータの中から上記未ト
グルデータに対応するビット位置のデータを並べて構成
されるデータについて、ハミング距離の最も大きなmビ
ットデータを選択抽出する(ステップS4)。
いて補足説明する。例えば、上記トグル認識レジスタの
設定(ステップS3)において設定されたトグル済みフ
ラグ記憶部250の内容が”1111…000”であ
り、未トグルデータ記憶部251の内容が”XXXX…
001”(但し、Xは未確定なデータを表す)である場
合を想定する。なお、該当するビットが未確定データX
であるといった情報は、データ処理装置203内に備え
るメモリに記録しておく。ここで、説明の便宜のた
め、”…”の部分のデータについては全てトグル済みフ
ラグが”1”であると仮定すると、未トグルデータは3
ビットのデータ”001”となる。上記ステップS4に
おいては、上記未トグルデータ”001”について、同
じく対応するビット位置のデータを並べて構成される3
ビットのデータとのハミング距離が最も大きくなるmビ
ットデータを、未だ選択抽出されていない複数のmビッ
トデータの中から選択抽出する。例えば、”△△△△…
110”(但し、△は任意のデータ)のようなmビット
データが存在する場合には、このmビットデータを選択
抽出する。
ビットデータとの比較を行い、上記残りのビットに関し
てトグル認識レジスタ内のトグル済みフラグ記憶部25
0の対応するビットのフラグの値を更新する(ステップ
S5)。なお、この更新時に未確定データXであったビ
ットの値を、ステップS4において選択抽出したmビッ
トデータの該当するビットの値とする。トグル認識レジ
スタ内のトグル済みフラグ記憶部250に記憶するトグ
ル済みフラグの内、未だ1にセットされていないビット
が存在するか、n個のmビットデータの内、未だ選択抽
出されていないmビットデータが存在する場合であって
(ステップS6でYES)、更に操作者により指定され
た処理終了条件が満足されていない場合には(ステップ
S7でNO)、ステップS4に戻り処理を継続する。
フラグ250に記憶するトグル済みフラグの全ての値が
1にセットされている場合、又は、n個あるmビットデ
ータの全てが選択抽出された場合(ステップS6でN
O)、処理を終了して、処理結果の出力処理を実行する
ステップS8へと進む。また、上記ステップS6でYE
Sの場合であっても、キーボード100又はマウス10
1の入力部を介して操作者により指定された所定の処理
終了条件が満足された場合には(ステップS7でYE
S)、処理結果の出力を実行するステップS8へと進
む。ステップS8では、選択抽出したサイクルを全てI
DDQテスト用サイクルとして、これらのサイクルが論理
シミュレーションの開始から何番目の動作サイクルであ
るのかを特定する情報(データ)をディスプレイ104
に表示出力すると共に、プリンタ105により印刷出力
を行う。
プS3)のフローチャートである。また図6は、トグル
認識レジスタの設定の一例について示す図である。以
下、図6を参照しつつ当該処理内容についてフローに従
って説明する。
(ステップS31)。この初期化では、トグル済みフラ
グ記憶部250及び未トグルデータ記憶部251の各m
ビットデータの全てを未確定データXに設定する(図6
の(a)を参照)。なお、データ処理装置203に備え
るメモリには、各ビット毎に未確定データXであるか否
かの情報を記憶しておく。
した故障シミュレーションの結果を未検出故障データ格
納部157より読み出す(ステップS32)。上記読み
出したデータより、”0”縮退故障(stuck-at-0 faul
t)及び”1”縮退故障(stuck-at-1 fault)の両方が
検出されているネットについては、IDDQテストで再度
故障検出を行う必要がないため、トグル済みフラグの値
を”1”にセットする(ステップS33)。例えば、図
6の(a)に示す状態において、mビットデータの上位
第1及び第2ビットがこれに該当する場合、トグル済み
フラグ記憶部250の中のこれらに対応するビットの値
を”1”にセットする(図6の(b)を参照)。なお、
上記未トグルデータ記憶部251の第1及び第2ビット
の値については未確定Xのままとする。
ータより、”0”縮退故障及び”1”縮退故障の何れも
検出されていないネットについては、該ネットを”0”
及び”1”にした状態でのIDDQテストを行う必要があ
るため、対応する未トグルデータの値を未確定データX
にした状態で、対応するビットのトグル済みフラグの値
を”0”にセットする(ステップS34)。例えば、図
6の(b)に示す状態において、mビットデータの上位
第3及び第4ビットがこれに該当する場合、これらのビ
ットのトグル済みフラグの値を”0”にセットする(図
6の(c)を参照)。
ータより、”0”縮退故障のみが検出されるネットにつ
いては、”1”縮退故障を検出するために該ネットを”
0”にセットした状態でのIDDQテストが必要であり、
対応するビットのデータの値を”1”にセットすると共
に、対応するビットのトグル済みフラグの値を”0”に
セットする(ステップS35)。例えば、図6の(c)
に示す状態において、mビットデータの下位第3ビット
目のデータがこれに該当する場合において、これらのビ
ットのデータを”1”にセットすると共に、トグル済み
フラグの値”0”にセットする(図6の(d)を参
照)。
ータより、”1”縮退故障のみが検出されたネットにつ
いては、”0”縮退故障を検出するために該ネットを”
1”にセットした状態でのIDDQテストが必要であり、
対応するビットのデータの値を”0”にセットすると共
に、対応するビットのトグル済みフラグの値を”0”に
セットする(ステップS36)。例えば、図6の(d)
に示す状態において、mビットデータの下位第1及び第
2ビット目のデータがこれに該当する場合において、こ
れらのビットのデータを”0”にセットすると共に、ト
グル済みフラグの値”0”にセットする(図6の(e)
を参照)。
レーションの結果より特定される故障以外の故障をター
ゲットとするトグル認識レジスタが設定される。
シミュレーションを実行し、合計で10個のスタンバイ
状態が検出された場合に記憶装置202に保存される1
0個のmビットデータに対して、上記図3を用いて説明
したIDDQテスト用のサイクルの選択抽出処理を実行し
た場合の処理内容を説明するための図である。
プS3において設定されたトグル認識レジスタが(a)
に示す状態である場合を想定する。この場合、次に実行
するステップS4の処理においては、トグル済みフラグ
が”0”であって、データが”0”又は”1”のビット
を並べてなる未トグルデータ”01…100”と、該当
するビットを並べてなるデータとのハミング距離が最も
大きくなるmビットデータを選択する。本例の場合、識
別番号n=5のmビットデータを選択する。ステップS
5におけるトグル認識フラグの更新により、更新後のト
グル認識フラグは(b)に示す状態になる。なお、この
場合において、未確定データXであったビットの値は、
識別番号n=5のmビットデータの該当するビットの値
に置き換える。
フラグの”0”の未トグルデータが残っている(ステッ
プS6でYES)。この場合において、ユーザ指定の終
了条件が満たされていない場合には(ステップS7でN
O)、引き続き、mビットデータの選択処理(ステップ
S4)及びトグル認識レジスタの更新処理(ステップS
5)を繰り返し実行する。(b)に示す状態において、
トグル済みフラグが”0”であって、未トグルデータ
が”0”又は”1”のビットを並べてなるデータ”1
0”と、該当するビットを並べてなるデータとのハミン
グ距離が最も大きくなるmビットデータは、識別番号n
=6のmビットデータである。ステップS4では、識別
番号n=6のmビットデータを選択する。このデータを
選択抽出することにより(c)に示すように、トグル認
識レジスタ内のトグル済みフラグ記憶部250の全ての
ビットの値が”1”にセットされる。
済みフラグ記憶部250のmビット全ての値が”1”に
セットされた場合に、これら2つのmビットデータに対
応するサイクルをIDDQテスト用のサイクルとして選択
抽出し、論理シミュレーションの開始から何番目のサイ
クルであるのかを示す情報(データ)をディスプレイ2
04に表示すると共に、プリンタ205により印刷出力
を行う。
かるIDDQテスト用サイクル選択抽出装置によれば、論
理シミュレーション装置100によるシミュレーション
の実行により得られるn個のスタンバイサイクルにおけ
る回路内のm個のネットの内、ファンクションテストで
故障の検出されるα個のネットのデータを処理対象外と
し、残りのm−α個のネットの状態を表すビットデータ
を構成する各ビットの値が少なくとも1回は1及び0と
なる最小の組み合わせを正確かつ迅速に選択抽出し、当
該選択抽出したmビットデータに対応するサイクルをI
DDQテスト用のサイクルとして選択抽出することができ
る。
理シミュレーション装置100によるCMOS集積回路
の論理シミュレーションを実行した後にIDDQテスト用
のサイクルの検出処理を実行した。これに対して実施の
形態2にかかる装置では、CMOS集積回路に対する論
理シミュレーションの実行に連動して、IDDQテスト用
のサイクルを検出することを特徴とする。
選択抽出装置300のブロック構成図である。論理シミ
ュレーション部301は、以下に説明するテスト用サイ
クル選択抽出部303によるタイミング制御に基づい
て、所定のハードウェア記述言語で記述されたCMOS
集積回路の論理シミュレーションを実行し、1サイクル
毎のシミュレーション結果を出力する。
ョン部301より送られてくる論理シミュレーションの
結果及びCMOS集積回路の情報から、スタンバイサイ
クルにおいて、全部でM個ある内部ネットの内、有効に
取り扱うm個の内部ネットを特定し、特定した各ネット
の信号状態を表すmビットデータを出力する。なお、こ
のデータ編集部302は、上記実施の形態1のIDDQテ
スト用サイクル選択抽出装置150内に備えられるデー
タ編集部151と同じ処理を実行するものであり、ここ
での重複した説明は省略する。
ータ編集部302を介して送られてくるスタンバイサイ
クルのmビットデータが、直前に選択抽出したサイクル
のmビットデータと、ハミング距離に関して所定の条件
を満足する場合にのみ、当該サイクルをIDDQテスト用
のサイクルとして選択する。テスト用サイクル選択抽出
部303は、この判断を行った後に、論理シミュレーシ
ョン部301に対して、次のサイクルのシミュレーショ
ンを実行させる。
用サイクル選択抽出部303において実行するIDDQテ
スト用サイクルの選択抽出条件、及び、処理終了条件を
外部より設定するためのマン・マシンインターフェース
である。
テストパターンを用いて実行した故障シミュレーション
の結果に基づいて、上記所定のテストパターンによりど
このネットにおいてどのような故障(”0”縮退故障又
は”1”縮退故障)が検出されるのか、又は、どのネッ
トではどのような故障を検出できないのかといった情報
を未検出故障データ格納部306に出力する。なお、故
障シミュレーション部307は、図1に示した故障シミ
ュレーション装置110と同じである。また、未検出故
障データ格納部306は、上記実施の形態1のIDDQテ
スト用サイクル選択抽出装置150内の未検出故障デー
タ格納部157と同じである。
て上記選択抽出処理を行う際には、ファンクションテス
トで検出される故障をテストサイクル選択抽出処理の対
象外とする。このように、同一の故障に対して2重に故
障検出が行われるのを排除してIDDQテストに要する時
間を短縮する。
定部305は、未検出故障データ格納部306に格納さ
れている各ネットにおける故障についての情報に基づい
て、トグル認識レジスタの設定を行う。トグル認識レジ
スタの設定処理の内容は、上記実施の形態1のIDDQテ
スト用サイクル選択抽出装置150内の備えられる未検
出故障認識及びトグル認識レジスタ設定部156と同じ
処理を実行するものであり、ここでの重複した説明は省
略する。
クル選択抽出部303により選択抽出された各サイクル
について、論理シミュレーションの開始より何番目のサ
イクルであるのかを表す情報を印刷又は表示する。
ハードウェア構成を示す図である。本装置300は、キ
ーボード400、マウス401、記憶装置402、デー
タ処理装置403、ディスプレイ404、及び、プリン
タ405より構成される。
8に示した処理終了条件入力部304として機能する。
記憶装置402は、図8に示した未検出故障データ格納
部306として機能する。データ処理装置403は、中
央演算処理装置(CPU)及びプログラムを格納するメ
モリより構成され、中央演算処理部がメモリに書き込ま
れているIDDQテスト用サイクル選択抽出処理プログラ
ムを実行することで、図8に示したデータ編集部30
2、IDDQテスト用サイクルの選択抽出部303、及
び、未検出故障認識及びトグル認識レジスタ設定部30
5として機能する。ディスプレイ404及びプリンタ4
05は、図8に示した印刷・表示部155として機能す
る。
リには、論理シミュレーションプログラム及び故障シミ
ュレーションのプログラムが格納されている。データ処
理装置403の備えるCPUは、必要に応じてこれらの
プログラムを実行する。
理 図10は、データ処理装置403の実行するIDDQテス
ト用サイクル選択抽出処理のフローチャートである。以
下、本フローチャートに従ってIDDQテスト用のサイク
ルの選択抽出処理について説明する。
るCMOS集積回路の論理シミュレーションを開始し、
各動作サイクルにおける各ネットの状態より最初のスタ
ンバイ状態を検出する(ステップS60)。論理シミュ
レーション部301から送られてくるCMOS集積回路
の内部ネットについての情報に基づいて、有効に取り扱
うm個のネットを特定し、各ネットの論理値を所定の順
序で並べてmビットのデータとして出力する(ステップ
S61)。なお、この処理内容は、上記実施の形態1の
データ処理装置203の実行するステップS1の処理と
同じであり、ここでの重複した説明は省く。
レーションを実行し、どのネットにおいてどんな故
障(”0”縮退故障又は”1”縮退故障)が検出された
のか、又は、どのネットではどんな故障を検出すること
ができなかったのかといった情報を取得する(ステップ
S62)。
識レジスタの設定を行う(ステップS63)。ここで
は、ファンクションテストにより検出される故障をI
DDQテストの対象外とするため、トグル済みフラグ記憶
部及び未トグルデータ記憶部の各値を設定する。例え
ば、所定のテストパターンを用いた故障シミュレーショ
ンの結果より”0”縮退故障及び”1”縮退故障の両方
の故障が検出されたネットについては、対応するトグル
済みフラグの値を”1”にセットする。なお、このトグ
ル認識レジスタの構成は、実施の形態1のIDDQテスト
用サイクル選択抽出装置150が用いるものと同じであ
り、図4に示すようにトグル済みフラグ記憶部250及
び未トグルデータ記憶部251よりなり、データ処理装
置403内に備えるメモリを用いて実現される。上記ス
テップS63において実行するトグル認識レジスタの設
定処理は、図5及び図6を用いて説明したトグル認識レ
ジスタの設定(図3、ステップS3)と同じであるた
め、ここでの重複した説明は省く。
サイクルを第1のIDDQテスト用のサイクルとし、論理
シミュレーションの開始より何番目のサイクルであるの
かを特定する情報、第1番目にIDDQテスト用のサイク
ルとして選択抽出されたことを表すデータ、及び、この
サイクルにおける各ネットの論理値を所定の順序で並べ
て表したmビットのデータを記憶装置402に保存する
と共に、トグル認識レジスタ内に記憶するトグル済みフ
ラグ及び未トグルデータの値を更新する(ステップS6
4)。
1サイクル分時計を進め(ステップS65)、次のサイ
クルがスタンバイ状態であるか否かについての判断を行
う(ステップS66)。ここで、論理シミュレーション
を実行したサイクルがスタンバイサイクルでない場合
(ステップS66でNO)、上記ステップS65に戻
り、次のサイクルについての論理シミュレーションを実
行する。
がスタンバイサイクルの場合(ステップS66でYE
S)、当該サイクルにおけるmビットデータと、1つ前
のタイミングでIDDQテスト用のサイクルであるとして
選択抽出されたサイクルのmビットデータについて、ト
グル済みフラグの値が”0”のビット位置のデータに着
目した場合のハミング距離が所定の基準値以上であるか
否かについての判断を行う(ステップS67)。
場合(ステップS67でNO)、上記ステップS65に
戻り、次のサイクルについての論理シミュレーションを
実行する。なお、上記所定の基準値は、mビットデータ
の内、トグル済みフラグが”0”のビットの数に応じ
て、所定の規則に従い変更する。例えば、トグル済みフ
ラグが”0”のビット数がp(但し、m≧p)である場
合、上記所定の基準値をp−2(但し、p≦2の場合に
は1)に設定する。
ると判断された場合であって(ステップS66でYE
S)、ハミング距離が上記所定の基準値以上の場合には
(ステップS67でYES)、当該サイクルを次のI
DDQテスト用のサイクルとして選択抽出し、当該サイク
ルが論理シミュレーションの開始より何番目のサイクル
であるのかを特定するデータ、第1番目にIDDQテスト
用のサイクルとして選択抽出されたことを表すデータ、
及び、このサイクルにおける各ネットの論理値を所定の
順序で並べて表したmビットのデータを記憶装置202
に保存する(ステップS68)。
置のデータに着目し、上記ステップS68で選択したI
DDQテスト用のサイクルにおけるmビットデータと、そ
の直前に選択したmビットデータとの比較を行い、トグ
ル済みフラグの更新を行う(ステップS69)。未処理
のサイクルが存在する場合、又は、トグル済みフラグ
に”0”にセットされているビットが未だ存在している
場合であって(ステップS70でYES)、操作者によ
り設定された終了条件を未だ満足していない場合(ステ
ップS71でNO)、上記ステップS65に戻り、次の
サイクルについての処理を行う。
した場合、又は、トグル済みフラグの全てが”1”にセ
ットされた場合には(ステップS70でNO)、処理を
終了し、ディスプレイ204及びプリンタ205等へ処
理結果を出力するステップS72へと進む。また、未処
理サイクルが残っている場合、又は、トグル済みフラグ
に”0”にセットされているビットが残存している場合
であっても(ステップS70でYES)、操作者が指定
した終了条件を満足した場合には(ステップS71でY
ES)、処理を終了し、ディスプレイ204及びプリン
タ205等へ処理結果を出力するステップS72へと進
む。ステップS72では、記憶装置202に保存したI
DDQテスト用の各サイクルについて、論理シミュレーシ
ョンの開始から何番目の動作サイクルであるのかを特定
する情報(データ)をディスプレイ204に表示出力す
ると共に、プリンタ205により印刷出力する。
かるIDDQテスト用サイクルの選択抽出装置300は、
上記実施の形態1のIDDQテスト用サイクルの選択抽出
装置150と同様にファンクションテストで検出される
故障を処理対象外とすることで、短時間で必要十分な数
のIDDQテスト用サイクルを選択抽出することができ
る。また、実施の形態2にかかるIDDQテスト用サイク
ルの選択抽出装置300は、論理シミュレーション部3
01における論理シミュレーションの実行に連動してI
DDQテスト用のサイクルを選択抽出するため、論理シミ
ュレーションの終了と共に、IDDQテスト用サイクルの
選択処理を終了する。これにより、実施の形態1にかか
るIDDQテスト用サイクルの選択抽出装置150に比べ
て処理に要する時間を短くすることができる。
選択抽出装置、及び、本発明の記録媒体に記録している
プログラムを実行することにより実現されるIDDQテス
ト用サイクル選択抽出装置では、所定のテストパターン
を用いた故障シミュレーションの結果より、該テストパ
ターンにより検出される故障、即ちファンクションテス
トで検出される故障については、IDDQテストの対象外
とすることで、テストに要する時間を短縮することがで
きる。
択抽出装置は、ファンクションテストで検出される故障
を処理対象外とすることで、テストに要する時間を短縮
すると共に、選択抽出すべきIDDQテスト用のサイクル
数nを指定せずとも、必要十分な個数のテストサイクル
を選択抽出することができる。このため、半導体集積回
路の出荷前に無駄及び漏れのない正確なIDDQテストを
迅速に実行することができる。
択抽出装置では、ファンクションテストで検出される故
障を処理対象外とすることで、テストに要する時間を短
縮すると共に、論理シミュレータによる論理シミュレー
ションの実行と連動して動作するため、論理シミュレー
ションの終了と同時にIDDQテスト用のサイクル抽出処
理を終了することができる。このように、迅速に処理結
果が得られるので、IDDQテストプログラムの作成作業
の効率が向上する。
イクル選択抽出装置は、処理終了条件としてトグル済み
フラグの数や選択したサイクルの数を定めておくこと
で、処理の迅速化を図ることができる。
用サイクル選択装置の機能ブロック図である。
用サイクル選択装置のハードウェア構成図である。
チャートである。
ある。
ートである。
明するための図である。
装置による処理例を示す図である。
ル選択抽出装置の機能ブロックを示す図である。
ル選択抽出装置のハードウェア構成図である。
クル選択抽出装置の処理のフローチャートである。
タ設定部 157,306…未検出故障データ格納部 200,400…キーボード 201,401…マウス 202,402…記憶装置 203,403…データ処理装置 204,404…ディスプレイ 205,405…プリンタ 250…トグル済みフラグ記憶部 251…未トグルデータ記憶部 301…論理シミュレーション部 307…故障シミュレーション部
Claims (6)
- 【請求項1】 CMOS集積回路の論理シミュレーショ
ン中に現れたn個のスタンバイ状態のサイクルにおける
各m個のネットの状態を表すmビットデータの中から、
mビットデータを構成する全てのビットの値が少なくと
も1回は”1”及び”0”となる組み合わせを選択抽出
し、選択抽出したmビットデータに対応するサイクルを
IDDQテスト用のサイクルとして選択抽出するIDDQテス
ト用サイクル選択抽出装置であって、 所定のテストパターンを用いて実行した上記CMOS集
積回路の故障シミュレーションの結果に基づいて、上記
テストパターンより検出される故障を特定する故障シミ
ュレーション手段と、 上記故障シミュレーション手段により特定された故障を
上記IDDQテスト用サイクル選択抽出処理の対象外とす
る制御手段とを備えることを特徴とするIDDQテスト用
サイクル選択抽出装置。 - 【請求項2】 請求項1に記載のIDDQテスト用サイク
ル選択抽出装置において、 上記n個のスタンバイ状態のサイクルにおける各m個の
ネットの状態を表すmビットデータを保存するデータ保
存手段と、 mビットデータを構成する各ビットに一対一に対応する
トグル済みフラグを記憶する記憶手段と、 mビットデータを順次与えられ、与えられたmビットデ
ータに基づいてトグル済みフラグを更新する更新手段で
あって、新たに与えられたmビットデータ及びその前に
与えられたmビットデータのトグル済みフラグのセット
されていないビットのデータについて、ビット単位の比
較を行い、一方が”1”で他方が”0”のデータ値を持
つビットに対応するトグル済みフラグをセットするフラ
グ更新手段と、 上記データ保存手段に記憶するn個のmビットデータの
内、トグル済みフラグの立っていないビット位置にのみ
着目して互いのハミング距離が最も離れている2つのm
ビットデータを第1及び第2の選択抽出データとして選
択し、上記フラグ更新手段に第1及び第2の選択抽出デ
ータの順で与える第1データ選択手段と、 上記フラグ更新手段によるトグル済みフラグの更新後、
mビットデータの内、未だトグル済みフラグが立ってい
ないビット位置を認識する認識手段と、 認識手段によりトグル済みフラグが立っていないと認識
されたビット位置にのみ着目して、既に選択抽出された
mビットデータからのハミング距離が最も大きなmビッ
トデータを、上記データ保存手段に保存されているmビ
ットデータの中から選択し、選択したmビットデータを
新たな選択抽出データとして上記フラグ更新手段に与え
る第2データ選択手段とを更に備え、 上記制御手段は、第1データ選択手段による第1及び第
2の選択抽出データの選択前に、上記故障シミュレーシ
ョン手段で”0”縮退故障及び”1”縮退故障の両方の
故障が検出されるネットに対応するビット位置のトグル
済みフラグを立てておくことを特徴とするIDDQテスト
用サイクル選択抽出装置。 - 【請求項3】 請求項1に記載のIDDQテスト用サイク
ル選択抽出装置において、 上記CMOS集積回路の論理シミュレーションを実行す
る論理シミュレーション手段と、 論理シミュレーション手段によるシミュレーション実行
時における動作サイクル毎に、当該サイクルに前記集積
回路がスタンバイ状態にあるか否かを判断する判断手段
と、 判断手段により最初にスタンバイ状態であると判断され
たサイクルを第1のIDDQテスト用サイクルとして選択
する第1サイクル選択手段と、 mビットのデータを構成する各ビットに一対一に対応す
るトグル済みフラグの記憶手段と、 第1サイクル選択手段による選択の後に、判断手段によ
りスタンバイ状態にあると判断されるサイクルの中か
ら、上記選択された第1のIDDQテスト用のサイクルに
おける上記CMOS集積回路内のm個のネットの状態を
表すmビットのデータの内、トグル済みフラグの立って
いないビットの位置のみに着目した場合に、ハミング距
離が上記着目するビットの数に応じて決まるしきい値よ
りも大きなmビットのデータを有する最初のサイクル
を、第2のIDDQテスト用のサイクルとして選択する第
2サイクル選択手段と、 第1及び第2サイクル選択手段により第1及び第2のI
DDQテスト用として選択された2つのサイクルにおける
回路内のm個のネットの状態を表す2つのmビットデー
タを保存するデータ保存手段と、 mビットデータが順次与えられ、与えられたmビットデ
ータに基づいて、トグル済みフラグを更新する更新手段
であって、新たに与えられたmビットデータ及びその前
に与えられたmビットデータのトグル済みフラグのセッ
トされていないビットのデータについて、ビット単位の
比較を行い、一方が”1”で他方が”0”のデータ値を
持つビットに対応するトグル済みフラグをセットするフ
ラグ更新手段と、 上記データ保存手段に保存する2つのmビットデータを
第1及び第2の選択抽出データとして選択し、上記フラ
グ更新手段に第1及び第2の選択抽出データの順で与え
る第1データ選択手段と、 上記フラグ更新手段によるトグル済みフラグの更新後、
未だトグル済みフラグが立っていないビットデータの位
置を認識する認識手段と、 既に選択したmビットデータの上記認識手段によりトグ
ル済みフラグが立っていないと認識されたビット位置の
みに着目し、上記判断手段によりスタンバイ状態である
と判断されたサイクルであって、上記着目するビット位
置でのハミング距離が上記しきい値設定手段により設定
されたしきい値よりも大きいmビットデータを示すサイ
クルを選択し、選択したサイクルのmビットデータを新
たな選択抽出データとして上記フラグ更新手段に与える
第2データ選択手段とを更に備え、 上記制御手段は、第1データ選択手段による選択の前
に、上記故障シミュレーション手段で”0”縮退故障及
び”1”縮退故障の両方の故障が検出されるネットに対
応するビット位置のトグル済みフラグを立てておくこと
を特徴とするIDDQテスト用サイクル選択抽出装置。 - 【請求項4】 請求項1乃至請求項3の何れか1つに記
載するIDDQテスト用サイクル選択抽出装置であって、 上記第2データ選択手段は、トグル認識レジスタ内にお
けるトグル済みフラグが立ったビットの個数が所定値以
上になった場合に、新たな選択抽出データとして選択し
たmビットデータの上記フラグ更新手段への出力を停止
することを特徴とするIDDQテスト用サイクル選択抽出
装置。 - 【請求項5】 請求項1乃至請求項3の何れか1つに記
載するIDDQテスト用サイクル選択抽出装置であって、 上記第2データ選択手段は、予め決めた数のIDDQテス
ト用のサイクルが選択抽出された場合に、新たな選択抽
出データとして選択したmビットデータの上記フラグ更
新手段への出力を停止することを特徴とするIDDQテス
ト用サイクル選択抽出装置。 - 【請求項6】 コンピュータを、CMOS集積回路の論
理シミュレーション中に現れたn個のスタンバイ状態の
サイクルにおける各m個のネットの状態を表すmビット
データの中から、mビットデータを構成する各ビットの
値が少なくとも1回は1及び0となる組み合わせを選択
抽出し、選択抽出したmビットデータに対応するサイク
ルをIDDQテスト用のサイクルとして選択抽出するIDDQ
テスト用サイクル選択抽出装置として機能させる為のI
DDQテスト用サイクル選択抽出処理プログラムを記録し
た記録媒体であって、 当該コンピュータを、 所定のテストパターンを用いて実行した上記CMOS集
積回路の故障シミュレーションの結果に基づいて、上記
テストパターンより検出される故障を特定する故障シミ
ュレーション手段と、 上記故障シミュレーション手段により特定された故障を
上記処理の対象外とする制御手段として機能させるため
のIDDQテスト用サイクル選択抽出処理プログラムを記
録したコンピュータ読み取り可能な記録媒体。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP07025498A JP3669836B2 (ja) | 1998-03-19 | 1998-03-19 | Iddqテスト用サイクルの選択抽出装置 |
US09/270,109 US6098187A (en) | 1998-03-19 | 1999-03-16 | Method for selecting operation cycles of a semiconductor IC for performing an IDDQ test by using a logical simulation and a fault simulation |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP07025498A JP3669836B2 (ja) | 1998-03-19 | 1998-03-19 | Iddqテスト用サイクルの選択抽出装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11271399A true JPH11271399A (ja) | 1999-10-08 |
JP3669836B2 JP3669836B2 (ja) | 2005-07-13 |
Family
ID=13426248
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP07025498A Expired - Fee Related JP3669836B2 (ja) | 1998-03-19 | 1998-03-19 | Iddqテスト用サイクルの選択抽出装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6098187A (ja) |
JP (1) | JP3669836B2 (ja) |
Families Citing this family (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
SG135905A1 (en) * | 2000-05-22 | 2007-10-29 | Seagate Technology Llc | Method of overflow-based defect management representation |
US6807647B2 (en) * | 2000-09-28 | 2004-10-19 | Ando Electric Co., Ltd. | IC test system and storage medium for the same |
CA2399670A1 (en) * | 2001-10-29 | 2003-04-29 | Donald Shaw | Method and apparatus for modeling and simulating the effects of bridge defects in integrated circuits |
CA2360291A1 (en) | 2001-10-30 | 2003-04-30 | Benoit Nadeau-Dostie | Method and program product for designing hierarchical circuit for quiescent current testing and circuit produced thereby |
US6862717B2 (en) * | 2001-12-17 | 2005-03-01 | Logicvision, Inc. | Method and program product for designing hierarchical circuit for quiescent current testing |
US7747926B2 (en) * | 2006-05-02 | 2010-06-29 | Everspin Technologies, Inc. | Methods and apparatus for a memory device with self-healing reference bits |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JPH07159496A (ja) * | 1993-10-12 | 1995-06-23 | At & T Global Inf Solutions Internatl Inc | 集積回路の検査のための装置及びその方法 |
KR100212608B1 (ko) * | 1996-01-12 | 1999-08-02 | 가네꼬 히사시 | Cmos 집적 회로 고장 진단 장치 및 진단 방법 |
JP3018996B2 (ja) * | 1996-07-29 | 2000-03-13 | 日本電気株式会社 | 故障個所特定化方法 |
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-
1998
- 1998-03-19 JP JP07025498A patent/JP3669836B2/ja not_active Expired - Fee Related
-
1999
- 1999-03-16 US US09/270,109 patent/US6098187A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
US6098187A (en) | 2000-08-01 |
JP3669836B2 (ja) | 2005-07-13 |
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