JP2904129B2 - Cmos集積回路の故障診断装置及び故障診断方法 - Google Patents
Cmos集積回路の故障診断装置及び故障診断方法Info
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- JP2904129B2 JP2904129B2 JP8172722A JP17272296A JP2904129B2 JP 2904129 B2 JP2904129 B2 JP 2904129B2 JP 8172722 A JP8172722 A JP 8172722A JP 17272296 A JP17272296 A JP 17272296A JP 2904129 B2 JP2904129 B2 JP 2904129B2
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Description
【0001】
【発明の属する技術分野】本発明はCMOS集積回路の
故障診断装置及び故障診断方法に関し、特にIddq
(直流電源電流)試験結果による電源電流異常情報から
CMOS(Complementary Metal−
Oxide Semiconductor)集積回路の
故障箇所を推定する故障診断方法に関する。
故障診断装置及び故障診断方法に関し、特にIddq
(直流電源電流)試験結果による電源電流異常情報から
CMOS(Complementary Metal−
Oxide Semiconductor)集積回路の
故障箇所を推定する故障診断方法に関する。
【0002】
【従来の技術】従来、この種の故障診断方法において
は、故障が発生したCMOS集積回路の故障原因を究明
するために、故障箇所を特定する目的で用いられてお
り、例えば電子ビームを用いて集積回路チップ上の各部
電圧を観測することで故障箇所を特定する方法がある。
は、故障が発生したCMOS集積回路の故障原因を究明
するために、故障箇所を特定する目的で用いられてお
り、例えば電子ビームを用いて集積回路チップ上の各部
電圧を観測することで故障箇所を特定する方法がある。
【0003】特開平5−45423号公報には、電子ビ
ームテスタを用いる集積回路の故障解析において、集積
回路の電位コントラスト像を高速にかつ劣化させずに得
るための技術が記載されている。
ームテスタを用いる集積回路の故障解析において、集積
回路の電位コントラスト像を高速にかつ劣化させずに得
るための技術が記載されている。
【0004】この技術はLSI(大規模集積回路)テス
タを用いて集積回路を駆動しながら、その駆動タイミン
グに同期して電位コントラスト像を得るもので、その際
に電位コントラスト像を得るテストパターンの印加状態
を一時保持しながら電位コントラスト像を得ることを特
徴としている。
タを用いて集積回路を駆動しながら、その駆動タイミン
グに同期して電位コントラスト像を得るもので、その際
に電位コントラスト像を得るテストパターンの印加状態
を一時保持しながら電位コントラスト像を得ることを特
徴としている。
【0005】また、他の故障診断方法としては、エミッ
ション顕微鏡を使用する故障診断手法や液晶を利用する
故障診断手法等があるが、これらはいずれも集積回路を
開封する必要があり、集積回路の高集積化によってその
故障位置を特定することが困難になりつつある。
ション顕微鏡を使用する故障診断手法や液晶を利用する
故障診断手法等があるが、これらはいずれも集積回路を
開封する必要があり、集積回路の高集積化によってその
故障位置を特定することが困難になりつつある。
【0006】
【発明が解決しようとする課題】上述した従来の故障診
断方法では、電子ビームテスタを用いて集積回路の故障
解析を行う方法の場合、電子ビームを利用して集積回路
の配線電位を測定しているため、集積回路の微細化や多
層化、及び高密度化によって目的とする配線電位の測定
が困難になり、故障箇所の特定が不可能となってしま
う。
断方法では、電子ビームテスタを用いて集積回路の故障
解析を行う方法の場合、電子ビームを利用して集積回路
の配線電位を測定しているため、集積回路の微細化や多
層化、及び高密度化によって目的とする配線電位の測定
が困難になり、故障箇所の特定が不可能となってしま
う。
【0007】また、デバイスの機能試験において、その
入出力信号値では異常が検出されず、特定の入力条件に
おいてのみ特異的に異常電源電流が流れるIddq故障
の場合、この従来の手法は正常なデバイスにおけるチッ
プ上の配線の期待信号値と実際のデバイスでの配線の信
号値とが異なるような配線を追跡していって故障箇所を
特定する手法であるので、有効に機能しないという問題
がある。
入出力信号値では異常が検出されず、特定の入力条件に
おいてのみ特異的に異常電源電流が流れるIddq故障
の場合、この従来の手法は正常なデバイスにおけるチッ
プ上の配線の期待信号値と実際のデバイスでの配線の信
号値とが異なるような配線を追跡していって故障箇所を
特定する手法であるので、有効に機能しないという問題
がある。
【0008】Iddq不良故障が存在すると、回路の状
態によっては極めて大きな電流が流れるため、携帯電話
機等のように低消費電力を必要とする機器に用いられる
場合に期待される性能が得られない。
態によっては極めて大きな電流が流れるため、携帯電話
機等のように低消費電力を必要とする機器に用いられる
場合に期待される性能が得られない。
【0009】そこで、本発明の目的は上記の問題点を解
消し、CMOS集積回路において機能試験では入出力信
号値に異常が検出されないが、テストパターンによって
特異的に電源電流値に異常が発生するIddq不良故障
においてその故障原因となった故障箇所を故障が複数の
場合も含めて特定することができるCMOS集積回路の
故障診断装置及び故障診断方法を提供することにある。
消し、CMOS集積回路において機能試験では入出力信
号値に異常が検出されないが、テストパターンによって
特異的に電源電流値に異常が発生するIddq不良故障
においてその故障原因となった故障箇所を故障が複数の
場合も含めて特定することができるCMOS集積回路の
故障診断装置及び故障診断方法を提供することにある。
【0010】また、本発明の他の目的は、故障が実際に
起きているチップ上の位置を指摘することができるCM
OS集積回路の故障診断装置及び故障診断方法を提供す
ることにある。
起きているチップ上の位置を指摘することができるCM
OS集積回路の故障診断装置及び故障診断方法を提供す
ることにある。
【0011】
【課題を解決するための手段】本発明によるCMOS集
積回路の故障診断装置は、機能試験では異常が検出され
ずかつ直流電源電流試験においてある特定のテストパタ
ーンのみについて直流電源電流異常となるCMOS集積
回路に対して前記機能試験の試験結果及び前記直流電源
電流試験の試験結果を利用して故障診断を行うCMOS
集積回路の故障診断装置であって、前記機能試験を行う
ための回路への入出力信号を記述したテストパターンを
格納するテストパターン格納手段と、前記テストパター
ンを受けて前記機能試験と前記直流電源電流試験と前記
直流電源電流の値の測定とを行う試験手段と、前記試験
手段による前記機能試験の試験結果と前記直流電源電流
試験の試験結果と前記直流電源電流の測定結果とを格納
するテスト結果格納手段と、被試験回路の素子配置情報
と素子機能情報と素子及び端子間の配線接続情報とを記
録した回路データを格納する回路データ格納手段と、前
記テストパターンと前記回路データとに基づいて前記テ
ストパターンが前記被試験回路に印加された時の時々刻
々の回路内部の動作を論理的にシミュレーションする論
理シミュレータと、前記論理シミュレータのシミュレー
ション結果を格納するシミュレーション結果格納手段
と、前記機能試験の試験結果と前記直流電源電流試験の
試験結果と前記シミュレーション結果とから予想される
故障候補集合を作成して各故障が存在した時に流れる直
流電源電流を未知数とする連立1次方程式を作成しかつ
前記連立1次方程式を解くことで複数の故障を含む信号
線間の短絡故障を推定する故障箇所判定手段とを備えて
いる。
積回路の故障診断装置は、機能試験では異常が検出され
ずかつ直流電源電流試験においてある特定のテストパタ
ーンのみについて直流電源電流異常となるCMOS集積
回路に対して前記機能試験の試験結果及び前記直流電源
電流試験の試験結果を利用して故障診断を行うCMOS
集積回路の故障診断装置であって、前記機能試験を行う
ための回路への入出力信号を記述したテストパターンを
格納するテストパターン格納手段と、前記テストパター
ンを受けて前記機能試験と前記直流電源電流試験と前記
直流電源電流の値の測定とを行う試験手段と、前記試験
手段による前記機能試験の試験結果と前記直流電源電流
試験の試験結果と前記直流電源電流の測定結果とを格納
するテスト結果格納手段と、被試験回路の素子配置情報
と素子機能情報と素子及び端子間の配線接続情報とを記
録した回路データを格納する回路データ格納手段と、前
記テストパターンと前記回路データとに基づいて前記テ
ストパターンが前記被試験回路に印加された時の時々刻
々の回路内部の動作を論理的にシミュレーションする論
理シミュレータと、前記論理シミュレータのシミュレー
ション結果を格納するシミュレーション結果格納手段
と、前記機能試験の試験結果と前記直流電源電流試験の
試験結果と前記シミュレーション結果とから予想される
故障候補集合を作成して各故障が存在した時に流れる直
流電源電流を未知数とする連立1次方程式を作成しかつ
前記連立1次方程式を解くことで複数の故障を含む信号
線間の短絡故障を推定する故障箇所判定手段とを備えて
いる。
【0012】本発明による他のCMOS集積回路の故障
診断装置は、上記の構成のほかに、前記CMOS集積回
路のチップ上における各配線の位置情報と前記CMOS
集積回路のゲートレベルの回路の各配線の対応情報とを
格納するレイアウト情報格納手段と、前記レイアウト情
報格納手段に格納された情報に基づいてレイアウト上の
制限から故障の発生する可能性のある故障発生箇所を選
択する選択手段とを具備し、前記故障箇所判定手段を、
前記選択手段で選択された前記故障発生箇所における前
記機能試験の試験結果と前記直流電源電流試験の試験結
果と前記シミュレーション結果とから予想される故障候
補集合を作成して各故障が存在した時に流れる直流電源
電流を未知数とする連立1次方程式を作成しかつ前記連
立1次方程式を解くことで複数の故障を含む信号線間の
短絡故障を推定するよう構成している。
診断装置は、上記の構成のほかに、前記CMOS集積回
路のチップ上における各配線の位置情報と前記CMOS
集積回路のゲートレベルの回路の各配線の対応情報とを
格納するレイアウト情報格納手段と、前記レイアウト情
報格納手段に格納された情報に基づいてレイアウト上の
制限から故障の発生する可能性のある故障発生箇所を選
択する選択手段とを具備し、前記故障箇所判定手段を、
前記選択手段で選択された前記故障発生箇所における前
記機能試験の試験結果と前記直流電源電流試験の試験結
果と前記シミュレーション結果とから予想される故障候
補集合を作成して各故障が存在した時に流れる直流電源
電流を未知数とする連立1次方程式を作成しかつ前記連
立1次方程式を解くことで複数の故障を含む信号線間の
短絡故障を推定するよう構成している。
【0013】本発明による別のCMOS集積回路の故障
診断装置は、上記の構成のほかに、前記CMOS集積回
路のチップ上における各配線の位置情報と前記CMOS
集積回路のゲートレベルの回路の各配線の対応情報とを
格納するレイアウト情報格納手段と、前記故障箇所判定
手段で推定された短絡故障と前記レイアウト情報格納手
段に格納されたレイアウト情報とから前記CMOS集積
回路のチップ上で実際に故障が発生している場所を特定
する手段とを具備している。
診断装置は、上記の構成のほかに、前記CMOS集積回
路のチップ上における各配線の位置情報と前記CMOS
集積回路のゲートレベルの回路の各配線の対応情報とを
格納するレイアウト情報格納手段と、前記故障箇所判定
手段で推定された短絡故障と前記レイアウト情報格納手
段に格納されたレイアウト情報とから前記CMOS集積
回路のチップ上で実際に故障が発生している場所を特定
する手段とを具備している。
【0014】本発明によるCMOS集積回路の故障診断
方法は、機能試験では異常が検出されずかつ直流電源電
流試験においてある特定のテストパターンのみについて
直流電源電流異常となるCMOS集積回路に対して前記
機能試験の試験結果と前記直流電源電流試験の試験結果
と前記直流電源電流の測定結果とを利用して故障診断を
行うCMOS集積回路の故障診断方法であって、前記機
能試験を行うための回路への入出力信号を記述したテス
トパターンに基づいて前記機能試験と前記直流電源電流
試験とを行う第1のステップと、前記直流電源電流試験
で異常が検出されないテストパターンを印加した時に異
常が検出されない場合に前記異常が検出されないテスト
パターンを印加した時点での前記CMOS集積回路の内
部の信号値を前記CMOS集積回路の内部動作のシミュ
レーション結果から得る第2のステップと、前記直流電
源電流試験で異常が検出されるテストパターンを印加し
た時に異常が検出された場合に前記異常が検出されるテ
ストパターンを印加した時点での前記CMOS集積回路
の内部の信号値を前記CMOS集積回路の内部動作のシ
ミュレーション結果から得る第3のステップと、前記C
MOS集積回路の内部動作のシミュレーション結果と前
記機能試験及び前記直流電源電流試験の試験結果と前記
第2及び第3のステップ各々で得たシミュレーション結
果とから故障候補となる短絡故障を選出する第4のステ
ップと、前記故障候補の夫々が存在したと仮定した時に
流れる直流電源電流を未知数とする連立一次方程式を作
成しかつ前記連立一次方程式を解くことで複数の故障を
含む信号線間の短絡故障を選出する第5のステップとか
らなっている。
方法は、機能試験では異常が検出されずかつ直流電源電
流試験においてある特定のテストパターンのみについて
直流電源電流異常となるCMOS集積回路に対して前記
機能試験の試験結果と前記直流電源電流試験の試験結果
と前記直流電源電流の測定結果とを利用して故障診断を
行うCMOS集積回路の故障診断方法であって、前記機
能試験を行うための回路への入出力信号を記述したテス
トパターンに基づいて前記機能試験と前記直流電源電流
試験とを行う第1のステップと、前記直流電源電流試験
で異常が検出されないテストパターンを印加した時に異
常が検出されない場合に前記異常が検出されないテスト
パターンを印加した時点での前記CMOS集積回路の内
部の信号値を前記CMOS集積回路の内部動作のシミュ
レーション結果から得る第2のステップと、前記直流電
源電流試験で異常が検出されるテストパターンを印加し
た時に異常が検出された場合に前記異常が検出されるテ
ストパターンを印加した時点での前記CMOS集積回路
の内部の信号値を前記CMOS集積回路の内部動作のシ
ミュレーション結果から得る第3のステップと、前記C
MOS集積回路の内部動作のシミュレーション結果と前
記機能試験及び前記直流電源電流試験の試験結果と前記
第2及び第3のステップ各々で得たシミュレーション結
果とから故障候補となる短絡故障を選出する第4のステ
ップと、前記故障候補の夫々が存在したと仮定した時に
流れる直流電源電流を未知数とする連立一次方程式を作
成しかつ前記連立一次方程式を解くことで複数の故障を
含む信号線間の短絡故障を選出する第5のステップとか
らなっている。
【0015】本発明によるCMOS集積回路の故障診断
方法は、上記のステップのほかに、前記CMOS集積回
路のチップ上における各配線の位置情報と前記CMOS
集積回路のゲートレベルの回路の各配線の対応情報とに
基づいてレイアウト上の制限から故障の発生する可能性
のある故障発生箇所を選択するステップを含み、前記故
障発生箇所における故障のみを故障候補として診断する
ようにしている。
方法は、上記のステップのほかに、前記CMOS集積回
路のチップ上における各配線の位置情報と前記CMOS
集積回路のゲートレベルの回路の各配線の対応情報とに
基づいてレイアウト上の制限から故障の発生する可能性
のある故障発生箇所を選択するステップを含み、前記故
障発生箇所における故障のみを故障候補として診断する
ようにしている。
【0016】本発明によるCMOS集積回路の故障診断
方法は、上記のステップのほかに、前記第5のステップ
で推定された短絡故障と前記CMOS集積回路のチップ
上における各配線の位置情報と前記CMOS集積回路の
ゲートレベルの回路の各配線の対応情報とから前記CM
OS集積回路のチップ上で実際に故障が発生している場
所を特定するステップを含んでいる。
方法は、上記のステップのほかに、前記第5のステップ
で推定された短絡故障と前記CMOS集積回路のチップ
上における各配線の位置情報と前記CMOS集積回路の
ゲートレベルの回路の各配線の対応情報とから前記CM
OS集積回路のチップ上で実際に故障が発生している場
所を特定するステップを含んでいる。
【0017】
【発明の実施の形態】まず、本発明の作用について以下
に述べる。
に述べる。
【0018】本発明によるCMOS集積回路の故障診断
装置は、機能試験を行う時のテストパターンを格納する
テストパターン格納ユニットと、テストパターンに基づ
きCMOS集積回路の機能試験を実行しかつ同時に電源
電流を観測するIddq試験を行うLSIテスタと、機
能試験及びIddq試験各々の結果を記録するテスト結
果格納ユニットと、CMOS集積回路の回路データを保
存する回路データ格納ユニットと、回路データとテスト
パターンとからこのテストパターンをその回路に与えた
時の回路の内部の各信号線の信号値の挙動をシミュレー
ションする論理シミュレータと、シミュレーション結果
である回路動作の期待値を保存するシミュレーション結
果格納ユニットと、シミュレーション結果とテスト結果
とから故障が発生している可能性のある箇所を推定して
その推定箇所を出力する故障箇所判定ユニットとを備え
ている。
装置は、機能試験を行う時のテストパターンを格納する
テストパターン格納ユニットと、テストパターンに基づ
きCMOS集積回路の機能試験を実行しかつ同時に電源
電流を観測するIddq試験を行うLSIテスタと、機
能試験及びIddq試験各々の結果を記録するテスト結
果格納ユニットと、CMOS集積回路の回路データを保
存する回路データ格納ユニットと、回路データとテスト
パターンとからこのテストパターンをその回路に与えた
時の回路の内部の各信号線の信号値の挙動をシミュレー
ションする論理シミュレータと、シミュレーション結果
である回路動作の期待値を保存するシミュレーション結
果格納ユニットと、シミュレーション結果とテスト結果
とから故障が発生している可能性のある箇所を推定して
その推定箇所を出力する故障箇所判定ユニットとを備え
ている。
【0019】これによって、CMOS集積回路において
機能試験では入出力信号値に異常が検出されないが、テ
ストパターンによって特異的に電源電流値に異常が発生
するIddq不良故障においてその故障原因となった故
障箇所を故障が複数の場合も含めて特定することが可能
となる。
機能試験では入出力信号値に異常が検出されないが、テ
ストパターンによって特異的に電源電流値に異常が発生
するIddq不良故障においてその故障原因となった故
障箇所を故障が複数の場合も含めて特定することが可能
となる。
【0020】ここで、Iddq異常電流が流れるメカニ
ズムについて考える。今、信号値“1”の配線と信号値
“0”の配線とが何らかの原因によって抵抗Rで短絡し
ているとする。その場合、抵抗Rの抵抗値が十分大きけ
れば、夫々の信号線の信号値は閾値を越えることなく、
依然として“1”及び“0”を保つ。しかしながら、抵
抗Rによる短絡電流はデバイス全体の電源電流に反映さ
れ、通常では検出されない異常に大きな電流となり、I
ddq異常として検出される。
ズムについて考える。今、信号値“1”の配線と信号値
“0”の配線とが何らかの原因によって抵抗Rで短絡し
ているとする。その場合、抵抗Rの抵抗値が十分大きけ
れば、夫々の信号線の信号値は閾値を越えることなく、
依然として“1”及び“0”を保つ。しかしながら、抵
抗Rによる短絡電流はデバイス全体の電源電流に反映さ
れ、通常では検出されない異常に大きな電流となり、I
ddq異常として検出される。
【0021】この抵抗RによるIddq異常は両者の信
号線の信号値が互いに異なる時にのみ生じ、両者の信号
線の信号値が同一であればIddq異常が検出されるこ
とはない。すなわち、テストパターンpを印加した時点
で、信号値“1”を示す信号線の集合をH(p)、信号
値“0”を示す信号線の集合をL(p)とした時にId
dq異常電流が流れなければ、H(p)とL(p)との
間のどの信号線間にも短絡故障は存在しない。
号線の信号値が互いに異なる時にのみ生じ、両者の信号
線の信号値が同一であればIddq異常が検出されるこ
とはない。すなわち、テストパターンpを印加した時点
で、信号値“1”を示す信号線の集合をH(p)、信号
値“0”を示す信号線の集合をL(p)とした時にId
dq異常電流が流れなければ、H(p)とL(p)との
間のどの信号線間にも短絡故障は存在しない。
【0022】また、Iddq異常電流が流れれば、H
(p)とL(p)との間の信号線間に短絡故障が存在す
ることとなる。尚、このとき、電源線の信号値を
“1”、グランド線の信号値を“0”とし、夫々を信号
線とみなすことで、電源線及びグランド線が関係する短
絡故障も診断対象とすることが可能である。
(p)とL(p)との間の信号線間に短絡故障が存在す
ることとなる。尚、このとき、電源線の信号値を
“1”、グランド線の信号値を“0”とし、夫々を信号
線とみなすことで、電源線及びグランド線が関係する短
絡故障も診断対象とすることが可能である。
【0023】テストパターンをCMOS集積回路に入力
し、個々のパターン夫々についてIddq異常電流の有
無をテストすることで、短絡故障が存在する位置の候補
を信号線の組合せとしてリストアップする。
し、個々のパターン夫々についてIddq異常電流の有
無をテストすることで、短絡故障が存在する位置の候補
を信号線の組合せとしてリストアップする。
【0024】あるテストパターンをCMOS集積回路に
入力した時にIddq異常が観測されたとし、そのとき
の故障候補をfi で表し、故障fi によるIddq異常
電流値をIi とする。
入力した時にIddq異常が観測されたとし、そのとき
の故障候補をfi で表し、故障fi によるIddq異常
電流値をIi とする。
【0025】また、テストパターンpをCMOS集積回
路に入力した時にIddq異常が検出され、そのときの
Iddq異常電流値をIddq(p)とすると、テスト
パターンpの入力によって故障候補fi が顕在化するな
らば(つまり、故障候補fiで示される2つの信号線の
値が相反するならば)、Dip=1とし、顕在化しなけれ
ばDip=0とすると、fi ×Ii ×Dip[……(1)]
のiに関する全ての総和はIddq(p)に等しくな
る。
路に入力した時にIddq異常が検出され、そのときの
Iddq異常電流値をIddq(p)とすると、テスト
パターンpの入力によって故障候補fi が顕在化するな
らば(つまり、故障候補fiで示される2つの信号線の
値が相反するならば)、Dip=1とし、顕在化しなけれ
ばDip=0とすると、fi ×Ii ×Dip[……(1)]
のiに関する全ての総和はIddq(p)に等しくな
る。
【0026】Iddq異常電流が検出される全てのテス
トパターンについて、この(1)式を求めてIiを算出
すると、Ii ≠0であれば故障fi の存在が推定され、
Ii=0であれば故障fi の存在が否定される。
トパターンについて、この(1)式を求めてIiを算出
すると、Ii ≠0であれば故障fi の存在が推定され、
Ii=0であれば故障fi の存在が否定される。
【0027】次に、本発明の実施例について図面を参照
して説明する。図1は本発明の一実施例の構成を示すブ
ロック図である。図において、本発明の一実施例による
CMOS集積回路の故障診断装置はテストパターン格納
ユニット1と、回路データ格納ユニット2と、LSIテ
スタ3と、CMOS集積回路DUT(DeviceUn
der Test)(以下、DUTとする)4と、論理
シミュレータ5と、テスト結果格納ユニット6と、シミ
ュレーション結果格納ユニット7と、故障箇所判定ユニ
ット8とから構成されている。
して説明する。図1は本発明の一実施例の構成を示すブ
ロック図である。図において、本発明の一実施例による
CMOS集積回路の故障診断装置はテストパターン格納
ユニット1と、回路データ格納ユニット2と、LSIテ
スタ3と、CMOS集積回路DUT(DeviceUn
der Test)(以下、DUTとする)4と、論理
シミュレータ5と、テスト結果格納ユニット6と、シミ
ュレーション結果格納ユニット7と、故障箇所判定ユニ
ット8とから構成されている。
【0028】テストパターン格納ユニット1には被検査
デバイスであるDUT4の機能を検査するためのDUT
4に対する入出力の信号列であるテストパターンが保存
されている。回路データ格納ユニット2にはDUT4の
ゲートレベル回路情報が格納されている。ここで、回路
情報は存在する回路素子の情報と、回路素子間並びにD
UT4の入出力信号ピン間との接続情報と、回路素子の
機能動作を記述する情報とから構成されている。
デバイスであるDUT4の機能を検査するためのDUT
4に対する入出力の信号列であるテストパターンが保存
されている。回路データ格納ユニット2にはDUT4の
ゲートレベル回路情報が格納されている。ここで、回路
情報は存在する回路素子の情報と、回路素子間並びにD
UT4の入出力信号ピン間との接続情報と、回路素子の
機能動作を記述する情報とから構成されている。
【0029】LSIテスタ3はテストパターン格納ユニ
ット1に接続され、テストパターン格納ユニット1から
送られてくるテストパターンに基づきLSIテスタ3に
接続されたDUT4の機能試験を行うとと共に、同時に
個々のテストパターン毎にDUT4の電源電流を観測
し、電源電流が規定値以上に流れるかどうかを試験する
Iddq試験を行う。上記の機能試験及びIddq試験
各々の結果はテスト結果格納ユニット6に送られて保存
される。
ット1に接続され、テストパターン格納ユニット1から
送られてくるテストパターンに基づきLSIテスタ3に
接続されたDUT4の機能試験を行うとと共に、同時に
個々のテストパターン毎にDUT4の電源電流を観測
し、電源電流が規定値以上に流れるかどうかを試験する
Iddq試験を行う。上記の機能試験及びIddq試験
各々の結果はテスト結果格納ユニット6に送られて保存
される。
【0030】論理シミュレータ5はテストパターン格納
ユニット1と回路データ格納ユニット2とに接続され、
DUT4にテストパターンを印加したときの回路動作の
シミュレーションを実行する。このシミュレーションの
実行結果はシミュレーション結果格納ユニット7に送ら
れて保存される。
ユニット1と回路データ格納ユニット2とに接続され、
DUT4にテストパターンを印加したときの回路動作の
シミュレーションを実行する。このシミュレーションの
実行結果はシミュレーション結果格納ユニット7に送ら
れて保存される。
【0031】故障箇所判定ユニット8はテスト結果格納
ユニット6とシミュレーション結果格納ユニット7とに
接続され、夫々から送られてくるデータに基づいてDU
T4に存在している故障箇所を判定する。この判定結果
は診断結果9として出力される。
ユニット6とシミュレーション結果格納ユニット7とに
接続され、夫々から送られてくるデータに基づいてDU
T4に存在している故障箇所を判定する。この判定結果
は診断結果9として出力される。
【0032】図2及び図3は本発明の一実施例の処理動
作を示すフローチャートであり、図4は本発明の一実施
例の処理動作を説明するための例題回路の一例を示す回
路図であり、図5は図4に示す例題回路に対するテスト
パターンの一例を示す図であり、図6は図4に示す例題
回路のシミュレーション結果の一例を示す図であり、図
7は図4に示す例題回路の試験結果の一例を示す図であ
る。
作を示すフローチャートであり、図4は本発明の一実施
例の処理動作を説明するための例題回路の一例を示す回
路図であり、図5は図4に示す例題回路に対するテスト
パターンの一例を示す図であり、図6は図4に示す例題
回路のシミュレーション結果の一例を示す図であり、図
7は図4に示す例題回路の試験結果の一例を示す図であ
る。
【0033】図4において、例題回路はインバータ11
〜13と、ナンド回路14〜18とから構成されてい
る。インバータ11は信号線yを介して入力される信号
を反転し、その反転信号を信号線aを介してナンド回路
14,15に出力する。
〜13と、ナンド回路14〜18とから構成されてい
る。インバータ11は信号線yを介して入力される信号
を反転し、その反転信号を信号線aを介してナンド回路
14,15に出力する。
【0034】インバータ12は信号線wを介して入力さ
れる信号を反転し、その反転信号を信号線bを介してナ
ンド回路17に出力する。インバータ13は信号線zを
介して入力される信号を反転し、その反転信号を信号線
cを介してナンド回路17に出力する。
れる信号を反転し、その反転信号を信号線bを介してナ
ンド回路17に出力する。インバータ13は信号線zを
介して入力される信号を反転し、その反転信号を信号線
cを介してナンド回路17に出力する。
【0035】ナンド回路14は信号線xを介して入力さ
れる信号とインバータ11から信号線aを介して入力さ
れる信号とのナンドをとり、その結果を信号線dを介し
てナンド回路18に出力する。ナンド回路15は信号線
w,zを介して入力される信号とインバータ11から信
号線aを介して入力される信号とのナンドをとり、その
結果を信号線eを介してナンド回路18に出力する。
れる信号とインバータ11から信号線aを介して入力さ
れる信号とのナンドをとり、その結果を信号線dを介し
てナンド回路18に出力する。ナンド回路15は信号線
w,zを介して入力される信号とインバータ11から信
号線aを介して入力される信号とのナンドをとり、その
結果を信号線eを介してナンド回路18に出力する。
【0036】ナンド回路16は信号線x,y,zを介し
て入力される信号のナンドをとり、その結果を信号線f
を介してナンド回路18に出力する。ナンド回路17は
信号線xを介して入力される信号とインバータ12,1
3から信号線b,cを介して入力される信号とのナンド
をとり、その結果を信号線gを介してナンド回路18に
出力する。ナンド回路18はナンド回路14〜17各々
から信号線d,e,f,gを介して入力される信号のナ
ンドをとり、その結果を信号線uを介して出力する。
て入力される信号のナンドをとり、その結果を信号線f
を介してナンド回路18に出力する。ナンド回路17は
信号線xを介して入力される信号とインバータ12,1
3から信号線b,cを介して入力される信号とのナンド
をとり、その結果を信号線gを介してナンド回路18に
出力する。ナンド回路18はナンド回路14〜17各々
から信号線d,e,f,gを介して入力される信号のナ
ンドをとり、その結果を信号線uを介して出力する。
【0037】また、図5において、テストパターン#1
〜#16は夫々信号線x,y,w,z,u上の信号の値
からなっている。本例ではテストパターン#1として
“00000”、テストパターン#2として“0001
0”、テストパターン#3として“00100”、テス
トパターン#4として“00111”、テストパターン
#5として“01000”、テストパターン#6として
“01010”、テストパターン#7として“0110
0”、テストパターン#8として“01110”、テス
トパターン#9として“10001”、テストパターン
#10として“10011”、テストパターン#11と
して“10101”、テストパターン#12として“1
0111”、テストパターン#13として“1100
1”、テストパターン#14として“11010”、テ
ストパターン#15として“11100”、テストパタ
ーン#16として“11111”が夫々設定され、テス
トパターン格納ユニット1に格納されている。
〜#16は夫々信号線x,y,w,z,u上の信号の値
からなっている。本例ではテストパターン#1として
“00000”、テストパターン#2として“0001
0”、テストパターン#3として“00100”、テス
トパターン#4として“00111”、テストパターン
#5として“01000”、テストパターン#6として
“01010”、テストパターン#7として“0110
0”、テストパターン#8として“01110”、テス
トパターン#9として“10001”、テストパターン
#10として“10011”、テストパターン#11と
して“10101”、テストパターン#12として“1
0111”、テストパターン#13として“1100
1”、テストパターン#14として“11010”、テ
ストパターン#15として“11100”、テストパタ
ーン#16として“11111”が夫々設定され、テス
トパターン格納ユニット1に格納されている。
【0038】さらに、図6において、例題回路のシミュ
レーション結果#1〜#16は夫々信号線x,y,w,
z,a,b,c,d,e,f,g,u上の信号の値から
なっている。
レーション結果#1〜#16は夫々信号線x,y,w,
z,a,b,c,d,e,f,g,u上の信号の値から
なっている。
【0039】本例ではシミュレーション結果#1として
“000011111110”、シミュレーション結果
#2として“000111011110”、シミュレー
ション結果#3として“001010111110”、
シミュレーション結果#4として“001110010
111”、シミュレーション結果#5として“0100
01111110”、シミュレーション結果#6として
“010101011110”、シミュレーション結果
#7として“011000111110”、シミュレー
ション結果#8として“011100011110”、
シミュレーション結果#9として“100011101
101”、シミュレーション結果#10として“100
111001111”、シミュレーション結果#11と
して“101010101111”、シミュレーション
結果#12として“101110000011”、シミ
ュレーション結果#13として“1100011111
01”、シミュレーション結果#14として“1101
01011110”、シミュレーション結果#15とし
て“111000111110”、シミュレーション結
果#16として“111100011011”が得られ
たことが示されており、夫々シミュレーション結果格納
ユニット7に格納されている。
“000011111110”、シミュレーション結果
#2として“000111011110”、シミュレー
ション結果#3として“001010111110”、
シミュレーション結果#4として“001110010
111”、シミュレーション結果#5として“0100
01111110”、シミュレーション結果#6として
“010101011110”、シミュレーション結果
#7として“011000111110”、シミュレー
ション結果#8として“011100011110”、
シミュレーション結果#9として“100011101
101”、シミュレーション結果#10として“100
111001111”、シミュレーション結果#11と
して“101010101111”、シミュレーション
結果#12として“101110000011”、シミ
ュレーション結果#13として“1100011111
01”、シミュレーション結果#14として“1101
01011110”、シミュレーション結果#15とし
て“111000111110”、シミュレーション結
果#16として“111100011011”が得られ
たことが示されており、夫々シミュレーション結果格納
ユニット7に格納されている。
【0040】さらにまた、図7において、例題回路の試
験結果はテストパターン#1〜#16毎に機能試験の結
果(不良)と、Iddq試験の結果(不良)と、Idd
q電流値(mA)とからなる。
験結果はテストパターン#1〜#16毎に機能試験の結
果(不良)と、Iddq試験の結果(不良)と、Idd
q電流値(mA)とからなる。
【0041】本例ではテストパターン#1に対応して機
能試験の結果「正常」と、Iddq試験の結果「正常」
と、Iddq電流値=0(mA)とが保存されており、
テストパターン#2に対応して機能試験の結果「正常」
と、Iddq試験の結果「正常」と、Iddq電流値=
0(mA)とが保存されている。
能試験の結果「正常」と、Iddq試験の結果「正常」
と、Iddq電流値=0(mA)とが保存されており、
テストパターン#2に対応して機能試験の結果「正常」
と、Iddq試験の結果「正常」と、Iddq電流値=
0(mA)とが保存されている。
【0042】テストパターン#3に対応して機能試験の
結果「正常」と、Iddq試験の結果「正常」と、Id
dq電流値=0(mA)とが保存されており、テストパ
ターン#4に対応して機能試験の結果「正常」と、Id
dq試験の結果「異常」と、Iddq電流値=0.7
(mA)とが保存されている。
結果「正常」と、Iddq試験の結果「正常」と、Id
dq電流値=0(mA)とが保存されており、テストパ
ターン#4に対応して機能試験の結果「正常」と、Id
dq試験の結果「異常」と、Iddq電流値=0.7
(mA)とが保存されている。
【0043】テストパターン#5に対応して機能試験の
結果「正常」と、Iddq試験の結果「正常」と、Id
dq電流値=0(mA)とが保存されており、テストパ
ターン#6に対応して機能試験の結果「正常」と、Id
dq試験の結果「正常」と、Iddq電流値=0(m
A)とが保存されている。
結果「正常」と、Iddq試験の結果「正常」と、Id
dq電流値=0(mA)とが保存されており、テストパ
ターン#6に対応して機能試験の結果「正常」と、Id
dq試験の結果「正常」と、Iddq電流値=0(m
A)とが保存されている。
【0044】テストパターン#7に対応して機能試験の
結果「正常」と、Iddq試験の結果「正常」と、Id
dq電流値=0(mA)とが保存されており、テストパ
ターン#8に対応して機能試験の結果「正常」と、Id
dq試験の結果「正常」と、Iddq電流値=0(m
A)とが保存されている。
結果「正常」と、Iddq試験の結果「正常」と、Id
dq電流値=0(mA)とが保存されており、テストパ
ターン#8に対応して機能試験の結果「正常」と、Id
dq試験の結果「正常」と、Iddq電流値=0(m
A)とが保存されている。
【0045】テストパターン#9に対応して機能試験の
結果「正常」と、Iddq試験の結果「異常」と、Id
dq電流値=3.4(mA)とが保存されており、テス
トパターン#10に対応して機能試験の結果「正常」
と、Iddq試験の結果「異常」と、Iddq電流値=
1.1(mA)とが保存されている。
結果「正常」と、Iddq試験の結果「異常」と、Id
dq電流値=3.4(mA)とが保存されており、テス
トパターン#10に対応して機能試験の結果「正常」
と、Iddq試験の結果「異常」と、Iddq電流値=
1.1(mA)とが保存されている。
【0046】テストパターン#11に対応して機能試験
の結果「正常」と、Iddq試験の結果「異常」と、I
ddq電流値=1.1(mA)とが保存されており、テ
ストパターン#12に対応して機能試験の結果「正常」
と、Iddq試験の結果「異常」と、Iddq電流値=
1.1(mA)とが保存されている。
の結果「正常」と、Iddq試験の結果「異常」と、I
ddq電流値=1.1(mA)とが保存されており、テ
ストパターン#12に対応して機能試験の結果「正常」
と、Iddq試験の結果「異常」と、Iddq電流値=
1.1(mA)とが保存されている。
【0047】テストパターン#13に対応して機能試験
の結果「正常」と、Iddq試験の結果「異常」と、I
ddq電流値=2.3(mA)とが保存されており、テ
ストパターン#14に対応して機能試験の結果「正常」
と、Iddq試験の結果「正常」と、Iddq電流値=
0(mA)とが保存されている。
の結果「正常」と、Iddq試験の結果「異常」と、I
ddq電流値=2.3(mA)とが保存されており、テ
ストパターン#14に対応して機能試験の結果「正常」
と、Iddq試験の結果「正常」と、Iddq電流値=
0(mA)とが保存されている。
【0048】テストパターン#15に対応して機能試験
の結果「正常」と、Iddq試験の結果「正常」と、I
ddq電流値=0(mA)とが保存されており、テスト
パターン#16に対応して機能試験の結果「正常」と、
Iddq試験の結果「異常」と、Iddq電流値=0.
7(mA)とが保存されている。これら試験結果はテス
ト結果格納ユニット6に格納されている。
の結果「正常」と、Iddq試験の結果「正常」と、I
ddq電流値=0(mA)とが保存されており、テスト
パターン#16に対応して機能試験の結果「正常」と、
Iddq試験の結果「異常」と、Iddq電流値=0.
7(mA)とが保存されている。これら試験結果はテス
ト結果格納ユニット6に格納されている。
【0049】これら図1〜図7を用いて本発明の一実施
例の動作について説明する。尚、テストパターン格納ユ
ニット1とテスト結果格納ユニット6とシミュレーショ
ン結果格納ユニット7とには夫々図5〜図7に示すよう
なデータが格納されているものとする。
例の動作について説明する。尚、テストパターン格納ユ
ニット1とテスト結果格納ユニット6とシミュレーショ
ン結果格納ユニット7とには夫々図5〜図7に示すよう
なデータが格納されているものとする。
【0050】テストパターン格納ユニット1に納められ
たパターン情報はLSIテスタ3に送られ、LSIテス
タ3からDUT4に入力される(図2ステップS1)。
パターン情報はあるタイムステップにDUT4に入力さ
れる信号ベクトル及び期待されるDUT4の出力ベクト
ルからなる。図4に示す例題回路におけるパターン情報
は図5に示す通りである。
たパターン情報はLSIテスタ3に送られ、LSIテス
タ3からDUT4に入力される(図2ステップS1)。
パターン情報はあるタイムステップにDUT4に入力さ
れる信号ベクトル及び期待されるDUT4の出力ベクト
ルからなる。図4に示す例題回路におけるパターン情報
は図5に示す通りである。
【0051】LSIテスタ3はテストパターンに基づい
てDUT4に信号ベクトルを入力し、そのときのDUT
4の出力ベクトルとテストパターンに記述された出力ベ
クトルとの比較を行う機能試験を行い(図2ステップS
2)、その結果をテスト結果格納ユニット6に送って格
納する(図2ステップS3)。
てDUT4に信号ベクトルを入力し、そのときのDUT
4の出力ベクトルとテストパターンに記述された出力ベ
クトルとの比較を行う機能試験を行い(図2ステップS
2)、その結果をテスト結果格納ユニット6に送って格
納する(図2ステップS3)。
【0052】また、LSIテスタ3はテストパターンに
基づいて信号ベクトルをDUT4に入力したことによっ
て流れるDUT4の電源電流を観測する。この電源電流
値はIddq(p)であり、規定値より多く流れるとI
ddq異常と判定する。その場合、Iddq異常の判定
結果及びIddq(p)の値もテスト結果格納ユニット
6に送られて格納される。
基づいて信号ベクトルをDUT4に入力したことによっ
て流れるDUT4の電源電流を観測する。この電源電流
値はIddq(p)であり、規定値より多く流れるとI
ddq異常と判定する。その場合、Iddq異常の判定
結果及びIddq(p)の値もテスト結果格納ユニット
6に送られて格納される。
【0053】DUT4の回路情報は回路データ格納ユニ
ット2に格納されており、この回路情報はDUT4を構
成している素子の情報と素子間及び外部端子との接続情
報と素子の機能情報とから成り立っている。この回路情
報はテストパターンの情報とともに論理シミュレータ5
に送られ、DUT4に上記テストパターンが入力された
ときのDUT4の動作をシミュレーションする。
ット2に格納されており、この回路情報はDUT4を構
成している素子の情報と素子間及び外部端子との接続情
報と素子の機能情報とから成り立っている。この回路情
報はテストパターンの情報とともに論理シミュレータ5
に送られ、DUT4に上記テストパターンが入力された
ときのDUT4の動作をシミュレーションする。
【0054】このシミュレーションではDUT4の内部
の信号線の値の変化も記録し、外部端子の値の変化も含
めてDUT4の動作結果はシミュレーション結果格納ユ
ニット7に格納される。図4に示す例題回路について,
図5に示すパターン情報を入力した時の回路の動作をシ
ミュレーションした結果は図6に示す通りである。
の信号線の値の変化も記録し、外部端子の値の変化も含
めてDUT4の動作結果はシミュレーション結果格納ユ
ニット7に格納される。図4に示す例題回路について,
図5に示すパターン情報を入力した時の回路の動作をシ
ミュレーションした結果は図6に示す通りである。
【0055】一連のテストパターンをDUT4に入力し
た結果、DUT4には機能故障が検出されなかったが、
いくつかのパターンの入力においてIddq異常が検出
されたものとする。
た結果、DUT4には機能故障が検出されなかったが、
いくつかのパターンの入力においてIddq異常が検出
されたものとする。
【0056】図4に示す例題回路の場合、信号線e,f
間で短絡故障が、信号線dと電源線vddとの間で短絡
故障が、信号線gと電源線vddとの間で短絡故障が夫
々発生しているものとする。これらの短絡故障はこの例
題回路の機能には影響を及ぼさないが、Iddq異常を
生じさせているものとする。この例題回路について図5
に示すパターン情報を用いてIddq試験を行った結果
を図7に示す。
間で短絡故障が、信号線dと電源線vddとの間で短絡
故障が、信号線gと電源線vddとの間で短絡故障が夫
々発生しているものとする。これらの短絡故障はこの例
題回路の機能には影響を及ぼさないが、Iddq異常を
生じさせているものとする。この例題回路について図5
に示すパターン情報を用いてIddq試験を行った結果
を図7に示す。
【0057】故障箇所判定ユニット8ではシミュレーシ
ョン結果格納ユニット7に格納されたシミュレーション
結果とテスト結果格納ユニット6に格納されたテスト結
果とから以下に示す処理を実行し、故障箇所を推定す
る。
ョン結果格納ユニット7に格納されたシミュレーション
結果とテスト結果格納ユニット6に格納されたテスト結
果とから以下に示す処理を実行し、故障箇所を推定す
る。
【0058】故障箇所判定ユニット8はまず全ての信号
線同士の組合せの集合Sを故障の発生している可能性の
ある信号線の組合せの候補の集合Fに設定し(図2ステ
ップS4)、上記のp(パターン番号)に1を設定する
(図2ステップS5)。
線同士の組合せの集合Sを故障の発生している可能性の
ある信号線の組合せの候補の集合Fに設定し(図2ステ
ップS4)、上記のp(パターン番号)に1を設定する
(図2ステップS5)。
【0059】今、テストパターンpをDUT4に印加し
た時にIddq異常が検出されなかったとする。テスト
パターンpを印加した時のDUT4の内部の各信号線の
値はシミュレーション結果から知ることができ、H
(p)を信号値が“1”である信号線の集合、L(p)
を信号値が“0”である信号線の集合とする。
た時にIddq異常が検出されなかったとする。テスト
パターンpを印加した時のDUT4の内部の各信号線の
値はシミュレーション結果から知ることができ、H
(p)を信号値が“1”である信号線の集合、L(p)
を信号値が“0”である信号線の集合とする。
【0060】図4に示す例題回路の場合、テストパター
ン#1を印加した時の“1”を示す信号線の集合H
(1)、“0”を示す信号線の集合L(1)は夫々、 H(1)={a,b,c,d,e,f,g,vdd} L(1)={x,y,w,z,u,gnd} である(図2ステップS6〜S8)。
ン#1を印加した時の“1”を示す信号線の集合H
(1)、“0”を示す信号線の集合L(1)は夫々、 H(1)={a,b,c,d,e,f,g,vdd} L(1)={x,y,w,z,u,gnd} である(図2ステップS6〜S8)。
【0061】C(H(p),L(p))で示される信号
線の組合せについては、Iddq異常が検出されなかっ
たことから短絡故障が存在しない。但し、上記のC(H
(p),L(p))は、 C(H,L)={(h,l):h∈H,l∈L,(h,
l)=(l,h)} で定義される。
線の組合せについては、Iddq異常が検出されなかっ
たことから短絡故障が存在しない。但し、上記のC(H
(p),L(p))は、 C(H,L)={(h,l):h∈H,l∈L,(h,
l)=(l,h)} で定義される。
【0062】図4に示す例題回路の場合には、 C(H(1),L(1))={(a,x),(a,
y),(a,w),(a,z),(a,u),(a,g
nd),(b,x),(b,y),(b,w),(b,
z),(b,u),(b,gnd),(c,x),
(c,y),(c,w),(c,z),(c,u),
(c,gnd),(d,x),(d,y),(d,
w),(d,z),(d,u),(d,gnd),
(e,x),(e,y),(e,w),(e,z),
(e,u),(e,gnd),(f,x),(f,
y),(f,w),(f,z),(f,u),(f,g
nd),(g,x),(g,y),(g,w),(g,
z),(g,u),(g,gnd),(vdd,x),
(vdd,y),(vdd,w),(vdd,z),
(vdd,u),(vdd,gnd)} で定義される。この場合、例えば信号線a,x間には短
絡故障が存在しない。仮に、信号線a,x間に短絡故障
が存在すれば、このテストパターン#1が印加された時
にIddq異常が検出される筈である。
y),(a,w),(a,z),(a,u),(a,g
nd),(b,x),(b,y),(b,w),(b,
z),(b,u),(b,gnd),(c,x),
(c,y),(c,w),(c,z),(c,u),
(c,gnd),(d,x),(d,y),(d,
w),(d,z),(d,u),(d,gnd),
(e,x),(e,y),(e,w),(e,z),
(e,u),(e,gnd),(f,x),(f,
y),(f,w),(f,z),(f,u),(f,g
nd),(g,x),(g,y),(g,w),(g,
z),(g,u),(g,gnd),(vdd,x),
(vdd,y),(vdd,w),(vdd,z),
(vdd,u),(vdd,gnd)} で定義される。この場合、例えば信号線a,x間には短
絡故障が存在しない。仮に、信号線a,x間に短絡故障
が存在すれば、このテストパターン#1が印加された時
にIddq異常が検出される筈である。
【0063】これは上記のp(パターン番号)に1を設
定した後に(図2ステップS5)、テストパターンpに
対する試験結果をテスト結果格納ユニット6から一つ一
つ読出し(図2ステップS6)、その試験結果がIdd
q異常か否かを判定し(図2ステップS7)、Iddq
異常でないと判定した試験結果に対してシミュレーショ
ン結果格納ユニット7のシミュレーション結果を基に信
号値が“1”である信号線の集合H(p)と信号値が
“0”である信号線の集合L(p)とを求めることで得
られる(図2ステップS8)。
定した後に(図2ステップS5)、テストパターンpに
対する試験結果をテスト結果格納ユニット6から一つ一
つ読出し(図2ステップS6)、その試験結果がIdd
q異常か否かを判定し(図2ステップS7)、Iddq
異常でないと判定した試験結果に対してシミュレーショ
ン結果格納ユニット7のシミュレーション結果を基に信
号値が“1”である信号線の集合H(p)と信号値が
“0”である信号線の集合L(p)とを求めることで得
られる(図2ステップS8)。
【0064】全ての信号線同士の組合せの集合SからI
ddq異常が検出されなかったC(H(p),L
(p))を取り除くことで{但し、ステップS4で集合
Sが集合Fに設定されているので、[F−C(H
(p),L(p))→F]となる}、短絡故障が存在す
る可能性のある信号線の組合せが絞られる(図2ステッ
プS9)。
ddq異常が検出されなかったC(H(p),L
(p))を取り除くことで{但し、ステップS4で集合
Sが集合Fに設定されているので、[F−C(H
(p),L(p))→F]となる}、短絡故障が存在す
る可能性のある信号線の組合せが絞られる(図2ステッ
プS9)。
【0065】この操作をIddq異常が検出されない全
てのテストパターンpについて行うことによって、故障
の発生している可能性のある信号線の組合せの候補の集
合F={fi }が得られる(図2ステップS6〜S1
1)。この場合、テストパターン数をnとすると、p>
nとなるまで上記の操作を繰返し行うこととなる。
てのテストパターンpについて行うことによって、故障
の発生している可能性のある信号線の組合せの候補の集
合F={fi }が得られる(図2ステップS6〜S1
1)。この場合、テストパターン数をnとすると、p>
nとなるまで上記の操作を繰返し行うこととなる。
【0066】図4に示す例題回路においては、図7に示
すように、テストパターン#1,#2,#3,#5,#
6,#7,#8,#14,#15においてIddq異常
が検出されていないので、故障の発生している可能性の
ある信号線の組合せの候補の集合Fは、 F=S−C(H(1),L(1))−C(H(2),L(2)) −C(H(3),L(3))−C(H(5),L(5)) −C(H(6),L(6))−C(H(7),L(7)) −C(H(8),L(8))−C(H(14),L(14)) −C(H(15),L(15)) ={(d,e),(d,f),(e,f),(d,g),(e,g), (f,g),(gnd,u),(d,vdd),(e,vdd), (f,vdd),(g,vdd)} となり、この故障の発生している可能性のある信号線の
組合せの候補の集合Fが送出される(図2ステップS1
2)。ここで示される信号線の組合せのいずれか(複数
の場合もあり得る)に短絡故障が存在する。
すように、テストパターン#1,#2,#3,#5,#
6,#7,#8,#14,#15においてIddq異常
が検出されていないので、故障の発生している可能性の
ある信号線の組合せの候補の集合Fは、 F=S−C(H(1),L(1))−C(H(2),L(2)) −C(H(3),L(3))−C(H(5),L(5)) −C(H(6),L(6))−C(H(7),L(7)) −C(H(8),L(8))−C(H(14),L(14)) −C(H(15),L(15)) ={(d,e),(d,f),(e,f),(d,g),(e,g), (f,g),(gnd,u),(d,vdd),(e,vdd), (f,vdd),(g,vdd)} となり、この故障の発生している可能性のある信号線の
組合せの候補の集合Fが送出される(図2ステップS1
2)。ここで示される信号線の組合せのいずれか(複数
の場合もあり得る)に短絡故障が存在する。
【0067】一方、テストパターンqをDUT4に印加
した時にIddq異常が検出されたとする。これはC
(H(q),L(q))で表される信号線の組合せの集
合にIddq異常を起こしている故障が含まれているこ
とを意味している。
した時にIddq異常が検出されたとする。これはC
(H(q),L(q))で表される信号線の組合せの集
合にIddq異常を起こしている故障が含まれているこ
とを意味している。
【0068】すなわち、DUT4に存在している全ての
故障のうち、いくつかの故障がテストパターンqの印加
によるDUT4の回路内部の状態の変化によって顕在化
し、この顕在化した故障によってDUT4にIddq異
常電流が流れ、Iddq異常が検出されたものである。
故障のうち、いくつかの故障がテストパターンqの印加
によるDUT4の回路内部の状態の変化によって顕在化
し、この顕在化した故障によってDUT4にIddq異
常電流が流れ、Iddq異常が検出されたものである。
【0069】C(H(q),L(q))の要素で上記の
集合Fに含まれるものの集合をG(q)とすると、テス
トパターンqの印加で顕在化した故障は集合G(q)に
含まれる。
集合Fに含まれるものの集合をG(q)とすると、テス
トパターンqの印加で顕在化した故障は集合G(q)に
含まれる。
【0070】図4に示す例題回路の場合、テストパター
ン#4を印加した時にIddq異常が検出されている。
このとき、“1”を示す信号線の集合H(4)、“0”
を示す信号線の集合L(4)は夫々、 H(4)={w,z,a,d,f,g,u,vdd} L(4)={x,y,b,c,e,gnd} である。
ン#4を印加した時にIddq異常が検出されている。
このとき、“1”を示す信号線の集合H(4)、“0”
を示す信号線の集合L(4)は夫々、 H(4)={w,z,a,d,f,g,u,vdd} L(4)={x,y,b,c,e,gnd} である。
【0071】これは上記のq(パターン番号)に1を設
定した後に(図3ステップS13)、テストパターンq
に対する試験結果をテスト結果格納ユニット6から一つ
一つ読出し(図3ステップS14)、その試験結果がI
ddq異常か否かを判定し(図3ステップS15)、I
ddq異常であると判定した試験結果に対してシミュレ
ーション結果格納ユニット7のシミュレーション結果を
基に信号値が“1”である信号線の集合H(q)と信号
値が“0”である信号線の集合L(q)とを求めること
で得られる(図3ステップS16)。
定した後に(図3ステップS13)、テストパターンq
に対する試験結果をテスト結果格納ユニット6から一つ
一つ読出し(図3ステップS14)、その試験結果がI
ddq異常か否かを判定し(図3ステップS15)、I
ddq異常であると判定した試験結果に対してシミュレ
ーション結果格納ユニット7のシミュレーション結果を
基に信号値が“1”である信号線の集合H(q)と信号
値が“0”である信号線の集合L(q)とを求めること
で得られる(図3ステップS16)。
【0072】これらのC(H(q),L(q))の要素
で上記の集合Fに含まれるものの集合G(q)を求める
(図3ステップS17)。上記の場合、テストパターン
#4を印加した時にIddq異常が検出されているの
で、C(H(4),L(4))の要素で上記の集合Fに
含まれるものの集合G(4)は、 G(4) =F∧C(H(4),L(4)) ={(d,e),(d,f),(e,f),(d,g),(e,g), (f,g),(gnd,u),(d,vdd),(e,vdd), (f,vdd),(g,vdd)} ∧{(w,x),(w,y),(w,b),(w,c),(w,e), (w,gnd), (z,x),(z,y),(z,b),(z,c),(z,e), (z,gnd), (a,x),(a,y),(a,b),(a,c),(a,e), (a,gnd), (d,x),(d,y),(d,b),(d,c),(d,e), (d,gnd), (f,x),(f,y),(f,b),(f,c),(f,e), (f,gnd), (g,x),(g,y),(g,b),(g,c),(g,e), (g,gnd), (u,x),(u,y),(u,b),(u,c),(u,e), (u,gnd), (vdd,x),(vdd,y),(vdd,b),(vdd,c), (vdd,e),(vdd,gnd)} ={(d,e),(e,f),(e,g),(u,gnd), (e,vdd)} となる。
で上記の集合Fに含まれるものの集合G(q)を求める
(図3ステップS17)。上記の場合、テストパターン
#4を印加した時にIddq異常が検出されているの
で、C(H(4),L(4))の要素で上記の集合Fに
含まれるものの集合G(4)は、 G(4) =F∧C(H(4),L(4)) ={(d,e),(d,f),(e,f),(d,g),(e,g), (f,g),(gnd,u),(d,vdd),(e,vdd), (f,vdd),(g,vdd)} ∧{(w,x),(w,y),(w,b),(w,c),(w,e), (w,gnd), (z,x),(z,y),(z,b),(z,c),(z,e), (z,gnd), (a,x),(a,y),(a,b),(a,c),(a,e), (a,gnd), (d,x),(d,y),(d,b),(d,c),(d,e), (d,gnd), (f,x),(f,y),(f,b),(f,c),(f,e), (f,gnd), (g,x),(g,y),(g,b),(g,c),(g,e), (g,gnd), (u,x),(u,y),(u,b),(u,c),(u,e), (u,gnd), (vdd,x),(vdd,y),(vdd,b),(vdd,c), (vdd,e),(vdd,gnd)} ={(d,e),(e,f),(e,g),(u,gnd), (e,vdd)} となる。
【0073】この操作をIddq異常が検出された全て
のテストパターンqについて行うことによって、上記の
集合Fに含まれるものの集合G(q)が得られる(図3
ステップS14〜S19)。この場合、テストパターン
数をnとすると、q>nとなるまで上記の操作を繰返し
行うこととなる。
のテストパターンqについて行うことによって、上記の
集合Fに含まれるものの集合G(q)が得られる(図3
ステップS14〜S19)。この場合、テストパターン
数をnとすると、q>nとなるまで上記の操作を繰返し
行うこととなる。
【0074】G(q)で表される信号線の組合せを{g
q1,gq2,……,gqn)とし、短絡故障gqiが存在した
場合の故障gqiによるIddq電流を未知数Iddq
(q,i)とすると、 Iddq(q)=ΣIddq(q,i) となる。ここで、Σはi=1〜nの総和である。
q1,gq2,……,gqn)とし、短絡故障gqiが存在した
場合の故障gqiによるIddq電流を未知数Iddq
(q,i)とすると、 Iddq(q)=ΣIddq(q,i) となる。ここで、Σはi=1〜nの総和である。
【0075】Iddq異常が検出された全てのテストパ
ターンqについて上式を求めると、Iddq(q,i)
を変数とする連立1次方程式Aが得られる。この連立1
次方程式を解くことによって、Iddq(q,i)が定
まる。この時、Iddq(q,i)=0であるならば、
gqiで示される信号線間の短絡故障は存在しない。ま
た、Iddq(q,i)≠0であるならば、gqiで示さ
れる信号線間に短絡故障が存在するものと推定される。
ターンqについて上式を求めると、Iddq(q,i)
を変数とする連立1次方程式Aが得られる。この連立1
次方程式を解くことによって、Iddq(q,i)が定
まる。この時、Iddq(q,i)=0であるならば、
gqiで示される信号線間の短絡故障は存在しない。ま
た、Iddq(q,i)≠0であるならば、gqiで示さ
れる信号線間に短絡故障が存在するものと推定される。
【0076】図4に示す例題回路について上記連立1次
方程式Aを求めると、 0.7=i(d,e)+i(e,f)+i(gnd,
u)+i(e,vdd) 3.4=i(d,e)+i(d,f)+i(e,g)+
i(f,g)+i(gnd,u)+i(d,vdd)+
i(g,vdd) 1.1=i(d,e)+i(d,f)+i(d,g)+
i(gnd,u)+i(d,vdd) 1.1=i(d,e)+i(d,f)+i(d,g)+
i(gnd,u)+i(d,vdd) 1.1=i(d,g)+i(e,g)+i(f,g)+
i(gnd,u)+i(d,vdd)+i(e,vd
d)+i(f,vdd) 2.3=i(d,g)+i(e,g)+i(f,g)+
i(gnd,u)+i(g,vdd) 0.7=i(d,f)+i(e,f)+i(f,g)+
i(gnd,u)+i(f,vdd) となる。但し、i(s,t)は信号線s,tの短絡故障
によるIddq電流を表す。
方程式Aを求めると、 0.7=i(d,e)+i(e,f)+i(gnd,
u)+i(e,vdd) 3.4=i(d,e)+i(d,f)+i(e,g)+
i(f,g)+i(gnd,u)+i(d,vdd)+
i(g,vdd) 1.1=i(d,e)+i(d,f)+i(d,g)+
i(gnd,u)+i(d,vdd) 1.1=i(d,e)+i(d,f)+i(d,g)+
i(gnd,u)+i(d,vdd) 1.1=i(d,g)+i(e,g)+i(f,g)+
i(gnd,u)+i(d,vdd)+i(e,vd
d)+i(f,vdd) 2.3=i(d,g)+i(e,g)+i(f,g)+
i(gnd,u)+i(g,vdd) 0.7=i(d,f)+i(e,f)+i(f,g)+
i(gnd,u)+i(f,vdd) となる。但し、i(s,t)は信号線s,tの短絡故障
によるIddq電流を表す。
【0077】また、i(s,t)≧0という制約条件の
基にこの連立1次方程式Aの解の1つとして、 i(d,e)=0 i(e,f)=0.7 i(e,g)=0 i(d,f)=0 i(gnd,u)=0 i(e,vdd)=0 i(d,vdd)=1.1 i(g,vdd)=2.3 i(d,g)=0 i(f,g)=0 i(f,vdd)=0 が得られる。
基にこの連立1次方程式Aの解の1つとして、 i(d,e)=0 i(e,f)=0.7 i(e,g)=0 i(d,f)=0 i(gnd,u)=0 i(e,vdd)=0 i(d,vdd)=1.1 i(g,vdd)=2.3 i(d,g)=0 i(f,g)=0 i(f,vdd)=0 が得られる。
【0078】上記の内容から信号線e,f間の短絡故
障、信号線d,vdd間の短絡故障、信号線g,vdd
間の短絡故障が推定される(図3ステップS20)。こ
の推定結果は診断結果9として出力される。
障、信号線d,vdd間の短絡故障、信号線g,vdd
間の短絡故障が推定される(図3ステップS20)。こ
の推定結果は診断結果9として出力される。
【0079】図8は本発明の他の実施例の構成を示すブ
ロック図である。図において、本発明の他の実施例によ
るCMOS集積回路の故障診断装置は故障箇所判定ユニ
ット8の代わりに故障箇所判定ユニット8aを配設し、
レイアウト情報格納ユニット10を設けた以外は図1に
示す本発明の一実施例によるCMOS集積回路の故障診
断装置と同様の構成となっており、同一構成要素には同
一符号を付してある。また、同一構成要素の動作は本発
明の一実施例と同様である。
ロック図である。図において、本発明の他の実施例によ
るCMOS集積回路の故障診断装置は故障箇所判定ユニ
ット8の代わりに故障箇所判定ユニット8aを配設し、
レイアウト情報格納ユニット10を設けた以外は図1に
示す本発明の一実施例によるCMOS集積回路の故障診
断装置と同様の構成となっており、同一構成要素には同
一符号を付してある。また、同一構成要素の動作は本発
明の一実施例と同様である。
【0080】レイアウト情報格納ユニット10にはDU
T4のチップ上の各配線の位置と、各配線がDUT4を
ゲートレベル回路で表現したときにどの信号線に相当す
るかを示す情報が格納されている。
T4のチップ上の各配線の位置と、各配線がDUT4を
ゲートレベル回路で表現したときにどの信号線に相当す
るかを示す情報が格納されている。
【0081】故障箇所判定ユニット8aはテスト結果格
納ユニット6とシミュレーション結果格納ユニット7と
レイアウト情報格納ユニット10とに接続され、夫々か
ら送られてくるデータに基づいてDUT4に存在してい
る故障箇所を判定する。この判定結果は診断結果9とし
て出力される。
納ユニット6とシミュレーション結果格納ユニット7と
レイアウト情報格納ユニット10とに接続され、夫々か
ら送られてくるデータに基づいてDUT4に存在してい
る故障箇所を判定する。この判定結果は診断結果9とし
て出力される。
【0082】図9及び図10は本発明の他の実施例の処
理動作を示すフローチャートである。これら図8〜図1
0を用いて図4〜図7に示す例題回路に対する動作につ
いて説明する。尚、テストパターン格納ユニット1とテ
スト結果格納ユニット6とシミュレーション結果格納ユ
ニット7とには夫々図5〜図7に示すようなデータが格
納されているものとする。
理動作を示すフローチャートである。これら図8〜図1
0を用いて図4〜図7に示す例題回路に対する動作につ
いて説明する。尚、テストパターン格納ユニット1とテ
スト結果格納ユニット6とシミュレーション結果格納ユ
ニット7とには夫々図5〜図7に示すようなデータが格
納されているものとする。
【0083】テストパターン格納ユニット1に納められ
たパターン情報はLSIテスタ3に送られ、LSIテス
タ3からDUT4に入力される(図9ステップS2
1)。パターン情報はあるタイムステップにDUT4に
入力される信号ベクトル及び期待されるDUT4の出力
ベクトルからなる。図4に示す例題回路におけるパター
ン情報は図5に示す通りである。
たパターン情報はLSIテスタ3に送られ、LSIテス
タ3からDUT4に入力される(図9ステップS2
1)。パターン情報はあるタイムステップにDUT4に
入力される信号ベクトル及び期待されるDUT4の出力
ベクトルからなる。図4に示す例題回路におけるパター
ン情報は図5に示す通りである。
【0084】LSIテスタ3はテストパターンに基づい
てDUT4に信号ベクトルを入力し、そのときのDUT
4の出力ベクトルとテストパターンに記述された出力ベ
クトルとの比較を行う機能試験を行い(図9ステップS
22)、その結果をテスト結果格納ユニット6に送って
格納する(図9ステップS23)。
てDUT4に信号ベクトルを入力し、そのときのDUT
4の出力ベクトルとテストパターンに記述された出力ベ
クトルとの比較を行う機能試験を行い(図9ステップS
22)、その結果をテスト結果格納ユニット6に送って
格納する(図9ステップS23)。
【0085】また、LSIテスタ3はテストパターンに
基づいて信号ベクトルをDUT4に入力したことによっ
て流れるDUT4の電源電流を観測する。この電源電流
値はIddq(p)であり、規定値より多く流れるとI
ddq異常と判定する。その場合、Iddq異常の判定
結果及びIddq(p)の値もテスト結果格納ユニット
6に送られて格納される。
基づいて信号ベクトルをDUT4に入力したことによっ
て流れるDUT4の電源電流を観測する。この電源電流
値はIddq(p)であり、規定値より多く流れるとI
ddq異常と判定する。その場合、Iddq異常の判定
結果及びIddq(p)の値もテスト結果格納ユニット
6に送られて格納される。
【0086】DUT4の回路情報は回路データ格納ユニ
ット2に格納されており、この回路情報はDUT4を構
成している素子の情報と素子間及び外部端子との接続情
報と素子の機能情報とから成り立っている。この回路情
報はテストパターンの情報とともに論理シミュレータ5
に送られ、DUT4に上記テストパターンが入力された
ときのDUT4の動作をシミュレーションする。
ット2に格納されており、この回路情報はDUT4を構
成している素子の情報と素子間及び外部端子との接続情
報と素子の機能情報とから成り立っている。この回路情
報はテストパターンの情報とともに論理シミュレータ5
に送られ、DUT4に上記テストパターンが入力された
ときのDUT4の動作をシミュレーションする。
【0087】このシミュレーションではDUT4の内部
の信号線の値の変化も記録し、外部端子の値の変化も含
めてDUT4の動作結果はシミュレーション結果格納ユ
ニット7に格納される。図4に示す例題回路について図
5に示すパターン情報を入力した時の回路の動作をシミ
ュレーションした結果は図6に示す通りである。
の信号線の値の変化も記録し、外部端子の値の変化も含
めてDUT4の動作結果はシミュレーション結果格納ユ
ニット7に格納される。図4に示す例題回路について図
5に示すパターン情報を入力した時の回路の動作をシミ
ュレーションした結果は図6に示す通りである。
【0088】一連のテストパターンをDUT4に入力し
た結果、DUT4には機能故障が検出されなかったが、
いくつかのパターンの入力においてIddq異常が検出
されたものとする。
た結果、DUT4には機能故障が検出されなかったが、
いくつかのパターンの入力においてIddq異常が検出
されたものとする。
【0089】図4に示す例題回路の場合、信号線e,f
間で短絡故障が、信号線dと電源線vddとの間で短絡
故障が、信号線gと電源線vddとの間で短絡故障が夫
々発生しているものとする。これらの短絡故障はこの例
題回路の機能には影響を及ぼさないが、Iddq異常を
生じさせているものとする。この例題回路について図5
に示すパターン情報を用いてIddq試験を行った結果
を図7に示す。
間で短絡故障が、信号線dと電源線vddとの間で短絡
故障が、信号線gと電源線vddとの間で短絡故障が夫
々発生しているものとする。これらの短絡故障はこの例
題回路の機能には影響を及ぼさないが、Iddq異常を
生じさせているものとする。この例題回路について図5
に示すパターン情報を用いてIddq試験を行った結果
を図7に示す。
【0090】故障箇所判定ユニット8aではシミュレー
ション結果格納ユニット7に格納されたシミュレーショ
ン結果とテスト結果格納ユニット6に格納されたテスト
結果とから以下に示す処理を実行し、故障箇所を推定す
る。
ション結果格納ユニット7に格納されたシミュレーショ
ン結果とテスト結果格納ユニット6に格納されたテスト
結果とから以下に示す処理を実行し、故障箇所を推定す
る。
【0091】ここで、信号線間の短絡故障はCMOS集
積回路のチップ上で近接あるいは交差した配線同士で起
こることは自明であり、全ての信号線間で発生するわけ
ではない。そこで、本発明の一実施例における全ての信
号線の組合せの集合Sの代わりに近接あるいは交差した
配線同士の集合S’を用いると、故障候補の集合Fのう
ち、実際に発生し得る故障をピックアップした新しい故
障候補の集合F’が求められる。以下、上記の本発明の
一実施例における集合Fの代わりに集合F’を用い、短
絡故障が発生している箇所を推定し、診断結果9を出力
する。
積回路のチップ上で近接あるいは交差した配線同士で起
こることは自明であり、全ての信号線間で発生するわけ
ではない。そこで、本発明の一実施例における全ての信
号線の組合せの集合Sの代わりに近接あるいは交差した
配線同士の集合S’を用いると、故障候補の集合Fのう
ち、実際に発生し得る故障をピックアップした新しい故
障候補の集合F’が求められる。以下、上記の本発明の
一実施例における集合Fの代わりに集合F’を用い、短
絡故障が発生している箇所を推定し、診断結果9を出力
する。
【0092】よって、故障箇所判定ユニット8aはまず
近接あるいは交差した配線同士の集合S’を集合F’に
設定し(図9ステップS24)、上記のp(パターン番
号)に1を設定する(図9ステップS25)。
近接あるいは交差した配線同士の集合S’を集合F’に
設定し(図9ステップS24)、上記のp(パターン番
号)に1を設定する(図9ステップS25)。
【0093】図4に示す例題回路に関して、レイアウト
情報を基に発生し得る故障集合S’は、 S’={(x,a),(x,w),(x,z),(x,
b),(x,d),(x,f),(x,g),(y,
a),(w,z),(w,e),(w,f),(w,
b),(z,e),(z,f),(z,c),(a,
d),(a,e),(b,g),(b,c),(d,
u),(d,e),(e,f),(e,u),(f,
u),(g,u),(x,vdd),(x,gnd),
(y,vdd),(y,gnd),(w,vdd),
(w,gnd),(z,vdd),(z,gnd),
(a,vdd),(a,gnd),(b,vdd),
(b,gnd),(c,vdd),(c,gnd),
(d,vdd),(d,gnd),(e,vdd),
(e,gnd),(f,vdd),(f,gnd),
(g,vdd),(g,gnd),(u,vdd),
(u,gnd)} と定める。この集合S’が集合F’に設定されることと
なる。
情報を基に発生し得る故障集合S’は、 S’={(x,a),(x,w),(x,z),(x,
b),(x,d),(x,f),(x,g),(y,
a),(w,z),(w,e),(w,f),(w,
b),(z,e),(z,f),(z,c),(a,
d),(a,e),(b,g),(b,c),(d,
u),(d,e),(e,f),(e,u),(f,
u),(g,u),(x,vdd),(x,gnd),
(y,vdd),(y,gnd),(w,vdd),
(w,gnd),(z,vdd),(z,gnd),
(a,vdd),(a,gnd),(b,vdd),
(b,gnd),(c,vdd),(c,gnd),
(d,vdd),(d,gnd),(e,vdd),
(e,gnd),(f,vdd),(f,gnd),
(g,vdd),(g,gnd),(u,vdd),
(u,gnd)} と定める。この集合S’が集合F’に設定されることと
なる。
【0094】今、テストパターンpをDUT4に印加し
た時にIddq異常が検出されなかったとする。テスト
パターンpを印加した時のDUT4の内部の各信号線の
値はシミュレーション結果から知ることができ、H
(p)を信号値が“1”である信号線の集合、L(p)
を信号値が“0”である信号線の集合とする。
た時にIddq異常が検出されなかったとする。テスト
パターンpを印加した時のDUT4の内部の各信号線の
値はシミュレーション結果から知ることができ、H
(p)を信号値が“1”である信号線の集合、L(p)
を信号値が“0”である信号線の集合とする。
【0095】故障箇所判定ユニット8aは上記のp(パ
ターン番号)に1を設定した後に(図9ステップS2
5)、テストパターンpに対する試験結果をテスト結果
格納ユニット6から一つ一つ読出し(図9ステップS2
6)、その試験結果がIddq異常か否かを判定する
(図9ステップS27)。
ターン番号)に1を設定した後に(図9ステップS2
5)、テストパターンpに対する試験結果をテスト結果
格納ユニット6から一つ一つ読出し(図9ステップS2
6)、その試験結果がIddq異常か否かを判定する
(図9ステップS27)。
【0096】その結果、故障箇所判定ユニット8aはI
ddq異常でないと判定した試験結果に対してシミュレ
ーション結果格納ユニット7のシミュレーション結果を
基に信号値が“1”である信号線の集合H(p)と信号
値が“0”である信号線の集合L(p)とを求める(図
9ステップS28)。
ddq異常でないと判定した試験結果に対してシミュレ
ーション結果格納ユニット7のシミュレーション結果を
基に信号値が“1”である信号線の集合H(p)と信号
値が“0”である信号線の集合L(p)とを求める(図
9ステップS28)。
【0097】この場合、近接あるいは交差した配線同士
の集合S’からIddq異常が検出されなかったC(H
(p),L(p))を取り除くことで{但し、ステップ
S24で集合S’が集合F’に設定されているので、
[F’−C(H(p),L(p))→F’]となる}、
短絡故障が存在する可能性のある信号線の組合せが絞ら
れる(図9ステップS29)。
の集合S’からIddq異常が検出されなかったC(H
(p),L(p))を取り除くことで{但し、ステップ
S24で集合S’が集合F’に設定されているので、
[F’−C(H(p),L(p))→F’]となる}、
短絡故障が存在する可能性のある信号線の組合せが絞ら
れる(図9ステップS29)。
【0098】この操作をIddq異常が検出されない全
てのテストパターンpについて行うことによって、集合
F’={fi }が得られ(図9ステップS26〜S3
1)、この故障の発生している可能性のある信号線の組
合せの候補の集合F’が送出される(図9ステップS3
2)。ここで示される信号線の組合せのいずれか(複数
の場合もあり得る)に短絡故障が存在する。この場合、
テストパターン数をnとすると、p>nとなるまで上記
の操作を繰返し行うこととなる。
てのテストパターンpについて行うことによって、集合
F’={fi }が得られ(図9ステップS26〜S3
1)、この故障の発生している可能性のある信号線の組
合せの候補の集合F’が送出される(図9ステップS3
2)。ここで示される信号線の組合せのいずれか(複数
の場合もあり得る)に短絡故障が存在する。この場合、
テストパターン数をnとすると、p>nとなるまで上記
の操作を繰返し行うこととなる。
【0099】一方、テストパターンqをDUT4に印加
した時にIddq異常が検出されたとする。これはC
(H(q),L(q))で表される信号線の組合せの集
合にIddq異常を起こしている故障が含まれているこ
とを意味している。
した時にIddq異常が検出されたとする。これはC
(H(q),L(q))で表される信号線の組合せの集
合にIddq異常を起こしている故障が含まれているこ
とを意味している。
【0100】すなわち、DUT4に存在している全ての
故障のうち、いくつかの故障がテストパターンqの印加
によるDUT4の回路内部の状態の変化によって顕在化
し、この顕在化した故障によってDUT4にIddq異
常電流が流れ、Iddq異常が検出されたものである。
故障のうち、いくつかの故障がテストパターンqの印加
によるDUT4の回路内部の状態の変化によって顕在化
し、この顕在化した故障によってDUT4にIddq異
常電流が流れ、Iddq異常が検出されたものである。
【0101】C(H(q),L(q))の要素で上記の
集合F’に含まれるものの集合をG(q)とすると、テ
ストパターンqの印加で顕在化した故障は集合G(q)
に含まれる。
集合F’に含まれるものの集合をG(q)とすると、テ
ストパターンqの印加で顕在化した故障は集合G(q)
に含まれる。
【0102】故障箇所判定ユニット8aは上記のq(パ
ターン番号)に1を設定した後に(図10ステップS3
3)、テストパターンqに対する試験結果をテスト結果
格納ユニット6から一つ一つ読出し(図10ステップS
34)、その試験結果がIddq異常か否かを判定する
(図10ステップS35)。
ターン番号)に1を設定した後に(図10ステップS3
3)、テストパターンqに対する試験結果をテスト結果
格納ユニット6から一つ一つ読出し(図10ステップS
34)、その試験結果がIddq異常か否かを判定する
(図10ステップS35)。
【0103】その結果、故障箇所判定ユニット8aはI
ddq異常であると判定した試験結果に対してシミュレ
ーション結果格納ユニット7のシミュレーション結果を
基に信号値が“1”である信号線の集合H(q)と信号
値が“0”である信号線の集合L(q)とを求める(図
10ステップS36)。
ddq異常であると判定した試験結果に対してシミュレ
ーション結果格納ユニット7のシミュレーション結果を
基に信号値が“1”である信号線の集合H(q)と信号
値が“0”である信号線の集合L(q)とを求める(図
10ステップS36)。
【0104】これらのC(H(q),L(q))の要素
で上記の集合F’に含まれるものの集合G(q)を求め
る(図10ステップS37)。この操作をIddq異常
が検出された全てのテストパターンqについて行うこと
によって、上記の集合F’に含まれるものの集合G
(q)が得られる(図10ステップS34〜S39)。
この場合、テストパターン数をnとすると、q>nとな
るまで上記の操作を繰返し行うこととなる。
で上記の集合F’に含まれるものの集合G(q)を求め
る(図10ステップS37)。この操作をIddq異常
が検出された全てのテストパターンqについて行うこと
によって、上記の集合F’に含まれるものの集合G
(q)が得られる(図10ステップS34〜S39)。
この場合、テストパターン数をnとすると、q>nとな
るまで上記の操作を繰返し行うこととなる。
【0105】G(q)で表される信号線の組合せを{g
q1,gq2,……,gqn)とし、短絡故障gqiが存在した
場合の故障gqiによるIddq電流を未知数Iddq
(q,i)とすると、 Iddq(q)=ΣIddq(q,i) となる。ここで、Σはi=1〜nの総和である。
q1,gq2,……,gqn)とし、短絡故障gqiが存在した
場合の故障gqiによるIddq電流を未知数Iddq
(q,i)とすると、 Iddq(q)=ΣIddq(q,i) となる。ここで、Σはi=1〜nの総和である。
【0106】このレイアウト情報に基づく実際に発生し
得る故障の情報S’を用いると、 F’={(d,e),(e,f),(u,gnd),
(d,vdd),(e,vdd),(f,vdd),
(g,vdd)} となる。
得る故障の情報S’を用いると、 F’={(d,e),(e,f),(u,gnd),
(d,vdd),(e,vdd),(f,vdd),
(g,vdd)} となる。
【0107】本発明の他の実施例では本発明の一実施例
における連立1次方程式Aが次式のような連立1次方程
式B、つまり、 0.7=i(d,e)+i(e,f)+i(gnd,
u)+i(e,vdd) 3.4=i(d,e)+i(gnd,u)+i(d,v
dd)+i(g,vdd) 1.1=i(d,e)+i(gnd,u)+i(d,v
dd) 1.1=i(d,e)+i(gnd,u)+i(d,v
dd) 1.1=i(gnd,u)+i(d,vdd)+i
(e,vdd)+i(f,vdd) 2.3=i(gnd,u)+i(g,vdd) 0.7=i(e,f)+i(gnd,u)+i(f,v
dd) となる。
における連立1次方程式Aが次式のような連立1次方程
式B、つまり、 0.7=i(d,e)+i(e,f)+i(gnd,
u)+i(e,vdd) 3.4=i(d,e)+i(gnd,u)+i(d,v
dd)+i(g,vdd) 1.1=i(d,e)+i(gnd,u)+i(d,v
dd) 1.1=i(d,e)+i(gnd,u)+i(d,v
dd) 1.1=i(gnd,u)+i(d,vdd)+i
(e,vdd)+i(f,vdd) 2.3=i(gnd,u)+i(g,vdd) 0.7=i(e,f)+i(gnd,u)+i(f,v
dd) となる。
【0108】この連立1次方程式Bを解くと、故障候補
として信号線e,f間の短絡故障、信号線d,vdd間
の短絡故障、信号線g,vdd間の短絡故障が推定され
る(図9ステップS40)。この推定結果は診断結果9
として出力される。
として信号線e,f間の短絡故障、信号線d,vdd間
の短絡故障、信号線g,vdd間の短絡故障が推定され
る(図9ステップS40)。この推定結果は診断結果9
として出力される。
【0109】図11は本発明の別の実施例の構成を示す
ブロック図である。図において、本発明の別の実施例に
よるCMOS集積回路の故障診断装置は故障箇所判定ユ
ニット8aの代わりに故障箇所判定ユニット8bを配設
した以外は図8に示す本発明の他の実施例によるCMO
S集積回路の故障診断装置と同様の構成となっており、
同一構成要素には同一符号を付してある。また、同一構
成要素の動作は本発明の他の実施例と同様である。
ブロック図である。図において、本発明の別の実施例に
よるCMOS集積回路の故障診断装置は故障箇所判定ユ
ニット8aの代わりに故障箇所判定ユニット8bを配設
した以外は図8に示す本発明の他の実施例によるCMO
S集積回路の故障診断装置と同様の構成となっており、
同一構成要素には同一符号を付してある。また、同一構
成要素の動作は本発明の他の実施例と同様である。
【0110】故障箇所判定ユニット8bはテスト結果格
納ユニット6とシミュレーション結果格納ユニット7と
レイアウト情報格納ユニット10とに接続され、夫々か
ら送られてくるデータに基づいてDUT4に存在してい
る故障箇所を判定する。この判定結果は診断結果9とし
て出力される。
納ユニット6とシミュレーション結果格納ユニット7と
レイアウト情報格納ユニット10とに接続され、夫々か
ら送られてくるデータに基づいてDUT4に存在してい
る故障箇所を判定する。この判定結果は診断結果9とし
て出力される。
【0111】図12及び図13は本発明の別の実施例の
処理動作を示すフローチャートである。これら図11〜
図13を用いて図4〜図7に示す例題回路に対する動作
について説明する。尚、テストパターン格納ユニット1
とテスト結果格納ユニット6とシミュレーション結果格
納ユニット7とには夫々図5〜図7に示すようなデータ
が格納されているものとする。
処理動作を示すフローチャートである。これら図11〜
図13を用いて図4〜図7に示す例題回路に対する動作
について説明する。尚、テストパターン格納ユニット1
とテスト結果格納ユニット6とシミュレーション結果格
納ユニット7とには夫々図5〜図7に示すようなデータ
が格納されているものとする。
【0112】また、図12のステップS41から図13
のステップS60までの処理動作は、図9及び図10に
示す本発明の他の実施例の動作と同様なので、その処理
動作についての説明は省略する。
のステップS60までの処理動作は、図9及び図10に
示す本発明の他の実施例の動作と同様なので、その処理
動作についての説明は省略する。
【0113】本発明の別の実施例による故障箇所判定ユ
ニット8bは本発明の他の実施例による故障箇所判定ユ
ニット8aの診断出力に対し、レイアウト情報格納ユニ
ット10からのチップ上の配線情報とDUT4のゲート
レベルの回路情報とから実際にチップ上で発生している
故障箇所を推定する。
ニット8bは本発明の他の実施例による故障箇所判定ユ
ニット8aの診断出力に対し、レイアウト情報格納ユニ
ット10からのチップ上の配線情報とDUT4のゲート
レベルの回路情報とから実際にチップ上で発生している
故障箇所を推定する。
【0114】すなわち、診断結果が信号線i,j間の短
絡故障であった場合、故障箇所判定ユニット8bはレイ
アウト情報格納ユニット10に格納された情報から信号
線iがチップ上で占める位置と信号線jがチップ上で占
める位置とを獲得し(図13ステップS61)、両配線
が交差あるいは近接する部分において何らかの原因によ
って短絡故障が発生していると推定する(図13ステッ
プS62)。この推定結果は故障箇所判定ユニット8b
から診断結果9として出力される。
絡故障であった場合、故障箇所判定ユニット8bはレイ
アウト情報格納ユニット10に格納された情報から信号
線iがチップ上で占める位置と信号線jがチップ上で占
める位置とを獲得し(図13ステップS61)、両配線
が交差あるいは近接する部分において何らかの原因によ
って短絡故障が発生していると推定する(図13ステッ
プS62)。この推定結果は故障箇所判定ユニット8b
から診断結果9として出力される。
【0115】図4に示す例題回路の場合、レイアウト情
報から信号線e,fが交差している部分のチップ上での
位置が座標(x1 ,y1 )であり、信号線d,vddが
交差している部分のチップ上での位置が座標(x2 ,y
2 )であり、信号線g,vddが交差している部分のチ
ップ上での位置が座標(x3 ,y3 )であるとすると、
夫々座標(x1 ,y1 ),(x2 ,y2 ),(x3 ,y
3 )の位置で短絡故障が発生していると推定する。
報から信号線e,fが交差している部分のチップ上での
位置が座標(x1 ,y1 )であり、信号線d,vddが
交差している部分のチップ上での位置が座標(x2 ,y
2 )であり、信号線g,vddが交差している部分のチ
ップ上での位置が座標(x3 ,y3 )であるとすると、
夫々座標(x1 ,y1 ),(x2 ,y2 ),(x3 ,y
3 )の位置で短絡故障が発生していると推定する。
【0116】図14は本発明のさらに別の実施例の構成
を示すブロック図である。図において、本発明のさらに
別の実施例によるCMOS集積回路の故障診断装置は故
障箇所判定ユニット8の代わりに故障箇所判定ユニット
8cを配設した以外は図1に示す本発明の一実施例によ
るCMOS集積回路の故障診断装置と同様の構成となっ
ており、同一構成要素には同一符号を付してある。ま
た、同一構成要素の動作は本発明の一実施例と同様であ
る。
を示すブロック図である。図において、本発明のさらに
別の実施例によるCMOS集積回路の故障診断装置は故
障箇所判定ユニット8の代わりに故障箇所判定ユニット
8cを配設した以外は図1に示す本発明の一実施例によ
るCMOS集積回路の故障診断装置と同様の構成となっ
ており、同一構成要素には同一符号を付してある。ま
た、同一構成要素の動作は本発明の一実施例と同様であ
る。
【0117】故障箇所判定ユニット8cはテスト結果格
納ユニット6とシミュレーション結果格納ユニット7と
に接続され、夫々から送られてくるデータに基づいてD
UT4に存在している故障箇所を判定する。この判定結
果は診断結果9として出力される。
納ユニット6とシミュレーション結果格納ユニット7と
に接続され、夫々から送られてくるデータに基づいてD
UT4に存在している故障箇所を判定する。この判定結
果は診断結果9として出力される。
【0118】図15及び図16は本発明のさらに別の実
施例の処理動作を示すフローチャートである。これら図
11〜図13を用いて図4〜図7に示す例題回路に対す
る動作について説明する。尚、テストパターン格納ユニ
ット1とテスト結果格納ユニット6とシミュレーション
結果格納ユニット7とには夫々図5〜図7に示すような
データが格納されているものとする。
施例の処理動作を示すフローチャートである。これら図
11〜図13を用いて図4〜図7に示す例題回路に対す
る動作について説明する。尚、テストパターン格納ユニ
ット1とテスト結果格納ユニット6とシミュレーション
結果格納ユニット7とには夫々図5〜図7に示すような
データが格納されているものとする。
【0119】また、図15のステップS71から図16
のステップS90までの処理動作は、図2及び図3に示
す本発明の一実施例の動作と同様なので、その処理動作
についての説明は省略する。
のステップS90までの処理動作は、図2及び図3に示
す本発明の一実施例の動作と同様なので、その処理動作
についての説明は省略する。
【0120】本発明のさらに別の実施例による故障箇所
判定ユニット8cは本発明の一実施例による故障箇所判
定ユニット8の診断出力に対し、推定された短絡故障の
うち存在する可能性の低い故障を除去し、存在する可能
性の高い故障のみを診断結果9として送出する。
判定ユニット8cは本発明の一実施例による故障箇所判
定ユニット8の診断出力に対し、推定された短絡故障の
うち存在する可能性の低い故障を除去し、存在する可能
性の高い故障のみを診断結果9として送出する。
【0121】すなわち、故障箇所判定ユニット8cは、
図1の故障箇所判定ユニット8と同様に、テスト結果格
納ユニット6からのテスト結果及びシミュレーション結
果格納ユニット7からのシミュレーション結果に基づい
て上記の連立1次方程式Aを求め、これを解くことで故
障が発生している箇所を診断結果9として出力する。
図1の故障箇所判定ユニット8と同様に、テスト結果格
納ユニット6からのテスト結果及びシミュレーション結
果格納ユニット7からのシミュレーション結果に基づい
て上記の連立1次方程式Aを求め、これを解くことで故
障が発生している箇所を診断結果9として出力する。
【0122】しかしながら、テストパターンの長さ等に
より連立1次方程式Aの未知数の数や式の数が変動し、
場合によっては故障の候補数が多くなることがある。通
常、同時に発生する故障の数は少ないので、故障箇所判
定ユニット8cでは故障の候補として指摘された故障の
うち、同時に発生している故障数が少ないものから順に
故障が発生している可能性が高いとし、その故障数が少
ないものを故障候補として送出する(図16ステップS
91)。この故障候補は故障箇所判定ユニット8cから
診断結果9として出力される。
より連立1次方程式Aの未知数の数や式の数が変動し、
場合によっては故障の候補数が多くなることがある。通
常、同時に発生する故障の数は少ないので、故障箇所判
定ユニット8cでは故障の候補として指摘された故障の
うち、同時に発生している故障数が少ないものから順に
故障が発生している可能性が高いとし、その故障数が少
ないものを故障候補として送出する(図16ステップS
91)。この故障候補は故障箇所判定ユニット8cから
診断結果9として出力される。
【0123】図4に示す例題回路では実際に発生してい
る故障のほかに、例えば、 i(d,e)=0.7 i(e,f)=3.4 i(e,g)=1.1 i(d,f)=1.1 i(gnd,u)=0 i(e,vdd)=0 i(d,vdd)=0 i(g,vdd)=0 i(d,g)=2.3 i(f,g)=0 i(f,vdd)=0.7 が連立1次方程式Aを解くことで得られることがある。
る故障のほかに、例えば、 i(d,e)=0.7 i(e,f)=3.4 i(e,g)=1.1 i(d,f)=1.1 i(gnd,u)=0 i(e,vdd)=0 i(d,vdd)=0 i(g,vdd)=0 i(d,g)=2.3 i(f,g)=0 i(f,vdd)=0.7 が連立1次方程式Aを解くことで得られることがある。
【0124】これは信号線d,e間の短絡故障、信号線
e,f間の短絡故障、信号線e,g間の短絡故障、信号
線d,f間の短絡故障、信号線f,vdd間の短絡故障
が同時に存在していることを示している。
e,f間の短絡故障、信号線e,g間の短絡故障、信号
線d,f間の短絡故障、信号線f,vdd間の短絡故障
が同時に存在していることを示している。
【0125】しかしながら、故障が同時に6箇所で発生
するよりも、3箇所で発生する可能性の方がはるかに高
いので、故障箇所判定ユニット8cでは同時に発生する
故障の数が少ない方をより故障の可能性が高い故障候補
として出力する。
するよりも、3箇所で発生する可能性の方がはるかに高
いので、故障箇所判定ユニット8cでは同時に発生する
故障の数が少ない方をより故障の可能性が高い故障候補
として出力する。
【0126】尚、上述していないが、本発明の一実施例
と他の実施例と別の実施例とさらに別の実施例とを夫々
互いに組合せて用いることも可能である。
と他の実施例と別の実施例とさらに別の実施例とを夫々
互いに組合せて用いることも可能である。
【0127】このように、Iddq異常が検出された時
の回路内部の信号値のシミュレーション結果と、Idd
q異常が検出された時の回路内部の信号値のシミュレー
ション結果とから故障候補を選択し、各々の故障につい
てその故障が存在した時に流れるIddq電流値を未知
数として連立1次方程式を導き、この連立1次方程式を
解くことでIddq異常の原因となった故障を特定す
る。つまり、連立1次方程式を解き、その解の値の大き
さで短絡故障を判定するので、単一の短絡故障のみなら
ず、複数の短絡故障についても診断可能である。
の回路内部の信号値のシミュレーション結果と、Idd
q異常が検出された時の回路内部の信号値のシミュレー
ション結果とから故障候補を選択し、各々の故障につい
てその故障が存在した時に流れるIddq電流値を未知
数として連立1次方程式を導き、この連立1次方程式を
解くことでIddq異常の原因となった故障を特定す
る。つまり、連立1次方程式を解き、その解の値の大き
さで短絡故障を判定するので、単一の短絡故障のみなら
ず、複数の短絡故障についても診断可能である。
【0128】よって、CMOS集積回路において機能試
験では入出力信号値に異常が検出されないが、テストパ
ターンによって特異的に電源電流値に異常が発生するI
ddq不良故障においてその故障原因となった故障箇所
を故障が複数の場合も含めて特定することができる。
験では入出力信号値に異常が検出されないが、テストパ
ターンによって特異的に電源電流値に異常が発生するI
ddq不良故障においてその故障原因となった故障箇所
を故障が複数の場合も含めて特定することができる。
【0129】また、信号線と集積回路チップ上の配線と
の対応関係やチップ上の配線の位置情報を持つ配線レイ
アウト情報を利用することで、故障が実際に起きている
チップ上の位置を指摘することが可能となる。
の対応関係やチップ上の配線の位置情報を持つ配線レイ
アウト情報を利用することで、故障が実際に起きている
チップ上の位置を指摘することが可能となる。
【0130】
【発明の効果】以上説明したように本発明のCMOS集
積回路の故障診断装置によれば、機能試験では異常が検
出されずかつIddq試験においてある特定のテストパ
ターンのみについてIddq異常となるCMOS集積回
路に対して機能試験の試験結果及びIddq試験の試験
結果を利用して行うCMOS集積回路の故障診断装置に
おいて、機能試験の試験結果とIddq試験の試験結果
とシミュレーション結果とから予想される故障候補集合
を作成し、各故障が存在した時に流れるIddq電流を
未知数とする連立1次方程式を作成して解くことで複数
の故障を含む信号線間の短絡故障を推定することによっ
て、CMOS集積回路において機能試験では入出力信号
値に異常が検出されないが、テストパターンによって特
異的に電源電流値に異常が発生するIddq不良故障に
おいてその故障原因となった故障箇所を故障が複数の場
合も含めて特定することができるという効果がある。
積回路の故障診断装置によれば、機能試験では異常が検
出されずかつIddq試験においてある特定のテストパ
ターンのみについてIddq異常となるCMOS集積回
路に対して機能試験の試験結果及びIddq試験の試験
結果を利用して行うCMOS集積回路の故障診断装置に
おいて、機能試験の試験結果とIddq試験の試験結果
とシミュレーション結果とから予想される故障候補集合
を作成し、各故障が存在した時に流れるIddq電流を
未知数とする連立1次方程式を作成して解くことで複数
の故障を含む信号線間の短絡故障を推定することによっ
て、CMOS集積回路において機能試験では入出力信号
値に異常が検出されないが、テストパターンによって特
異的に電源電流値に異常が発生するIddq不良故障に
おいてその故障原因となった故障箇所を故障が複数の場
合も含めて特定することができるという効果がある。
【0131】また、本発明の他のCMOS集積回路の故
障診断装置によれば、CMOS集積回路のチップ上にお
ける各配線の位置情報とCMOS集積回路のゲートレベ
ルの回路の各配線の対応情報とを格納しておき、推定さ
れた短絡故障とレイアウト情報とからCMOS集積回路
のチップ上で実際に故障が発生している場所を特定する
ことによって、故障が実際に起きているチップ上の位置
を指摘することができるという効果がある。
障診断装置によれば、CMOS集積回路のチップ上にお
ける各配線の位置情報とCMOS集積回路のゲートレベ
ルの回路の各配線の対応情報とを格納しておき、推定さ
れた短絡故障とレイアウト情報とからCMOS集積回路
のチップ上で実際に故障が発生している場所を特定する
ことによって、故障が実際に起きているチップ上の位置
を指摘することができるという効果がある。
【図1】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図2】本発明の一実施例の処理動作を示すフローチャ
ートである。
ートである。
【図3】本発明の一実施例の処理動作を示すフローチャ
ートである。
ートである。
【図4】本発明の一実施例の処理動作を説明するための
例題回路の一例を示す回路図である。
例題回路の一例を示す回路図である。
【図5】図4に示す例題回路に対するテストパターンの
一例を示す図である。
一例を示す図である。
【図6】図4に示す例題回路のシミュレーション結果の
一例を示す図である。
一例を示す図である。
【図7】図4に示す例題回路の試験結果の一例を示す図
である。
である。
【図8】本発明の他の実施例の構成を示すブロック図で
ある。
ある。
【図9】本発明の他の実施例の処理動作を示すフローチ
ャートである。
ャートである。
【図10】本発明の他の実施例の処理動作を示すフロー
チャートである。
チャートである。
【図11】本発明の別の実施例の構成を示すブロック図
である。
である。
【図12】本発明の別の実施例の処理動作を示すフロー
チャートである。
チャートである。
【図13】本発明の別の実施例の処理動作を示すフロー
チャートである。
チャートである。
【図14】本発明のさらに別の実施例の構成を示すブロ
ック図である。
ック図である。
【図15】本発明のさらに別の実施例の処理動作を示す
フローチャートである。
フローチャートである。
【図16】本発明のさらに別の実施例の処理動作を示す
フローチャートである。
フローチャートである。
1 テストパターン格納ユニット 2 回路データ格納ユニット 3 LSIテスタ 4 CMOS集積回路DUT 5 論理シミュレータ 6 テスト結果格納ユニット 7 シミュレーション結果格納ユニット 8 故障箇所判定ユニット 9 診断結果 10 レイアウト情報格納ユニット
Claims (13)
- 【請求項1】 機能試験では異常が検出されずかつ直流
電源電流試験においてある特定のテストパターンのみに
ついて直流電源電流異常となるCMOS集積回路に対し
て前記機能試験の試験結果及び前記直流電源電流試験の
試験結果を利用して故障診断を行うCMOS集積回路の
故障診断装置であって、 前記機能試験を行うための回路への入出力信号を記述し
たテストパターンを格納するテストパターン格納手段
と、 前記テストパターンを受けて前記機能試験と前記直流電
源電流試験と前記直流電源電流の値の測定とを行う試験
手段と、 前記試験手段による前記機能試験の試験結果と前記直流
電源電流試験の試験結果と前記直流電源電流の測定結果
とを格納するテスト結果格納手段と、 被試験回路の素子配置情報と素子機能情報と素子及び端
子間の配線接続情報とを記録した回路データを格納する
回路データ格納手段と、 前記テストパターンと前記回路データとに基づいて前記
テストパターンが前記被試験回路に印加された時の時々
刻々の回路内部の動作を論理的にシミュレーションする
論理シミュレータと、 前記論理シミュレータのシミュレーション結果を格納す
るシミュレーション結果格納手段と、 前記機能試験の試験結果と前記直流電源電流試験の試験
結果と前記シミュレーション結果とから予想される故障
候補集合を作成して各故障が存在した時に流れる直流電
源電流を未知数とする連立1次方程式を作成しかつ前記
連立1次方程式を解くことで複数の故障を含む信号線間
の短絡故障を推定する故障箇所判定手段とを有すること
を特徴とする故障診断装置。 - 【請求項2】 前記CMOS集積回路のチップ上におけ
る各配線の位置情報と前記CMOS集積回路のゲートレ
ベルの回路の各配線の対応情報とを格納するレイアウト
情報格納手段と、 前記レイアウト情報格納手段に格納された情報に基づい
てレイアウト上の制限から故障の発生する可能性のある
故障発生箇所を選択する選択手段とを含み、 前記故障箇所判定手段は、前記選択手段で選択された前
記故障発生箇所における前記機能試験の試験結果と前記
直流電源電流試験の試験結果と前記シミュレーション結
果とから予想される故障候補集合を作成して各故障が存
在した時に流れる直流電源電流を未知数とする連立1次
方程式を作成しかつ前記連立1次方程式を解くことで複
数の故障を含む信号線間の短絡故障を推定するよう構成
したことを特徴とする請求項1記載の故障診断装置。 - 【請求項3】 前記選択手段は、前記CMOS集積回路
のチップ上において配線同士が近接する箇所及び前記配
線同士が交差する箇所のうち少なくとも一方を前記故障
発生箇所として選択するよう構成したことを特徴とする
請求項2記載の故障診断装置。 - 【請求項4】 前記CMOS集積回路のチップ上におけ
る各配線の位置情報と前記CMOS集積回路のゲートレ
ベルの回路の各配線の対応情報とを格納するレイアウト
情報格納手段と、 前記故障箇所判定手段で推定された短絡故障と前記レイ
アウト情報格納手段に格納されたレイアウト情報とから
前記CMOS集積回路のチップ上で実際に故障が発生し
ている場所を特定する手段とを含むことを特徴とする請
求項1記載の故障診断装置。 - 【請求項5】 前記故障箇所判定手段で推定された短絡
故障と前記レイアウト情報格納手段に格納されたレイア
ウト情報とから前記CMOS集積回路のチップ上で実際
に故障が発生している場所を特定する手段とを含むこと
を特徴とする請求項2または請求項3記載の故障診断装
置。 - 【請求項6】 前記故障箇所判定手段で推定された短絡
故障のうち存在する可能性の低い故障を除去する除去手
段を含むことを特徴とする請求項1から請求項5のいず
れか記載の故障診断装置。 - 【請求項7】 前記除去手段は、同時に発生する故障数
が多い短絡故障を前記存在する可能性の低い故障として
除去するよう構成したことを特徴とする請求項6記載の
故障診断装置。 - 【請求項8】 機能試験では異常が検出されずかつ直流
電源電流試験においてある特定のテストパターンのみに
ついて直流電源電流異常となるCMOS集積回路に対し
て前記機能試験の試験結果と前記直流電源電流試験の試
験結果と前記直流電源電流の測定結果とを利用して故障
診断を行うCMOS集積回路の故障診断方法であって、 前記機能試験を行うための回路への入出力信号を記述し
たテストパターンに基づいて前記機能試験と前記直流電
源電流試験とを行う第1のステップと、前記直流電源電流試験で異常が検出されないテストパタ
ーンを印加した時に異常が検出されない場合に前記異常
が検出されないテストパターンを印加した時点での前記
CMOS集積回路の内部の信号値を前記CMOS集積回
路の内部動作のシミュレーション結果から得る 第2のス
テップと、前記直流電源電流試験で異常が検出されるテストパター
ンを印加した時に異常が検出された場合に前記異常が検
出されるテストパターンを印加した時点での前記CMO
S集積回路の内部の信号値を前記CMOS集積回路の内
部動作のシミュレーション結果から得る 第3のステップ
と、 前記CMOS集積回路の内部動作のシミュレーション結
果と前記機能試験及び前記直流電源電流試験の試験結果
と前記第2及び第3のステップ各々で得たシミュレーシ
ョン結果とから故障候補となる短絡故障を選出する第4
のステップと、前記故障候補の夫々が存在したと仮定した時に流れる直
流電源電流を未知数とする連立一次方程式を作成しかつ
前記連立一次方程式を解くことで複数の故障を含む信号
線間の 短絡故障を選出する第5のステップとからなるこ
とを特徴とする故障診断方法。 - 【請求項9】 前記CMOS集積回路のチップ上におけ
る各配線の位置情報と前記CMOS集積回路のゲートレ
ベルの回路の各配線の対応情報とに基づいてレイアウト
上の制限から故障の発生する可能性のある故障発生箇所
を選択するステップを含み、前記故障発生箇所における
故障のみを故障候補として診断するようにしたことを特
徴とする請求項8記載の故障診断方法。 - 【請求項10】 前記故障発生箇所を選択するステップ
は、前記CMOS集積回路のチップ上において配線同士
が近接する箇所及び前記配線同士が交差する箇所のうち
少なくとも一方を前記故障発生箇所として選択するよう
にしたことを特徴とする請求項9記載の故障診断方法。 - 【請求項11】 前記第5のステップで推定された短絡
故障と前記CMOS集積回路のチップ上における各配線
の位置情報と前記CMOS集積回路のゲートレベルの回
路の各配線の対応情報とから前記CMOS集積回路のチ
ップ上で実際に故障が発生している場所を特定するステ
ップを含むことを特徴とする請求項8から請求項10の
いずれか記載の故障診断方法。 - 【請求項12】 前記第5のステップで推定された短絡
故障のうち存在する可能性の低い故障を除去するステッ
プを含むことを特徴とする請求項8から請求項11のい
ずれか記載の故障診断方法。 - 【請求項13】 前記存在する可能性の低い故障を除去
するステップは、同時に発生する故障数が多い短絡故障
を前記存在する可能性の低い故障として除去するように
したことを特徴とする請求項12記載の故障診断方法。
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- 1996-07-03 JP JP8172722A patent/JP2904129B2/ja not_active Expired - Fee Related
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