JP2904129B2 - Ｃｍｏｓ集積回路の故障診断装置及び故障診断方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＣＭＯＳ集積回路の
故障診断装置及び故障診断方法に関し、特にＩｄｄｑ
（直流電源電流）試験結果による電源電流異常情報から
ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ−
Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）集積回路の
故障箇所を推定する故障診断方法に関する。

【０００２】

【従来の技術】従来、この種の故障診断方法において
は、故障が発生したＣＭＯＳ集積回路の故障原因を究明
するために、故障箇所を特定する目的で用いられてお
り、例えば電子ビームを用いて集積回路チップ上の各部
電圧を観測することで故障箇所を特定する方法がある。

【０００３】特開平５−４５４２３号公報には、電子ビ
ームテスタを用いる集積回路の故障解析において、集積
回路の電位コントラスト像を高速にかつ劣化させずに得
るための技術が記載されている。

【０００４】この技術はＬＳＩ（大規模集積回路）テス
タを用いて集積回路を駆動しながら、その駆動タイミン
グに同期して電位コントラスト像を得るもので、その際
に電位コントラスト像を得るテストパターンの印加状態
を一時保持しながら電位コントラスト像を得ることを特
徴としている。

【０００５】また、他の故障診断方法としては、エミッ
ション顕微鏡を使用する故障診断手法や液晶を利用する
故障診断手法等があるが、これらはいずれも集積回路を
開封する必要があり、集積回路の高集積化によってその
故障位置を特定することが困難になりつつある。

【０００６】

【発明が解決しようとする課題】上述した従来の故障診
断方法では、電子ビームテスタを用いて集積回路の故障
解析を行う方法の場合、電子ビームを利用して集積回路
の配線電位を測定しているため、集積回路の微細化や多
層化、及び高密度化によって目的とする配線電位の測定
が困難になり、故障箇所の特定が不可能となってしま
う。

【０００７】また、デバイスの機能試験において、その
入出力信号値では異常が検出されず、特定の入力条件に
おいてのみ特異的に異常電源電流が流れるＩｄｄｑ故障
の場合、この従来の手法は正常なデバイスにおけるチッ
プ上の配線の期待信号値と実際のデバイスでの配線の信
号値とが異なるような配線を追跡していって故障箇所を
特定する手法であるので、有効に機能しないという問題
がある。

【０００８】Ｉｄｄｑ不良故障が存在すると、回路の状
態によっては極めて大きな電流が流れるため、携帯電話
機等のように低消費電力を必要とする機器に用いられる
場合に期待される性能が得られない。

【０００９】そこで、本発明の目的は上記の問題点を解
消し、ＣＭＯＳ集積回路において機能試験では入出力信
号値に異常が検出されないが、テストパターンによって
特異的に電源電流値に異常が発生するＩｄｄｑ不良故障
においてその故障原因となった故障箇所を故障が複数の
場合も含めて特定することができるＣＭＯＳ集積回路の
故障診断装置及び故障診断方法を提供することにある。

【００１０】また、本発明の他の目的は、故障が実際に
起きているチップ上の位置を指摘することができるＣＭ
ＯＳ集積回路の故障診断装置及び故障診断方法を提供す
ることにある。

【００１１】

【課題を解決するための手段】本発明によるＣＭＯＳ集
積回路の故障診断装置は、機能試験では異常が検出され
ずかつ直流電源電流試験においてある特定のテストパタ
ーンのみについて直流電源電流異常となるＣＭＯＳ集積
回路に対して前記機能試験の試験結果及び前記直流電源
電流試験の試験結果を利用して故障診断を行うＣＭＯＳ
集積回路の故障診断装置であって、前記機能試験を行う
ための回路への入出力信号を記述したテストパターンを
格納するテストパターン格納手段と、前記テストパター
ンを受けて前記機能試験と前記直流電源電流試験と前記
直流電源電流の値の測定とを行う試験手段と、前記試験
手段による前記機能試験の試験結果と前記直流電源電流
試験の試験結果と前記直流電源電流の測定結果とを格納
するテスト結果格納手段と、被試験回路の素子配置情報
と素子機能情報と素子及び端子間の配線接続情報とを記
録した回路データを格納する回路データ格納手段と、前
記テストパターンと前記回路データとに基づいて前記テ
ストパターンが前記被試験回路に印加された時の時々刻
々の回路内部の動作を論理的にシミュレーションする論
理シミュレータと、前記論理シミュレータのシミュレー
ション結果を格納するシミュレーション結果格納手段
と、前記機能試験の試験結果と前記直流電源電流試験の
試験結果と前記シミュレーション結果とから予想される
故障候補集合を作成して各故障が存在した時に流れる直
流電源電流を未知数とする連立１次方程式を作成しかつ
前記連立１次方程式を解くことで複数の故障を含む信号
線間の短絡故障を推定する故障箇所判定手段とを備えて
いる。

【００１２】本発明による他のＣＭＯＳ集積回路の故障
診断装置は、上記の構成のほかに、前記ＣＭＯＳ集積回
路のチップ上における各配線の位置情報と前記ＣＭＯＳ
集積回路のゲートレベルの回路の各配線の対応情報とを
格納するレイアウト情報格納手段と、前記レイアウト情
報格納手段に格納された情報に基づいてレイアウト上の
制限から故障の発生する可能性のある故障発生箇所を選
択する選択手段とを具備し、前記故障箇所判定手段を、
前記選択手段で選択された前記故障発生箇所における前
記機能試験の試験結果と前記直流電源電流試験の試験結
果と前記シミュレーション結果とから予想される故障候
補集合を作成して各故障が存在した時に流れる直流電源
電流を未知数とする連立１次方程式を作成しかつ前記連
立１次方程式を解くことで複数の故障を含む信号線間の
短絡故障を推定するよう構成している。

【００１３】本発明による別のＣＭＯＳ集積回路の故障
診断装置は、上記の構成のほかに、前記ＣＭＯＳ集積回
路のチップ上における各配線の位置情報と前記ＣＭＯＳ
集積回路のゲートレベルの回路の各配線の対応情報とを
格納するレイアウト情報格納手段と、前記故障箇所判定
手段で推定された短絡故障と前記レイアウト情報格納手
段に格納されたレイアウト情報とから前記ＣＭＯＳ集積
回路のチップ上で実際に故障が発生している場所を特定
する手段とを具備している。

【００１４】本発明によるＣＭＯＳ集積回路の故障診断
方法は、機能試験では異常が検出されずかつ直流電源電
流試験においてある特定のテストパターンのみについて
直流電源電流異常となるＣＭＯＳ集積回路に対して前記
機能試験の試験結果と前記直流電源電流試験の試験結果
と前記直流電源電流の測定結果とを利用して故障診断を
行うＣＭＯＳ集積回路の故障診断方法であって、前記機
能試験を行うための回路への入出力信号を記述したテス
トパターンに基づいて前記機能試験と前記直流電源電流
試験とを行う第１のステップと、前記直流電源電流試験
で異常が検出されないテストパターンを印加した時に異
常が検出されない場合に前記異常が検出されないテスト
パターンを印加した時点での前記ＣＭＯＳ集積回路の内
部の信号値を前記ＣＭＯＳ集積回路の内部動作のシミュ
レーション結果から得る第２のステップと、前記直流電
源電流試験で異常が検出されるテストパターンを印加し
た時に異常が検出された場合に前記異常が検出されるテ
ストパターンを印加した時点での前記ＣＭＯＳ集積回路
の内部の信号値を前記ＣＭＯＳ集積回路の内部動作のシ
ミュレーション結果から得る第３のステップと、前記Ｃ
ＭＯＳ集積回路の内部動作のシミュレーション結果と前
記機能試験及び前記直流電源電流試験の試験結果と前記
第２及び第３のステップ各々で得たシミュレーション結
果とから故障候補となる短絡故障を選出する第４のステ
ップと、前記故障候補の夫々が存在したと仮定した時に
流れる直流電源電流を未知数とする連立一次方程式を作
成しかつ前記連立一次方程式を解くことで複数の故障を
含む信号線間の短絡故障を選出する第５のステップとか
らなっている。

【００１５】本発明によるＣＭＯＳ集積回路の故障診断
方法は、上記のステップのほかに、前記ＣＭＯＳ集積回
路のチップ上における各配線の位置情報と前記ＣＭＯＳ
集積回路のゲートレベルの回路の各配線の対応情報とに
基づいてレイアウト上の制限から故障の発生する可能性
のある故障発生箇所を選択するステップを含み、前記故
障発生箇所における故障のみを故障候補として診断する
ようにしている。

【００１６】本発明によるＣＭＯＳ集積回路の故障診断
方法は、上記のステップのほかに、前記第５のステップ
で推定された短絡故障と前記ＣＭＯＳ集積回路のチップ
上における各配線の位置情報と前記ＣＭＯＳ集積回路の
ゲートレベルの回路の各配線の対応情報とから前記ＣＭ
ＯＳ集積回路のチップ上で実際に故障が発生している場
所を特定するステップを含んでいる。

【００１７】

【発明の実施の形態】まず、本発明の作用について以下
に述べる。

【００１８】本発明によるＣＭＯＳ集積回路の故障診断
装置は、機能試験を行う時のテストパターンを格納する
テストパターン格納ユニットと、テストパターンに基づ
きＣＭＯＳ集積回路の機能試験を実行しかつ同時に電源
電流を観測するＩｄｄｑ試験を行うＬＳＩテスタと、機
能試験及びＩｄｄｑ試験各々の結果を記録するテスト結
果格納ユニットと、ＣＭＯＳ集積回路の回路データを保
存する回路データ格納ユニットと、回路データとテスト
パターンとからこのテストパターンをその回路に与えた
時の回路の内部の各信号線の信号値の挙動をシミュレー
ションする論理シミュレータと、シミュレーション結果
である回路動作の期待値を保存するシミュレーション結
果格納ユニットと、シミュレーション結果とテスト結果
とから故障が発生している可能性のある箇所を推定して
その推定箇所を出力する故障箇所判定ユニットとを備え
ている。

【００１９】これによって、ＣＭＯＳ集積回路において
機能試験では入出力信号値に異常が検出されないが、テ
ストパターンによって特異的に電源電流値に異常が発生
するＩｄｄｑ不良故障においてその故障原因となった故
障箇所を故障が複数の場合も含めて特定することが可能
となる。

【００２０】ここで、Ｉｄｄｑ異常電流が流れるメカニ
ズムについて考える。今、信号値“１”の配線と信号値
“０”の配線とが何らかの原因によって抵抗Ｒで短絡し
ているとする。その場合、抵抗Ｒの抵抗値が十分大きけ
れば、夫々の信号線の信号値は閾値を越えることなく、
依然として“１”及び“０”を保つ。しかしながら、抵
抗Ｒによる短絡電流はデバイス全体の電源電流に反映さ
れ、通常では検出されない異常に大きな電流となり、Ｉ
ｄｄｑ異常として検出される。

【００２１】この抵抗ＲによるＩｄｄｑ異常は両者の信
号線の信号値が互いに異なる時にのみ生じ、両者の信号
線の信号値が同一であればＩｄｄｑ異常が検出されるこ
とはない。すなわち、テストパターンｐを印加した時点
で、信号値“１”を示す信号線の集合をＨ（ｐ）、信号
値“０”を示す信号線の集合をＬ（ｐ）とした時にＩｄ
ｄｑ異常電流が流れなければ、Ｈ（ｐ）とＬ（ｐ）との
間のどの信号線間にも短絡故障は存在しない。

【００２２】また、Ｉｄｄｑ異常電流が流れれば、Ｈ
（ｐ）とＬ（ｐ）との間の信号線間に短絡故障が存在す
ることとなる。尚、このとき、電源線の信号値を
“１”、グランド線の信号値を“０”とし、夫々を信号
線とみなすことで、電源線及びグランド線が関係する短
絡故障も診断対象とすることが可能である。

【００２３】テストパターンをＣＭＯＳ集積回路に入力
し、個々のパターン夫々についてＩｄｄｑ異常電流の有
無をテストすることで、短絡故障が存在する位置の候補
を信号線の組合せとしてリストアップする。

【００２４】あるテストパターンをＣＭＯＳ集積回路に
入力した時にＩｄｄｑ異常が観測されたとし、そのとき
の故障候補をｆi で表し、故障ｆi によるＩｄｄｑ異常
電流値をＩi とする。

【００２５】また、テストパターンｐをＣＭＯＳ集積回
路に入力した時にＩｄｄｑ異常が検出され、そのときの
Ｉｄｄｑ異常電流値をＩｄｄｑ（ｐ）とすると、テスト
パターンｐの入力によって故障候補ｆi が顕在化するな
らば（つまり、故障候補ｆiで示される２つの信号線の
値が相反するならば）、Ｄip＝１とし、顕在化しなけれ
ばＤip＝０とすると、ｆi ×Ｉi ×Ｄip［……（１）］
のｉに関する全ての総和はＩｄｄｑ（ｐ）に等しくな
る。

【００２６】Ｉｄｄｑ異常電流が検出される全てのテス
トパターンについて、この（１）式を求めてＩｉを算出
すると、Ｉi ≠０であれば故障ｆi の存在が推定され、
Ｉi＝０であれば故障ｆi の存在が否定される。

【００２７】次に、本発明の実施例について図面を参照
して説明する。図１は本発明の一実施例の構成を示すブ
ロック図である。図において、本発明の一実施例による
ＣＭＯＳ集積回路の故障診断装置はテストパターン格納
ユニット１と、回路データ格納ユニット２と、ＬＳＩテ
スタ３と、ＣＭＯＳ集積回路ＤＵＴ（ＤｅｖｉｃｅＵｎ
ｄｅｒ Ｔｅｓｔ）（以下、ＤＵＴとする）４と、論理
シミュレータ５と、テスト結果格納ユニット６と、シミ
ュレーション結果格納ユニット７と、故障箇所判定ユニ
ット８とから構成されている。

【００２８】テストパターン格納ユニット１には被検査
デバイスであるＤＵＴ４の機能を検査するためのＤＵＴ
４に対する入出力の信号列であるテストパターンが保存
されている。回路データ格納ユニット２にはＤＵＴ４の
ゲートレベル回路情報が格納されている。ここで、回路
情報は存在する回路素子の情報と、回路素子間並びにＤ
ＵＴ４の入出力信号ピン間との接続情報と、回路素子の
機能動作を記述する情報とから構成されている。

【００２９】ＬＳＩテスタ３はテストパターン格納ユニ
ット１に接続され、テストパターン格納ユニット１から
送られてくるテストパターンに基づきＬＳＩテスタ３に
接続されたＤＵＴ４の機能試験を行うとと共に、同時に
個々のテストパターン毎にＤＵＴ４の電源電流を観測
し、電源電流が規定値以上に流れるかどうかを試験する
Ｉｄｄｑ試験を行う。上記の機能試験及びＩｄｄｑ試験
各々の結果はテスト結果格納ユニット６に送られて保存
される。

【００３０】論理シミュレータ５はテストパターン格納
ユニット１と回路データ格納ユニット２とに接続され、
ＤＵＴ４にテストパターンを印加したときの回路動作の
シミュレーションを実行する。このシミュレーションの
実行結果はシミュレーション結果格納ユニット７に送ら
れて保存される。

【００３１】故障箇所判定ユニット８はテスト結果格納
ユニット６とシミュレーション結果格納ユニット７とに
接続され、夫々から送られてくるデータに基づいてＤＵ
Ｔ４に存在している故障箇所を判定する。この判定結果
は診断結果９として出力される。

【００３２】図２及び図３は本発明の一実施例の処理動
作を示すフローチャートであり、図４は本発明の一実施
例の処理動作を説明するための例題回路の一例を示す回
路図であり、図５は図４に示す例題回路に対するテスト
パターンの一例を示す図であり、図６は図４に示す例題
回路のシミュレーション結果の一例を示す図であり、図
７は図４に示す例題回路の試験結果の一例を示す図であ
る。

【００３３】図４において、例題回路はインバータ１１
〜１３と、ナンド回路１４〜１８とから構成されてい
る。インバータ１１は信号線ｙを介して入力される信号
を反転し、その反転信号を信号線ａを介してナンド回路
１４，１５に出力する。

【００３４】インバータ１２は信号線ｗを介して入力さ
れる信号を反転し、その反転信号を信号線ｂを介してナ
ンド回路１７に出力する。インバータ１３は信号線ｚを
介して入力される信号を反転し、その反転信号を信号線
ｃを介してナンド回路１７に出力する。

【００３５】ナンド回路１４は信号線ｘを介して入力さ
れる信号とインバータ１１から信号線ａを介して入力さ
れる信号とのナンドをとり、その結果を信号線ｄを介し
てナンド回路１８に出力する。ナンド回路１５は信号線
ｗ，ｚを介して入力される信号とインバータ１１から信
号線ａを介して入力される信号とのナンドをとり、その
結果を信号線ｅを介してナンド回路１８に出力する。

【００３６】ナンド回路１６は信号線ｘ，ｙ，ｚを介し
て入力される信号のナンドをとり、その結果を信号線ｆ
を介してナンド回路１８に出力する。ナンド回路１７は
信号線ｘを介して入力される信号とインバータ１２，１
３から信号線ｂ，ｃを介して入力される信号とのナンド
をとり、その結果を信号線ｇを介してナンド回路１８に
出力する。ナンド回路１８はナンド回路１４〜１７各々
から信号線ｄ，ｅ，ｆ，ｇを介して入力される信号のナ
ンドをとり、その結果を信号線ｕを介して出力する。

【００３７】また、図５において、テストパターン＃１
〜＃１６は夫々信号線ｘ，ｙ，ｗ，ｚ，ｕ上の信号の値
からなっている。本例ではテストパターン＃１として
“０００００”、テストパターン＃２として“０００１
０”、テストパターン＃３として“００１００”、テス
トパターン＃４として“００１１１”、テストパターン
＃５として“０１０００”、テストパターン＃６として
“０１０１０”、テストパターン＃７として“０１１０
０”、テストパターン＃８として“０１１１０”、テス
トパターン＃９として“１０００１”、テストパターン
＃１０として“１００１１”、テストパターン＃１１と
して“１０１０１”、テストパターン＃１２として“１
０１１１”、テストパターン＃１３として“１１００
１”、テストパターン＃１４として“１１０１０”、テ
ストパターン＃１５として“１１１００”、テストパタ
ーン＃１６として“１１１１１”が夫々設定され、テス
トパターン格納ユニット１に格納されている。

【００３８】さらに、図６において、例題回路のシミュ
レーション結果＃１〜＃１６は夫々信号線ｘ，ｙ，ｗ，
ｚ，ａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇ，ｕ上の信号の値から
なっている。

【００３９】本例ではシミュレーション結果＃１として
“００００１１１１１１１０”、シミュレーション結果
＃２として“０００１１１０１１１１０”、シミュレー
ション結果＃３として“００１０１０１１１１１０”、
シミュレーション結果＃４として“００１１１００１０
１１１”、シミュレーション結果＃５として“０１００
０１１１１１１０”、シミュレーション結果＃６として
“０１０１０１０１１１１０”、シミュレーション結果
＃７として“０１１０００１１１１１０”、シミュレー
ション結果＃８として“０１１１０００１１１１０”、
シミュレーション結果＃９として“１０００１１１０１
１０１”、シミュレーション結果＃１０として“１００
１１１００１１１１”、シミュレーション結果＃１１と
して“１０１０１０１０１１１１”、シミュレーション
結果＃１２として“１０１１１０００００１１”、シミ
ュレーション結果＃１３として“１１０００１１１１１
０１”、シミュレーション結果＃１４として“１１０１
０１０１１１１０”、シミュレーション結果＃１５とし
て“１１１０００１１１１１０”、シミュレーション結
果＃１６として“１１１１０００１１０１１”が得られ
たことが示されており、夫々シミュレーション結果格納
ユニット７に格納されている。

【００４０】さらにまた、図７において、例題回路の試
験結果はテストパターン＃１〜＃１６毎に機能試験の結
果（不良）と、Ｉｄｄｑ試験の結果（不良）と、Ｉｄｄ
ｑ電流値（ｍＡ）とからなる。

【００４１】本例ではテストパターン＃１に対応して機
能試験の結果「正常」と、Ｉｄｄｑ試験の結果「正常」
と、Ｉｄｄｑ電流値＝０（ｍＡ）とが保存されており、
テストパターン＃２に対応して機能試験の結果「正常」
と、Ｉｄｄｑ試験の結果「正常」と、Ｉｄｄｑ電流値＝
０（ｍＡ）とが保存されている。

【００４２】テストパターン＃３に対応して機能試験の
結果「正常」と、Ｉｄｄｑ試験の結果「正常」と、Ｉｄ
ｄｑ電流値＝０（ｍＡ）とが保存されており、テストパ
ターン＃４に対応して機能試験の結果「正常」と、Ｉｄ
ｄｑ試験の結果「異常」と、Ｉｄｄｑ電流値＝０．７
（ｍＡ）とが保存されている。

【００４３】テストパターン＃５に対応して機能試験の
結果「正常」と、Ｉｄｄｑ試験の結果「正常」と、Ｉｄ
ｄｑ電流値＝０（ｍＡ）とが保存されており、テストパ
ターン＃６に対応して機能試験の結果「正常」と、Ｉｄ
ｄｑ試験の結果「正常」と、Ｉｄｄｑ電流値＝０（ｍ
Ａ）とが保存されている。

【００４４】テストパターン＃７に対応して機能試験の
結果「正常」と、Ｉｄｄｑ試験の結果「正常」と、Ｉｄ
ｄｑ電流値＝０（ｍＡ）とが保存されており、テストパ
ターン＃８に対応して機能試験の結果「正常」と、Ｉｄ
ｄｑ試験の結果「正常」と、Ｉｄｄｑ電流値＝０（ｍ
Ａ）とが保存されている。

【００４５】テストパターン＃９に対応して機能試験の
結果「正常」と、Ｉｄｄｑ試験の結果「異常」と、Ｉｄ
ｄｑ電流値＝３．４（ｍＡ）とが保存されており、テス
トパターン＃１０に対応して機能試験の結果「正常」
と、Ｉｄｄｑ試験の結果「異常」と、Ｉｄｄｑ電流値＝
１．１（ｍＡ）とが保存されている。

【００４６】テストパターン＃１１に対応して機能試験
の結果「正常」と、Ｉｄｄｑ試験の結果「異常」と、Ｉ
ｄｄｑ電流値＝１．１（ｍＡ）とが保存されており、テ
ストパターン＃１２に対応して機能試験の結果「正常」
と、Ｉｄｄｑ試験の結果「異常」と、Ｉｄｄｑ電流値＝
１．１（ｍＡ）とが保存されている。

【００４７】テストパターン＃１３に対応して機能試験
の結果「正常」と、Ｉｄｄｑ試験の結果「異常」と、Ｉ
ｄｄｑ電流値＝２．３（ｍＡ）とが保存されており、テ
ストパターン＃１４に対応して機能試験の結果「正常」
と、Ｉｄｄｑ試験の結果「正常」と、Ｉｄｄｑ電流値＝
０（ｍＡ）とが保存されている。

【００４８】テストパターン＃１５に対応して機能試験
の結果「正常」と、Ｉｄｄｑ試験の結果「正常」と、Ｉ
ｄｄｑ電流値＝０（ｍＡ）とが保存されており、テスト
パターン＃１６に対応して機能試験の結果「正常」と、
Ｉｄｄｑ試験の結果「異常」と、Ｉｄｄｑ電流値＝０．
７（ｍＡ）とが保存されている。これら試験結果はテス
ト結果格納ユニット６に格納されている。

【００４９】これら図１〜図７を用いて本発明の一実施
例の動作について説明する。尚、テストパターン格納ユ
ニット１とテスト結果格納ユニット６とシミュレーショ
ン結果格納ユニット７とには夫々図５〜図７に示すよう
なデータが格納されているものとする。

【００５０】テストパターン格納ユニット１に納められ
たパターン情報はＬＳＩテスタ３に送られ、ＬＳＩテス
タ３からＤＵＴ４に入力される（図２ステップＳ１）。
パターン情報はあるタイムステップにＤＵＴ４に入力さ
れる信号ベクトル及び期待されるＤＵＴ４の出力ベクト
ルからなる。図４に示す例題回路におけるパターン情報
は図５に示す通りである。

【００５１】ＬＳＩテスタ３はテストパターンに基づい
てＤＵＴ４に信号ベクトルを入力し、そのときのＤＵＴ
４の出力ベクトルとテストパターンに記述された出力ベ
クトルとの比較を行う機能試験を行い（図２ステップＳ
２）、その結果をテスト結果格納ユニット６に送って格
納する（図２ステップＳ３）。

【００５２】また、ＬＳＩテスタ３はテストパターンに
基づいて信号ベクトルをＤＵＴ４に入力したことによっ
て流れるＤＵＴ４の電源電流を観測する。この電源電流
値はＩｄｄｑ（ｐ）であり、規定値より多く流れるとＩ
ｄｄｑ異常と判定する。その場合、Ｉｄｄｑ異常の判定
結果及びＩｄｄｑ（ｐ）の値もテスト結果格納ユニット
６に送られて格納される。

【００５３】ＤＵＴ４の回路情報は回路データ格納ユニ
ット２に格納されており、この回路情報はＤＵＴ４を構
成している素子の情報と素子間及び外部端子との接続情
報と素子の機能情報とから成り立っている。この回路情
報はテストパターンの情報とともに論理シミュレータ５
に送られ、ＤＵＴ４に上記テストパターンが入力された
ときのＤＵＴ４の動作をシミュレーションする。

【００５４】このシミュレーションではＤＵＴ４の内部
の信号線の値の変化も記録し、外部端子の値の変化も含
めてＤＵＴ４の動作結果はシミュレーション結果格納ユ
ニット７に格納される。図４に示す例題回路について，
図５に示すパターン情報を入力した時の回路の動作をシ
ミュレーションした結果は図６に示す通りである。

【００５５】一連のテストパターンをＤＵＴ４に入力し
た結果、ＤＵＴ４には機能故障が検出されなかったが、
いくつかのパターンの入力においてＩｄｄｑ異常が検出
されたものとする。

【００５６】図４に示す例題回路の場合、信号線ｅ，ｆ
間で短絡故障が、信号線ｄと電源線ｖｄｄとの間で短絡
故障が、信号線ｇと電源線ｖｄｄとの間で短絡故障が夫
々発生しているものとする。これらの短絡故障はこの例
題回路の機能には影響を及ぼさないが、Ｉｄｄｑ異常を
生じさせているものとする。この例題回路について図５
に示すパターン情報を用いてＩｄｄｑ試験を行った結果
を図７に示す。

【００５７】故障箇所判定ユニット８ではシミュレーシ
ョン結果格納ユニット７に格納されたシミュレーション
結果とテスト結果格納ユニット６に格納されたテスト結
果とから以下に示す処理を実行し、故障箇所を推定す
る。

【００５８】故障箇所判定ユニット８はまず全ての信号
線同士の組合せの集合Ｓを故障の発生している可能性の
ある信号線の組合せの候補の集合Ｆに設定し（図２ステ
ップＳ４）、上記のｐ（パターン番号）に１を設定する
（図２ステップＳ５）。

【００５９】今、テストパターンｐをＤＵＴ４に印加し
た時にＩｄｄｑ異常が検出されなかったとする。テスト
パターンｐを印加した時のＤＵＴ４の内部の各信号線の
値はシミュレーション結果から知ることができ、Ｈ
（ｐ）を信号値が“１”である信号線の集合、Ｌ（ｐ）
を信号値が“０”である信号線の集合とする。

【００６０】図４に示す例題回路の場合、テストパター
ン＃１を印加した時の“１”を示す信号線の集合Ｈ
（１）、“０”を示す信号線の集合Ｌ（１）は夫々、 Ｈ（１）＝｛ａ，ｂ，ｃ，ｄ，ｅ，ｆ，ｇ，ｖｄｄ｝ Ｌ（１）＝｛ｘ，ｙ，ｗ，ｚ，ｕ，ｇｎｄ｝ である（図２ステップＳ６〜Ｓ８）。

【００６１】Ｃ（Ｈ（ｐ），Ｌ（ｐ））で示される信号
線の組合せについては、Ｉｄｄｑ異常が検出されなかっ
たことから短絡故障が存在しない。但し、上記のＣ（Ｈ
（ｐ），Ｌ（ｐ））は、 Ｃ（Ｈ，Ｌ）＝｛（ｈ，ｌ）：ｈ∈Ｈ，ｌ∈Ｌ，（ｈ，
ｌ）＝（ｌ，ｈ）｝ で定義される。

【００６２】図４に示す例題回路の場合には、 Ｃ（Ｈ（１），Ｌ（１））＝｛（ａ，ｘ），（ａ，
ｙ），（ａ，ｗ），（ａ，ｚ），（ａ，ｕ），（ａ，ｇ
ｎｄ），（ｂ，ｘ），（ｂ，ｙ），（ｂ，ｗ），（ｂ，
ｚ），（ｂ，ｕ），（ｂ，ｇｎｄ），（ｃ，ｘ），
（ｃ，ｙ），（ｃ，ｗ），（ｃ，ｚ），（ｃ，ｕ），
（ｃ，ｇｎｄ），（ｄ，ｘ），（ｄ，ｙ），（ｄ，
ｗ），（ｄ，ｚ），（ｄ，ｕ），（ｄ，ｇｎｄ），
（ｅ，ｘ），（ｅ，ｙ），（ｅ，ｗ），（ｅ，ｚ），
（ｅ，ｕ），（ｅ，ｇｎｄ），（ｆ，ｘ），（ｆ，
ｙ），（ｆ，ｗ），（ｆ，ｚ），（ｆ，ｕ），（ｆ，ｇ
ｎｄ），（ｇ，ｘ），（ｇ，ｙ），（ｇ，ｗ），（ｇ，
ｚ），（ｇ，ｕ），（ｇ，ｇｎｄ），（ｖｄｄ，ｘ），
（ｖｄｄ，ｙ），（ｖｄｄ，ｗ），（ｖｄｄ，ｚ），
（ｖｄｄ，ｕ），（ｖｄｄ，ｇｎｄ）｝ で定義される。この場合、例えば信号線ａ，ｘ間には短
絡故障が存在しない。仮に、信号線ａ，ｘ間に短絡故障
が存在すれば、このテストパターン＃１が印加された時
にＩｄｄｑ異常が検出される筈である。

【００６３】これは上記のｐ（パターン番号）に１を設
定した後に（図２ステップＳ５）、テストパターンｐに
対する試験結果をテスト結果格納ユニット６から一つ一
つ読出し（図２ステップＳ６）、その試験結果がＩｄｄ
ｑ異常か否かを判定し（図２ステップＳ７）、Ｉｄｄｑ
異常でないと判定した試験結果に対してシミュレーショ
ン結果格納ユニット７のシミュレーション結果を基に信
号値が“１”である信号線の集合Ｈ（ｐ）と信号値が
“０”である信号線の集合Ｌ（ｐ）とを求めることで得
られる（図２ステップＳ８）。

【００６４】全ての信号線同士の組合せの集合ＳからＩ
ｄｄｑ異常が検出されなかったＣ（Ｈ（ｐ），Ｌ
（ｐ））を取り除くことで｛但し、ステップＳ４で集合
Ｓが集合Ｆに設定されているので、［Ｆ−Ｃ（Ｈ
（ｐ），Ｌ（ｐ））→Ｆ］となる｝、短絡故障が存在す
る可能性のある信号線の組合せが絞られる（図２ステッ
プＳ９）。

【００６５】この操作をＩｄｄｑ異常が検出されない全
てのテストパターンｐについて行うことによって、故障
の発生している可能性のある信号線の組合せの候補の集
合Ｆ＝｛ｆi ｝が得られる（図２ステップＳ６〜Ｓ１
１）。この場合、テストパターン数をｎとすると、ｐ＞
ｎとなるまで上記の操作を繰返し行うこととなる。

【００６６】図４に示す例題回路においては、図７に示
すように、テストパターン＃１，＃２，＃３，＃５，＃
６，＃７，＃８，＃１４，＃１５においてＩｄｄｑ異常
が検出されていないので、故障の発生している可能性の
ある信号線の組合せの候補の集合Ｆは、 Ｆ＝Ｓ−Ｃ（Ｈ（１），Ｌ（１））−Ｃ（Ｈ（２），Ｌ（２）） −Ｃ（Ｈ（３），Ｌ（３））−Ｃ（Ｈ（５），Ｌ（５）） −Ｃ（Ｈ（６），Ｌ（６））−Ｃ（Ｈ（７），Ｌ（７）） −Ｃ（Ｈ（８），Ｌ（８））−Ｃ（Ｈ（１４），Ｌ（１４）） −Ｃ（Ｈ（１５），Ｌ（１５）） ＝｛（ｄ，ｅ），（ｄ，ｆ），（ｅ，ｆ），（ｄ，ｇ），（ｅ，ｇ）， （ｆ，ｇ），（ｇｎｄ，ｕ），（ｄ，ｖｄｄ），（ｅ，ｖｄｄ）， （ｆ，ｖｄｄ），（ｇ，ｖｄｄ）｝ となり、この故障の発生している可能性のある信号線の
組合せの候補の集合Ｆが送出される（図２ステップＳ１
２）。ここで示される信号線の組合せのいずれか（複数
の場合もあり得る）に短絡故障が存在する。

【００６７】一方、テストパターンｑをＤＵＴ４に印加
した時にＩｄｄｑ異常が検出されたとする。これはＣ
（Ｈ（ｑ），Ｌ（ｑ））で表される信号線の組合せの集
合にＩｄｄｑ異常を起こしている故障が含まれているこ
とを意味している。

【００６８】すなわち、ＤＵＴ４に存在している全ての
故障のうち、いくつかの故障がテストパターンｑの印加
によるＤＵＴ４の回路内部の状態の変化によって顕在化
し、この顕在化した故障によってＤＵＴ４にＩｄｄｑ異
常電流が流れ、Ｉｄｄｑ異常が検出されたものである。

【００６９】Ｃ（Ｈ（ｑ），Ｌ（ｑ））の要素で上記の
集合Ｆに含まれるものの集合をＧ（ｑ）とすると、テス
トパターンｑの印加で顕在化した故障は集合Ｇ（ｑ）に
含まれる。

【００７０】図４に示す例題回路の場合、テストパター
ン＃４を印加した時にＩｄｄｑ異常が検出されている。
このとき、“１”を示す信号線の集合Ｈ（４）、“０”
を示す信号線の集合Ｌ（４）は夫々、 Ｈ（４）＝｛ｗ，ｚ，ａ，ｄ，ｆ，ｇ，ｕ，ｖｄｄ｝ Ｌ（４）＝｛ｘ，ｙ，ｂ，ｃ，ｅ，ｇｎｄ｝ である。

【００７１】これは上記のｑ（パターン番号）に１を設
定した後に（図３ステップＳ１３）、テストパターンｑ
に対する試験結果をテスト結果格納ユニット６から一つ
一つ読出し（図３ステップＳ１４）、その試験結果がＩ
ｄｄｑ異常か否かを判定し（図３ステップＳ１５）、Ｉ
ｄｄｑ異常であると判定した試験結果に対してシミュレ
ーション結果格納ユニット７のシミュレーション結果を
基に信号値が“１”である信号線の集合Ｈ（ｑ）と信号
値が“０”である信号線の集合Ｌ（ｑ）とを求めること
で得られる（図３ステップＳ１６）。

【００７２】これらのＣ（Ｈ（ｑ），Ｌ（ｑ））の要素
で上記の集合Ｆに含まれるものの集合Ｇ（ｑ）を求める
（図３ステップＳ１７）。上記の場合、テストパターン
＃４を印加した時にＩｄｄｑ異常が検出されているの
で、Ｃ（Ｈ（４），Ｌ（４））の要素で上記の集合Ｆに
含まれるものの集合Ｇ（４）は、 Ｇ（４） ＝Ｆ∧Ｃ（Ｈ（４），Ｌ（４）） ＝｛（ｄ，ｅ），（ｄ，ｆ），（ｅ，ｆ），（ｄ，ｇ），（ｅ，ｇ）， （ｆ，ｇ），（ｇｎｄ，ｕ），（ｄ，ｖｄｄ），（ｅ，ｖｄｄ）， （ｆ，ｖｄｄ），（ｇ，ｖｄｄ）｝ ∧｛（ｗ，ｘ），（ｗ，ｙ），（ｗ，ｂ），（ｗ，ｃ），（ｗ，ｅ）， （ｗ，ｇｎｄ）， （ｚ，ｘ），（ｚ，ｙ），（ｚ，ｂ），（ｚ，ｃ），（ｚ，ｅ）， （ｚ，ｇｎｄ）， （ａ，ｘ），（ａ，ｙ），（ａ，ｂ），（ａ，ｃ），（ａ，ｅ）， （ａ，ｇｎｄ）， （ｄ，ｘ），（ｄ，ｙ），（ｄ，ｂ），（ｄ，ｃ），（ｄ，ｅ）， （ｄ，ｇｎｄ）， （ｆ，ｘ），（ｆ，ｙ），（ｆ，ｂ），（ｆ，ｃ），（ｆ，ｅ）， （ｆ，ｇｎｄ）， （ｇ，ｘ），（ｇ，ｙ），（ｇ，ｂ），（ｇ，ｃ），（ｇ，ｅ）， （ｇ，ｇｎｄ）， （ｕ，ｘ），（ｕ，ｙ），（ｕ，ｂ），（ｕ，ｃ），（ｕ，ｅ）， （ｕ，ｇｎｄ）， （ｖｄｄ，ｘ），（ｖｄｄ，ｙ），（ｖｄｄ，ｂ），（ｖｄｄ，ｃ）， （ｖｄｄ，ｅ），（ｖｄｄ，ｇｎｄ）｝ ＝｛（ｄ，ｅ），（ｅ，ｆ），（ｅ，ｇ），（ｕ，ｇｎｄ）， （ｅ，ｖｄｄ）｝ となる。

【００７３】この操作をＩｄｄｑ異常が検出された全て
のテストパターンｑについて行うことによって、上記の
集合Ｆに含まれるものの集合Ｇ（ｑ）が得られる（図３
ステップＳ１４〜Ｓ１９）。この場合、テストパターン
数をｎとすると、ｑ＞ｎとなるまで上記の操作を繰返し
行うこととなる。

【００７４】Ｇ（ｑ）で表される信号線の組合せを｛ｇ
q1，ｇq2，……，ｇqn）とし、短絡故障ｇqiが存在した
場合の故障ｇqiによるＩｄｄｑ電流を未知数Ｉｄｄｑ
（ｑ，ｉ）とすると、 Ｉｄｄｑ（ｑ）＝ΣＩｄｄｑ（ｑ，ｉ） となる。ここで、Σはｉ＝１〜ｎの総和である。

【００７５】Ｉｄｄｑ異常が検出された全てのテストパ
ターンｑについて上式を求めると、Ｉｄｄｑ（ｑ，ｉ）
を変数とする連立１次方程式Ａが得られる。この連立１
次方程式を解くことによって、Ｉｄｄｑ（ｑ，ｉ）が定
まる。この時、Ｉｄｄｑ（ｑ，ｉ）＝０であるならば、
ｇqiで示される信号線間の短絡故障は存在しない。ま
た、Ｉｄｄｑ（ｑ，ｉ）≠０であるならば、ｇqiで示さ
れる信号線間に短絡故障が存在するものと推定される。

【００７６】図４に示す例題回路について上記連立１次
方程式Ａを求めると、 ０．７＝ｉ（ｄ，ｅ）＋ｉ（ｅ，ｆ）＋ｉ（ｇｎｄ，
ｕ）＋ｉ（ｅ，ｖｄｄ） ３．４＝ｉ（ｄ，ｅ）＋ｉ（ｄ，ｆ）＋ｉ（ｅ，ｇ）＋
ｉ（ｆ，ｇ）＋ｉ（ｇｎｄ，ｕ）＋ｉ（ｄ，ｖｄｄ）＋
ｉ（ｇ，ｖｄｄ） １．１＝ｉ（ｄ，ｅ）＋ｉ（ｄ，ｆ）＋ｉ（ｄ，ｇ）＋
ｉ（ｇｎｄ，ｕ）＋ｉ（ｄ，ｖｄｄ） １．１＝ｉ（ｄ，ｅ）＋ｉ（ｄ，ｆ）＋ｉ（ｄ，ｇ）＋
ｉ（ｇｎｄ，ｕ）＋ｉ（ｄ，ｖｄｄ） １．１＝ｉ（ｄ，ｇ）＋ｉ（ｅ，ｇ）＋ｉ（ｆ，ｇ）＋
ｉ（ｇｎｄ，ｕ）＋ｉ（ｄ，ｖｄｄ）＋ｉ（ｅ，ｖｄ
ｄ）＋ｉ（ｆ，ｖｄｄ） ２．３＝ｉ（ｄ，ｇ）＋ｉ（ｅ，ｇ）＋ｉ（ｆ，ｇ）＋
ｉ（ｇｎｄ，ｕ）＋ｉ（ｇ，ｖｄｄ） ０．７＝ｉ（ｄ，ｆ）＋ｉ（ｅ，ｆ）＋ｉ（ｆ，ｇ）＋
ｉ（ｇｎｄ，ｕ）＋ｉ（ｆ，ｖｄｄ） となる。但し、ｉ（ｓ，ｔ）は信号線ｓ，ｔの短絡故障
によるＩｄｄｑ電流を表す。

【００７７】また、ｉ（ｓ，ｔ）≧０という制約条件の
基にこの連立１次方程式Ａの解の１つとして、 ｉ（ｄ，ｅ）＝０ ｉ（ｅ，ｆ）＝０．７ ｉ（ｅ，ｇ）＝０ ｉ（ｄ，ｆ）＝０ ｉ（ｇｎｄ，ｕ）＝０ ｉ（ｅ，ｖｄｄ）＝０ ｉ（ｄ，ｖｄｄ）＝１．１ ｉ（ｇ，ｖｄｄ）＝２．３ ｉ（ｄ，ｇ）＝０ ｉ（ｆ，ｇ）＝０ ｉ（ｆ，ｖｄｄ）＝０ が得られる。

【００７８】上記の内容から信号線ｅ，ｆ間の短絡故
障、信号線ｄ，ｖｄｄ間の短絡故障、信号線ｇ，ｖｄｄ
間の短絡故障が推定される（図３ステップＳ２０）。こ
の推定結果は診断結果９として出力される。

【００７９】図８は本発明の他の実施例の構成を示すブ
ロック図である。図において、本発明の他の実施例によ
るＣＭＯＳ集積回路の故障診断装置は故障箇所判定ユニ
ット８の代わりに故障箇所判定ユニット８ａを配設し、
レイアウト情報格納ユニット１０を設けた以外は図１に
示す本発明の一実施例によるＣＭＯＳ集積回路の故障診
断装置と同様の構成となっており、同一構成要素には同
一符号を付してある。また、同一構成要素の動作は本発
明の一実施例と同様である。

【００８０】レイアウト情報格納ユニット１０にはＤＵ
Ｔ４のチップ上の各配線の位置と、各配線がＤＵＴ４を
ゲートレベル回路で表現したときにどの信号線に相当す
るかを示す情報が格納されている。

【００８１】故障箇所判定ユニット８ａはテスト結果格
納ユニット６とシミュレーション結果格納ユニット７と
レイアウト情報格納ユニット１０とに接続され、夫々か
ら送られてくるデータに基づいてＤＵＴ４に存在してい
る故障箇所を判定する。この判定結果は診断結果９とし
て出力される。

【００８２】図９及び図１０は本発明の他の実施例の処
理動作を示すフローチャートである。これら図８〜図１
０を用いて図４〜図７に示す例題回路に対する動作につ
いて説明する。尚、テストパターン格納ユニット１とテ
スト結果格納ユニット６とシミュレーション結果格納ユ
ニット７とには夫々図５〜図７に示すようなデータが格
納されているものとする。

【００８３】テストパターン格納ユニット１に納められ
たパターン情報はＬＳＩテスタ３に送られ、ＬＳＩテス
タ３からＤＵＴ４に入力される（図９ステップＳ２
１）。パターン情報はあるタイムステップにＤＵＴ４に
入力される信号ベクトル及び期待されるＤＵＴ４の出力
ベクトルからなる。図４に示す例題回路におけるパター
ン情報は図５に示す通りである。

【００８４】ＬＳＩテスタ３はテストパターンに基づい
てＤＵＴ４に信号ベクトルを入力し、そのときのＤＵＴ
４の出力ベクトルとテストパターンに記述された出力ベ
クトルとの比較を行う機能試験を行い（図９ステップＳ
２２）、その結果をテスト結果格納ユニット６に送って
格納する（図９ステップＳ２３）。

【００８５】また、ＬＳＩテスタ３はテストパターンに
基づいて信号ベクトルをＤＵＴ４に入力したことによっ
て流れるＤＵＴ４の電源電流を観測する。この電源電流
値はＩｄｄｑ（ｐ）であり、規定値より多く流れるとＩ
ｄｄｑ異常と判定する。その場合、Ｉｄｄｑ異常の判定
結果及びＩｄｄｑ（ｐ）の値もテスト結果格納ユニット
６に送られて格納される。

【００８６】ＤＵＴ４の回路情報は回路データ格納ユニ
ット２に格納されており、この回路情報はＤＵＴ４を構
成している素子の情報と素子間及び外部端子との接続情
報と素子の機能情報とから成り立っている。この回路情
報はテストパターンの情報とともに論理シミュレータ５
に送られ、ＤＵＴ４に上記テストパターンが入力された
ときのＤＵＴ４の動作をシミュレーションする。

【００８７】このシミュレーションではＤＵＴ４の内部
の信号線の値の変化も記録し、外部端子の値の変化も含
めてＤＵＴ４の動作結果はシミュレーション結果格納ユ
ニット７に格納される。図４に示す例題回路について図
５に示すパターン情報を入力した時の回路の動作をシミ
ュレーションした結果は図６に示す通りである。

【００８８】一連のテストパターンをＤＵＴ４に入力し
た結果、ＤＵＴ４には機能故障が検出されなかったが、
いくつかのパターンの入力においてＩｄｄｑ異常が検出
されたものとする。

【００８９】図４に示す例題回路の場合、信号線ｅ，ｆ
間で短絡故障が、信号線ｄと電源線ｖｄｄとの間で短絡
故障が、信号線ｇと電源線ｖｄｄとの間で短絡故障が夫
々発生しているものとする。これらの短絡故障はこの例
題回路の機能には影響を及ぼさないが、Ｉｄｄｑ異常を
生じさせているものとする。この例題回路について図５
に示すパターン情報を用いてＩｄｄｑ試験を行った結果
を図７に示す。

【００９０】故障箇所判定ユニット８ａではシミュレー
ション結果格納ユニット７に格納されたシミュレーショ
ン結果とテスト結果格納ユニット６に格納されたテスト
結果とから以下に示す処理を実行し、故障箇所を推定す
る。

【００９１】ここで、信号線間の短絡故障はＣＭＯＳ集
積回路のチップ上で近接あるいは交差した配線同士で起
こることは自明であり、全ての信号線間で発生するわけ
ではない。そこで、本発明の一実施例における全ての信
号線の組合せの集合Ｓの代わりに近接あるいは交差した
配線同士の集合Ｓ’を用いると、故障候補の集合Ｆのう
ち、実際に発生し得る故障をピックアップした新しい故
障候補の集合Ｆ’が求められる。以下、上記の本発明の
一実施例における集合Ｆの代わりに集合Ｆ’を用い、短
絡故障が発生している箇所を推定し、診断結果９を出力
する。

【００９２】よって、故障箇所判定ユニット８ａはまず
近接あるいは交差した配線同士の集合Ｓ’を集合Ｆ’に
設定し（図９ステップＳ２４）、上記のｐ（パターン番
号）に１を設定する（図９ステップＳ２５）。

【００９３】図４に示す例題回路に関して、レイアウト
情報を基に発生し得る故障集合Ｓ’は、 Ｓ’＝｛（ｘ，ａ），（ｘ，ｗ），（ｘ，ｚ），（ｘ，
ｂ），（ｘ，ｄ），（ｘ，ｆ），（ｘ，ｇ），（ｙ，
ａ），（ｗ，ｚ），（ｗ，ｅ），（ｗ，ｆ），（ｗ，
ｂ），（ｚ，ｅ），（ｚ，ｆ），（ｚ，ｃ），（ａ，
ｄ），（ａ，ｅ），（ｂ，ｇ），（ｂ，ｃ），（ｄ，
ｕ），（ｄ，ｅ），（ｅ，ｆ），（ｅ，ｕ），（ｆ，
ｕ），（ｇ，ｕ），（ｘ，ｖｄｄ），（ｘ，ｇｎｄ），
（ｙ，ｖｄｄ），（ｙ，ｇｎｄ），（ｗ，ｖｄｄ），
（ｗ，ｇｎｄ），（ｚ，ｖｄｄ），（ｚ，ｇｎｄ），
（ａ，ｖｄｄ），（ａ，ｇｎｄ），（ｂ，ｖｄｄ），
（ｂ，ｇｎｄ），（ｃ，ｖｄｄ），（ｃ，ｇｎｄ），
（ｄ，ｖｄｄ），（ｄ，ｇｎｄ），（ｅ，ｖｄｄ），
（ｅ，ｇｎｄ），（ｆ，ｖｄｄ），（ｆ，ｇｎｄ），
（ｇ，ｖｄｄ），（ｇ，ｇｎｄ），（ｕ，ｖｄｄ），
（ｕ，ｇｎｄ）｝ と定める。この集合Ｓ’が集合Ｆ’に設定されることと
なる。

【００９４】今、テストパターンｐをＤＵＴ４に印加し
た時にＩｄｄｑ異常が検出されなかったとする。テスト
パターンｐを印加した時のＤＵＴ４の内部の各信号線の
値はシミュレーション結果から知ることができ、Ｈ
（ｐ）を信号値が“１”である信号線の集合、Ｌ（ｐ）
を信号値が“０”である信号線の集合とする。

【００９５】故障箇所判定ユニット８ａは上記のｐ（パ
ターン番号）に１を設定した後に（図９ステップＳ２
５）、テストパターンｐに対する試験結果をテスト結果
格納ユニット６から一つ一つ読出し（図９ステップＳ２
６）、その試験結果がＩｄｄｑ異常か否かを判定する
（図９ステップＳ２７）。

【００９６】その結果、故障箇所判定ユニット８ａはＩ
ｄｄｑ異常でないと判定した試験結果に対してシミュレ
ーション結果格納ユニット７のシミュレーション結果を
基に信号値が“１”である信号線の集合Ｈ（ｐ）と信号
値が“０”である信号線の集合Ｌ（ｐ）とを求める（図
９ステップＳ２８）。

【００９７】この場合、近接あるいは交差した配線同士
の集合Ｓ’からＩｄｄｑ異常が検出されなかったＣ（Ｈ
（ｐ），Ｌ（ｐ））を取り除くことで｛但し、ステップ
Ｓ２４で集合Ｓ’が集合Ｆ’に設定されているので、
［Ｆ’−Ｃ（Ｈ（ｐ），Ｌ（ｐ））→Ｆ’］となる｝、
短絡故障が存在する可能性のある信号線の組合せが絞ら
れる（図９ステップＳ２９）。

【００９８】この操作をＩｄｄｑ異常が検出されない全
てのテストパターンｐについて行うことによって、集合
Ｆ’＝｛ｆi ｝が得られ（図９ステップＳ２６〜Ｓ３
１）、この故障の発生している可能性のある信号線の組
合せの候補の集合Ｆ’が送出される（図９ステップＳ３
２）。ここで示される信号線の組合せのいずれか（複数
の場合もあり得る）に短絡故障が存在する。この場合、
テストパターン数をｎとすると、ｐ＞ｎとなるまで上記
の操作を繰返し行うこととなる。

【００９９】一方、テストパターンｑをＤＵＴ４に印加
した時にＩｄｄｑ異常が検出されたとする。これはＣ
（Ｈ（ｑ），Ｌ（ｑ））で表される信号線の組合せの集
合にＩｄｄｑ異常を起こしている故障が含まれているこ
とを意味している。

【０１００】すなわち、ＤＵＴ４に存在している全ての
故障のうち、いくつかの故障がテストパターンｑの印加
によるＤＵＴ４の回路内部の状態の変化によって顕在化
し、この顕在化した故障によってＤＵＴ４にＩｄｄｑ異
常電流が流れ、Ｉｄｄｑ異常が検出されたものである。

【０１０１】Ｃ（Ｈ（ｑ），Ｌ（ｑ））の要素で上記の
集合Ｆ’に含まれるものの集合をＧ（ｑ）とすると、テ
ストパターンｑの印加で顕在化した故障は集合Ｇ（ｑ）
に含まれる。

【０１０２】故障箇所判定ユニット８ａは上記のｑ（パ
ターン番号）に１を設定した後に（図１０ステップＳ３
３）、テストパターンｑに対する試験結果をテスト結果
格納ユニット６から一つ一つ読出し（図１０ステップＳ
３４）、その試験結果がＩｄｄｑ異常か否かを判定する
（図１０ステップＳ３５）。

【０１０３】その結果、故障箇所判定ユニット８ａはＩ
ｄｄｑ異常であると判定した試験結果に対してシミュレ
ーション結果格納ユニット７のシミュレーション結果を
基に信号値が“１”である信号線の集合Ｈ（ｑ）と信号
値が“０”である信号線の集合Ｌ（ｑ）とを求める（図
１０ステップＳ３６）。

【０１０４】これらのＣ（Ｈ（ｑ），Ｌ（ｑ））の要素
で上記の集合Ｆ’に含まれるものの集合Ｇ（ｑ）を求め
る（図１０ステップＳ３７）。この操作をＩｄｄｑ異常
が検出された全てのテストパターンｑについて行うこと
によって、上記の集合Ｆ’に含まれるものの集合Ｇ
（ｑ）が得られる（図１０ステップＳ３４〜Ｓ３９）。
この場合、テストパターン数をｎとすると、ｑ＞ｎとな
るまで上記の操作を繰返し行うこととなる。

【０１０５】Ｇ（ｑ）で表される信号線の組合せを｛ｇ
q1，ｇq2，……，ｇqn）とし、短絡故障ｇqiが存在した
場合の故障ｇqiによるＩｄｄｑ電流を未知数Ｉｄｄｑ
（ｑ，ｉ）とすると、 Ｉｄｄｑ（ｑ）＝ΣＩｄｄｑ（ｑ，ｉ） となる。ここで、Σはｉ＝１〜ｎの総和である。

【０１０６】このレイアウト情報に基づく実際に発生し
得る故障の情報Ｓ’を用いると、 Ｆ’＝｛（ｄ，ｅ），（ｅ，ｆ），（ｕ，ｇｎｄ），
（ｄ，ｖｄｄ），（ｅ，ｖｄｄ），（ｆ，ｖｄｄ），
（ｇ，ｖｄｄ）｝ となる。

【０１０７】本発明の他の実施例では本発明の一実施例
における連立１次方程式Ａが次式のような連立１次方程
式Ｂ、つまり、 ０．７＝ｉ（ｄ，ｅ）＋ｉ（ｅ，ｆ）＋ｉ（ｇｎｄ，
ｕ）＋ｉ（ｅ，ｖｄｄ） ３．４＝ｉ（ｄ，ｅ）＋ｉ（ｇｎｄ，ｕ）＋ｉ（ｄ，ｖ
ｄｄ）＋ｉ（ｇ，ｖｄｄ） １．１＝ｉ（ｄ，ｅ）＋ｉ（ｇｎｄ，ｕ）＋ｉ（ｄ，ｖ
ｄｄ） １．１＝ｉ（ｄ，ｅ）＋ｉ（ｇｎｄ，ｕ）＋ｉ（ｄ，ｖ
ｄｄ） １．１＝ｉ（ｇｎｄ，ｕ）＋ｉ（ｄ，ｖｄｄ）＋ｉ
（ｅ，ｖｄｄ）＋ｉ（ｆ，ｖｄｄ） ２．３＝ｉ（ｇｎｄ，ｕ）＋ｉ（ｇ，ｖｄｄ） ０．７＝ｉ（ｅ，ｆ）＋ｉ（ｇｎｄ，ｕ）＋ｉ（ｆ，ｖ
ｄｄ） となる。

【０１０８】この連立１次方程式Ｂを解くと、故障候補
として信号線ｅ，ｆ間の短絡故障、信号線ｄ，ｖｄｄ間
の短絡故障、信号線ｇ，ｖｄｄ間の短絡故障が推定され
る（図９ステップＳ４０）。この推定結果は診断結果９
として出力される。

【０１０９】図１１は本発明の別の実施例の構成を示す
ブロック図である。図において、本発明の別の実施例に
よるＣＭＯＳ集積回路の故障診断装置は故障箇所判定ユ
ニット８ａの代わりに故障箇所判定ユニット８ｂを配設
した以外は図８に示す本発明の他の実施例によるＣＭＯ
Ｓ集積回路の故障診断装置と同様の構成となっており、
同一構成要素には同一符号を付してある。また、同一構
成要素の動作は本発明の他の実施例と同様である。

【０１１０】故障箇所判定ユニット８ｂはテスト結果格
納ユニット６とシミュレーション結果格納ユニット７と
レイアウト情報格納ユニット１０とに接続され、夫々か
ら送られてくるデータに基づいてＤＵＴ４に存在してい
る故障箇所を判定する。この判定結果は診断結果９とし
て出力される。

【０１１１】図１２及び図１３は本発明の別の実施例の
処理動作を示すフローチャートである。これら図１１〜
図１３を用いて図４〜図７に示す例題回路に対する動作
について説明する。尚、テストパターン格納ユニット１
とテスト結果格納ユニット６とシミュレーション結果格
納ユニット７とには夫々図５〜図７に示すようなデータ
が格納されているものとする。

【０１１２】また、図１２のステップＳ４１から図１３
のステップＳ６０までの処理動作は、図９及び図１０に
示す本発明の他の実施例の動作と同様なので、その処理
動作についての説明は省略する。

【０１１３】本発明の別の実施例による故障箇所判定ユ
ニット８ｂは本発明の他の実施例による故障箇所判定ユ
ニット８ａの診断出力に対し、レイアウト情報格納ユニ
ット１０からのチップ上の配線情報とＤＵＴ４のゲート
レベルの回路情報とから実際にチップ上で発生している
故障箇所を推定する。

【０１１４】すなわち、診断結果が信号線ｉ，ｊ間の短
絡故障であった場合、故障箇所判定ユニット８ｂはレイ
アウト情報格納ユニット１０に格納された情報から信号
線ｉがチップ上で占める位置と信号線ｊがチップ上で占
める位置とを獲得し（図１３ステップＳ６１）、両配線
が交差あるいは近接する部分において何らかの原因によ
って短絡故障が発生していると推定する（図１３ステッ
プＳ６２）。この推定結果は故障箇所判定ユニット８ｂ
から診断結果９として出力される。

【０１１５】図４に示す例題回路の場合、レイアウト情
報から信号線ｅ，ｆが交差している部分のチップ上での
位置が座標（ｘ1 ，ｙ1 ）であり、信号線ｄ，ｖｄｄが
交差している部分のチップ上での位置が座標（ｘ2 ，ｙ
2 ）であり、信号線ｇ，ｖｄｄが交差している部分のチ
ップ上での位置が座標（ｘ3 ，ｙ3 ）であるとすると、
夫々座標（ｘ1 ，ｙ1 ），（ｘ2 ，ｙ2 ），（ｘ3 ，ｙ
3 ）の位置で短絡故障が発生していると推定する。

【０１１６】図１４は本発明のさらに別の実施例の構成
を示すブロック図である。図において、本発明のさらに
別の実施例によるＣＭＯＳ集積回路の故障診断装置は故
障箇所判定ユニット８の代わりに故障箇所判定ユニット
８ｃを配設した以外は図１に示す本発明の一実施例によ
るＣＭＯＳ集積回路の故障診断装置と同様の構成となっ
ており、同一構成要素には同一符号を付してある。ま
た、同一構成要素の動作は本発明の一実施例と同様であ
る。

【０１１７】故障箇所判定ユニット８ｃはテスト結果格
納ユニット６とシミュレーション結果格納ユニット７と
に接続され、夫々から送られてくるデータに基づいてＤ
ＵＴ４に存在している故障箇所を判定する。この判定結
果は診断結果９として出力される。

【０１１８】図１５及び図１６は本発明のさらに別の実
施例の処理動作を示すフローチャートである。これら図
１１〜図１３を用いて図４〜図７に示す例題回路に対す
る動作について説明する。尚、テストパターン格納ユニ
ット１とテスト結果格納ユニット６とシミュレーション
結果格納ユニット７とには夫々図５〜図７に示すような
データが格納されているものとする。

【０１１９】また、図１５のステップＳ７１から図１６
のステップＳ９０までの処理動作は、図２及び図３に示
す本発明の一実施例の動作と同様なので、その処理動作
についての説明は省略する。

【０１２０】本発明のさらに別の実施例による故障箇所
判定ユニット８ｃは本発明の一実施例による故障箇所判
定ユニット８の診断出力に対し、推定された短絡故障の
うち存在する可能性の低い故障を除去し、存在する可能
性の高い故障のみを診断結果９として送出する。

【０１２１】すなわち、故障箇所判定ユニット８ｃは、
図１の故障箇所判定ユニット８と同様に、テスト結果格
納ユニット６からのテスト結果及びシミュレーション結
果格納ユニット７からのシミュレーション結果に基づい
て上記の連立１次方程式Ａを求め、これを解くことで故
障が発生している箇所を診断結果９として出力する。

【０１２２】しかしながら、テストパターンの長さ等に
より連立１次方程式Ａの未知数の数や式の数が変動し、
場合によっては故障の候補数が多くなることがある。通
常、同時に発生する故障の数は少ないので、故障箇所判
定ユニット８ｃでは故障の候補として指摘された故障の
うち、同時に発生している故障数が少ないものから順に
故障が発生している可能性が高いとし、その故障数が少
ないものを故障候補として送出する（図１６ステップＳ
９１）。この故障候補は故障箇所判定ユニット８ｃから
診断結果９として出力される。

【０１２３】図４に示す例題回路では実際に発生してい
る故障のほかに、例えば、 ｉ（ｄ，ｅ）＝０．７ ｉ（ｅ，ｆ）＝３．４ ｉ（ｅ，ｇ）＝１．１ ｉ（ｄ，ｆ）＝１．１ ｉ（ｇｎｄ，ｕ）＝０ ｉ（ｅ，ｖｄｄ）＝０ ｉ（ｄ，ｖｄｄ）＝０ ｉ（ｇ，ｖｄｄ）＝０ ｉ（ｄ，ｇ）＝２．３ ｉ（ｆ，ｇ）＝０ ｉ（ｆ，ｖｄｄ）＝０．７ が連立１次方程式Ａを解くことで得られることがある。

【０１２４】これは信号線ｄ，ｅ間の短絡故障、信号線
ｅ，ｆ間の短絡故障、信号線ｅ，ｇ間の短絡故障、信号
線ｄ，ｆ間の短絡故障、信号線ｆ，ｖｄｄ間の短絡故障
が同時に存在していることを示している。

【０１２５】しかしながら、故障が同時に６箇所で発生
するよりも、３箇所で発生する可能性の方がはるかに高
いので、故障箇所判定ユニット８ｃでは同時に発生する
故障の数が少ない方をより故障の可能性が高い故障候補
として出力する。

【０１２６】尚、上述していないが、本発明の一実施例
と他の実施例と別の実施例とさらに別の実施例とを夫々
互いに組合せて用いることも可能である。

【０１２７】このように、Ｉｄｄｑ異常が検出された時
の回路内部の信号値のシミュレーション結果と、Ｉｄｄ
ｑ異常が検出された時の回路内部の信号値のシミュレー
ション結果とから故障候補を選択し、各々の故障につい
てその故障が存在した時に流れるＩｄｄｑ電流値を未知
数として連立１次方程式を導き、この連立１次方程式を
解くことでＩｄｄｑ異常の原因となった故障を特定す
る。つまり、連立１次方程式を解き、その解の値の大き
さで短絡故障を判定するので、単一の短絡故障のみなら
ず、複数の短絡故障についても診断可能である。

【０１２８】よって、ＣＭＯＳ集積回路において機能試
験では入出力信号値に異常が検出されないが、テストパ
ターンによって特異的に電源電流値に異常が発生するＩ
ｄｄｑ不良故障においてその故障原因となった故障箇所
を故障が複数の場合も含めて特定することができる。

【０１２９】また、信号線と集積回路チップ上の配線と
の対応関係やチップ上の配線の位置情報を持つ配線レイ
アウト情報を利用することで、故障が実際に起きている
チップ上の位置を指摘することが可能となる。

【０１３０】

【発明の効果】以上説明したように本発明のＣＭＯＳ集
積回路の故障診断装置によれば、機能試験では異常が検
出されずかつＩｄｄｑ試験においてある特定のテストパ
ターンのみについてＩｄｄｑ異常となるＣＭＯＳ集積回
路に対して機能試験の試験結果及びＩｄｄｑ試験の試験
結果を利用して行うＣＭＯＳ集積回路の故障診断装置に
おいて、機能試験の試験結果とＩｄｄｑ試験の試験結果
とシミュレーション結果とから予想される故障候補集合
を作成し、各故障が存在した時に流れるＩｄｄｑ電流を
未知数とする連立１次方程式を作成して解くことで複数
の故障を含む信号線間の短絡故障を推定することによっ
て、ＣＭＯＳ集積回路において機能試験では入出力信号
値に異常が検出されないが、テストパターンによって特
異的に電源電流値に異常が発生するＩｄｄｑ不良故障に
おいてその故障原因となった故障箇所を故障が複数の場
合も含めて特定することができるという効果がある。

【０１３１】また、本発明の他のＣＭＯＳ集積回路の故
障診断装置によれば、ＣＭＯＳ集積回路のチップ上にお
ける各配線の位置情報とＣＭＯＳ集積回路のゲートレベ
ルの回路の各配線の対応情報とを格納しておき、推定さ
れた短絡故障とレイアウト情報とからＣＭＯＳ集積回路
のチップ上で実際に故障が発生している場所を特定する
ことによって、故障が実際に起きているチップ上の位置
を指摘することができるという効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を示すブロック図であ
る。

【図２】本発明の一実施例の処理動作を示すフローチャ
ートである。

【図３】本発明の一実施例の処理動作を示すフローチャ
ートである。

【図４】本発明の一実施例の処理動作を説明するための
例題回路の一例を示す回路図である。

【図５】図４に示す例題回路に対するテストパターンの
一例を示す図である。

【図６】図４に示す例題回路のシミュレーション結果の
一例を示す図である。

【図７】図４に示す例題回路の試験結果の一例を示す図
である。

【図８】本発明の他の実施例の構成を示すブロック図で
ある。

【図９】本発明の他の実施例の処理動作を示すフローチ
ャートである。

【図１０】本発明の他の実施例の処理動作を示すフロー
チャートである。

【図１１】本発明の別の実施例の構成を示すブロック図
である。

【図１２】本発明の別の実施例の処理動作を示すフロー
チャートである。

【図１３】本発明の別の実施例の処理動作を示すフロー
チャートである。

【図１４】本発明のさらに別の実施例の構成を示すブロ
ック図である。

【図１５】本発明のさらに別の実施例の処理動作を示す
フローチャートである。

【図１６】本発明のさらに別の実施例の処理動作を示す
フローチャートである。

【符号の説明】

１ テストパターン格納ユニット ２ 回路データ格納ユニット ３ ＬＳＩテスタ ４ ＣＭＯＳ集積回路ＤＵＴ ５ 論理シミュレータ ６ テスト結果格納ユニット ７ シミュレーション結果格納ユニット ８ 故障箇所判定ユニット ９ 診断結果 １０ レイアウト情報格納ユニット

Claims (13)

(57)【特許請求の範囲】
1. 【請求項１】 機能試験では異常が検出されずかつ直流
   電源電流試験においてある特定のテストパターンのみに
   ついて直流電源電流異常となるＣＭＯＳ集積回路に対し
   て前記機能試験の試験結果及び前記直流電源電流試験の
   試験結果を利用して故障診断を行うＣＭＯＳ集積回路の
   故障診断装置であって、 前記機能試験を行うための回路への入出力信号を記述し
   たテストパターンを格納するテストパターン格納手段
   と、 前記テストパターンを受けて前記機能試験と前記直流電
   源電流試験と前記直流電源電流の値の測定とを行う試験
   手段と、 前記試験手段による前記機能試験の試験結果と前記直流
   電源電流試験の試験結果と前記直流電源電流の測定結果
   とを格納するテスト結果格納手段と、 被試験回路の素子配置情報と素子機能情報と素子及び端
   子間の配線接続情報とを記録した回路データを格納する
   回路データ格納手段と、 前記テストパターンと前記回路データとに基づいて前記
   テストパターンが前記被試験回路に印加された時の時々
   刻々の回路内部の動作を論理的にシミュレーションする
   論理シミュレータと、 前記論理シミュレータのシミュレーション結果を格納す
   るシミュレーション結果格納手段と、 前記機能試験の試験結果と前記直流電源電流試験の試験
   結果と前記シミュレーション結果とから予想される故障
   候補集合を作成して各故障が存在した時に流れる直流電
   源電流を未知数とする連立１次方程式を作成しかつ前記
   連立１次方程式を解くことで複数の故障を含む信号線間
   の短絡故障を推定する故障箇所判定手段とを有すること
   を特徴とする故障診断装置。
2. 【請求項２】 前記ＣＭＯＳ集積回路のチップ上におけ
   る各配線の位置情報と前記ＣＭＯＳ集積回路のゲートレ
   ベルの回路の各配線の対応情報とを格納するレイアウト
   情報格納手段と、 前記レイアウト情報格納手段に格納された情報に基づい
   てレイアウト上の制限から故障の発生する可能性のある
   故障発生箇所を選択する選択手段とを含み、 前記故障箇所判定手段は、前記選択手段で選択された前
   記故障発生箇所における前記機能試験の試験結果と前記
   直流電源電流試験の試験結果と前記シミュレーション結
   果とから予想される故障候補集合を作成して各故障が存
   在した時に流れる直流電源電流を未知数とする連立１次
   方程式を作成しかつ前記連立１次方程式を解くことで複
   数の故障を含む信号線間の短絡故障を推定するよう構成
   したことを特徴とする請求項１記載の故障診断装置。
3. 【請求項３】 前記選択手段は、前記ＣＭＯＳ集積回路
   のチップ上において配線同士が近接する箇所及び前記配
   線同士が交差する箇所のうち少なくとも一方を前記故障
   発生箇所として選択するよう構成したことを特徴とする
   請求項２記載の故障診断装置。
4. 【請求項４】 前記ＣＭＯＳ集積回路のチップ上におけ
   る各配線の位置情報と前記ＣＭＯＳ集積回路のゲートレ
   ベルの回路の各配線の対応情報とを格納するレイアウト
   情報格納手段と、 前記故障箇所判定手段で推定された短絡故障と前記レイ
   アウト情報格納手段に格納されたレイアウト情報とから
   前記ＣＭＯＳ集積回路のチップ上で実際に故障が発生し
   ている場所を特定する手段とを含むことを特徴とする請
   求項１記載の故障診断装置。
5. 【請求項５】 前記故障箇所判定手段で推定された短絡
   故障と前記レイアウト情報格納手段に格納されたレイア
   ウト情報とから前記ＣＭＯＳ集積回路のチップ上で実際
   に故障が発生している場所を特定する手段とを含むこと
   を特徴とする請求項２または請求項３記載の故障診断装
   置。
6. 【請求項６】 前記故障箇所判定手段で推定された短絡
   故障のうち存在する可能性の低い故障を除去する除去手
   段を含むことを特徴とする請求項１から請求項５のいず
   れか記載の故障診断装置。
7. 【請求項７】 前記除去手段は、同時に発生する故障数
   が多い短絡故障を前記存在する可能性の低い故障として
   除去するよう構成したことを特徴とする請求項６記載の
   故障診断装置。
8. 【請求項８】 機能試験では異常が検出されずかつ直流
   電源電流試験においてある特定のテストパターンのみに
   ついて直流電源電流異常となるＣＭＯＳ集積回路に対し
   て前記機能試験の試験結果と前記直流電源電流試験の試
   験結果と前記直流電源電流の測定結果とを利用して故障
   診断を行うＣＭＯＳ集積回路の故障診断方法であって、 前記機能試験を行うための回路への入出力信号を記述し
   たテストパターンに基づいて前記機能試験と前記直流電
   源電流試験とを行う第１のステップと、前記直流電源電流試験で異常が検出されないテストパタ
   ーンを印加した時に異常が検出されない場合に前記異常
   が検出されないテストパターンを印加した時点での前記
   ＣＭＯＳ集積回路の内部の信号値を前記ＣＭＯＳ集積回
   路の内部動作のシミュレーション結果から得る 第２のス
   テップと、前記直流電源電流試験で異常が検出されるテストパター
   ンを印加した時に異常が検出された場合に前記異常が検
   出されるテストパターンを印加した時点での前記ＣＭＯ
   Ｓ集積回路の内部の信号値を前記ＣＭＯＳ集積回路の内
   部動作のシミュレーション結果から得る 第３のステップ
   と、 前記ＣＭＯＳ集積回路の内部動作のシミュレーション結
   果と前記機能試験及び前記直流電源電流試験の試験結果
   と前記第２及び第３のステップ各々で得たシミュレーシ
   ョン結果とから故障候補となる短絡故障を選出する第４
   のステップと、前記故障候補の夫々が存在したと仮定した時に流れる直
   流電源電流を未知数とする連立一次方程式を作成しかつ
   前記連立一次方程式を解くことで複数の故障を含む信号
   線間の 短絡故障を選出する第５のステップとからなるこ
   とを特徴とする故障診断方法。
9. 【請求項９】 前記ＣＭＯＳ集積回路のチップ上におけ
   る各配線の位置情報と前記ＣＭＯＳ集積回路のゲートレ
   ベルの回路の各配線の対応情報とに基づいてレイアウト
   上の制限から故障の発生する可能性のある故障発生箇所
   を選択するステップを含み、前記故障発生箇所における
   故障のみを故障候補として診断するようにしたことを特
   徴とする請求項８記載の故障診断方法。
10. 【請求項１０】 前記故障発生箇所を選択するステップ
    は、前記ＣＭＯＳ集積回路のチップ上において配線同士
    が近接する箇所及び前記配線同士が交差する箇所のうち
    少なくとも一方を前記故障発生箇所として選択するよう
    にしたことを特徴とする請求項９記載の故障診断方法。
11. 【請求項１１】 前記第５のステップで推定された短絡
    故障と前記ＣＭＯＳ集積回路のチップ上における各配線
    の位置情報と前記ＣＭＯＳ集積回路のゲートレベルの回
    路の各配線の対応情報とから前記ＣＭＯＳ集積回路のチ
    ップ上で実際に故障が発生している場所を特定するステ
    ップを含むことを特徴とする請求項８から請求項１０の
    いずれか記載の故障診断方法。
12. 【請求項１２】 前記第５のステップで推定された短絡
    故障のうち存在する可能性の低い故障を除去するステッ
    プを含むことを特徴とする請求項８から請求項１１のい
    ずれか記載の故障診断方法。
13. 【請求項１３】 前記存在する可能性の低い故障を除去
    するステップは、同時に発生する故障数が多い短絡故障
    を前記存在する可能性の低い故障として除去するように
    したことを特徴とする請求項１２記載の故障診断方法。