JPH0798365A - テストパターンの故障検出率算出方法および装置 - Google Patents
テストパターンの故障検出率算出方法および装置Info
- Publication number
- JPH0798365A JPH0798365A JP5242362A JP24236293A JPH0798365A JP H0798365 A JPH0798365 A JP H0798365A JP 5242362 A JP5242362 A JP 5242362A JP 24236293 A JP24236293 A JP 24236293A JP H0798365 A JPH0798365 A JP H0798365A
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Abstract
(57)【要約】
【目的】 テストパターンのＢｒｉｄｇｉｎｇ Ｆａｕ
ｌｔに対する故障検出率を算出できるテストパターンの
故障検出率算出方法及び装置を提供することを目的とす
る。 【構成】 ネットリスト内の二つのノードＡ１，Ｂ１を
選択し、この選択された二つのノードＡ１，Ｂ１からの
信号を入力とするｅｘＯＲゲートＤをネットリストに仮
想的に挿入するとともに上記ｅｘＯＲゲートＤからの出
力信号を仮想外部出力端子Ｔとし、この新しいネットリ
ストを論理シミュレーションし、この論理シミュレーシ
ョン中に仮想外部出力端子Ｔから“１”が十分に長い時
間出力されるかどうかをチェックし、このチェックを他
の二つのノードの組み合わせについて繰り返し行い、全
ての組み合わせの個数と上記“１”の検出回数の比率か
らテストパターンの故障検出率を算出する。
ｌｔに対する故障検出率を算出できるテストパターンの
故障検出率算出方法及び装置を提供することを目的とす
る。 【構成】 ネットリスト内の二つのノードＡ１，Ｂ１を
選択し、この選択された二つのノードＡ１，Ｂ１からの
信号を入力とするｅｘＯＲゲートＤをネットリストに仮
想的に挿入するとともに上記ｅｘＯＲゲートＤからの出
力信号を仮想外部出力端子Ｔとし、この新しいネットリ
ストを論理シミュレーションし、この論理シミュレーシ
ョン中に仮想外部出力端子Ｔから“１”が十分に長い時
間出力されるかどうかをチェックし、このチェックを他
の二つのノードの組み合わせについて繰り返し行い、全
ての組み合わせの個数と上記“１”の検出回数の比率か
らテストパターンの故障検出率を算出する。
Description
【０００１】
【産業上の利用分野】本発明は、テストパターンがどれ
だけの故障検出率を有するかを算出することができるテ
ストパターンの故障検出率算出方法およびその装置に関
する。
だけの故障検出率を有するかを算出することができるテ
ストパターンの故障検出率算出方法およびその装置に関
する。
【０００２】
【従来の技術】製造されたディジタル回路チップは、出
荷前に正常に動作するか否かのテストを受けることにな
る。このテストでは、ディジタル回路チップにテストパ
ターンと呼ばれるディジタル信号を入力し、その出力結
果からチップの良否を判断することになる。
荷前に正常に動作するか否かのテストを受けることにな
る。このテストでは、ディジタル回路チップにテストパ
ターンと呼ばれるディジタル信号を入力し、その出力結
果からチップの良否を判断することになる。
【０００３】このテストの信頼性は、上記テストパター
ンの故障検出率に依存する。即ち、テストパターンの故
障検出率が１００％でないならば、このテストで良品で
あると判断されても、実際は或る確率で不良品が混在す
ることになる。
ンの故障検出率に依存する。即ち、テストパターンの故
障検出率が１００％でないならば、このテストで良品で
あると判断されても、実際は或る確率で不良品が混在す
ることになる。
【０００４】従って、上記テストパターンは、ディジタ
ル回路において想定されるあらゆる故障を検出できるも
の（故障検出率１００％）であることが理想であり、で
きるだけ高い故障検出率を有するテストパターンを採用
して上記テスト自体の質を向上させることが望まれる。
ル回路において想定されるあらゆる故障を検出できるも
の（故障検出率１００％）であることが理想であり、で
きるだけ高い故障検出率を有するテストパターンを採用
して上記テスト自体の質を向上させることが望まれる。
【０００５】テストパターンの故障検出率を算出する装
置として、「故障シミュレータ」と呼ばれる装置が知ら
れている。この装置は、ネットリスト内に故障を想定
し、この故障が用意されたテストパターンによって検出
されるかどうかをシミュレーションにより調べる装置で
ある。説明の簡単のため、例えば、テストされるディジ
タル回路が図５のインバーター２０であるとし、出力部
が常に“１”となる故障を想定した場合において、ディ
ジタル信号“１”からなるテストパターンが入力されれ
ば、本来なら出力部からは“０”が出力されるはずだか
ら、上記のように出力部が“１”となればこれを故障と
判断することができる。即ち、上記のテストパターンは
上記想定した故障に対しては有効であると判断できる。
一方、出力部が常に“０”になる故障を想定したときに
は、上記ディジタル信号“１”からなるテストパターン
ではその故障が発見できないことになる。
置として、「故障シミュレータ」と呼ばれる装置が知ら
れている。この装置は、ネットリスト内に故障を想定
し、この故障が用意されたテストパターンによって検出
されるかどうかをシミュレーションにより調べる装置で
ある。説明の簡単のため、例えば、テストされるディジ
タル回路が図５のインバーター２０であるとし、出力部
が常に“１”となる故障を想定した場合において、ディ
ジタル信号“１”からなるテストパターンが入力されれ
ば、本来なら出力部からは“０”が出力されるはずだか
ら、上記のように出力部が“１”となればこれを故障と
判断することができる。即ち、上記のテストパターンは
上記想定した故障に対しては有効であると判断できる。
一方、出力部が常に“０”になる故障を想定したときに
は、上記ディジタル信号“１”からなるテストパターン
ではその故障が発見できないことになる。
【０００６】上記のインバーター２０については、入力
部が常に“１”又は“０”となる故障と、出力部が常に
“１”又は“０”となる故障が考えられ、前記ディジタ
ル信号“１”からなるテストパターンは、入力部が常に
“０”となる故障と出力部が常に“１”となる故障とに
有効であり、考えられる四つの故障のうち二つ故障を発
見できるから、上記テストパターンの故障検出率は５０
％であると算出されることになる。また、ディジタル信
号“１”からなるテストパターンも同様に故障検出率は
５０％となる。そして、これら二つのディジタル信号
“１”と“０”からなるテストパターンとすることによ
り、故障検出率は１００％になる。このように、回路の
特定部分を“１”又は“０”に固定する手法は、ＳＴＵ
ＣＫ−ＡＴ−１、ＳＴＵＣＫ−ＡＴ−０と呼ばれてい
る。
部が常に“１”又は“０”となる故障と、出力部が常に
“１”又は“０”となる故障が考えられ、前記ディジタ
ル信号“１”からなるテストパターンは、入力部が常に
“０”となる故障と出力部が常に“１”となる故障とに
有効であり、考えられる四つの故障のうち二つ故障を発
見できるから、上記テストパターンの故障検出率は５０
％であると算出されることになる。また、ディジタル信
号“１”からなるテストパターンも同様に故障検出率は
５０％となる。そして、これら二つのディジタル信号
“１”と“０”からなるテストパターンとすることによ
り、故障検出率は１００％になる。このように、回路の
特定部分を“１”又は“０”に固定する手法は、ＳＴＵ
ＣＫ−ＡＴ−１、ＳＴＵＣＫ−ＡＴ−０と呼ばれてい
る。
【０００７】
【発明が解決しようとする課題】しかしながら、上記の
ＳＴＵＣＫ−ＡＴ−１、ＳＴＵＣＫ−ＡＴ−０は、縮退
故障のみが考慮の対象とされており、微細化ＣＭＯＳに
おいて発生しやすい２つのノード間のショート故障（Ｂ
ｒｉｄｇｉｎｇ Ｆａｕｌｔ）は考慮されていない。こ
のため、テストパターンの故障検出率が十分に高くて
も、Ｂｒｉｄｇｉｎｇ Ｆａｕｌｔに対してそのテスト
パターンが有効かどうかは分からないという問題点を有
している。
ＳＴＵＣＫ−ＡＴ−１、ＳＴＵＣＫ−ＡＴ−０は、縮退
故障のみが考慮の対象とされており、微細化ＣＭＯＳに
おいて発生しやすい２つのノード間のショート故障（Ｂ
ｒｉｄｇｉｎｇ Ｆａｕｌｔ）は考慮されていない。こ
のため、テストパターンの故障検出率が十分に高くて
も、Ｂｒｉｄｇｉｎｇ Ｆａｕｌｔに対してそのテスト
パターンが有効かどうかは分からないという問題点を有
している。
【０００８】例えば、図６に示すように、二つのインバ
ータ２１，２２を備えた回路において、図中の点線で示
すようなＢｒｉｄｇｉｎｇ Ｆａｕｌｔが存在する場
合、インバータ２１，２２に“０”，“０”と“１”，
“１”からなるテストパターンを入力しても、Ｂｒｉｄ
ｇｉｎｇ Ｆａｕｌｔを検出することができない。しか
し、上記従来の故障シミュレータでは、上記の“０”，
“０”と“１”，“１”からなるテストパターンであっ
ても、前述したうよに、故障検出率は１００％というよ
うに極めて高いものになってしまう。即ち、テストパタ
ーンの故障検出率が十分に高くても、Ｂｒｉｄｇｉｎｇ
Ｆａｕｌｔに対しては有効でない場合がある。
ータ２１，２２を備えた回路において、図中の点線で示
すようなＢｒｉｄｇｉｎｇ Ｆａｕｌｔが存在する場
合、インバータ２１，２２に“０”，“０”と“１”，
“１”からなるテストパターンを入力しても、Ｂｒｉｄ
ｇｉｎｇ Ｆａｕｌｔを検出することができない。しか
し、上記従来の故障シミュレータでは、上記の“０”，
“０”と“１”，“１”からなるテストパターンであっ
ても、前述したうよに、故障検出率は１００％というよ
うに極めて高いものになってしまう。即ち、テストパタ
ーンの故障検出率が十分に高くても、Ｂｒｉｄｇｉｎｇ
Ｆａｕｌｔに対しては有効でない場合がある。
【０００９】ところで、上記のＢｒｉｄｇｉｎｇ Ｆａ
ｕｌｔをも故障の対象とする技術としては、「クロスチ
ェック」がある。これは、実際の回路に格子状にｅｍｂ
ｅｄｅｄ−ａｒｒａｙと呼ばれるテストポイントを埋め
込み、各ノードの電位を外部端子からチェックすること
によりＢｒｉｄｇｉｎｇ Ｆａｕｌｔも検出できるとい
うものである（米国特許第４，７４９，９４７号参
照）。
ｕｌｔをも故障の対象とする技術としては、「クロスチ
ェック」がある。これは、実際の回路に格子状にｅｍｂ
ｅｄｅｄ−ａｒｒａｙと呼ばれるテストポイントを埋め
込み、各ノードの電位を外部端子からチェックすること
によりＢｒｉｄｇｉｎｇ Ｆａｕｌｔも検出できるとい
うものである（米国特許第４，７４９，９４７号参
照）。
【００１０】しかし、この従来技術は、格子状のテスト
ポイントが予め埋め込まれているセルを規則正しく並べ
るという設計手法でしか回路を構成できないため、汎用
性に欠けるという欠点がある。
ポイントが予め埋め込まれているセルを規則正しく並べ
るという設計手法でしか回路を構成できないため、汎用
性に欠けるという欠点がある。
【００１１】本発明は、上記の事情に鑑み、テストパタ
ーンのＢｒｉｄｇｉｎｇ Ｆａｕｌｔに対する故障検出
率を算出できるテストパターンの故障検出率算出方法及
び装置を提供することを目的とする。
ーンのＢｒｉｄｇｉｎｇ Ｆａｕｌｔに対する故障検出
率を算出できるテストパターンの故障検出率算出方法及
び装置を提供することを目的とする。
【００１２】
【課題を解決するための手段】本発明のテストパターン
の故障検出率算出方法は、上記の課題を解決するため
に、ディジタル回路のネットリスト内の二つのノードを
選択する第１ステップと、この選択された二つのノード
からの信号を入力とし両入力が互いに異なる値である場
合にはそれを示す信号を出力する排他的論理回路をネッ
トリストに挿入する第２ステップと、上記排他的論理回
路からの出力信号を仮想外部出力端子としてネットリス
トに付加する第３ステップと、上記排他的論理回路と仮
想外部出力端子を含む新しいネットリストを論理シミュ
レーションする第４ステップと、論理シミュレーション
中に仮想外部出力端子から前記の両入力が互いに異なる
値であることを示す信号が十分に長い時間出力されるか
どうかをチェックする第５ステップとを有し、前記第１
ステップで選ばれる他の二つのノードの組み合わせにつ
いて上記第２ステップから第５ステップの処理を繰り返
すことを特徴としている。
の故障検出率算出方法は、上記の課題を解決するため
に、ディジタル回路のネットリスト内の二つのノードを
選択する第１ステップと、この選択された二つのノード
からの信号を入力とし両入力が互いに異なる値である場
合にはそれを示す信号を出力する排他的論理回路をネッ
トリストに挿入する第２ステップと、上記排他的論理回
路からの出力信号を仮想外部出力端子としてネットリス
トに付加する第３ステップと、上記排他的論理回路と仮
想外部出力端子を含む新しいネットリストを論理シミュ
レーションする第４ステップと、論理シミュレーション
中に仮想外部出力端子から前記の両入力が互いに異なる
値であることを示す信号が十分に長い時間出力されるか
どうかをチェックする第５ステップとを有し、前記第１
ステップで選ばれる他の二つのノードの組み合わせにつ
いて上記第２ステップから第５ステップの処理を繰り返
すことを特徴としている。
【００１３】また、本発明のテストパターンの故障検出
率算出装置は、ディジタル回路のネットリスト内の二つ
のノードを選択する第１の手段と、この選択された二つ
のノードからの信号を入力とし両入力が互いに異なる値
である場合にはそれを示す信号を出力する排他的論理回
路をネットリストに挿入する第２の手段と、上記排他的
論理回路からの出力信号を仮想外部出力端子としてネッ
トリストに付加する第３の手段と、上記排他的論理回路
と仮想外部出力端子を含む新しいネットリストを論理シ
ミュレーションする第４の手段と、論理シミュレーショ
ン中に仮想外部出力端子から前記の両入力が互いに異な
る値であることを示す信号が十分に長い時間出力される
かどうかをチェックする第５の手段とを有し、前記第１
の手段で選ばれる他の二つのノードの組み合わせについ
て上記第２の手段から第５の手段における処理を繰り返
すように構成されていることを特徴としている。
率算出装置は、ディジタル回路のネットリスト内の二つ
のノードを選択する第１の手段と、この選択された二つ
のノードからの信号を入力とし両入力が互いに異なる値
である場合にはそれを示す信号を出力する排他的論理回
路をネットリストに挿入する第２の手段と、上記排他的
論理回路からの出力信号を仮想外部出力端子としてネッ
トリストに付加する第３の手段と、上記排他的論理回路
と仮想外部出力端子を含む新しいネットリストを論理シ
ミュレーションする第４の手段と、論理シミュレーショ
ン中に仮想外部出力端子から前記の両入力が互いに異な
る値であることを示す信号が十分に長い時間出力される
かどうかをチェックする第５の手段とを有し、前記第１
の手段で選ばれる他の二つのノードの組み合わせについ
て上記第２の手段から第５の手段における処理を繰り返
すように構成されていることを特徴としている。
【００１４】また、上記第１の構成において、第１ステ
ップは、ディジタル回路のマスクレイアウトデータから
判断して互いに近接・隣接する二つのノードを選択する
ように構成してもよい。
ップは、ディジタル回路のマスクレイアウトデータから
判断して互いに近接・隣接する二つのノードを選択する
ように構成してもよい。
【００１５】また、上記第２の構成において、第１の手
段は、ディジタル回路のマスクレイアウトデータから判
断して互いに近接・隣接する二つのノードを選択するよ
うに構成してもよい。
段は、ディジタル回路のマスクレイアウトデータから判
断して互いに近接・隣接する二つのノードを選択するよ
うに構成してもよい。
【００１６】
【作用】上記第１，第２の構成においては、排他的論理
回路と仮想外部出力端子を含む新たなネットリストにテ
ストパターンを入力して論理シミュレーションを行い、
このシミュレーションにおいて、選択した二つのノード
から互いに異なる値の信号が出力されるか否かがチェッ
クされることになる。
回路と仮想外部出力端子を含む新たなネットリストにテ
ストパターンを入力して論理シミュレーションを行い、
このシミュレーションにおいて、選択した二つのノード
から互いに異なる値の信号が出力されるか否かがチェッ
クされることになる。
【００１７】このチェックにおいて二つのノードから互
いに異なる値の信号が出力されているなら、このときに
入力したテストパターンは上記二つのノード間のＢｒｉ
ｄｇｉｎｇ Ｆａｕｌｔを検出できるパターンであると
いうことができる。
いに異なる値の信号が出力されているなら、このときに
入力したテストパターンは上記二つのノード間のＢｒｉ
ｄｇｉｎｇ Ｆａｕｌｔを検出できるパターンであると
いうことができる。
【００１８】そして、上記チェックを、第１ステップ或
いは第１の手段で選ばれる他の二つのノードの組み合わ
せについて繰り返すことにより、上記テストパターンの
Ｂｒｉｄｇｉｎｇ Ｆａｕｌｔに対する故障検出率が算
出される。
いは第１の手段で選ばれる他の二つのノードの組み合わ
せについて繰り返すことにより、上記テストパターンの
Ｂｒｉｄｇｉｎｇ Ｆａｕｌｔに対する故障検出率が算
出される。
【００１９】また、第３，第４の構成においては、ネッ
トリスト内の二つのノードの組み合わせの全てについて
上記チェックを行うのではなく、ディジタル回路のマス
クレイアウトデータから判断して互いに近接・隣接する
として選択された二つのノードの組み合わせについて行
われることになる。これは、マスクレイアウト上で互い
に遠く離れた位置にある二つのノードの間ではＢｒｉｄ
ｇｉｎｇ Ｆａｕｌｔは起こりにくいことに着目したも
のであり、テストパターンの故障検出率算出の迅速化と
この算出された故障検出率の信頼性維持を両立させるこ
とができる。
トリスト内の二つのノードの組み合わせの全てについて
上記チェックを行うのではなく、ディジタル回路のマス
クレイアウトデータから判断して互いに近接・隣接する
として選択された二つのノードの組み合わせについて行
われることになる。これは、マスクレイアウト上で互い
に遠く離れた位置にある二つのノードの間ではＢｒｉｄ
ｇｉｎｇ Ｆａｕｌｔは起こりにくいことに着目したも
のであり、テストパターンの故障検出率算出の迅速化と
この算出された故障検出率の信頼性維持を両立させるこ
とができる。
【００２０】
【実施例】以下、本発明をその実施例を示す図に基づい
て説明する。
て説明する。
【００２１】図１に本実施例のテストパターンの故障検
出率算出装置の基本構成を示す。この故障検出率算出装
置は、ディジタル回路設計において用いる論理シュミュ
レータと基本的構成を同じくするものであり、外部記憶
装置１と、コンピュータ本体部２と、表示装置３とによ
り構成される。
出率算出装置の基本構成を示す。この故障検出率算出装
置は、ディジタル回路設計において用いる論理シュミュ
レータと基本的構成を同じくするものであり、外部記憶
装置１と、コンピュータ本体部２と、表示装置３とによ
り構成される。
【００２２】外部記憶装置１には、検査対象となるテス
トパターンデータ、及びネットリストデータなどが格納
されている。また、この外部記憶装置１には、コンピュ
ータ本体部２による演算結果が格納できるようになって
いる。
トパターンデータ、及びネットリストデータなどが格納
されている。また、この外部記憶装置１には、コンピュ
ータ本体部２による演算結果が格納できるようになって
いる。
【００２３】コンピュータ本体部２は、演算装置や主記
憶装置などを備えて成る。演算装置は後述するテストパ
ターンの故障検出率算出処理を実行するものであり、主
記憶装置には上記処理のためのプログラムが格納され
る。また、この主記憶装置には、前記の外部記憶装置１
からネットリストデータがロードされるようになってい
る。
憶装置などを備えて成る。演算装置は後述するテストパ
ターンの故障検出率算出処理を実行するものであり、主
記憶装置には上記処理のためのプログラムが格納され
る。また、この主記憶装置には、前記の外部記憶装置１
からネットリストデータがロードされるようになってい
る。
【００２４】表示装置３は、上記コンピュータ本体部２
がネットリストデータに基づくネットリストを画面表示
する他、上記処理の結果を表示できるようになってい
る。
がネットリストデータに基づくネットリストを画面表示
する他、上記処理の結果を表示できるようになってい
る。
【００２５】次に、コンピュータ本体部２により行われ
るテストパターンの故障検出率算出処理を図２のフロー
チャートに基づいて説明する。
るテストパターンの故障検出率算出処理を図２のフロー
チャートに基づいて説明する。
【００２６】まず、初期設定として、Ｘ１＝０，Ｙ＝０
の処理を行う（ステップ１）。上記Ｘ１は後述の処理の
繰り返しの残り回数を示すものであり、Ｙはテストパタ
ーンが有効である場合にインクリメントされるものであ
る。次に、ロードされたネットリストデータに基づき、
ネットリスト内のあらゆる二つのノードの組み合わせを
判断し、その組み合わせ個数Ｘおよび個々の組み合わせ
の回路接続データを格納するとともに、Ｘ１＝Ｘの処理
を行う（ステップ２）。
の処理を行う（ステップ１）。上記Ｘ１は後述の処理の
繰り返しの残り回数を示すものであり、Ｙはテストパタ
ーンが有効である場合にインクリメントされるものであ
る。次に、ロードされたネットリストデータに基づき、
ネットリスト内のあらゆる二つのノードの組み合わせを
判断し、その組み合わせ個数Ｘおよび個々の組み合わせ
の回路接続データを格納するとともに、Ｘ１＝Ｘの処理
を行う（ステップ２）。
【００２７】次に、上記判断された組み合わせの中から
一つの組み合わせを選択するとともに、Ｘ１←Ｘ１−１
の処理を行う（ステップ３）。そして、上記の選択され
た二つのノードからの信号を入力とする排他的ＯＲゲー
ト（以下、ｅｘＯＲゲートと略記する）を仮想的にネッ
トリストに挿入するとともに、ｅｘＯＲゲートの出力を
外部出力端子として仮想的にネットリストに付加する
（ステップ４）。
一つの組み合わせを選択するとともに、Ｘ１←Ｘ１−１
の処理を行う（ステップ３）。そして、上記の選択され
た二つのノードからの信号を入力とする排他的ＯＲゲー
ト（以下、ｅｘＯＲゲートと略記する）を仮想的にネッ
トリストに挿入するとともに、ｅｘＯＲゲートの出力を
外部出力端子として仮想的にネットリストに付加する
（ステップ４）。
【００２８】上記のステップ３およびステップ４の処理
を視覚的に示せば、例えば、図３に示すように、部分回
路Ａ，Ｂ，Ｃから成り、入力端子Ｉ1 〜Ｉ3 および出力
端子Ｏ1 〜Ｏ3 を有するディジタル回路において、図４
に示すように、前記二つのノードとして部分回路Ａ，Ｂ
の線Ａ１，Ｂ１（図では太く示している）を選択し、こ
の部分回路Ａ，Ｂの信号を入力とするようにｅｘＯＲゲ
ートＤを仮想的に接続し、その出力を仮想外部出力端子
Ｔとしてネットリストに付加することになる。
を視覚的に示せば、例えば、図３に示すように、部分回
路Ａ，Ｂ，Ｃから成り、入力端子Ｉ1 〜Ｉ3 および出力
端子Ｏ1 〜Ｏ3 を有するディジタル回路において、図４
に示すように、前記二つのノードとして部分回路Ａ，Ｂ
の線Ａ１，Ｂ１（図では太く示している）を選択し、こ
の部分回路Ａ，Ｂの信号を入力とするようにｅｘＯＲゲ
ートＤを仮想的に接続し、その出力を仮想外部出力端子
Ｔとしてネットリストに付加することになる。
【００２９】次に、上記ｅｘＯＲゲートＤと仮想外部出
力端子Ｔを含む新しいネットリストを論理シミュレーシ
ョンする（ステップ５）。即ち、検査対象であるテスト
パターンを上記新しいネットリストに入力してみる。
力端子Ｔを含む新しいネットリストを論理シミュレーシ
ョンする（ステップ５）。即ち、検査対象であるテスト
パターンを上記新しいネットリストに入力してみる。
【００３０】そして、上記の論理シミュレーション中
に、仮想外部出力端子Ｔから“１”が十分に長い時間出
力されるかどうかをチェックする（ステップ６）。仮想
外部出力端子Ｔから“１”が出力されるということは、
ｅｘＯＲゲートＤの入力が同じでない、即ち、“１”，
“０”又は“０”，“１”であることを示す。
に、仮想外部出力端子Ｔから“１”が十分に長い時間出
力されるかどうかをチェックする（ステップ６）。仮想
外部出力端子Ｔから“１”が出力されるということは、
ｅｘＯＲゲートＤの入力が同じでない、即ち、“１”，
“０”又は“０”，“１”であることを示す。
【００３１】上記のチェックにより“１”が検出された
なら、Ｙ←Ｙ＋１の処理を行う（ステップ７）。一方、
“１”が検出されないなら、そのままステップ８に進
む。
なら、Ｙ←Ｙ＋１の処理を行う（ステップ７）。一方、
“１”が検出されないなら、そのままステップ８に進
む。
【００３２】ステップ８では、ネットリスト上の全ての
二つのノードの組み合わせについて上記チェックが完了
したか否かを判断する。すなわち、Ｘ１＝０か否かを判
断する。
二つのノードの組み合わせについて上記チェックが完了
したか否かを判断する。すなわち、Ｘ１＝０か否かを判
断する。
【００３３】Ｘ１＝０でなければ、未チェックの組み合
わせが存在するので、ステップ３に進み、上記の処理を
繰り返す。なお、既に選択された組み合わせは重ねて選
択しないようにしている。
わせが存在するので、ステップ３に進み、上記の処理を
繰り返す。なお、既に選択された組み合わせは重ねて選
択しないようにしている。
【００３４】一方、Ｘ１＝０であれば、全ての組み合わ
せについて上記チェックが完了してので、Ｙ／Ｘの演算
を行い、テストパターンの故障検出率を算出する（ステ
ップ９）。算出結果は、本実施例では、表示装置３に表
示するとともに、外部記憶装置１に格納するようにして
いる。
せについて上記チェックが完了してので、Ｙ／Ｘの演算
を行い、テストパターンの故障検出率を算出する（ステ
ップ９）。算出結果は、本実施例では、表示装置３に表
示するとともに、外部記憶装置１に格納するようにして
いる。
【００３５】上記の構成によれば、ｅｘＯＲゲートＤと
仮想外部出力端子Ｔを含む新たなネットリストにテスト
パターンを入力して論理シミュレーションを行い、この
シミュレーションにおいて任意に選択した二つのノード
から互いに異なる値の信号が出力されるか否かがチェッ
クされる。そして、このチェックにおいて二つのノード
から互いに異なる値の信号が出力されているなら、この
ときに入力したテストパターンは上記二つのノード間の
Ｂｒｉｄｇｉｎｇ Ｆａｕｌｔを検出できるパターンで
あるということができる。
仮想外部出力端子Ｔを含む新たなネットリストにテスト
パターンを入力して論理シミュレーションを行い、この
シミュレーションにおいて任意に選択した二つのノード
から互いに異なる値の信号が出力されるか否かがチェッ
クされる。そして、このチェックにおいて二つのノード
から互いに異なる値の信号が出力されているなら、この
ときに入力したテストパターンは上記二つのノード間の
Ｂｒｉｄｇｉｎｇ Ｆａｕｌｔを検出できるパターンで
あるということができる。
【００３６】そして、上記チェックを、ネットリストの
あらゆる二つのノードの組み合わせの全てについて行う
ことにより、上記テストパターンのＢｒｉｄｇｉｎｇ
Ｆａｕｌｔに対する故障検出率が算出される。
あらゆる二つのノードの組み合わせの全てについて行う
ことにより、上記テストパターンのＢｒｉｄｇｉｎｇ
Ｆａｕｌｔに対する故障検出率が算出される。
【００３７】なお、上記の実施例のように、ネットリス
ト内のあらゆる二つのノードの組み合わせについて上記
のチェックを行うのが正確な故障検出率を算出する上で
最良といえるが、必ずしもこのようにしなくてもよいも
のである。
ト内のあらゆる二つのノードの組み合わせについて上記
のチェックを行うのが正確な故障検出率を算出する上で
最良といえるが、必ずしもこのようにしなくてもよいも
のである。
【００３８】例えば、前記ステップ２の処理、即ち、ロ
ードされたネットリストデータに基づき、ネットリスト
内のあらゆる二つのノードの組み合わせを判断する代わ
りに、ディジタル回路のマスクレイアウトデータから判
断して互いに近接・隣接する二つのノードの組み合わせ
を判断する。そして、このように近接・隣接すると判断
された一群の組み合わせの中から一つの組み合わせを順
に選んで前記チェックを繰り返し行うようにすればよ
い。
ードされたネットリストデータに基づき、ネットリスト
内のあらゆる二つのノードの組み合わせを判断する代わ
りに、ディジタル回路のマスクレイアウトデータから判
断して互いに近接・隣接する二つのノードの組み合わせ
を判断する。そして、このように近接・隣接すると判断
された一群の組み合わせの中から一つの組み合わせを順
に選んで前記チェックを繰り返し行うようにすればよ
い。
【００３９】マスクレイアウト上で互いに遠く離れた位
置にある二つのノードの間ではＢｒｉｄｇｉｎｇ Ｆａ
ｕｌｔは起こりにくいことから、このような二つのノー
ド間でのＢｒｉｄｇｉｎｇ Ｆａｕｌｔを故障検出率の
算定において考慮から外しても、算定された故障検出率
の信頼性を低下させることはない。むしろ、このように
Ｂｒｉｄｇｉｎｇ Ｆａｕｌｔが生じる可能性の高い組
み合わせのみを考慮することにより、算出されたＢｒｉ
ｄｇｉｎｇ Ｆａｕｌｔに対する故障検出率はより正確
になるということもできる。そして、このように限定し
た組み合わせを用いるから、チェックの繰り返し回数が
少なくなり、その分テストパターンの故障検出率算出の
迅速化が図れることになる。
置にある二つのノードの間ではＢｒｉｄｇｉｎｇ Ｆａ
ｕｌｔは起こりにくいことから、このような二つのノー
ド間でのＢｒｉｄｇｉｎｇ Ｆａｕｌｔを故障検出率の
算定において考慮から外しても、算定された故障検出率
の信頼性を低下させることはない。むしろ、このように
Ｂｒｉｄｇｉｎｇ Ｆａｕｌｔが生じる可能性の高い組
み合わせのみを考慮することにより、算出されたＢｒｉ
ｄｇｉｎｇ Ｆａｕｌｔに対する故障検出率はより正確
になるということもできる。そして、このように限定し
た組み合わせを用いるから、チェックの繰り返し回数が
少なくなり、その分テストパターンの故障検出率算出の
迅速化が図れることになる。
【００４０】また、上記実施例のステップ３における組
み合わせの選択を、優先順位を考慮して行うようにして
もよいものである。例えば、マスクレイアト上で互いに
隣接・近接する二つのノードの組み合わせほど優先順位
の高いものとし、このような優先順位の高い組み合わせ
から先に処理を行い、この優先順位の高い組み合わせの
チェック（ステップ６）で“０”が検出されたなら、そ
の段階でそのテストパターンはＢｒｉｄｇｉｎｇ Ｆａ
ｕｌｔに対して有効性なきものとして処理を終了するよ
うにしてもよいものである。
み合わせの選択を、優先順位を考慮して行うようにして
もよいものである。例えば、マスクレイアト上で互いに
隣接・近接する二つのノードの組み合わせほど優先順位
の高いものとし、このような優先順位の高い組み合わせ
から先に処理を行い、この優先順位の高い組み合わせの
チェック（ステップ６）で“０”が検出されたなら、そ
の段階でそのテストパターンはＢｒｉｄｇｉｎｇ Ｆａ
ｕｌｔに対して有効性なきものとして処理を終了するよ
うにしてもよいものである。
【００４１】また、上記の実施例では、ネットリストに
仮想的に付加する排他論理回路として排他的ＯＲゲート
を用いたが、これの代わりに排他的ＮＯＲゲートを用い
てもよいものである。この場合には、ステップ６では、
仮想外部出力端子Ｔから“０”が十分に長い時間出力さ
れるかどうかをチェックすることになる。
仮想的に付加する排他論理回路として排他的ＯＲゲート
を用いたが、これの代わりに排他的ＮＯＲゲートを用い
てもよいものである。この場合には、ステップ６では、
仮想外部出力端子Ｔから“０”が十分に長い時間出力さ
れるかどうかをチェックすることになる。
【００４２】
【発明の効果】以上のように、本発明によれば、用意さ
れたテストパターンのＢｒｉｄｇｉｎｇ Ｆａｕｌｔに
対する故障検出率を算出することが可能となる。
れたテストパターンのＢｒｉｄｇｉｎｇ Ｆａｕｌｔに
対する故障検出率を算出することが可能となる。
【図１】本発明のテストパターンの故障検出率算出装置
を示す概略構成図である。
を示す概略構成図である。
【図２】図１の装置により実行されるテストパターンの
故障検出率算出方法を示すフローチャートである。
故障検出率算出方法を示すフローチャートである。
【図３】ネットリストの一例を視覚的に示す説明図であ
る。
る。
【図４】ネットリストにｅｘＯＲゲートを仮想的に接続
し、その出力を仮想外部出力端子とした状態を視覚的に
示す説明図である。
し、その出力を仮想外部出力端子とした状態を視覚的に
示す説明図である。
【図５】ディジタル回路の一例を示す回路図である。
【図６】Ｂｒｉｄｇｉｎｇ Ｆａｕｌｔを説明する回路
図である。
図である。
１ 外部記憶装置 ２ コンピュータ本体部 ３ 表示装置 Ｄ 排他的ＯＲゲート
Claims (4)
- 【請求項１】 ディジタル回路のネットリスト内の二つ
のノードを選択する第１ステップと、この選択された二
つのノードからの信号を入力とし両入力が互いに異なる
値である場合にはそれを示す信号を出力する排他的論理
回路をネットリストに挿入する第２ステップと、上記排
他的論理回路からの出力信号を仮想外部出力端子として
ネットリストに付加する第３ステップと、上記排他的論
理回路と仮想外部出力端子を含む新しいネットリストを
論理シミュレーションする第４ステップと、論理シミュ
レーション中に仮想外部出力端子から前記の両入力が互
いに異なる値であることを示す信号が十分に長い時間出
力されるかどうかをチェックする第５ステップとを有
し、前記第１ステップで選ばれる他の二つのノードの組
み合わせについて上記第２ステップから第５ステップの
処理を繰り返すことを特徴とするテストパターンの故障
検出率算出方法。 - 【請求項２】 ディジタル回路のネットリスト内の二つ
のノードを選択する第１の手段と、この選択された二つ
のノードからの信号を入力とし両入力が互いに異なる値
である場合にはそれを示す信号を出力する排他的論理回
路をネットリストに挿入する第２の手段と、上記排他的
論理回路からの出力信号を仮想外部出力端子としてネッ
トリストに付加する第３の手段と、上記排他的論理回路
と仮想外部出力端子を含む新しいネットリストを論理シ
ミュレーションする第４の手段と、論理シミュレーショ
ン中に仮想外部出力端子から前記の両入力が互いに異な
る値であることを示す信号が十分に長い時間出力される
かどうかをチェックする第５の手段とを有し、前記第１
の手段で選ばれる他の二つのノードの組み合わせについ
て上記第２の手段から第５の手段における処理を繰り返
すように構成されていることを特徴とするテストパター
ンの故障検出率算出装置。 - 【請求項３】 ディジタル回路のネットリスト内の二つ
のノードを選択する第１ステップは、ディジタル回路の
マスクレイアウトデータから判断して互いに近接・隣接
する二つのノードを選択するようになっていることを特
徴とする請求項１に記載のテストパターンの故障検出率
算出方法。 - 【請求項４】 ディジタル回路のネットリスト内の二つ
のノードを選択する第１の手段は、ディジタル回路のマ
スクレイアウトデータから判断して互いに近接・隣接す
る二つのノードを選択するようになっていることを特徴
とする請求項２に記載のテストパターンの故障検出率算
出装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24236293A JP3184023B2 (ja) | 1993-09-29 | 1993-09-29 | テストパターンの故障検出率算出方法および装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24236293A JP3184023B2 (ja) | 1993-09-29 | 1993-09-29 | テストパターンの故障検出率算出方法および装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0798365A true JPH0798365A (ja) | 1995-04-11 |
| JP3184023B2 JP3184023B2 (ja) | 2001-07-09 |
Family
ID=17088059
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24236293A Expired - Fee Related JP3184023B2 (ja) | 1993-09-29 | 1993-09-29 | テストパターンの故障検出率算出方法および装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3184023B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006337204A (ja) * | 2005-06-02 | 2006-12-14 | Nec Electronics Corp | 半導体集積回路並びにその試験装置及び試験方法 |
| JP2007120991A (ja) * | 2005-10-25 | 2007-05-17 | Sharp Corp | テストパターンの検出率算出方法、コンピュータプログラム及びテストパターンの検出率算出装置 |
| US7441168B2 (en) | 1999-10-29 | 2008-10-21 | Matsushita Electric Industrial Co., Ltd. | Fault detecting method and layout method for semiconductor integrated circuit |
-
1993
- 1993-09-29 JP JP24236293A patent/JP3184023B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7441168B2 (en) | 1999-10-29 | 2008-10-21 | Matsushita Electric Industrial Co., Ltd. | Fault detecting method and layout method for semiconductor integrated circuit |
| US7594206B2 (en) | 1999-10-29 | 2009-09-22 | Panasonic Corporation | Fault detecting method and layout method for semiconductor integrated circuit |
| JP2006337204A (ja) * | 2005-06-02 | 2006-12-14 | Nec Electronics Corp | 半導体集積回路並びにその試験装置及び試験方法 |
| JP2007120991A (ja) * | 2005-10-25 | 2007-05-17 | Sharp Corp | テストパターンの検出率算出方法、コンピュータプログラム及びテストパターンの検出率算出装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3184023B2 (ja) | 2001-07-09 |
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