JP4659180B2 - 表示装置 - Google Patents
表示装置 Download PDFInfo
- Publication number
- JP4659180B2 JP4659180B2 JP2000211661A JP2000211661A JP4659180B2 JP 4659180 B2 JP4659180 B2 JP 4659180B2 JP 2000211661 A JP2000211661 A JP 2000211661A JP 2000211661 A JP2000211661 A JP 2000211661A JP 4659180 B2 JP4659180 B2 JP 4659180B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- line
- output
- scanning
- lines
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3674—Details of drivers for scan electrodes
- G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3648—Control of matrices with row and column drivers using an active matrix
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3685—Details of drivers for data electrodes
- G09G3/3688—Details of drivers for data electrodes suitable for active matrices only
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2300/00—Aspects of the constitution of display devices
- G09G2300/04—Structural and physical details of display devices
- G09G2300/0404—Matrix technologies
- G09G2300/0408—Integration of the drivers onto the display substrate
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0264—Details of driving circuits
- G09G2310/0281—Arrangement of scan or data electrode driver circuits at the periphery of a panel not inherent to a split matrix structure
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0264—Details of driving circuits
- G09G2310/0297—Special arrangements with multiplexing or demultiplexing of display data in the drivers for data electrodes, in a pre-processing circuitry delivering display data to said drivers or in the matrix panel, e.g. multiplexing plural data signals to one D/A converter or demultiplexing the D/A converter output to multiple columns
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
- G09G2330/08—Fault-tolerant or redundant circuits, or circuits in which repair of defects is prepared
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
- G09G2330/12—Test circuits or failure detection circuits included in a display system, as permanent part thereof
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2352/00—Parallel handling of streams of display data
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Crystallography & Structural Chemistry (AREA)
- Chemical & Material Sciences (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Nonlinear Science (AREA)
- Mathematical Physics (AREA)
- Optics & Photonics (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Liquid Crystal Display Device Control (AREA)
- Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
- Liquid Crystal (AREA)
- Shift Register Type Memory (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、表示装置に関し、特に走査ドライバから供給される走査信号に応じて表示を行う表示装置に関する。
【０００２】
【従来の技術】
最近の液晶表示装置の研究開発においては、低コスト化のための技術開発競争が熾烈を極めている。中でも、低温プロセスでポリシリコン薄膜トランジスタを形成する技術は、安価なガラス基板上に、表示領域だけでなく、周辺回路（例えばドライバ）をも形成することを可能とする。このため、従来のようなドライバ用ＩＣの実装費用が削減され、大幅なコスト削減を期待できることから注目を浴びている。これまでにポリシリコン薄膜トランジスタをガラス基板上に形成して大型でかつ高精細の液晶表示装置を作成する試みがなされてきている。
【０００３】
図２２は、第１の従来例による液晶表示装置の構成を示す。表示領域１００は、二次元に配列された薄膜トランジスタを有し、各薄膜トランジスタが各画素の表示を制御する。第１の走査ドライバ１０１ａは表示領域１００の左に設けられ、第２の走査ドライバ１０１ｂは表示領域１００の右に設けられる。第１の走査ドライバ１０１ａはｎ本の出力線ＧＬ１〜ＧＬｎを介して、第２の走査ドライバ１０１ｂはｎ本の出力線ＧＲ１〜ＧＲｎを介して、それぞれ表示領域１００の走査線の両端に同一の走査信号を供給する。第１のデータドライバ１０２ａ及び第２のデータドライバ１０２ｂは、表示領域１００の上下に設けられ、データ信号を表示領域１００に供給する。
【０００４】
断線ポイント１０３は、第１の走査ドライバ１０１ａの出力線ＧＬ３と第２の走査ドライバ１０１ｂの出力線ＧＲ３とを接続する表示領域１００内の走査線上で断線されたポイントである。この場合、表示領域１０３ａには、第１の走査ドライバ１０１ａから走査信号が供給されるので、表示領域１０３ａでの表示が可能になる。一方、表示領域１０３ｂには、第２の走査ドライバ１０１ｂから走査信号が供給されるので、表示領域１０３ｂでの表示が可能になる。すなわち、断線ポイント１０３で断線が生じたとしても、表示領域１０３ａ及び１０３ｂの両方で表示が可能になる。この点に、第１及び第２の２つの走査ドライバ１０１ａ，１０１ｂを設ける意味がある。
【０００５】
近年、液晶表示装置の高解像度化が進み、走査ドライバ１０１ａ及び１０１ｂの出力線ＧＬ１〜ＧＬｎ及びＧＲ１〜ＧＲｎの数が増加している。その結果、走査ドライバ１０１ａ及び１０１ｂ内に製造プロセス上の欠陥が発生する確率が高くなっている。
【０００６】
図２３に示すように、例えば、製造プロセス上の欠陥等により、走査ドライバ１０１ｂ内の短絡ポイント１０４で出力線ＧＲ３が電源線又はグランド線等に短絡されてしまうことがある。この場合、走査ドライバ１０１ｂ内の出力線ＧＲ３は電源電位やグランド電位等に固定されてしまい、正常な走査信号が走査ドライバ１０１ｂから表示領域１００に供給されなくなってしまう。その結果、上記の出力線ＧＲ３に対応する表示領域１００内の水平ラインの右側の領域は、常に白又は黒の表示になってしまい、正常な表示が行われなくなってしまう。
【０００７】
このように、表示領域１００が無欠陥であったとしても、走査ドライバ１０１ａ又は１０１ｂに欠陥が生じてしまえば、これらが同一ガラス基板上に形成されるために、液晶表示装置全体が不良品になってしまう。そこで、走査ドライバ１０１ａ，１０１ｂの欠陥を修復するための技術が提案されている。次に、その技術を説明する。
【０００８】
図２４は、特開平６−６７２００号公報に示される第２の従来例による液晶表示装置の構成を示す。第２の従来例による液晶表示装置は、第１の従来例による液晶表示装置（図２２及び図２３）に対して、ｎチャネルＭＯＳトランジスタ１１１ａ及び１１１ｂを付加したものである。トランジスタ１１１ａのゲートには、制御信号用端子ＣＬを介して制御信号が供給される。トランジスタ１１１ａのソース及びドレインには、第１の走査ドライバ１０１ａの出力線ＧＬ１〜ＧＬｎ及び表示領域１００の走査線が接続される。同様に、トランジスタ１１１ｂのゲートには、制御信号用端子ＣＲを介して制御信号が供給される。トランジスタ１１１ｂのソース及びドレインには、第２の走査ドライバ１０１ｂの出力線ＧＲ１〜ＧＲｎ及び表示領域１００の走査線が接続される。
【０００９】
液晶表示装置を製造した後、第２の走査ドライバ１０１ｂ内の短絡ポイント１１２で出力線ＧＲ２が電源線又はグランド線等に短絡していることが検出できたとする。その場合、制御信号用端子ＣＬにハイレベルの電圧を印加し、制御信号用端子ＣＲにローレベルの電圧を印加する。
【００１０】
その結果、ｎ個のすべてのトランジスタ１１１ａのゲートにはハイレベルが供給され、ｎ個のトランジスタ１１１ａはオンし、走査ドライバ１０１ａの出力線ＧＬ１〜ＧＬｎと表示領域１００の走査線とを接続する。表示領域１００には、走査ドライバ１０１ａから走査信号が供給される。
【００１１】
一方、ｎ個のすべてのトランジスタ１１１ｂのゲートにはローレベルが供給され、ｎ個のトランジスタ１１１ｂはオフし、走査ドライバ１０１ｂの出力線ＧＲ１〜ＧＲｎと表示領域１００の走査線との間の接続を切断する。走査ドライバ１０１ｂから表示領域１００には、走査信号が供給されない。
【００１２】
すなわち、表示領域１００には、走査ドライバ１０１ａからのみ正常な走査信号が供給され、正常な表示を行うことができる。しかし、上記の公報には、短絡ポイント１１２の検出方法が記載されていない。また、仮に、第２ラインに欠陥があることを表示画面上の目視により発見できたとしても、その第２ラインでの欠陥が第１の走査ドライバ１０１ａ内での短絡によるものか、或いは第２の走査ドライバ１０１ｂ内での短絡によるものかを判断することができない。その判断方法が示されなければ、第１及び第２の走査ドライバ１０１ａ，１０１ｂのいずれに欠陥があるのかがわからず、制御信号用端子ＣＬ及びＣＲの電圧レベルを決定することができない。
【００１３】
また、図２５に示すように、第２の走査ドライバ１０１ｂ内の短絡ポイント１１３で出力線ＧＲ２の短絡が発生し、さらに表示領域１００内の断線ポイント１１４で走査線の断線が発生することがある。この場合、短絡ポイント１１３を修復するために、上記と同様に、制御信号用端子ＣＬにハイレベルを供給し、制御信号用端子ＣＲにローレベルを供給するとする。
【００１４】
すると、表示領域１１４ａには、第１の走査ドライバ１０１ａから走査信号が供給されるが、表示領域１１４ｂには、走査ドライバ１０１ａ及び１０１ｂのいずれからも走査信号が供給されなくなり、表示領域１１４ｂでは、正常な表示を行うことができなくなってしまう。
【００１５】
また、図２６に示すように、第１の走査ドライバ１０１ａ内の短絡ポイント１１５で出力線ＧＬ４の短絡が発生し、第２の走査ドライバ１０１ｂ内の短絡ポイント１１６で出力線ＧＲ１の短絡が発生し、表示領域１００内の断線ポイント１１７で走査線の断線が発生した場合を考える。
【００１６】
短絡ポイント１１６を修復するためには、制御信号用端子ＣＲにローレベルの電圧を印加し、制御信号用端子ＣＬにハイレベルの電圧を印加することが考えられる。しかし、その場合、トランジスタ１１１ｂがオフになり、表示領域１１７ｂに走査信号が供給されず、表示領域１１７ｂでは正常な表示が行われない。また、第１の走査ドライバ１０１ａ内の短絡ポイント１１５で出力線ＧＬ４が短絡しているために、表示領域１００の第４ラインの走査線には、第２の走査ドライバ１０１ｂから走査信号が供給されないのみならず、第１の走査ドライバ１０１ａからも正常な走査信号が供給されない。そのため、第４ラインでは正常な表示を行うことができない。
【００１７】
一方、短絡ポイント１１５を修復するためには、制御信号用端子ＣＬにローレベルを印加し、制御信号用端子ＣＲにハイレベルを印加することが考えられる。しかし、その場合、トランジスタ１１１ａがオフになり、表示領域１１７ａに走査信号が供給されず、表示領域１１７ａでは正常な表示が行われない。また、第２の走査ドライバ１０１ｂ内の短絡ポイント１１６で出力線ＧＲ１が短絡しているために、表示領域１００の第１ラインには、第１の走査ドライバ１０１ａ及び第２の走査ドライバ１０１ｂの双方から正常な走査信号が供給されない。そのため、第１ラインでは正常な表示を行うことができない。
【００１８】
上記のような欠陥が発生した場合には、完全に修復することができない。また、上記の公報では、上述のように、欠陥の検出方法が示されていない。次に、欠陥の検出方法を示した公報について説明する。
【００１９】
図２７は、特許第２９７３９６９号公報に示される第３の従来例による液晶表示装置の構成を示す。この第３の従来例による液晶表示装置は、第１の従来例による液晶表示装置（図２２及び図２３）に対して、ｎチャネルＭＯＳトランジスタ１２１ａ，１２１ｂを付加したものである。
【００２０】
ｎ個のトランジスタ１２１ａのゲートには、第１の走査ドライバ１０１ａの出力線ＧＬ１〜ＧＬｎが接続される。ｎ個のトランジスタ１２１ａのソース及びドレインには、入力端子Ｌｉｎ及び出力端子Ｌｏｕｔが接続される。
【００２１】
一方、ｎ個のトランジスタ１２１ｂのゲートには、第２の走査ドライバ１０１ｂの出力線ＧＲ１〜ＧＲｎが接続される。ｎ個のトランジスタ１２１ｂのソース及びドレインには、入力端子Ｒｉｎ及び出力端子Ｒｏｕｔが接続される。
【００２２】
入力端子Ｌｉｎに検査信号を入力し、出力端子Ｌｏｕｔの信号を調べることにより、トランジスタ１２１ａのゲートに印加される走査信号の状態を知ることができる。また、入力端子Ｒｉｎに検査信号を入力し、出力端子Ｒｏｕｔの信号を調べることにより、トランジスタ１２１ｂのゲートに印加される走査信号の状態を知ることができる。しかし、第３の従来例の公報には、検査方法のみが示されており、修復方法が示されていない。
【００２３】
【発明が解決しようとする課題】
上述のように、第２の従来例の公報には、修復方法が示されているが、検査方法が示されていない。また、その修復方法には、限界があり、図２５に示す欠陥及び図２６に示す欠陥に対しては修復することができない。
【００２４】
一方、第３の従来例の公報には、検査方法が示されているが、修復方法が示されていない。さらに、その検査方法は具体的なものが示されておらず、すべての欠陥を検出できるものではない。また、仮に、欠陥を検出できたとしても、その欠陥をどのように修復できるかが示されていない。
【００２５】
本発明の目的は、走査ドライバの出力線の電位が固定又は開放される欠陥を検出し、その欠陥を自動的に修復することができる表示装置を提供することである。
本発明の他の目的は、走査ドライバの出力線の電位が固定又は開放される欠陥を確実に検出することができる表示装置を提供することである。
本発明のさらに他の目的は、走査ドライバの出力線の電位が固定又は開放される欠陥を確実に修復することができる表示装置を提供することである。
【００２６】
【課題を解決するための手段】
本発明の表示装置は、複数の走査線を有する表示部と、前記表示部の走査線の一端に走査信号を供給するための出力線を有する第１の走査ドライバと、前記第１の走査ドライバから供給される前記走査信号の良否を判定し、該判定結果を出力する第１の判定手段と、前記第１の判定手段により、不良と判定された走査信号を供給する出力線と前記表示部の走査線の一端との間の接続を切断する第１のスイッチング手段と、前記表示部の走査線の他端に走査信号を供給するための出力線を有する第２の走査ドライバと、前記第２の走査ドライバから供給される前記走査信号の良否を判定し、該判定結果を出力する第２の判定手段と、前記第２の判定手段により、不良と判定された走査信号を供給する出力線と前記表示部の走査線の他端との間の接続を切断する第２のスイッチング手段とを有し、前記第１の判定手段は、ゲート、ソース及びドレインを含む第１の検査用トランジスタであって前記第１の走査ドライバの出力線上の走査信号に応じた信号が該ゲートに供給される第１の検査用トランジスタと、前記第１の検査用トランジスタのゲートに供給される信号に応じて前記第１の検査用トランジスタのソース及びドレイン間に検査信号が伝達されるか否かを調べることにより、前記第１の走査ドライバの出力線の走査信号が不良か否かを判定する第１の判定部と、前記第１の走査ドライバの隣接する２つの出力線上の走査信号の論理積を演算する第１の論理積回路とを有し、前記第１の検査用トランジスタのゲートには、前記第１の論理積回路の出力が接続され、前記第２の判定手段は、ゲート、ソース及びドレインを含む第２の検査用トランジスタであって前記第２の走査ドライバの出力線上の走査信号に応じた信号が該ゲートに供給される第２の検査用トランジスタと、前記第２の検査用トランジスタのゲートに供給される信号に応じて前記第２の検査用トランジスタのソース及びドレイン間に検査信号が伝達されるか否かを調べることにより、前記第２の走査ドライバの出力線の走査信号が不良か否かを判定する第２の判定部と、前記第２の走査ドライバの隣接する２つの出力線上の走査信号の論理積を演算する第２の論理積回路とを有し、前記第２の検査用トランジスタのゲートには、前記第２の論理積回路の出力が接続されることを特徴とする。
【００２７】
走査ドライバの出力線の電位が固定又は開放されているときには、該固定又は開放されている電位の出力線と表示部の走査線との間の接続のみを切断することが可能になる。例えば、第１の走査ドライバの出力線と表示部の走査線との間の接続が切断されたときには、表示部の走査線には第２の走査ドライバの出力線から正常な走査信号が供給される。第１又は第２の走査ドライバのすべての走査線と表示部のすべての走査線との間の接続を切断するのではなく、電位が固定又は開放されている出力線と表示部の走査線との間の接続のみを切断することができるので、第１又は第２の走査ドライバの正常な出力線と表示部の走査線との間は接続され、正常な表示を行うことができる。また、第１の走査ドライバと第２の走査ドライバとで、個別に出力線の電位が固定又は開放されているか否かを判定し、必要に応じて個別に出力線と走査線との間の接続を切断するので、図２５及び図２６に示した様な欠陥でも修復することができる。すなわち、第１又は第２の走査ドライバと表示部の両方に欠陥がある場合や、第１及び第２の走査ドライバと表示部とに欠陥がある場合でも、修復が可能になり、正常な表示を行うことができる。
【００２８】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態による液晶表示装置の構成例を示すブロック図である。第１の実施形態による液晶表示装置は、第１又は第２の走査ドライバ４ａ，４ｂ内の出力線がグランド線に短絡又は断線等が生じて、その出力線がローレベルに固定されるか又は開放になる欠陥が生じた場合に、その欠陥を検出し、自動的に修復することができる。
【００２９】
ガラス基板１上には、表示領域２、第１の走査ドライバ４ａ、第２の走査ドライバ４ｂ、第１のデータドライバ３ａ、第２のデータドライバ３ｂの他に、判定手段５ａ，５ｂ、ｎチャネルＭＯＳトランジスタ７ａ，７ｂ，８ａ，８ｂが一体化して形成される。ガラス基板１と対向基板６との間には液晶が充填されており、対向基板６の全面には対向電極が形成されている。後に説明する第２〜５の実施形態においても、同様の対向基板６が用いられる。なお、本明細書で述べるトランジスタは、すべてポリシリコン薄膜トランジスタである。
【００３０】
表示領域（表示部）２内の領域９の具体的構成を図２に示す。表示領域２は、二次元マトリックス状に配列されたｎチャネルＭＯＳトランジスタ２１を有する。走査線の左端部Ｌ１と走査線の右端部Ｒ１とが相互に接続され、第１の走査線を構成する。走査線の左端部Ｌ２と走査線の右端部Ｒ２とが相互に接続され、第２の走査線を構成する。同様に、走査線の左端部Ｌｎと走査線の右端部Ｒｎとが相互に接続され、第ｎの走査線を構成する。各トランジスタ２１は、ゲートが水平方向に延びる走査線（Ｌ１，Ｒ１）〜（Ｌｎ，Ｒｎ）に接続され、ソース及びドレインが垂直方向に延びるデータ線Ｄ１〜Ｄｎ及び画素電極２２に接続される。画素電極２２に所定の電位を印加することにより、各画素の表示を制御することができる。
【００３１】
図１において、第１及び第２の走査ドライバ４ａ，４ｂは、表示領域２を挟むように表示領域２の両側に設けられ、表示領域２の走査線Ｌ１〜Ｌｎ，Ｒ１〜Ｒｎの両端に同一の走査信号を供給するための出力線ＧＬ１〜ＧＬｎ，ＧＲ１〜ＧＲｎを有する。
【００３２】
第１の走査ドライバ４ａは、表示領域２の左に設けられ、ｎ本の出力線ＧＬ１〜ＧＬｎを有する。第１の走査ドライバ４ａの出力線ＧＬ１〜ＧＬｎは、ｎ個のｎチャネルＭＯＳトランジスタ（スイッチング手段）８ａを介して、表示領域２の走査線Ｌ１〜Ｌｎに接続される。すなわち、ｎ個のトランジスタ８ａのソース及びドレインは、出力線ＧＬ１〜ＧＬｎ及び走査線Ｌ１〜Ｌｎに接続される。
【００３３】
第２の走査ドライバ４ｂは、表示領域２の右に設けられ、ｎ本の出力線ＧＲ１〜ＧＲｎを有する。第２の走査ドライバ４ｂの出力線ＧＲ１〜ＧＲｎは、ｎ個のｎチャネルＭＯＳトランジスタ（スイッチング手段）８ｂを介して、表示領域２の走査線Ｒ１〜Ｒｎに接続される。すなわち、ｎ個のトランジスタ８ｂのソース及びドレインは、出力線ＧＲ１〜ＧＲｎ及び走査線Ｒ１〜Ｒｎに接続される。
【００３４】
第１及び第２のデータドライバ３ａ，３ｂは、表示領域２を挟むように表示領域２の両側に設けられる。第１のデータドライバ３ａは、表示領域２の上に設けられ、表示領域２の奇数番目のデータ線Ｄ１，Ｄ３，Ｄ５，・・・，Ｄｎ−１にデータ信号を供給する。第２のデータドライバ３ｂは、表示領域２の下に設けられ、表示領域２の偶数番目のデータ線Ｄ２，Ｄ４，Ｄ６，・・・，Ｄｎにデータ信号を供給する。なお、第１及び第２のデータドライバ３ａ，３ｂは、２つに分離せずに、２つを統合して１つのデータドライバで構成してもよい。ただし、２つに分離することにより、第１及び第２のデータドライバ３ａ，３ｂのそれぞれの配線間ピッチを大きくすることができるので、製造プロセス条件を緩和でき、製造し易くなる。
【００３５】
次に、走査ドライバ４ａ，４ｂとデータドライバ３ａ，３ｂとの関係を説明する。第１の走査ドライバ４ａは、表示領域２の走査線（Ｌ１，Ｒ１）〜（Ｌｎ，Ｒｎ）を順次選択するための走査信号を出力線ＧＬ１〜ＧＬｎ上に出力する。同様に、第２の走査ドライバ４ｂは、表示領域２の走査線（Ｌ１，Ｒ１）〜（Ｌｎ，Ｒｎ）を順次選択するための走査信号を出力線ＧＲ１〜ＧＲｎ上に出力する。
【００３６】
データドライバ３ａ，３ｂは、第１の走査線Ｌ１，Ｒ１が選択されているときには、第１の走査線Ｌ１，Ｒ１のラインに対応するデータＤ１〜Ｄｎを出力し、同様に、第２の走査線Ｌ２，Ｒ２が選択されているときには、第２の走査線Ｌ２，Ｒ２のラインに対応するデータＤ１〜Ｄｎを出力し、以後、順次、第ｎの走査線Ｌｎ，Ｒｎのラインまで同様にして出力を行う。
【００３７】
ｎ個の第１の検査用トランジスタ（ｎチャネルＭＯＳトランジスタ）７ａのゲートには、それぞれ第１の走査ドライバ４ａの出力線ＧＬ１〜ＧＬｎが接続される。ｎ個の第１の検査用トランジスタ７ａのソース及びドレインの一方には、検査入力端子Ｌｉｎが接続され、他方には判定手段５ａの入力端子が接続される。
【００３８】
検査入力端子Ｌｉｎには、検査信号を入力する。出力線ＧＬ１〜ＧＬｎのうちのいずれかが選択されると、その選択された出力線が接続されるトランジスタ７ａがオンする。すると、トランジスタ７ａは、検査入力端子Ｌｉｎから入力された検査信号を判定手段５ａへ出力（伝達）する。第１の走査ドライバ４ａが正常であれば、ｎ個のトランジスタ７ａは、第１の出力線ＧＬ１に対応するものから第ｎの出力線ＧＬｎに対応するものまでが順番にオンする。
【００３９】
まず、第１の走査ドライバ４ａが正常な場合を説明する。トランジスタ７ａは、各出力線ＧＬ１〜ＧＬｎ上の走査信号がハイレベルになる度に（出力線が選択される度に）、オンする。すると、判定手段５ａは、上記の検査信号を正常に入力し、第１の走査ドライバ４ａの出力線ＧＬ１〜ＧＬｎ上の走査信号が正常であると判定し、ハイレベルを出力する。これらの判定は、各出力線ＧＬ１〜ＧＬｎのタイミング毎に順次行われる。
【００４０】
ｎ個のスイッチングトランジスタ（ｎチャネルＭＯＳトランジスタ）８ａのゲートは、判定手段５ａの出力端子に接続される。ｎ個のスイッチングトランジスタ８ａのソース及びドレインは、一方が走査ドライバ４ａの出力線ＧＬ１〜ＧＬｎに接続され、他方が表示領域２の走査線Ｌ１〜Ｌｎに接続される。
【００４１】
判定手段５ａがハイレベルを出力すると、ｎチャネルトランジスタ８ａは、オンし、走査ドライバ４ａの出力線ＧＬ１〜ＧＬｎと表示領域２の走査線Ｌ１〜Ｌｎとを相互に接続する。これにより、表示領域２は、第１の走査ドライバ４ａから走査信号を入力し、正常な表示を行うことができる。
【００４２】
次に、第１の走査ドライバ４ａ内の出力線のうちの一又は複数の出力線がグランド線に短絡し、その出力線上の走査信号がローレベルに固定されてしまった欠陥、又は一又は複数の出力線が断線して開放状態になる欠陥を考える。走査信号がローレベルに固定又は開放されると、その走査信号に対応するトランジスタ７ａは、オフ状態を維持する。すると、判定手段５ａは、端子Ｌｉｎから入力された検査信号を得ることができず、第１の走査ドライバ４ａの出力線ＧＬ１〜ＧＬｎのうちの所定の出力線がグランド線に短絡しているか又は開放していると判定し、ローレベルを出力する。上記の判定は、出力線ＧＬ１〜ＧＬｎの各出力線毎に判定を行い、出力する。すなわち、正常な出力線のタイミングではハイレベルを出力し、異常な出力線のタイミングではローレベルを出力する。
【００４３】
判定手段５ａがローレベルを出力すると、ｎチャネルＭＯＳトランジスタ８ａは、オフし、走査ドライバ４ａの出力線ＧＬ１〜ＧＬｎと表示領域２の走査線Ｌ１〜Ｌｎとの間の接続を切断する。また、正常な出力線については、判定手段５ａがハイレベルを出力し、トランジスタ８ａはオンし、出力線ＧＬ１〜ＧＬｎと走査線Ｌ１〜Ｌｎとの間を接続する。これにより、表示領域２は、第１の走査ドライバ４ａの正常な出力線のみから走査信号を入力する。異常な出力線については、第２の走査ドライバ４ｂから走査信号を入力し、正常な表示を行うことができる。
【００４４】
以上、第１の走査ドライバ４ａ、トランジスタ７ａ，８ａ及び第１の判定手段５ａについて説明したが、第２の走査ドライバ４ｂ、トランジスタ７ｂ，８ｂ及び第２の判定手段５ｂについても同様である。
【００４５】
すなわち、トランジスタ７ｂのゲートには、第２の走査ドライバ４ｂの出力線ＧＲ１〜ＧＲｎが接続される。トランジスタ７ｂのソース及びドレインは、一方が検査入力端子Ｒｉｎに接続され、他方が判定手段５ｂの入力端子に接続される。
【００４６】
トランジスタ８ｂのゲートには、判定手段５ｂの出力が接続される。トランジスタ８ｂのソース及びドレインは、一方が第２の走査ドライバ４ｂの出力線ＧＲ１〜ＧＲｎに接続され、他方が表示領域２の走査線Ｒ１〜Ｒｎに接続される。
【００４７】
トランジスタ７ｂは、第２の走査ドライバ４ｂの出力線ＧＲ１〜ＧＲｎ上の走査信号に応じてスイッチングを行う。判定手段５ｂは、トランジスタ７ｂのスイッチングの状態に応じて、第２の走査ドライバ４ｂ内の出力線ＧＲ１〜ＧＲｎがグランド線に短絡又は開放しているか否かを判定し、判定結果を出力する。トランジスタ８ｂは、判定手段５ｂの出力に応じて、第１の走査ドライバ４ｂの出力線ＧＲ１〜ＧＲｎと表示領域２の走査線Ｒ１〜Ｒｎとの間の接続のスイッチングを行う。
【００４８】
次に、液晶表示装置内に３つの欠陥がある場合を説明する。第１の欠陥は、第１の走査ドライバ４ａ内の出力線ＧＬｎが短絡ポイント１０でグランド線に短絡している欠陥である。第２の欠陥は、第２の走査ドライバ４ｂ内の出力線ＧＲ２が短絡ポイント１１でグランド線に短絡している欠陥である。第３の欠陥は、表示領域２の走査線Ｌ５，Ｒ５が断線ポイント１２で断線している欠陥である。
【００４９】
この場合、判定手段５ａは、第１の走査ドライバ４ａの第ｎの出力線ＧＬｎのみがグランド線に短絡し、その他の出力線ＧＬ１〜ＧＬｎ−１は正常であると判定する。トランジスタ８ａは、第ｎの出力線ＧＬｎに対応するもののみがオフし、その他の出力線ＧＬ１〜ＧＬｎ−１に対応するものはオンする。
【００５０】
また、判定手段５ｂは、第２の走査ドライバ４ｂの第２の出力線ＧＲ２のみがグランド線に短絡し、その他の出力線ＧＲ１，ＧＲ３〜ＧＲｎは正常であると判定する。トランジスタ８ｂは、第２の出力線ＧＲ２に対応するもののみがオフし、その他の出力線ＧＲ１，ＧＲ３〜ＧＲｎに対応するものはオンする。
【００５１】
その結果、表示領域２の第２の走査線Ｌ２，Ｒ２には、第１の走査ドライバ４ａのみから走査信号が供給され、第ｎの走査線Ｌｎ，Ｒｎには、第２の走査ドライバ４ｂのみから走査信号が供給される。また、残りの走査線（Ｌ１，Ｒ１）、（Ｌ３，Ｒ３）〜（Ｌｎ−１，Ｒｎ−１）には、第１及び第２の走査ドライバ４ａ，４ｂの両方から走査信号が供給される。
【００５２】
断線ポイント１２付近では、表示領域１２ａは、第１の走査ドライバ４ａから走査信号を受けて、正常な表示を行うことができる。一方、表示領域１２ｂは、第２の走査ドライバ４ｂから走査信号を受けて、正常な表示を行うことができる。このように、上記の３ポイント１０〜１２の欠陥があったとしても、すべてのラインについて正常な表示を行うことができる。
【００５３】
図３は、上記の図１のデータドライバ３ａの構成を示す回路図である。データドライバ３ａの構成を説明するが、データドライバ３ｂの構成もそれと同様である。データドライバ３ａは、シフトレジスタ３１、ビデオアナログ線３２、及びアナログスイッチ３３を有する。
【００５４】
シフトレジスタ３１は、スタート信号端子ＳＩ、クロック端子ＣＬＫ、及びクロックバー（反転）端子／ＣＬＫの３つの入力端子に各信号を入力し、出力線３７，３８，・・・から順次パルスを出力する。すなわち、まず、出力線３７が選択され、次に出力線３８が選択され、順次後段の出力線が選択されていく。出力線３７，３８，・・・は、２本だけでなく、実際には多数存在する。なお、上記の記号「／」は、バー（反転）信号を意味する。
【００５５】
ビデオアナログ線３２は、例えば８本のビデオアナログ線３２ａ〜３２ｈからなり、例えば２５６階調のデータ信号のアナログ電圧を供給する。アナログスイッチ３３は、ｎチャネルＭＯＳトランジスタ３４とｐチャネルＭＯＳトランジスタ３５とが一組のスイッチを構成し、水平方向に並ぶ８組のスイッチが１ユニットになる。すなわち、左端の８組のユニットでは、ｎチャネルＭＯＳトランジスタ３４のゲートに出力線３７が接続され、ｐチャネルＭＯＳトランジスタ３５のゲートには、論理反転回路（インバータ）３６を介して出力線３７が接続される。その右隣の８組のユニットは、ｎチャネルＭＯＳトランジスタ３４のゲートに出力線３８が接続され、ｐチャネルＭＯＳトランジスタ３５のゲートに、論理反転回路（インバータ）３６を介して出力線３８が接続される。
【００５６】
ｎチャネルＭＯＳトランジスタ３４とｐチャネルＭＯＳトランジスタ３５のソース及びドレインは、ビデオアナログ線３２ａ〜３２ｈ及び表示領域２のデータ線Ｄ１，Ｄ３，・・・，Ｄｎ−１に接続される。
【００５７】
出力線３７が選択されてハイレベルになると、アナログスイッチ３３内の左端の８組のスイッチユニットがオンし、８本のビデオアナログ線３２ａ〜３２ｈと８本のデータ線Ｄ１，Ｄ３，・・・，Ｄ１５とが接続され、８本のデータ信号が表示領域２に供給される。
【００５８】
次に、出力線３７がローレベルになった後、ビデオアナログ線３２に新たなデータ信号が供給され、出力線３８が選択されてハイレベルになる。すると、アナログスイッチ３３内の左端から２番目の８組のスイッチユニットがオンし、８本のビデオアナログ線３２ａ〜３２ｈと８本のデータ線Ｄ１７，Ｄ１９，・・・，Ｄ３１とが接続され、新たな８本のデータ信号が表示領域２に供給される。以上のようにして、データ線Ｄｎ−１まで順次データが供給され、１ライン分のデータ供給が完了する。この動作を表示領域２の各ラインについて行う。
【００５９】
図４（Ａ）は、上記の図１の走査ドライバ４ａ，４ｂ内で使用するクロックドインバータを示す図である。クロックドインバータは、クロック信号ＣＬＫ及びクロックバー信号／ＣＬＫを制御信号として、入力端子ＩＮから入力される信号を反転して、出力端子ＯＵＴから出力する。
【００６０】
図４（Ｂ）は、上記の図４（Ａ）のクロックドインバータの構成を示す回路図である。ｐチャネルＭＯＳトランジスタ４１は、ゲートがクロックバー信号端子／ＣＬＫに接続され、ソースが正電位Ｖｄｄに接続され、ドレインがｐチャネルＭＯＳトランジスタ４２のソースに接続される。ｐチャネルＭＯＳトランジスタ４２は、ゲートが入力端子ＩＮに接続され、ドレインが出力端子ＯＵＴに接続される。ｎチャネルＭＯＳトランジスタ４３は、ゲートが入力端子ＩＮに接続され、ドレインが出力端子ＯＵＴに接続され、ソースがｎチャネルＭＯＳトランジスタ４４のドレインに接続される。ｎチャネルＭＯＳトランジスタ４４は、ゲートがクロック信号端子ＣＬＫに接続され、ソースがグランド電位ＧＮＤに接続される。
【００６１】
図５（Ａ）は、図１の第１の走査ドライバ４ａの構成を示す回路図である。第１の走査ドライバ４ａの構成を説明するが、第２の走査ドライバ４ｂの構成もそれと同様である。第１のクロックドインバータ５１，５６は、クロック信号端子ＣＬＫ及びクロックバー信号端子／ＣＬＫの位置が図４（Ｂ）に示すものと同じである。一方、第２のクロックドインバータ５３，５４は、クロック信号端子ＣＬＫ及びクロックバー信号端子／ＣＬＫの位置が図４（Ｂ）に示すものと逆であり、トランジスタ４１のゲートにクロック信号端子ＣＬＫが接続され、トランジスタ４４のゲートにクロックバー信号端子／ＣＬＫが接続される。
【００６２】
クロックドインバータ５１は、入力がスタート信号端子ＳＩに接続され、出力がインバータ５２の入力に接続される。クロックドインバータ５３は、入力がインバータ５２の出力に接続され、出力がインバータ５２の入力に接続される。クロックドインバータ５４は、入力がインバータ５２の出力に接続され、出力がインバータ５５の入力に接続される。クロックドインバータ５６は、入力がインバータ５５の出力に接続され、出力がインバータ５５の入力に接続される。上記のクロックドインバータ５１，５３及びインバータ５２が奇数番目ユニットを構成し、クロックドインバータ５４，５６及びインバータ５５が偶数番目ユニットを構成する。図の右側には、上記の奇数番目ユニットと偶数番目ユニットとが交互に水平方向に繰り返し接続される。
【００６３】
論理積（ＡＮＤ）回路５７は、インバータ５２の出力とインバータ５５の出力との論理積をとって、第１の出力線ＧＬ１に出力する。論理積回路５８は、インバータ５５の出力と後段のインバータの出力との論理積をとって、第２の出力線ＧＬ２に出力する。
【００６４】
図５（Ｂ）は、図５（Ａ）の走査ドライバ４ａの動作を説明するためのタイミングチャートである。走査ドライバ４ａは、シフトレジスタと同様の機能を果たす。すなわち、スタート信号端子ＳＩにスタート信号のパルスを入力すると、順次、第１の出力線ＧＬ１、第２の出力線ＧＬ２〜第ｎの出力線ＧＬｎにパルスを出力する。
【００６５】
図６は、上記の図１の判定手段５ａ及びその周辺部分の回路図である。走査ドライバ４ａは、上記の図５（Ａ）に示した走査ドライバ４ａの回路と同一である。ｎチャネルＭＯＳトランジスタ７ａは、図１のトランジスタ７ａに対応する。ｎチャネルＭＯＳトランジスタ８ａは、図１のトランジスタ８ａに対応する。判定手段５ａは、図１の判定手段５ａに対応し、２つのインバータ６１，６２を直列に接続することにより構成され、線Ｌｏｕｔより受け取った信号をＨ／Ｌに整形する機能を果たす。判定手段５ｂ及びその周辺部分も、上記の判定手段５ａ及びその周辺部分の回路と同様である。
【００６６】
図７は、上記の第１の実施形態による液晶表示装置（図１）の動作を示すタイミングチャートである。ここでは、図１に示したように、短絡ポイント１０，１１及び断線ポイント１２の欠陥がある場合を例に説明する。
【００６７】
検査入力端子Ｌｉｎ及びＲｉｎには、それぞれパルス状の検査信号が供給される。出力線ＧＬ１〜ＧＬｎ−１には、正常なパルスが順次出力される。すなわち、第１の出力線ＧＬ１にはタイミングＴ１でパルスが発生し、第２の出力線ＧＬ２にはタイミングＴ２でパルスが発生し、第３の出力線ＧＬ３にはタイミングＴ３でパルスが発生する。
【００６８】
第ｎの出力線ＧＬｎは、短絡ポイント１０でグランド線に短絡しているため、本来、パルスが発生すべきタイミングＴｎでパルスが発生せず、ローレベルに固定されている。
【００６９】
同様に、出力線ＧＲ１，ＧＲ３〜ＧＲｎには、正常なパルスが順次供給される。すなわち、第１の出力線ＧＲ１にはタイミングＴ１でパルスが発生し、第３の出力線ＧＲ３にはタイミングＴ３でパルスが発生し、第ｎの出力線ＧＲｎにはタイミングＴｎでパルスが発生する。
【００７０】
第２の出力線ＧＲ２は、短絡ポイント１１でグランド線に短絡しているため、本来、パルスが発生すべきタイミングＴ２でパルスが発生せず、ローレベルに固定されている。
【００７１】
判定手段５ａへの出力線Ｌｏｕｔ（図６）には、トランジスタ７ａを介して検査入力端子Ｌｉｎの信号が伝達される。出力線ＧＬ１〜ＧＬｎ−１が正常であるので、タイミングＴ１〜Ｔｎ−１では、検査入力端子Ｌｉｎの信号がそのまま出力線Ｌｏｕｔ上に現れる。しかし、出力線ＧＬｎがローレベルに固定されているために、タイミングＴｎでは、トランジスタ７ａがオフし、出力線Ｌｏｕｔがローベルになってしまう。
【００７２】
同様に、判定手段５ｂへの出力線Ｒｏｕｔには、トランジスタ７ｂを介して検査入力端子Ｒｉｎの信号が伝達される。出力線ＧＲ１，ＧＲ３〜ＧＲｎが正常であるので、タイミングＴ１，Ｔ３〜Ｔｎでは、検査入力端子Ｒｉｎの信号がそのまま出力線Ｒｏｕｔ上に現れる。しかし、出力線ＧＲ２がローレベルに固定されているために、タイミングＴ２では、トランジスタ７ｂがオフし、出力線Ｒｏｕｔがローベルになってしまう。
【００７３】
その結果、第２の走査線Ｌ２，Ｒ２には、タイミングＴ２で、出力線ＧＲ２が切断され、第１の走査ドライバ４ａの出力線ＧＬ２から走査信号が供給されてパルスが現れる。また、第ｎの走査線Ｌｎ，Ｒｎには、タイミングＴｎで、出力線ＧＬｎが切断され、第２の走査ドライバ４ｂの出力線ＧＲｎから走査信号が供給されてパルスが現れる。以上のようにして、欠陥ポイント１０〜１２が自動修復され、全ラインが正常に表示される。
【００７４】
次に、検査入力端子Ｌｉｎの信号をハイレベルに固定せずに、各タイミング毎に短いローレベル期間を設けたパルスにしている理由を説明する。例えば、タイミングＴ１において、トランジスタ７ａのゲートに接続される出力線ＧＬ１の選択期間が終了する直前のハイレベルの時に、検査入力端子Ｌｉｎの信号をローレベルにしている。この時、トランジスタ７ａはオンし、入力端子Ｌｉｎの信号が判定手段５ａへの出力線Ｌｏｕｔに伝達され、ローレベルにリセットされる。これにより、判定手段５ａの出力線Ｌｏｕｔから不必要な電荷を放電させ、前の状態を消すことができる。仮に、入力端子Ｌｉｎの信号をハイレベルに固定すると、出力線Ｌｏｕｔがリセットされずに、不安定な状態となる。すなわち、トランジスタ８ａを一度オフさせないと、出力線ＧＬ１〜ＧＬｎの判定の際に出力線ＧＲ１〜ＧＲｎの影響が出てしまい、走査ドライバ４ａ，４ｂのどちらのドライバを判定しているのかわからなくなってしまう。以上の理由により、入力端子Ｌｉｎ及びＲｉｎの信号をパルス状にする必要がある。
【００７５】
（第２の実施形態）
図８は、本発明の第２の実施形態による液晶表示装置の構成例を示すブロック図である。第２の実施形態は、第１の実施形態におけるスイッチングトランジスタ８ａ，８ｂの代わりに、ｎチャネルＭＯＳトランジスタ１４ａ，１４ｂ、ｐチャネルＭＯＳトランジスタ１５ａ，１５ｂ、及びインバータ１３ａ，１３ｂを設けた点のみが第１の実施形態と異なる。
【００７６】
まず、第１の走査ドライバ４ａ側の部分について説明する。ｎチャネルＭＯＳトランジスタ１４ａとｐチャネルＭＯＳトランジスタ１５ａとで構成されるＣＭＯＳトランジスタがスイッチを構成する。トランジスタ１４ａ及び１５ａのソース及びドレインは、一方が第１の走査ドライバ４ａの出力線ＧＬ１〜ＧＬｎに接続され、他方が表示領域２の走査線Ｌ１〜Ｌｎに接続される。ｎチャネルＭＯＳトランジスタ１４ａのゲートには、判定手段５ａの出力が接続される。ｐチャネルＭＯＳトランジスタ１５ａのゲートには、判定手段５ａの出力をインバータ１３ａで論理反転した信号が入力される。ＣＭＯＳトランジスタ１４ａ，１５ａが出力線ＧＬ１〜ＧＬｎと走査線Ｌ１〜Ｌｎとの間を接続又は切断するスイッチング手段として機能する。
【００７７】
同様に、第２の走査ドライバ４ｂ側の部分においても、ｎチャネルＭＯＳトランジスタ１４ｂ及びｐチャネルＭＯＳトランジスタ１５ｂのソース及びドレインは、一方が第２の走査ドライバ４ｂの出力線ＧＲ１〜ＧＲｎに接続され、他方が表示領域２の走査線Ｒ１〜Ｒｎに接続される。ｎチャネルＭＯＳトランジスタ１４ｂのゲートには、判定手段５ｂの出力が接続され、ｐチャネルＭＯＳトランジスタ１５ｂのゲートには、判定手段５ｂの出力をインバータ１３ｂで論理反転した信号が入力される。ＣＭＯＳトランジスタ１４ｂ，１５ｂが出力線ＧＲ１〜ＧＲｎと走査線Ｒ１〜Ｒｎとの間を接続又は切断するスイッチング手段として機能する。
【００７８】
第２の実施形態では、ＣＭＯＳトランジスタ１４ａ，１５ａ及び１４ｂ，１５ｂでスイッチング手段を構成することにより、ｎチャネルＭＯＳトランジスタ８ａ，８ｂを用いる第１の実施形態に比べて、スイッチング速度を高速化することができる。スイッチング速度を高速化することにより、表示領域２に走査信号を所定のタイミングで確実に供給し、動作を安定化させることができる。
【００７９】
（第３の実施形態）
図９は、本発明の第３の実施形態による液晶表示装置の構成例を示すブロック図である。第３の実施形態では、第１又は第２の走査ドライバ７１ａ，７１ｂ内の出力線が電源線に短絡等して、その出力線がハイレベルに固定される欠陥が生じた場合に、その欠陥を検出し、自動的に修復することができる。
【００８０】
ガラス基板１上には、表示領域２、第１のデータドライバ３ａ、第２のデータドライバ３ｂ、第１の走査ドライバ７１ａ、第２の走査ドライバ７１ｂの他に、判定手段７２ａ，７２ｂ、ＮＡＮＤ（否定論理積）回路７３ａ，７３ｂ、インバータ７４ａ，７４ｂ，７６ａ，７６ｂ、ｎチャネルＭＯＳトランジスタ７５ａ，７５ｂ，７７ａ，７７ｂ、ｐチャネルＭＯＳトランジスタ７８ａ，７８ｂが一体化して形成される。
【００８１】
表示領域２、第１及び第２のデータドライバ３ａ，３ｂは、第１の実施形態（図１）と同じである。第１の走査ドライバ７１ａは、第１の実施形態（図１）の第１の走査ドライバ４ａに対して、第０の出力線ＧＬ０及び第ｎ＋１の出力線ＧＬｎ＋１がダミーとして付加されたものである。出力線ＧＬ０及びＧＬｎ＋１は、表示領域２には接続されないが、第１の走査ドライバ７１ａの出力線ＧＬ０〜ＧＬｎ＋１が電源線に短絡しているか否かを検出するために用いられる。同様に、第２の走査ドライバ７１ｂは、第１の実施形態（図１）の第２の走査ドライバ４ｂに対して、第０の出力線ＧＲ０及び第ｎ＋１の出力線ＧＲｎ＋１がダミーとして付加されたものである。
【００８２】
インバータ７６ａ，７６ｂ、ｎチャネルＭＯＳトランジスタ７７ａ，７７ｂ及びｐチャネルＭＯＳトランジスタ７８ａ，７８ｂは、第２の実施形態（図８）のインバータ１３ａ，１３ｂ、ｎチャネルＭＯＳトランジスタ１４ａ，１４ｂ，ｐチャネルＭＯＳトランジスタ１５ａ，１５ｂに対応する。
【００８３】
すなわち、ＭＯＳトランジスタ７７ａ，７８ａのソース及びドレインは、第１の走査ドライバ７１ａの出力線ＧＬ１〜ＧＬｎ及び表示領域２の走査線Ｌ１〜Ｌｎに接続される。また、ｎチャネルＭＯＳトランジスタ７７ａのゲートには、判定手段７２ａの出力が接続され、ｐチャネルＭＯＳトランジスタ７８ａのゲートには、インバータ７６ａを介して判定手段７２ａの出力が接続される。
【００８４】
また、ＭＯＳトランジスタ７７ｂ，７８ｂのソース及びドレインは、第２の走査ドライバ７１ｂの出力線ＧＲ１〜ＧＲｎ及び表示領域２の走査線Ｒ１〜Ｒｎに接続される。また、ｎチャネルＭＯＳトランジスタ７７ｂのゲートには、判定手段７２ｂの出力が接続され、ｐチャネルＭＯＳトランジスタ７８ｂのゲートには、インバータ７６ｂを介して判定手段７２ｂの出力が接続される。
【００８５】
ＮＡＮＤ回路７３ａの入力には、第１の走査ドライバ７１ａの出力線ＧＬ０〜ＧＬｎ＋１のうちのそれぞれ隣接する２本の出力線が接続され、その２本の出力線上の走査信号の否定論理積を出力する。インバータ７４ａは、ＮＡＮＤ回路７３ａの出力を入力し、その論理反転信号を出力する。
【００８６】
検査用ｎチャネルＭＯＳトランジスタ７５ａは、第１の実施形態（図１）の検査用トランジスタ７ａに対応する。検査用トランジスタ７５ａのゲートには、インバータ７４ａの出力が接続される。検査用トランジスタ７５ａのソース及びドレインの一方には、検査入力端子Ｌｉｎが接続され、他方には判断手段７２ａの入力端子が接続される。
【００８７】
検査入力端子Ｌｉｎには、検査信号を入力する。出力線ＧＬ０〜ＧＬｎ＋１のうちのいずれかが選択されると、その選択状態に応じてトランジスタ７５ａがオン又はオフする。トランジスタ７５ａがオンすると、検査入力端子Ｌｉｎから入力された検査信号は判定手段７２ａへ出力される。
【００８８】
判定手段７２ａは、上記の検査信号の入力に応じて、第１の走査ドライバ７１ａの出力線ＧＬ０〜ＧＬｎ＋１のうちの一又は複数の出力線が電源線に短絡してハイレベルに固定されているか否かを判定し、ハイレベルに固定されている場合にはローレベルを出力し、ハイレベルに固定されていない場合にはハイレベルを出力する。
【００８９】
判定手段７２ａがハイレベルを出力すると、トランジスタ７７ａ，７８ａは、オンし、第１の走査ドライバ７１ａの出力線ＧＬ１〜ＧＬｎと表示領域２の走査線Ｌ１〜Ｌｎとを接続する。これにより、表示領域２は、第１の走査ドライバ７１ａから走査信号を入力し、正常な表示を行うことができる。
【００９０】
一方、判定手段７２ａがローレベルを出力すると、異常な出力線に対応するトランジスタ７７ａ，７８ａがオフし、第１の走査ドライバ７１ａの出力線ＧＬ１〜ＧＬｎのうち異常な出力線と表示領域２の走査線Ｌ１〜Ｌｎとの間を切断する。これにより、異常な走査信号を表示領域２に供給することを防止できる。
【００９１】
以上、第１の走査ドライバ７１ａ、ＮＡＮＤ回路７３ａ、インバータ７４ａ，７６ａ、トランジスタ７５ａ，７７ａ，７８ａ及び第１の判定手段７２ａについて説明したが、第２の走査ドライバ７１ｂ、ＮＡＮＤ回路７３ｂ、インバータ７４ｂ，７６ｂ、トランジスタ７５ｂ，７７ｂ，７８ｂ及び第２の判定手段７２ｂについても同様である。
【００９２】
図１０は、上記の図９の判定手段７２ａ及びその周辺部分の回路図である。判定手段７２ａ及びその周辺部分の回路を説明するが、判定手段７２ｂ及びその周辺部分の回路もそれと同様である。走査ドライバ７１ａは、上記の図５（Ａ）に示した走査ドライバ４ａに対して、ダミー出力線ＧＬ０を出力するためのユニット回路ＡＡが付加されており、ダミー出力線ＧＬｎ＋１を出力するためのユニット回路も付加されている。ユニット回路ＡＡは、クロックドインバータ８１，８３、インバータ８２及び論理積回路８４を有し、これらは奇数番目ユニットとしてクロックドインバータ５４，５６、インバータ５５、論理積回路５８に対応するものである。クロックドインバータ８１，５３，５４は、図４（Ｂ）において、クロックバー信号端子／ＣＬＫがトランジスタ４１のゲートに接続され、クロック信号端子ＣＬＫがトランジスタ４４のゲートに接続される。クロックドインバータ８３，５１，５６は、図４（Ｂ）において、クロックバー信号端子／ＣＬＫがトランジスタ４４のゲートに接続され、クロック信号端子ＣＬＫがトランジスタ４１のゲートに接続される。
【００９３】
論理積回路８５ａは、図９のＮＡＮＤ回路７３ａ及びインバータ７４ａの組み合わせに対応する。ｎチャネルＭＯＳトランジスタ７５ａ，７７ａ、ｐチャネルＭＯＳトランジスタ７８ａ及びインバータ７６ａは、図９の同一の符号の素子に対応する。
【００９４】
判定手段７２ａは、Ｄ型フリップフロップ８７、インバータ８８、ＮＡＮＤ回路８９、ｐチャネルＭＯＳトランジスタ９０及びｎチャネルＭＯＳトランジスタ８６，９２を有する。Ｄ型フリップフロップ８７は、クロック端子ＣＫに、信号線ＯＨを介してｎチャネルＭＯＳトランジスタ７５ａのソースが接続され、入力端子ＤＦに、自己の反転出力端子／Ｑが接続される。ｎチャネルＭＯＳトランジスタ８６は、ゲートにリセット端子ＲＳが接続され、ドレインに上記の入力端子ＤＦが接続され、ソースにグランド端子が接続される。
【００９５】
インバータ８８は、入力が信号線ＯＨに接続され、その入力信号の論理反転信号を出力する。ＮＡＮＤ回路８９は、一方の入力信号線Ａにインバータ８８の出力が接続され、他方の入力信号線ＢにＤ型フリップフロップ８７の出力端子Ｑが接続される。ｐチャネルＭＯＳトランジスタ９０は、ゲートに端子ＳＳが接続され、ソースにＮＡＮＤ回路８９の出力が接続され、ドレインにインバータ７６ａの入力が接続される。ｎチャネルＭＯＳトランジスタ９２は、ゲートに端子ＳＳが接続され、ドレインにインバータ７６ａの入力が接続され、ソースにグランド端子が接続される。
【００９６】
図１１は、第３の実施形態による液晶表示装置の動作を示すタイミングチャートであり、液晶表示装置に欠陥がない場合を例に説明する。図１１及び図１２では、第１の走査ドライバ７１ａ側のタイミングを示すが、第２の走査ドライバ７１ｂ側のタイミングも同様である。
【００９７】
検査入力端子Ｌｉｎ及びＲｉｎには、第１の実施形態（図７）と同様に、パルス状の検査信号が供給される。出力線ＧＬ０〜ＧＬｎ＋１，ＧＲ０〜ＧＲｎ＋１には、正常なパルス状の走査信号が順次出力される。
【００９８】
信号線Ｈ１（図１０）の信号は、出力線ＧＬ１の信号と出力線ＧＬ２の信号との論理積の信号になるので、ローレベルを保持する。信号線Ｈ２（図１０）の信号は、出力線ＧＬ２の信号と出力線ＧＬ３の信号との論理積の信号になるので、ローレベルを保持する。信号線Ｈ１，Ｈ２等がローレベルを保持すると、すべてのｎチャネルＭＯＳトランジスタ７５ａがオフし、信号線ＯＨはローレベルを保持する。
【００９９】
リセット端子ＲＳには、走査信号のスタートタイミングよりも前にパルス状のリセット信号が供給される。Ｄ型フリップフロップ８７のクロック端子ＣＫは、信号線ＯＨに接続されているので、信号線ＯＨと同じくローレベルを保持する。Ｄ型フリップフロップ８７の入力端子ＤＦは、リセット端子ＲＳにリセット信号が入力されることにより、ローレベルを保持する。
【０１００】
入力信号線Ａは、信号線ＯＨの反転信号となるので、ハイレベルを保持する。入力信号線Ｂは、Ｄ型フリップフロップ８７の出力端子Ｑに接続されているので、ローレベルを保持する。信号線Ｃは、信号線Ａの信号と信号線Ｂの信号との否定論理積の信号レベルになるので、ハイレベルを保持する。
【０１０１】
端子ＳＳには、パルス信号が供給される。インバータ７６ａの入力線Ｅは、端子ＳＳの信号がハイレベルのときにはローレベルになり、端子ＳＳの信号がローレベルのときには信号線Ｃの信号と同じ信号レベルになる。インバータ７６ａの出力線Ｆは、入力線Ｅの信号の反転信号レベルになる。
【０１０２】
走査線Ｌ１は、信号線Ｅがハイレベルのとき（すなわち信号線Ｆがローレベルのとき）に出力線ＧＬ１と同じ信号レベルになり、信号線Ｅがローレベルのときにローレベルになる。同様に、走査線Ｌ２は、信号線Ｅがハイレベルのときに出力線ＧＬ２と同じ信号レベルになり、信号線Ｅがローレベルのときにローレベルになる。
【０１０３】
その結果、走査線Ｌ１〜Ｌｎには、出力線ＧＬ１〜ＧＬｎ上の走査信号が順次パルスとして正常に供給される。同様に、走査線Ｒ１〜Ｒｎには、出力線ＧＲ１〜ＧＲｎ上の走査信号が順次パルスとして正常に供給される。
【０１０４】
図１２は、第３の実施形態による液晶表示装置において、走査ドライバ７１ａの出力線ＧＬ２が電源線に短絡してハイレベルに固定された場合の動作を示すタイミングチャートである。
【０１０５】
検査入力端子Ｌｉｎ及びＲｉｎには、パルス状の検査信号が供給される。出力線ＧＬ２のみがハイレベルに固定され、それ以外の出力線ＧＬ０，ＧＬ１，ＧＬ３〜ＧＬｎ＋１は、正常なパルス状の走査信号を順次出力する。
【０１０６】
信号線Ｈ１の信号は、出力線ＧＬ１の信号と出力線ＧＬ２の信号との論理積の信号になるので、タイミングＴ１でパルスが現れる。信号線Ｈ２の信号は、出力線ＧＬ２の信号と出力線ＧＬ３の信号との論理積の信号になるので、タイミングＴ３でパルスが現れる。
【０１０７】
信号線ＯＨは、信号線Ｈ１又はＨ２の信号がハイレベルになったときに検査入力端子Ｌｉｎの信号と同じ信号レベルになり、それ以外ではローレベルになる。その結果、信号線ＯＨは、タイミングＴ１及びＴ３でのみパルスが現れ、それ以外ではローレベルを保持する。端子ＲＳ及びＳＳの信号は、図１１に示したものと同じである。
【０１０８】
Ｄ型フリップフロップ８７のクロック端子ＣＫは、信号線ＯＨの信号レベルと同じになる。Ｄ型フリップフロップ８７の入力端子ＤＦは、タイミングＴ３で、クロック端子ＣＫの信号の２回目の立上がりに応じて、ローレベルからハイレベルに変わる。
【０１０９】
入力信号線Ａには、信号線ＯＨの信号の反転信号が供給される。入力信号線Ｂは、Ｄ型フリップフロップ８７のクロック端子ＣＫの立上がりに応じて、信号レベルが反転する。すなわち、タイミングＴ１でローレベルからハイレベルに変化し、タイミングＴ３でハイレベルからローレベルに変化する。信号線Ｃは、信号線Ａの信号と信号線Ｂの信号との否定論理積の信号レベルになる。
【０１１０】
インバータ７６ａの入力線Ｅは、端子ＳＳの信号がハイレベルのときにはローレベルになり、端子ＳＳの信号がローレベルのときには信号線Ｃの信号と同じ信号レベルになる。インバータ７６ａの出力線Ｆは、入力線Ｅの信号の反転信号レベルになる。
【０１１１】
走査線Ｌ１は、信号線Ｅがハイレベルのときに出力線ＧＬ１と同じ信号レベルになり、信号線Ｅがローレベルのときにローレベルになる。同様に、走査線Ｌ２は、信号線Ｅがハイレベルのときに出力線ＧＬ２と同じ信号レベルになり、信号線Ｅがローレベルのときにローレベルになる。
【０１１２】
その結果、走査線Ｌ１では、図１１の場合と同様に、タイミングＴ１でパルスが現れる。しかし、走査線Ｌ２では、出力線ＧＬ２が電源線に短絡されているために、本来パルスが現れるべきタイミングＴ２でパルスが現れない。その代わり、タイミングＴ２では、第２の走査ドライバ７１ｂの出力線ＧＲ２から表示領域２の走査線Ｒ２に正常な走査信号が供給され、正常な表示が行われる。
【０１１３】
（第４の実施形態）
本発明の第４の実施形態による液晶表示装置は、第３の実施形態（図９）に対して判定手段７２ａ，７２ｂの構成のみが異なる。第４の実施形態によれば、第１又は第２の走査ドライバ７１ａ，７１ｂの隣接（連続）する２本以上の出力線が電源線に短絡等して、それらの出力線がハイレベルに固定される欠陥が生じた場合に、その欠陥を検出し、自動的に修復することができる。この際、第１の走査ドライバ７１ａの隣接する２本以上の出力線が電源線に短絡しているときには、第１の走査ドライバ７１ａの全出力線を表示領域２から切り離し、第２の走査ドライバ７１ｂの出力線から表示領域２に走査信号を供給する。一方、第２の走査ドライバ７１ｂの隣接する２本以上の出力線が電源線に短絡しているときには、第２の走査ドライバ７１ｂの全出力線を表示領域２から切り離し、第１の走査ドライバ７１ａの出力線から表示領域２に走査信号を供給する。
【０１１４】
図１３は、第４の実施形態による判定手段７２ａ及びその周辺部分の回路図である。判定手段７２ａ及びその周辺部分の回路を説明するが、判定手段７２ｂ及びその周辺部分もそれと同様である。判定手段７２ａは、第３の実施形態による判定手段７２ａ（図１０）に対して、Ｎ進カウンタ１３３、ｎチャネルＭＯＳトランジスタ１３２、ラッチ回路１３４、インバータ１３５及び論理積（ＡＮＤ）回路１３６を付加したものである。
【０１１５】
Ｎ進カウンタ１３３は、入力端子ＮＣＫが信号線ＯＨに接続され、リセット端子ＮＲがｎチャネルＭＯＳトランジスタ１３２のドレインに接続され、Ｎ個のパルスをカウントすると出力端子ＮＱからハイレベルを出力する。ｎチャネルＭＯＳトランジスタ１３２は、ソースがグランド端子に接続され、ゲートがリセット端子ＲＳに接続される。
【０１１６】
例えば、液晶表示装置の表示領域の水平解像度が６００の場合はＮ＝６００になる。Ｎ進カウンタ１３３は、１フレーム内でＮ個のパルスをカウントすると、その後に出力端子ＮＱからハイレベルを出力し、１フレーム内のパルスがＮ個未満のときには、フレーム毎にリセットし、出力端子ＮＱからローレベルを出力する。
【０１１７】
ラッチ回路１３４は、セット端子ＳがＮ進カウンタ１３３の出力端子ＮＱに接続され、リセット端子Ｒがグランド端子に接続され、セット端子Ｓにハイレベルが入力されると出力端子Ｑ０からハイレベルを出力する。インバータ１３５は、入力端子がラッチ回路１３４の出力端子Ｑ０に接続され、その入力信号を反転した出力信号を信号線Ｎに出力する。
【０１１８】
ＮＡＮＤ回路８９は、第３の実施形態の判定手段７２ａのＮＡＮＤ回路８９（図１０）と同様に、出力端子が信号線Ｃに接続される。論理積回路１３６は、入力端子が信号線Ｃと信号線Ｎに接続され、それらの論理積を演算して出力信号を信号線Ｇに出力する。ｐチャネルＭＯＳトランジスタ９０は、ソースが信号線Ｇに接続され、ドレインが信号線Ｅに接続され、ゲートが端子ＳＳに接続される。ｎチャネルＭＯＳトランジスタ９２は、ソースがグランド端子に接続され、ドレインが信号線Ｅに接続され、ゲートが端子ＳＳに接続される。インバータ７６ａは、入力端子が信号線Ｅに接続され、その入力信号を反転した出力信号を信号線Ｆに出力する。ｎチャネルＭＯＳトランジスタ７７ａのゲートには信号線Ｅが接続され、ｐチャネルＭＯＳトランジスタ７８ａのゲートには信号線Ｆが接続される。
【０１１９】
図１４は、第４の実施形態による液晶表示装置の動作を示すタイミングチャートであり、液晶表示装置に欠陥がない場合を例に説明する。図１４〜図１６では、第１の走査ドライバ７１ａ側のタイミングを示すが、第２の走査ドライバ７１ｂ側のタイミングも同様である。
【０１２０】
検査入力端子Ｌｉｎには、第３の実施形態（図１１）と同様に、パルス状の検査信号が供給される。出力線ＧＬ０〜ＧＬｎ＋１は、正常なパルス状の走査信号を順次出力する。
【０１２１】
信号線Ｈ１は、出力線ＧＬ１の信号と出力線ＧＬ２の信号との論理積の信号レベルになるので、ローレベルを保持する。信号線Ｈ２は、出力線ＧＬ２の信号と出力線ＧＬ３の信号との論理積の信号レベルになるので、ローレベルを保持する。すると、トランジスタ７５ａがすべてオフし、信号線ＯＨもローレベルを保持する。
【０１２２】
リセット端子ＲＳ及び端子ＳＳに入力される信号は、第３の実施形態（図１１）と同じである。Ｄ型フリップフロップ８７のクロック端子ＣＫは、信号線ＯＨと同じ信号レベルであり、ローレベルを保持する。Ｄ型フリップフロップ８７の入力端子ＤＦは、リセット端子ＲＳにリセット信号が入力されることにより、ローレベルを保持する。
【０１２３】
入力線Ａは、信号線ＯＨの信号の反転信号となるので、ハイレベルを保持する。入力信号線Ｂは、Ｄ型フリップフロップ８７の出力端子Ｑに接続されているので、ローレベルを保持する。信号線Ｃは、信号線Ａの信号と信号線Ｂの信号との否定論理積の信号レベルになるので、ハイレベルを保持する。
【０１２４】
Ｎ進カウンタ１３３の入力端子ＮＣＫに接続される信号線ＯＨはローレベルを保持するので、その出力端子ＮＱもローレベルを保持する。ラッチ回路１３４のセット端子Ｓに接続される上記の出力端子ＮＱがローレベルを保持しているので、ラッチ回路１３４の出力端子Ｑ０もローレベルを保持する。信号線Ｎは、出力端子Ｑ０の信号の反転信号レベルになるので、ハイレベルを保持する。
【０１２５】
信号線Ｇは、信号線Ｎの信号と信号線Ｃの信号との論理積の信号レベルとなるので、ハイレベルを保持する。インバータ７６ａの入力線Ｅは、端子ＳＳの信号がハイレベルのときにはローレベルになり、端子ＳＳの信号がローレベルのときには信号線Ｇの信号と同じ信号レベルになる。インバータ７６ａの出力線Ｆは、入力線Ｅの信号の反転信号レベルになる。
【０１２６】
走査線Ｌ１は、信号線Ｅがハイレベルのときに出力線ＧＬ１と同じ信号レベルになり、信号線Ｅがローレベルのときにローレベルになるので、タイミングＴ１でパルスが現れる。同様に、走査線Ｌ２は、信号線Ｅがハイレベルのときに出力線ＧＬ２と同じ信号レベルになり、信号線Ｅがローレベルのときにローレベルになるので、タイミングＴ２でパルスが現れる。
【０１２７】
その結果、走査線Ｌ１〜Ｌｎには、出力線ＧＬ１〜ＧＬｎ上の走査信号が正常に供給される。同様に、走査線Ｒ１〜Ｒｎには、出力線ＧＲ１〜ＧＲｎ上の走査信号が正常に供給される。
【０１２８】
図１５は、第４の実施形態による液晶表示装置において、走査ドライバ７１ａの出力線ＧＬ２が電源線に短絡してハイレベルに固定された場合の動作を示すタイミングチャートである。
【０１２９】
検査入力端子Ｌｉｎには、パルス状の検査信号が供給される。出力線ＧＬ２のみがハイレベルに固定され、それ以外の出力線ＧＬ０，ＧＬ１，ＧＬ３〜ＧＬｎ＋１は、正常なパルス状の走査信号を順次出力する。
【０１３０】
信号線Ｈ１は、出力線ＧＬ１の信号と出力線ＧＬ２の信号との論理積の信号レベルになり、タイミングＴ１でパルスが現れる。信号線Ｈ２は、出力線ＧＬ２の信号と出力線ＧＬ３の信号との論理積の信号レベルになり、タイミングＴ３でパルスが現れる。
【０１３１】
信号線ＯＨは、信号線Ｈ１又はＨ２の信号がハイレベルになったときに検査入力端子Ｌｉｎの信号と同じ信号レベルになり、それ以外ではローレベルになる。その結果、信号線ＯＨは、タイミングＴ１及びＴ３でのみパルスが現れ、それ以外ではローレベルを保持する。端子ＲＳ及びＳＳの信号は、図１４に示したものと同じである。
【０１３２】
Ｄ型フリップフロップ８７のクロック端子ＣＫは、信号線ＯＨの信号と同じ信号レベルになる。Ｄ型フリップフロップ８７の入力端子ＤＦは、タイミングＴ３で、クロック端子ＣＫの信号の２回目の立上がりに応じて、ローレベルからハイレベルに変わる。
【０１３３】
入力線Ａは、信号線ＯＨの信号の反転信号レベルになる。入力線Ｂは、フリップフロップ８７のクロック端子ＣＫの信号の立上がりに応じて、信号レベルが反転する。すなわち、タイミングＴ１でローレベルからハイレベルに変化し、タイミングＴ３でハイレベルからローレベルに変化する。信号線Ｃは、信号線Ａの信号と信号線Ｂの信号との否定論理積の信号レベルになる。
【０１３４】
Ｎ進カウンタ（例えばＮ＝６００）１３３の入力端子ＮＣＫに接続される信号線ＯＨは１フレーム当たり２個のパルスしか含まないので、Ｎ進カウンタ１３３はフレーム毎にリセットを行い、その出力端子ＮＱはローレベルを保持する。ラッチ回路１３４のセット端子Ｓに接続される上記の出力端子ＮＱがローレベルを保持しているので、ラッチ回路１３４の出力端子Ｑ０もローレベルを保持する。信号線Ｎは、出力端子Ｑ０の信号の反転信号レベルになるので、ハイレベルを保持する。
【０１３５】
信号線Ｇは、信号線Ｎの信号と信号線Ｃの信号との論理積の信号レベルとなるので、信号線Ｃの信号と同じ信号レベルになる。インバータ７６ａの入力線Ｅは、端子ＳＳの信号がハイレベルのときにはローレベルになり、端子ＳＳの信号がローレベルのときには信号線Ｇの信号と同じ信号レベルになる。インバータ７６ａの出力線Ｆは、入力線Ｅの信号の反転信号レベルになる。
【０１３６】
走査線Ｌ１は、信号線Ｅがハイレベルのときには出力線ＧＬ１と同じ信号レベルになり、信号線Ｅがローレベルのときにはローレベルになる。同様に、走査線Ｌ２は、信号線Ｅがハイレベルのときには出力線ＧＬ２と同じ信号レベルになり、信号線Ｅがローレベルのときにはローレベルになる。
【０１３７】
その結果、走査線Ｌ１では、図１４の場合と同様に、タイミングＴ１でパルスが現れる。しかし、走査線Ｌ２では、出力線ＧＬ２が電源線に短絡されているために切断され、本来パルスが現れるべきタイミングＴ２でパルスが現れない。その代わり、タイミングＴ２では、第２の走査ドライバ７１ｂの出力線ＧＲ２から表示領域２の走査線Ｒ２に正常な走査信号が供給され、正常な表示が行われる。
【０１３８】
図１６は、第４の実施形態による液晶表示装置において、走査ドライバ７１ａの隣接（連続）する出力線ＧＬ２及びＧＬ３が電源線に短絡してハイレベルに固定された場合の動作を示すタイミングチャートである。
【０１３９】
検査入力端子Ｌｉｎには、パルス状の検査信号が供給される。出力線ＧＬ２及びＧＬ３のみがハイレベルに固定され、それ以外の出力線ＧＬ０，ＧＬ１，ＧＬ４〜ＧＬｎ＋１は、正常なパルス状の走査信号を順次出力する。
【０１４０】
信号線Ｈ１は、出力線ＧＬ１の信号と出力線ＧＬ２の信号との論理積の信号レベルになるので、タイミングＴ１でパルスが現れる。信号線Ｈ２は、出力線ＧＬ２の信号と出力線ＧＬ３の信号との論理積の信号レベルになるので、ハイレベルを保持する。
【０１４１】
信号線Ｈ２がハイレベルを保持するので、その信号線Ｈ２が接続されるトランジスタ７５ａがオン状態を保持し、信号線ＯＨは、検査入力端子Ｌｉｎの信号と同じ信号レベルになる。端子ＲＳ及びＳＳの信号は、図１４に示したものと同じである。
【０１４２】
Ｄ型フリップフロップ８７のクロック端子ＣＫは、信号線ＯＨの信号と同じ信号レベルになる。Ｄ型フリップフロップ８７の入力端子ＤＦは、クロック端子ＣＫの信号の２回目以降の立上がりに応じて、信号レベルが反転する。
【０１４３】
入力線Ａには、信号線ＯＨの信号の反転信号が供給される。入力信号線Ｂは、クロック端子ＣＫの信号の立上がりに応じて信号レベルが反転する。信号線Ｃは、信号線Ａの信号と信号線Ｂの信号との否定論理積の信号レベルになる。
【０１４４】
表示領域２の水平解像度が６００（ｎ＝６００）の場合、Ｎ進カウンタ（Ｎ＝６００）１３３の入力端子ＮＣＫに接続される信号線ＯＨは１フレーム当たり６００個のパルスを含むので、Ｎ進カウンタ１３３はタイミングＴｎで６００個目の信号線ＯＨのパルスをカウントし、出力端子ＮＱがローレベルからハイレベルに変化する。
【０１４５】
ラッチ回路１３４のセット端子Ｓには上記の出力端子ＮＱが接続されているので、ラッチ回路１３４の出力端子Ｑ０は、第１フレームでは信号１４１となり、第２フレーム以降では信号１４２となる。第１フレームの信号１４１は、タイミングＴｎで、Ｎ進カウンタ１３３の出力端子ＮＱの信号の立上がりに応じて、ローレベルからハイレベルに変化する。第２フレーム以降の信号１４２は、引き続きハイレベルを保持する。第２フレーム以降、信号線Ｎは、出力端子Ｑ０の信号の反転信号レベルになるので、ローレベルを保持する。
【０１４６】
信号線Ｇは、信号線Ｎの信号と信号線Ｃの信号との論理積の信号レベルとなるので、ローレベルになる。インバータ７６ａの入力線Ｅは、端子ＳＳの信号がハイレベルのときにはローレベルになり、端子ＳＳの信号がローレベルのときには信号線Ｇの信号と同じ信号レベルになる。その結果、入力線Ｅは、ローレベルを保持する。インバータ７６ａの出力線Ｆは、入力線Ｅの信号の反転信号レベルになるので、ハイレベルを保持する。
【０１４７】
走査線Ｌ１は、信号線Ｅがハイレベルのときには出力線ＧＬ１と同じ信号レベルになり、信号線Ｅがローレベルのときにはローレベルになるので、本来パルスが現れるべきタイミングＴ１でパルスが現れずにローレベルを保持する。走査線Ｌ２は、信号線Ｅがハイレベルのときには出力線ＧＬ２と同じ信号レベルになり、信号線Ｅがローレベルのときにはローレベルになるので、本来パルスが現れるべきタイミングＴ２でパルスが現れずにローレベルを保持する。
【０１４８】
すなわち、第１の走査ドライバ７１ａの全出力線ＧＬ１〜ＧＬｎが表示領域２から切り離され、走査線Ｌ１〜Ｌｎには第１の走査ドライバ７１ａからパルスが供給されない。その代わり、第２の走査ドライバ７１ｂから表示領域２の全走査線Ｒ１〜Ｒｎに正常な走査信号が供給され、正常な表示が行われる。
【０１４９】
第４の実施形態によれば、出力線ＧＬ２及びＧＬ３のように、出力線ＧＬ０〜ＧＬｎ＋１のうちの隣接する２本以上の出力線がハイレベルに固定された場合には、第１の走査ドライバ７１ａのすべての出力線ＧＬ１〜ＧＬｎと表示領域２のすべての走査線Ｌ１〜Ｌｎとの間をスイッチングトランジスタにより切断する。その代わりに、第２の走査ドライバ７１ｂが出力線ＧＲ１〜ＧＲｎを介して表示領域２のすべての走査線Ｒ１〜Ｒｎに走査信号を供給する。これにより、液晶表示装置は、全ラインについて正常な表示を行うことができる。
【０１５０】
（第５の実施形態）
図１７は、本発明の第５の実施形態による液晶表示装置の構成例を示すブロック図である。第５の実施形態は、第２の実施形態（図８）及び第３の実施形態（図９）を統合したものである。第５の実施形態では、第１又は第２の走査ドライバ７１ａ，７１ｂ内の出力線がグランド線又は電源線に短絡又は開放等して、その出力線がローレベル又はハイレベルに固定される欠陥が生じた場合に、その欠陥を検出し、自動的に修復することができる。
【０１５１】
ガラス基板１、表示領域２、データドライバ３ａ，３ｂ、走査ドライバ７１ａ，７１ｂ、ＮＡＮＤ回路７３ａ，７３ｂ、インバータ７４ａ，７４ｂ，７６ａ，７６ｂ、ＭＯＳトランジスタ７５ａ，７５ｂ，７７ａ，７７ｂ，７８ａ，７８ｂは、第３の実施形態（図９）に示したものと同じである。検査用ｎチャネルＭＯＳトランジスタ９３ａ，９３ｂは、第２の実施形態（図８）の検査用ｎチャネルＭＯＳトランジスタ７ａ，７ｂに対応する。
【０１５２】
判定手段９４ａは、ｎチャネルＭＯＳトランジスタ７５ａのソース及びｎチャネルＭＯＳトランジスタ９３ａのソースから信号を入力し、ｎチャネルＭＯＳトランジスタ７７ａのゲート及びインバータ７６ａの入力端子に出力する。判定手段９４ｂも、判定手段９４ａと同様の構成を有する。
【０１５３】
図１８は、上記の図１７の判定手段９４ａ及びその周辺部分の回路図である。判定手段９４ａ及びその周辺部分の回路を説明するが、判定手段９４ｂ及びその周辺部分の回路もそれと同様である。走査ドライバ７１ａは、第３の実施形態（図１０）に示したものと同じである。
【０１５４】
論理積回路８５ａは、図１７のＮＡＮＤ回路７３ａ及びインバータ７４ａの組み合わせに対応する。その他の符号で示す素子は、図１７に示す同一符号の素子と同一のものである。
【０１５５】
判定手段９４ａは、第３の実施形態（図１０）に示した判定手段７２ａに対して、論理積回路９５を付加したものである。論理積回路９５は、一方の入力線ＣがＮＡＮＤ回路８９の出力に接続され、他方の入力線Ｄが信号線ＯＬを介してｎチャネルＭＯＳトランジスタ９３ａのソースに接続される。論理積回路９５の出力は、ｐチャネルＭＯＳトランジスタ９０のソースに接続される。ｎチャネルＭＯＳトランジスタ９２は、第３の実施形態（図１０）と同様に接続される。
【０１５６】
図１９は、第５の実施形態による液晶表示装置において、液晶表示装置に欠陥がない場合の動作を示すタイミングチャートである。図１９〜図２１では、第１の走査ドライバ７１ａ側のタイミングを示すが、第２の走査ドライバ７１ｂ側のタイミングも同様である。
【０１５７】
検査入力端子Ｌｉｎ及びＲｉｎには、第１の実施形態（図７）と同様に、パルス状の検査信号が供給される。出力線ＧＬ０〜ＧＬｎ＋１，ＧＲ０〜ＧＲｎ＋１は、正常なパルス状の走査信号を順次出力する。
【０１５８】
信号線Ｈ１は、出力線ＧＬ１の信号と出力線ＧＬ２の信号との論理積の信号レベルとなるので、ローレベルを保持する。信号線Ｈ２は、出力線ＧＬ２の信号と出力線ＧＬ３の信号との論理積の信号レベルとなるので、ローレベルを保持する。信号線Ｈ１，Ｈ２等がローレベルを保持するので、トランジスタ７５ａのすべてがオフになり、信号線ＯＨはローレベルを保持する。
【０１５９】
出力線ＧＬ１，ＧＬ２，ＧＬ３等のパルスに応じてトランジスタ９３ａがオンするので、トランジスタ９３ａのソースに接続されている信号線ＯＬには、検査入力端子Ｌｉｎの信号と同一の信号が現れる。端子ＲＳ及びＳＳには、第３の実施形態（図１１）と同じ信号が供給される。
【０１６０】
Ｄ型フリップフロップ８７のクロック端子ＣＫは、信号線ＯＨの信号と同じ信号レベルになり、ローレベルを保持する。Ｄ型フリップフロップ８７の入力端子ＤＦは、リセット端子ＲＳにリセット信号が入力されることにより、ローレベルを保持する。
【０１６１】
入力線Ａは、信号線ＯＨの信号の反転信号レベルとなるので、ハイレベルを保持する。入力線Ｂは、Ｄ型フリップフロップ８７の出力端子Ｑに接続されているので、ローレベルを保持する。
【０１６２】
信号線Ｃは、信号線Ａの信号と信号線Ｂの信号との否定論理積の信号レベルになるので、ハイレベルを保持する。信号線Ｄは、上記の信号線ＯＬの信号と同じ信号レベルである。信号線Ｇは、信号線Ｃの信号と信号線Ｄの信号との論理積の信号であるので、信号線Ｄの信号レベルと同じになる。インバータ７６ａの入力線Ｅは、端子ＳＳの信号がハイレベルのときにはローレベルになり、端子ＳＳの信号がローレベルのときには信号線Ｇの信号と同じ信号レベルになる。インバータ７６ａの出力線Ｆは、入力線Ｅの信号の反転信号レベルになる。
【０１６３】
走査線Ｌ１は、信号線Ｅがハイレベルのときに出力線ＧＬ１と同じ信号レベルになり、信号線Ｅがローレベルのときにローレベルになるので、タイミングＴ１でパルスが現れる。走査線Ｌ２は、信号線Ｅがハイレベルのときに出力線ＧＬ２と同じ信号レベルになり、信号線Ｅがローレベルのときにローレベルになるので、タイミングＴ２でパルスが現れる。
【０１６４】
その結果、走査線Ｌ１〜Ｌｎには、出力線ＧＬ１〜ＧＬｎ上の走査信号が正常に供給される。同様に、走査線Ｒ１〜Ｒｎには、出力線ＧＲ１〜ＧＲｎ上の走査信号が正常に供給される。
【０１６５】
図２０は、第５の実施形態による液晶表示装置において、走査ドライバ７１ａの出力線ＧＬ２がグランド線に短絡してローレベルに固定された場合又は断線によって開放となった場合の動作を示すタイミングチャートである。
【０１６６】
検査入力端子Ｌｉｎには、パルス状の検査信号が供給される。出力線ＧＬ２のみがローレベルに固定され、それ以外の出力線ＧＬ０，ＧＬ１，ＧＬ３〜ＧＬｎ＋１は、正常なパルス状の走査信号を順次出力する。
【０１６７】
信号線Ｈ１は、出力線ＧＬ１の信号と出力線ＧＬ２の信号との論理積の信号レベルとなるので、ローレベルを保持する。信号線Ｈ２は、出力線ＧＬ２の信号と出力線ＧＬ３の信号との論理積の信号レベルとなるので、ローレベルを保持する。信号線Ｈ１，Ｈ２等がローレベルを保持するので、トランジスタ７５ａのすべてがオフになり、信号線ＯＨはローレベルを保持する。
【０１６８】
信号線ＯＬは、出力線ＧＬ１，ＧＬ２又はＧＬ３等がハイレベルのときに、検査入力端子Ｌｉｎの信号レベルと同じになる。その結果、信号線ＯＬは、タイミングＴ２でローレベルを保持し、それ以外のタイミングＴ１，Ｔ３〜Ｔｎではパルスが現れる。端子ＲＳ及びＳＳの信号は、図１９に示したものと同じである。
【０１６９】
Ｄ型フリップフロップ８７のクロック端子ＣＫは、信号線ＯＨの信号と同一の信号レベルになるので、ローレベルを保持する。Ｄ型フリップフロップ８７の入力端子ＤＦは、リセット端子ＲＳのリセット信号に応じて、ローレベルを保持する。
【０１７０】
入力線Ａは、信号線ＯＨの信号の反転信号レベルになるので、ハイレベルを保持する。入力線Ｂは、フリップフロップ８７の出力端子Ｑに接続されているので、ローレベルを保持する。論理積回路９５の一方の入力線Ｃは、信号線Ａの信号と信号線Ｂの信号との否定論理積の信号レベルになるので、ハイレベルを保持する。その他方の入力線Ｄは、信号線ＯＬの信号と同じ信号レベルである。信号線Ｇは、入力線Ｃの信号と入力線Ｄの信号との論理積の信号になるので、入力線Ｄの信号レベルと同じになる。
【０１７１】
インバータ７６ａの入力線Ｅは、端子ＳＳの信号がハイレベルのときにはローレベルになり、端子ＳＳの信号がローレベルのときには信号線Ｇの信号と同じ信号レベルになる。インバータ７６ａの出力線Ｆは、入力線Ｅの信号の反転信号レベルになる。
【０１７２】
走査線Ｌ１は、信号線Ｅがハイレベルのときに出力線ＧＬ１と同じ信号レベルになり、信号線Ｅがローレベルのときにローレベルになるので、タイミングＴ１でパルスが現れる。走査線Ｌ２は、信号線Ｅがハイレベルのときに出力線ＧＬ２と同じ信号レベルになり、信号線Ｅがローレベルのときにローレベルになるが、本来パルスが現れるべきタイミングＴ２でパルスが現れない。
【０１７３】
その結果、走査線Ｌ１，Ｌ３〜Ｌｎには、出力線ＧＬ１，ＧＬ３〜ＧＬｎ上の正常な走査信号が供給される。しかし、走査線Ｌ２では、出力線ＧＬ２がグランド線に短絡されているために、本来パルスが現れるべきタイミングＴ２でパルスが現れない。その代わり、タイミングＴ２では、第２の走査ドライバ７１ｂから表示領域２の走査線Ｒ２に正常な走査信号が供給され、正常な表示が行われる。
【０１７４】
図２１は、第５の実施形態による液晶表示装置において、走査ドライバ７１ａの出力線ＧＬ２が電源線に短絡してハイレベルに固定された場合の動作を示すタイミングチャートである。
【０１７５】
検査入力端子Ｌｉｎには、パルス状の検査信号が供給される。出力線ＧＬ２のみがハイレベルに固定され、それ以外の出力線ＧＬ０，ＧＬ１，ＧＬ３〜ＧＬｎ＋１は、正常なパルス状の走査信号を順次出力する。
【０１７６】
信号線Ｈ１は、出力線ＧＬ１の信号と出力線ＧＬ２の信号との論理積の信号レベルとなるので、タイミングＴ１でパルスが現れる。信号線Ｈ２は、出力線ＧＬ２の信号と出力線ＧＬ３の信号との論理積の信号レベルとなるので、タイミングＴ３でパルスが現れる。信号線ＯＨは、信号線Ｈ１又はＨ２がハイレベルになったときに、検査入力端子Ｌｉｎの信号と同じ信号レベルになる。その結果、信号線ＯＨは、タイミングＴ１及びＴ３でパルスが現れる。出力線ＧＬ２がハイレベルに固定されているため、トランジスタ９３ａがオン状態を保持し、信号線ＯＬには、検査入力端子Ｌｉｎの信号と同じ信号が現れる。端子ＲＳ及びＳＳの信号は、図１９に示したものと同じである。
【０１７７】
Ｄ型フリップフロップ８７のクロック端子ＣＫは、信号線ＯＨの信号と同じ信号レベルになる。Ｄ型フリップフロップ８７の入力端子ＤＦは、タイミングＴ３で、クロック端子ＣＫの信号の２回目の立上がりに応じて、ローレベルからハイレベルに変わる。
【０１７８】
入力線Ａには、信号線ＯＨの信号の反転信号が供給される。入力線Ｂは、フリップフロップ８７のクロック端子ＣＫの信号の立上がりに応じて信号レベルが反転するため、タイミングＴ１でローレベルからハイレベルに変化し、タイミングＴ３でハイレベルからローレベルに変化する。
【０１７９】
論理積回路９５の一方の入力線Ｃは、信号線Ａの信号と信号線Ｂの信号との否定論理積の信号レベルになるので、タイミングＴ２の期間ではローレベルを保持する。その他方の入力線Ｄは、信号線ＯＬの信号と同じ信号レベルである。信号線Ｇは、入力線Ｃの信号と入力線Ｄの信号との論理積の信号レベルになる。
【０１８０】
インバータ７６ａの入力線Ｅは、端子ＳＳの信号がハイレベルのときにはローレベルになり、端子ＳＳの信号がローレベルのときには信号線Ｇの信号と同じ信号レベルになる。インバータ７６ａの出力線Ｆは、入力線Ｅの信号の反転信号レベルになる。
【０１８１】
走査線Ｌ１は、信号線Ｅがハイレベルのときに出力線ＧＬ１と同じ信号レベルになり、信号線Ｅがローレベルのときにローレベルになる。同様に、走査線Ｌ２は、信号線Ｅがハイレベルのときに出力線ＧＬ２と同じ信号レベルになり、信号線Ｅがローレベルのときにローレベルになる。その結果、走査線Ｌ１では、タイミングＴ１でパルスが現れる。しかし、走査線Ｌ２では、出力線ＧＬ２が電源線に短絡されているために、本来パルスが現れるべきタイミングＴ２でパルスが現れない。その代わり、タイミングＴ２では、第２の走査ドライバ７１ｂの出力線ＧＲ２から表示領域２の走査線Ｒ２に正常な走査信号が供給され、正常な表示が行われる。
【０１８２】
第５の実施形態によれば、第１又は第２の走査ドライバ７１ａ，７１ｂの出力線がグランド線に短絡等してローレベルに固定された欠陥が生じたとしても、出力線が電源線に短絡等してハイレベルに固定された欠陥が生じたとしても、いずれの欠陥であってもそれらの欠陥を検出し、自動的に修復することができる。これにより、液晶表示装置は、全ラインについて正常な表示を行うことができる。
【０１８３】
なお、第５の実施形態による液晶表示装置（図１７）に、第４の実施形態による液晶表示装置の判定手段７２ａ（図１３）を適用してもよい。その場合、例えば、第１の走査ドライバ７１ａの出力線のうちの隣接する２本以上の出力線がハイレベル又はローレベルに固定された場合に、第１の走査ドライバ７１ａのすべての出力線ＧＬ１〜ＧＬｎと表示領域２のすべての走査線Ｌ１〜Ｌｎとの間をスイッチングトランジスタにより切断し、第２の走査ドライバ７１ｂから表示領域２のすべての走査線Ｒ１〜Ｒｎに走査信号を供給することができる。
【０１８４】
以上のように、第１及び第２の実施形態によれば、走査ドライバの出力線がグランド線に短絡等してローレベルに固定された場合又は断線等により開放になった場合に、その固定又は開放された出力線を検出し、自動的に修復することができる。第３及び第４の実施形態によれば、走査ドライバの出力線が電源線に短絡等してハイレベルに固定された場合に、その固定された出力線を検出し、自動的に修復することができる。第５の実施形態によれば、走査ドライバの出力線がグランド線又は電源線に短絡等してローレベル又はハイレベルに固定された場合又は断線等により開放された場合に、その固定又は開放された出力線を検出し、自動的に修復することができる。
【０１８５】
第４の実施形態によれば、スイッチングトランジスタは、判定手段により、第１の走査ドライバの隣接する２以上の出力線の電位が固定されていると判定されたときには、第１の走査ドライバのすべての出力線と表示領域のすべての走査線との間の接続を切断し、第２の走査ドライバから表示領域にすべての走査信号を供給することができる。また、第２の走査ドライバの隣接する２以上の出力線の電位が固定されていると判定されたときには、第２の走査ドライバのすべての出力線と表示領域のすべての走査線との間の接続を切断し、第１の走査ドライバから表示領域にすべての走査信号を供給することができる。これにより、液晶表示装置は、正常な表示を行うことができる。
【０１８６】
第１〜第５の実施形態によれば、第１又は第２の走査ドライバの出力線の電位が固定されているときには、該固定されている出力線と表示領域の走査線との間の接続のみを切断することが可能になる。例えば、第１の走査ドライバの出力線と表示領域の走査線との間の接続が切断されたときには、表示領域の走査線には第２の走査ドライバの出力線から正常な走査信号が供給される。第１又は第２の走査ドライバのすべての出力線と表示領域のすべての走査線との間の接続を切断するのではなく、電位が固定されている出力線と表示領域の走査線との間の接続のみを切断することができるので、第１又は第２の走査ドライバの正常な出力線と表示領域の走査線との間は接続され、正常な表示を行うことができる。また、第１の走査ドライバと第２の走査ドライバとで、個別に出力線の電位が固定されているか否かを判定し、必要に応じて個別に出力線と走査線との間の接続を切断するので、図２５及び図２６に示した様な欠陥であっても修復することができる。すなわち、第１又は第２の走査ドライバと表示領域の両方に欠陥がある場合や、第１及び第２の走査ドライバと表示領域とに欠陥がある場合等のように、複数箇所に欠陥がある場合でも、確実に欠陥を検出して自動的に修復することが可能になり、正常な表示を行うことができる。
【０１８７】
また、上記の自動修復が可能であるので、液晶表示装置の歩留まりを上げることができ、生産性を向上し、液晶表示装置の価格を下げることができる。
【０１８８】
なお、第１及び第２の走査ドライバの走査信号の良否を判定し、その判定結果に応じて出力線と走査線との間の接続を切断する場合を説明したが、同様の構成を第１及び第２のデータドライバに適用してもよい。すなわち、第１及び第２のデータドライバは同じデータ信号を表示領域に供給し、第１及び第２のデータドライバのデータ信号の良否を判定し、その判定結果に応じてデータドライバと表示領域との間のデータ線の接続を切断してもよい。
【０１８９】
上記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【０１９０】
本発明の様々な形態をまとめると、以下のようになる。
（付記１）複数の走査線を有する表示部と、
前記表示部の走査線に走査信号を供給するための出力線を有する走査ドライバと、
前記走査ドライバから供給される前記走査信号の良否を判定し、該判定結果を出力する判定手段と、
前記判定手段により、不良と判定された走査信号を供給する出力線と前記表示部の走査線との間の接続を切断するスイッチング手段と
を備えたことを特徴とする表示装置。
【０１９１】
（付記２）前記判定手段は、前記走査ドライバの出力線のうちの一又は複数の出力線の電位がグランド電位に固定されているか否かを判定し、
前記スイッチング手段は、前記判定手段により、前記走査ドライバの出力線のうちの一又は複数の出力線の電位がグランド電位に固定されていると判定されたときには、該固定されている電位の出力線と前記表示部の走査線との間の接続を切断することを特徴とする付記１記載の表示装置。
【０１９２】
（付記３）前記判定手段は、前記走査ドライバの出力線のうちの一又は複数の出力線の電位が電源電位に固定されているか否かを判定し、
前記スイッチング手段は、前記判定手段により、前記走査ドライバの出力線のうちの一又は複数の出力線の電位が電源電位に固定されていると判定されたときには、該固定されている電位の出力線と前記表示部の走査線との間の接続を切断することを特徴とする付記１記載の表示装置。
【０１９３】
（付記４）前記判定手段は、前記走査ドライバの出力線のうちの一又は複数の出力線が開放されているか否かを判定し、
前記スイッチング手段は、前記判定手段により、前記走査ドライバの出力線のうちの一又は複数の出力線が開放されていると判定されたときには、該開放されている電位の出力線と前記表示部の走査線との間の接続を切断することを特徴とする付記１記載の表示装置。
【０１９４】
（付記５）前記スイッチング手段は、前記判定手段により、前記走査ドライバの隣接する２以上の出力線の走査信号が不良と判定されたときには、前記走査ドライバのすべての出力線と前記表示部のすべての走査線との間の接続を切断することを特徴とする付記１記載の表示装置。
【０１９５】
（付記６）前記判定手段は、ゲート、ソース及びドレインを含む検査用トランジスタであって前記走査ドライバの出力線上の走査信号に応じた信号が該ゲートに供給される検査用トランジスタと、前記検査用トランジスタのゲートに供給される信号に応じて前記検査用トランジスタのソース及びドレイン間に検査信号が伝達されるか否かを調べることにより、前記走査ドライバの出力線の走査信号が不良か否かを判定する判定部とを有することを特徴とする付記１記載の表示装置。
【０１９６】
（付記７）前記検査用トランジスタのゲートには、前記走査ドライバの出力線が接続されることを特徴とする付記６記載の表示装置。
【０１９７】
（付記８）前記判定手段は、前記走査ドライバの隣接する２つの出力線上の走査信号の論理積を演算する論理積回路をさらに含み、前記検査用トランジスタのゲートには、前記論理積回路の出力が接続されることを特徴とする付記６記載の表示装置。
【０１９８】
（付記９）前記スイッチング手段は、前記走査ドライバの出力線と前記表示部の走査線との間の接続を切断するためのトランジスタを含むことを特徴とする付記６記載の表示装置。
【０１９９】
（付記１０）前記スイッチング手段は、前記出力線と前記走査線との間の接続を切断するためのｎチャネルＭＯＳトランジスタ及びｐチャネルＭＯＳトランジスタからなるＣＭＯＳトランジスタを含むことを特徴とする付記９記載の表示装置。
【０２００】
（付記１１）前記ｎチャネルＭＯＳトランジスタのゲートには、前記判定手段の出力が供給され、前記ｐチャネルＭＯＳトランジスタのゲートには、前記判定手段の出力の論理反転信号が供給され、前記ｎチャネル及びｐチャネルＭＯＳトランジスタのソース及びドレインには、前記走査ドライバの出力線及び前記表示部の走査線が接続されることを特徴とする付記１０記載の表示装置。
【０２０１】
（付記１２）前記表示部、前記走査ドライバ、前記判定手段、並びに前記スイッチング手段は、同一基板上に一体化して形成されることを特徴とする付記９記載の表示装置。
【０２０２】
（付記１３）前記基板は、ガラス基板であることを特徴とする付記１２記載の表示装置。
【０２０３】
（付記１４）前記表示部はトランジスタを含み、該表示部内のトランジスタ、前記判定手段内の検査用トランジスタ及び前記スイッチング手段内のトランジスタは、ポリシリコン薄膜トランジスタであることを特徴とする付記１３記載の表示装置。
【０２０４】
（付記１５）前記表示部は、複数の走査線及び複数のデータ線を有し、
前記表示部のデータ線に接続され、前記表示部にデータ信号を供給するための第１及び第２のデータドライバをさらに備えたことを特徴とする付記１記載の表示装置。
【０２０５】
（付記１６）前記第１及び／又は第２のデータドライバから供給される前記データ信号の良否を判定し、該判定結果を出力するデータ信号判定手段と、
前記データ信号判定手段により不良と判定されたデータ信号を供給するデータ線と前記表示部のデータ線との間の接続を切断するデータ線スイッチング手段とをさらに備えたことを特徴とする付記１５記載の表示装置。
【０２０６】
（付記１７）前記表示部は、複数の走査線及び複数のデータ線を有し、
前記表示部のデータ線に接続され、前記表示部にデータ信号を供給するためのデータドライバをさらに備えたことを特徴とする付記１記載の表示装置。
【０２０７】
（付記１８）前記データドライバは、前記表示部の一部のデータ線にデータ信号を供給する第１のデータドライバ部と、前記表示部の残りのデータ線にデータ信号を供給する第２のデータドライバ部とを含むことを特徴とする付記１７記載の表示装置。
【０２０８】
（付記１９）複数の走査線を有する表示部と、前記表示部の走査線に走査信号を供給するための出力線を有する走査ドライバとを備えた表示装置の駆動方法であって、
（ａ）前記走査ドライバから供給される前記走査信号の良否を判定するステップと、
（ｂ）前記走査信号が不良と判定された走査信号を供給する出力線と前記表示部の走査線との間の接続を切断するステップと
を備えたことを特徴とする表示装置の駆動方法。
【０２０９】
【発明の効果】
以上説明したように本発明によれば、走査ドライバに欠陥がある場合や、走査ドライバと表示部に欠陥がある場合等のように複数箇所に欠陥がある場合でも、自動的に修復することが可能になり、正常な表示を行うことができる。また、表示装置の自動修復が可能であるので、表示装置の歩留まりを上げることができ、生産性を向上し、表示装置の価格を下げることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態による液晶表示装置の構成例を示すブロック図である。
【図２】表示領域の構成を示す回路図である。
【図３】データドライバの構成を示す回路図である。
【図４】図４（Ａ）はクロックドインバータを示す図であり、図４（Ｂ）はクロックドインバータの構成を示す回路図である。
【図５】図５（Ａ）は走査ドライバの構成を示す回路図であり、図５（Ｂ）は走査ドライバの動作を示すタイミングチャートである。
【図６】第１の実施形態による判定手段及びその周辺部分の回路図である。
【図７】第１の実施形態による液晶表示装置の動作を示すタイミングチャートである。
【図８】本発明の第２の実施形態による液晶表示装置の構成例を示すブロック図である。
【図９】本発明の第３の実施形態による液晶表示装置の構成例を示すブロック図である。
【図１０】第３の実施形態による判定手段及びその周辺部分の回路図である。
【図１１】第３の実施形態による液晶表示装置が正常な場合の動作を示すタイミングチャートである。
【図１２】第３の実施形態による液晶表示装置の走査ドライバ内の走査線がハイレベルに固定された場合の動作を示すタイミングチャートである。
【図１３】本発明の第４の実施形態による液晶表示装置の判定手段及びその周辺部分の回路図である。
【図１４】第４の実施形態による液晶表示装置が正常な場合の動作を示すタイミングチャートである。
【図１５】第４の実施形態による液晶表示装置の走査ドライバ内の走査線がハイレベルに固定された場合の動作を示すタイミングチャートである。
【図１６】第４の実施形態による液晶表示装置の走査ドライバ内の隣接する２本の走査線がハイレベルに固定された場合の動作を示すタイミングチャートである。
【図１７】本発明の第５の実施形態による液晶表示装置の構成例を示すブロック図である。
【図１８】第５の実施形態による判定手段及びその周辺部分の回路図である。
【図１９】第５の実施形態による液晶表示装置が正常な場合の動作を示すタイミングチャートである。
【図２０】第５の実施形態による液晶表示装置の走査ドライバ内の走査線がローレベルに固定された場合の動作を示すタイミングチャートである。
【図２１】第５の実施形態による液晶表示装置の走査ドライバ内の走査線がハイレベルに固定された場合の動作を示すタイミングチャートである。
【図２２】第１の従来例による液晶表示装置の表示領域に欠陥がある場合を示す図である。
【図２３】第１の従来例による液晶表示装置の走査ドライバに欠陥がある場合を示す図である。
【図２４】第２の従来例による液晶表示装置の走査ドライバに欠陥がある場合を示す図である。
【図２５】第２の従来例による液晶表示装置の表示領域及び走査ドライバに欠陥がある場合を示す図である。
【図２６】第２の従来例による液晶表示装置の表示領域並びに第１及び第２の走査ドライバに欠陥がある場合を示す図である。
【図２７】第３の従来例による液晶表示装置の構成を示すブロック図である。
【符号の説明】
１ ガラス基板
２，１００ 表示領域（表示部）
３ａ，３ｂ，１０２ａ，１０２ｂ データドライバ
４ａ，４ｂ，７１ａ，７１ｂ，１０１ａ，１０１ｂ 走査ドライバ
５ａ，５ｂ，７２ａ，７２ｂ，９４ａ，９４ｂ 判定手段
７ａ，７ｂ，８ａ，８ｂ，１４ａ，１４ｂ，２１，３４，４３，４４，７５ａ，７５ｂ，７７ａ，７７ｂ，８６，９２，９３ａ，９３ｂ，１１１ａ，１１１ｂ，１２１ａ，１２１ｂ，１３２ ｎチャネルＭＯＳトランジスタ
１０，１１，１０４，１１２，１１３，１１５，１１６ 短絡ポイント
１２，１０３，１１４，１１７ 断線ポイント
１３ａ，１３ｂ，３６，７４ａ，７４ｂ，７６ａ，７６ｂ，５２，５５，６１，６２，８２，８８，１３５ インバータ
１５ａ，１５ｂ，３５，７８ａ，７８ｂ，４１，４２，９０ ｐチャネルＭＯＳトランジスタ
２２ 画素電極
３１ シフトレジスタ
３２ ビデオアナログ線
３３ アナログスイッチ
５１，５３，５４，５６，８１，８３ クロックドインバータ
５７，５８，８４，８５ａ，９５，１３６ 論理積回路
７３ａ，７３ｂ，８９ ＮＡＮＤ回路
８７ Ｄ型フリップフロップ
１３３ Ｎ進カウンタ
１３４ ラッチ回路
【発明の属する技術分野】
本発明は、表示装置に関し、特に走査ドライバから供給される走査信号に応じて表示を行う表示装置に関する。
【０００２】
【従来の技術】
最近の液晶表示装置の研究開発においては、低コスト化のための技術開発競争が熾烈を極めている。中でも、低温プロセスでポリシリコン薄膜トランジスタを形成する技術は、安価なガラス基板上に、表示領域だけでなく、周辺回路（例えばドライバ）をも形成することを可能とする。このため、従来のようなドライバ用ＩＣの実装費用が削減され、大幅なコスト削減を期待できることから注目を浴びている。これまでにポリシリコン薄膜トランジスタをガラス基板上に形成して大型でかつ高精細の液晶表示装置を作成する試みがなされてきている。
【０００３】
図２２は、第１の従来例による液晶表示装置の構成を示す。表示領域１００は、二次元に配列された薄膜トランジスタを有し、各薄膜トランジスタが各画素の表示を制御する。第１の走査ドライバ１０１ａは表示領域１００の左に設けられ、第２の走査ドライバ１０１ｂは表示領域１００の右に設けられる。第１の走査ドライバ１０１ａはｎ本の出力線ＧＬ１〜ＧＬｎを介して、第２の走査ドライバ１０１ｂはｎ本の出力線ＧＲ１〜ＧＲｎを介して、それぞれ表示領域１００の走査線の両端に同一の走査信号を供給する。第１のデータドライバ１０２ａ及び第２のデータドライバ１０２ｂは、表示領域１００の上下に設けられ、データ信号を表示領域１００に供給する。
【０００４】
断線ポイント１０３は、第１の走査ドライバ１０１ａの出力線ＧＬ３と第２の走査ドライバ１０１ｂの出力線ＧＲ３とを接続する表示領域１００内の走査線上で断線されたポイントである。この場合、表示領域１０３ａには、第１の走査ドライバ１０１ａから走査信号が供給されるので、表示領域１０３ａでの表示が可能になる。一方、表示領域１０３ｂには、第２の走査ドライバ１０１ｂから走査信号が供給されるので、表示領域１０３ｂでの表示が可能になる。すなわち、断線ポイント１０３で断線が生じたとしても、表示領域１０３ａ及び１０３ｂの両方で表示が可能になる。この点に、第１及び第２の２つの走査ドライバ１０１ａ，１０１ｂを設ける意味がある。
【０００５】
近年、液晶表示装置の高解像度化が進み、走査ドライバ１０１ａ及び１０１ｂの出力線ＧＬ１〜ＧＬｎ及びＧＲ１〜ＧＲｎの数が増加している。その結果、走査ドライバ１０１ａ及び１０１ｂ内に製造プロセス上の欠陥が発生する確率が高くなっている。
【０００６】
図２３に示すように、例えば、製造プロセス上の欠陥等により、走査ドライバ１０１ｂ内の短絡ポイント１０４で出力線ＧＲ３が電源線又はグランド線等に短絡されてしまうことがある。この場合、走査ドライバ１０１ｂ内の出力線ＧＲ３は電源電位やグランド電位等に固定されてしまい、正常な走査信号が走査ドライバ１０１ｂから表示領域１００に供給されなくなってしまう。その結果、上記の出力線ＧＲ３に対応する表示領域１００内の水平ラインの右側の領域は、常に白又は黒の表示になってしまい、正常な表示が行われなくなってしまう。
【０００７】
このように、表示領域１００が無欠陥であったとしても、走査ドライバ１０１ａ又は１０１ｂに欠陥が生じてしまえば、これらが同一ガラス基板上に形成されるために、液晶表示装置全体が不良品になってしまう。そこで、走査ドライバ１０１ａ，１０１ｂの欠陥を修復するための技術が提案されている。次に、その技術を説明する。
【０００８】
図２４は、特開平６−６７２００号公報に示される第２の従来例による液晶表示装置の構成を示す。第２の従来例による液晶表示装置は、第１の従来例による液晶表示装置（図２２及び図２３）に対して、ｎチャネルＭＯＳトランジスタ１１１ａ及び１１１ｂを付加したものである。トランジスタ１１１ａのゲートには、制御信号用端子ＣＬを介して制御信号が供給される。トランジスタ１１１ａのソース及びドレインには、第１の走査ドライバ１０１ａの出力線ＧＬ１〜ＧＬｎ及び表示領域１００の走査線が接続される。同様に、トランジスタ１１１ｂのゲートには、制御信号用端子ＣＲを介して制御信号が供給される。トランジスタ１１１ｂのソース及びドレインには、第２の走査ドライバ１０１ｂの出力線ＧＲ１〜ＧＲｎ及び表示領域１００の走査線が接続される。
【０００９】
液晶表示装置を製造した後、第２の走査ドライバ１０１ｂ内の短絡ポイント１１２で出力線ＧＲ２が電源線又はグランド線等に短絡していることが検出できたとする。その場合、制御信号用端子ＣＬにハイレベルの電圧を印加し、制御信号用端子ＣＲにローレベルの電圧を印加する。
【００１０】
その結果、ｎ個のすべてのトランジスタ１１１ａのゲートにはハイレベルが供給され、ｎ個のトランジスタ１１１ａはオンし、走査ドライバ１０１ａの出力線ＧＬ１〜ＧＬｎと表示領域１００の走査線とを接続する。表示領域１００には、走査ドライバ１０１ａから走査信号が供給される。
【００１１】
一方、ｎ個のすべてのトランジスタ１１１ｂのゲートにはローレベルが供給され、ｎ個のトランジスタ１１１ｂはオフし、走査ドライバ１０１ｂの出力線ＧＲ１〜ＧＲｎと表示領域１００の走査線との間の接続を切断する。走査ドライバ１０１ｂから表示領域１００には、走査信号が供給されない。
【００１２】
すなわち、表示領域１００には、走査ドライバ１０１ａからのみ正常な走査信号が供給され、正常な表示を行うことができる。しかし、上記の公報には、短絡ポイント１１２の検出方法が記載されていない。また、仮に、第２ラインに欠陥があることを表示画面上の目視により発見できたとしても、その第２ラインでの欠陥が第１の走査ドライバ１０１ａ内での短絡によるものか、或いは第２の走査ドライバ１０１ｂ内での短絡によるものかを判断することができない。その判断方法が示されなければ、第１及び第２の走査ドライバ１０１ａ，１０１ｂのいずれに欠陥があるのかがわからず、制御信号用端子ＣＬ及びＣＲの電圧レベルを決定することができない。
【００１３】
また、図２５に示すように、第２の走査ドライバ１０１ｂ内の短絡ポイント１１３で出力線ＧＲ２の短絡が発生し、さらに表示領域１００内の断線ポイント１１４で走査線の断線が発生することがある。この場合、短絡ポイント１１３を修復するために、上記と同様に、制御信号用端子ＣＬにハイレベルを供給し、制御信号用端子ＣＲにローレベルを供給するとする。
【００１４】
すると、表示領域１１４ａには、第１の走査ドライバ１０１ａから走査信号が供給されるが、表示領域１１４ｂには、走査ドライバ１０１ａ及び１０１ｂのいずれからも走査信号が供給されなくなり、表示領域１１４ｂでは、正常な表示を行うことができなくなってしまう。
【００１５】
また、図２６に示すように、第１の走査ドライバ１０１ａ内の短絡ポイント１１５で出力線ＧＬ４の短絡が発生し、第２の走査ドライバ１０１ｂ内の短絡ポイント１１６で出力線ＧＲ１の短絡が発生し、表示領域１００内の断線ポイント１１７で走査線の断線が発生した場合を考える。
【００１６】
短絡ポイント１１６を修復するためには、制御信号用端子ＣＲにローレベルの電圧を印加し、制御信号用端子ＣＬにハイレベルの電圧を印加することが考えられる。しかし、その場合、トランジスタ１１１ｂがオフになり、表示領域１１７ｂに走査信号が供給されず、表示領域１１７ｂでは正常な表示が行われない。また、第１の走査ドライバ１０１ａ内の短絡ポイント１１５で出力線ＧＬ４が短絡しているために、表示領域１００の第４ラインの走査線には、第２の走査ドライバ１０１ｂから走査信号が供給されないのみならず、第１の走査ドライバ１０１ａからも正常な走査信号が供給されない。そのため、第４ラインでは正常な表示を行うことができない。
【００１７】
一方、短絡ポイント１１５を修復するためには、制御信号用端子ＣＬにローレベルを印加し、制御信号用端子ＣＲにハイレベルを印加することが考えられる。しかし、その場合、トランジスタ１１１ａがオフになり、表示領域１１７ａに走査信号が供給されず、表示領域１１７ａでは正常な表示が行われない。また、第２の走査ドライバ１０１ｂ内の短絡ポイント１１６で出力線ＧＲ１が短絡しているために、表示領域１００の第１ラインには、第１の走査ドライバ１０１ａ及び第２の走査ドライバ１０１ｂの双方から正常な走査信号が供給されない。そのため、第１ラインでは正常な表示を行うことができない。
【００１８】
上記のような欠陥が発生した場合には、完全に修復することができない。また、上記の公報では、上述のように、欠陥の検出方法が示されていない。次に、欠陥の検出方法を示した公報について説明する。
【００１９】
図２７は、特許第２９７３９６９号公報に示される第３の従来例による液晶表示装置の構成を示す。この第３の従来例による液晶表示装置は、第１の従来例による液晶表示装置（図２２及び図２３）に対して、ｎチャネルＭＯＳトランジスタ１２１ａ，１２１ｂを付加したものである。
【００２０】
ｎ個のトランジスタ１２１ａのゲートには、第１の走査ドライバ１０１ａの出力線ＧＬ１〜ＧＬｎが接続される。ｎ個のトランジスタ１２１ａのソース及びドレインには、入力端子Ｌｉｎ及び出力端子Ｌｏｕｔが接続される。
【００２１】
一方、ｎ個のトランジスタ１２１ｂのゲートには、第２の走査ドライバ１０１ｂの出力線ＧＲ１〜ＧＲｎが接続される。ｎ個のトランジスタ１２１ｂのソース及びドレインには、入力端子Ｒｉｎ及び出力端子Ｒｏｕｔが接続される。
【００２２】
入力端子Ｌｉｎに検査信号を入力し、出力端子Ｌｏｕｔの信号を調べることにより、トランジスタ１２１ａのゲートに印加される走査信号の状態を知ることができる。また、入力端子Ｒｉｎに検査信号を入力し、出力端子Ｒｏｕｔの信号を調べることにより、トランジスタ１２１ｂのゲートに印加される走査信号の状態を知ることができる。しかし、第３の従来例の公報には、検査方法のみが示されており、修復方法が示されていない。
【００２３】
【発明が解決しようとする課題】
上述のように、第２の従来例の公報には、修復方法が示されているが、検査方法が示されていない。また、その修復方法には、限界があり、図２５に示す欠陥及び図２６に示す欠陥に対しては修復することができない。
【００２４】
一方、第３の従来例の公報には、検査方法が示されているが、修復方法が示されていない。さらに、その検査方法は具体的なものが示されておらず、すべての欠陥を検出できるものではない。また、仮に、欠陥を検出できたとしても、その欠陥をどのように修復できるかが示されていない。
【００２５】
本発明の目的は、走査ドライバの出力線の電位が固定又は開放される欠陥を検出し、その欠陥を自動的に修復することができる表示装置を提供することである。
本発明の他の目的は、走査ドライバの出力線の電位が固定又は開放される欠陥を確実に検出することができる表示装置を提供することである。
本発明のさらに他の目的は、走査ドライバの出力線の電位が固定又は開放される欠陥を確実に修復することができる表示装置を提供することである。
【００２６】
【課題を解決するための手段】
本発明の表示装置は、複数の走査線を有する表示部と、前記表示部の走査線の一端に走査信号を供給するための出力線を有する第１の走査ドライバと、前記第１の走査ドライバから供給される前記走査信号の良否を判定し、該判定結果を出力する第１の判定手段と、前記第１の判定手段により、不良と判定された走査信号を供給する出力線と前記表示部の走査線の一端との間の接続を切断する第１のスイッチング手段と、前記表示部の走査線の他端に走査信号を供給するための出力線を有する第２の走査ドライバと、前記第２の走査ドライバから供給される前記走査信号の良否を判定し、該判定結果を出力する第２の判定手段と、前記第２の判定手段により、不良と判定された走査信号を供給する出力線と前記表示部の走査線の他端との間の接続を切断する第２のスイッチング手段とを有し、前記第１の判定手段は、ゲート、ソース及びドレインを含む第１の検査用トランジスタであって前記第１の走査ドライバの出力線上の走査信号に応じた信号が該ゲートに供給される第１の検査用トランジスタと、前記第１の検査用トランジスタのゲートに供給される信号に応じて前記第１の検査用トランジスタのソース及びドレイン間に検査信号が伝達されるか否かを調べることにより、前記第１の走査ドライバの出力線の走査信号が不良か否かを判定する第１の判定部と、前記第１の走査ドライバの隣接する２つの出力線上の走査信号の論理積を演算する第１の論理積回路とを有し、前記第１の検査用トランジスタのゲートには、前記第１の論理積回路の出力が接続され、前記第２の判定手段は、ゲート、ソース及びドレインを含む第２の検査用トランジスタであって前記第２の走査ドライバの出力線上の走査信号に応じた信号が該ゲートに供給される第２の検査用トランジスタと、前記第２の検査用トランジスタのゲートに供給される信号に応じて前記第２の検査用トランジスタのソース及びドレイン間に検査信号が伝達されるか否かを調べることにより、前記第２の走査ドライバの出力線の走査信号が不良か否かを判定する第２の判定部と、前記第２の走査ドライバの隣接する２つの出力線上の走査信号の論理積を演算する第２の論理積回路とを有し、前記第２の検査用トランジスタのゲートには、前記第２の論理積回路の出力が接続されることを特徴とする。
【００２７】
走査ドライバの出力線の電位が固定又は開放されているときには、該固定又は開放されている電位の出力線と表示部の走査線との間の接続のみを切断することが可能になる。例えば、第１の走査ドライバの出力線と表示部の走査線との間の接続が切断されたときには、表示部の走査線には第２の走査ドライバの出力線から正常な走査信号が供給される。第１又は第２の走査ドライバのすべての走査線と表示部のすべての走査線との間の接続を切断するのではなく、電位が固定又は開放されている出力線と表示部の走査線との間の接続のみを切断することができるので、第１又は第２の走査ドライバの正常な出力線と表示部の走査線との間は接続され、正常な表示を行うことができる。また、第１の走査ドライバと第２の走査ドライバとで、個別に出力線の電位が固定又は開放されているか否かを判定し、必要に応じて個別に出力線と走査線との間の接続を切断するので、図２５及び図２６に示した様な欠陥でも修復することができる。すなわち、第１又は第２の走査ドライバと表示部の両方に欠陥がある場合や、第１及び第２の走査ドライバと表示部とに欠陥がある場合でも、修復が可能になり、正常な表示を行うことができる。
【００２８】
【発明の実施の形態】
以下、本発明の実施形態を図面に基づいて説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態による液晶表示装置の構成例を示すブロック図である。第１の実施形態による液晶表示装置は、第１又は第２の走査ドライバ４ａ，４ｂ内の出力線がグランド線に短絡又は断線等が生じて、その出力線がローレベルに固定されるか又は開放になる欠陥が生じた場合に、その欠陥を検出し、自動的に修復することができる。
【００２９】
ガラス基板１上には、表示領域２、第１の走査ドライバ４ａ、第２の走査ドライバ４ｂ、第１のデータドライバ３ａ、第２のデータドライバ３ｂの他に、判定手段５ａ，５ｂ、ｎチャネルＭＯＳトランジスタ７ａ，７ｂ，８ａ，８ｂが一体化して形成される。ガラス基板１と対向基板６との間には液晶が充填されており、対向基板６の全面には対向電極が形成されている。後に説明する第２〜５の実施形態においても、同様の対向基板６が用いられる。なお、本明細書で述べるトランジスタは、すべてポリシリコン薄膜トランジスタである。
【００３０】
表示領域（表示部）２内の領域９の具体的構成を図２に示す。表示領域２は、二次元マトリックス状に配列されたｎチャネルＭＯＳトランジスタ２１を有する。走査線の左端部Ｌ１と走査線の右端部Ｒ１とが相互に接続され、第１の走査線を構成する。走査線の左端部Ｌ２と走査線の右端部Ｒ２とが相互に接続され、第２の走査線を構成する。同様に、走査線の左端部Ｌｎと走査線の右端部Ｒｎとが相互に接続され、第ｎの走査線を構成する。各トランジスタ２１は、ゲートが水平方向に延びる走査線（Ｌ１，Ｒ１）〜（Ｌｎ，Ｒｎ）に接続され、ソース及びドレインが垂直方向に延びるデータ線Ｄ１〜Ｄｎ及び画素電極２２に接続される。画素電極２２に所定の電位を印加することにより、各画素の表示を制御することができる。
【００３１】
図１において、第１及び第２の走査ドライバ４ａ，４ｂは、表示領域２を挟むように表示領域２の両側に設けられ、表示領域２の走査線Ｌ１〜Ｌｎ，Ｒ１〜Ｒｎの両端に同一の走査信号を供給するための出力線ＧＬ１〜ＧＬｎ，ＧＲ１〜ＧＲｎを有する。
【００３２】
第１の走査ドライバ４ａは、表示領域２の左に設けられ、ｎ本の出力線ＧＬ１〜ＧＬｎを有する。第１の走査ドライバ４ａの出力線ＧＬ１〜ＧＬｎは、ｎ個のｎチャネルＭＯＳトランジスタ（スイッチング手段）８ａを介して、表示領域２の走査線Ｌ１〜Ｌｎに接続される。すなわち、ｎ個のトランジスタ８ａのソース及びドレインは、出力線ＧＬ１〜ＧＬｎ及び走査線Ｌ１〜Ｌｎに接続される。
【００３３】
第２の走査ドライバ４ｂは、表示領域２の右に設けられ、ｎ本の出力線ＧＲ１〜ＧＲｎを有する。第２の走査ドライバ４ｂの出力線ＧＲ１〜ＧＲｎは、ｎ個のｎチャネルＭＯＳトランジスタ（スイッチング手段）８ｂを介して、表示領域２の走査線Ｒ１〜Ｒｎに接続される。すなわち、ｎ個のトランジスタ８ｂのソース及びドレインは、出力線ＧＲ１〜ＧＲｎ及び走査線Ｒ１〜Ｒｎに接続される。
【００３４】
第１及び第２のデータドライバ３ａ，３ｂは、表示領域２を挟むように表示領域２の両側に設けられる。第１のデータドライバ３ａは、表示領域２の上に設けられ、表示領域２の奇数番目のデータ線Ｄ１，Ｄ３，Ｄ５，・・・，Ｄｎ−１にデータ信号を供給する。第２のデータドライバ３ｂは、表示領域２の下に設けられ、表示領域２の偶数番目のデータ線Ｄ２，Ｄ４，Ｄ６，・・・，Ｄｎにデータ信号を供給する。なお、第１及び第２のデータドライバ３ａ，３ｂは、２つに分離せずに、２つを統合して１つのデータドライバで構成してもよい。ただし、２つに分離することにより、第１及び第２のデータドライバ３ａ，３ｂのそれぞれの配線間ピッチを大きくすることができるので、製造プロセス条件を緩和でき、製造し易くなる。
【００３５】
次に、走査ドライバ４ａ，４ｂとデータドライバ３ａ，３ｂとの関係を説明する。第１の走査ドライバ４ａは、表示領域２の走査線（Ｌ１，Ｒ１）〜（Ｌｎ，Ｒｎ）を順次選択するための走査信号を出力線ＧＬ１〜ＧＬｎ上に出力する。同様に、第２の走査ドライバ４ｂは、表示領域２の走査線（Ｌ１，Ｒ１）〜（Ｌｎ，Ｒｎ）を順次選択するための走査信号を出力線ＧＲ１〜ＧＲｎ上に出力する。
【００３６】
データドライバ３ａ，３ｂは、第１の走査線Ｌ１，Ｒ１が選択されているときには、第１の走査線Ｌ１，Ｒ１のラインに対応するデータＤ１〜Ｄｎを出力し、同様に、第２の走査線Ｌ２，Ｒ２が選択されているときには、第２の走査線Ｌ２，Ｒ２のラインに対応するデータＤ１〜Ｄｎを出力し、以後、順次、第ｎの走査線Ｌｎ，Ｒｎのラインまで同様にして出力を行う。
【００３７】
ｎ個の第１の検査用トランジスタ（ｎチャネルＭＯＳトランジスタ）７ａのゲートには、それぞれ第１の走査ドライバ４ａの出力線ＧＬ１〜ＧＬｎが接続される。ｎ個の第１の検査用トランジスタ７ａのソース及びドレインの一方には、検査入力端子Ｌｉｎが接続され、他方には判定手段５ａの入力端子が接続される。
【００３８】
検査入力端子Ｌｉｎには、検査信号を入力する。出力線ＧＬ１〜ＧＬｎのうちのいずれかが選択されると、その選択された出力線が接続されるトランジスタ７ａがオンする。すると、トランジスタ７ａは、検査入力端子Ｌｉｎから入力された検査信号を判定手段５ａへ出力（伝達）する。第１の走査ドライバ４ａが正常であれば、ｎ個のトランジスタ７ａは、第１の出力線ＧＬ１に対応するものから第ｎの出力線ＧＬｎに対応するものまでが順番にオンする。
【００３９】
まず、第１の走査ドライバ４ａが正常な場合を説明する。トランジスタ７ａは、各出力線ＧＬ１〜ＧＬｎ上の走査信号がハイレベルになる度に（出力線が選択される度に）、オンする。すると、判定手段５ａは、上記の検査信号を正常に入力し、第１の走査ドライバ４ａの出力線ＧＬ１〜ＧＬｎ上の走査信号が正常であると判定し、ハイレベルを出力する。これらの判定は、各出力線ＧＬ１〜ＧＬｎのタイミング毎に順次行われる。
【００４０】
ｎ個のスイッチングトランジスタ（ｎチャネルＭＯＳトランジスタ）８ａのゲートは、判定手段５ａの出力端子に接続される。ｎ個のスイッチングトランジスタ８ａのソース及びドレインは、一方が走査ドライバ４ａの出力線ＧＬ１〜ＧＬｎに接続され、他方が表示領域２の走査線Ｌ１〜Ｌｎに接続される。
【００４１】
判定手段５ａがハイレベルを出力すると、ｎチャネルトランジスタ８ａは、オンし、走査ドライバ４ａの出力線ＧＬ１〜ＧＬｎと表示領域２の走査線Ｌ１〜Ｌｎとを相互に接続する。これにより、表示領域２は、第１の走査ドライバ４ａから走査信号を入力し、正常な表示を行うことができる。
【００４２】
次に、第１の走査ドライバ４ａ内の出力線のうちの一又は複数の出力線がグランド線に短絡し、その出力線上の走査信号がローレベルに固定されてしまった欠陥、又は一又は複数の出力線が断線して開放状態になる欠陥を考える。走査信号がローレベルに固定又は開放されると、その走査信号に対応するトランジスタ７ａは、オフ状態を維持する。すると、判定手段５ａは、端子Ｌｉｎから入力された検査信号を得ることができず、第１の走査ドライバ４ａの出力線ＧＬ１〜ＧＬｎのうちの所定の出力線がグランド線に短絡しているか又は開放していると判定し、ローレベルを出力する。上記の判定は、出力線ＧＬ１〜ＧＬｎの各出力線毎に判定を行い、出力する。すなわち、正常な出力線のタイミングではハイレベルを出力し、異常な出力線のタイミングではローレベルを出力する。
【００４３】
判定手段５ａがローレベルを出力すると、ｎチャネルＭＯＳトランジスタ８ａは、オフし、走査ドライバ４ａの出力線ＧＬ１〜ＧＬｎと表示領域２の走査線Ｌ１〜Ｌｎとの間の接続を切断する。また、正常な出力線については、判定手段５ａがハイレベルを出力し、トランジスタ８ａはオンし、出力線ＧＬ１〜ＧＬｎと走査線Ｌ１〜Ｌｎとの間を接続する。これにより、表示領域２は、第１の走査ドライバ４ａの正常な出力線のみから走査信号を入力する。異常な出力線については、第２の走査ドライバ４ｂから走査信号を入力し、正常な表示を行うことができる。
【００４４】
以上、第１の走査ドライバ４ａ、トランジスタ７ａ，８ａ及び第１の判定手段５ａについて説明したが、第２の走査ドライバ４ｂ、トランジスタ７ｂ，８ｂ及び第２の判定手段５ｂについても同様である。
【００４５】
すなわち、トランジスタ７ｂのゲートには、第２の走査ドライバ４ｂの出力線ＧＲ１〜ＧＲｎが接続される。トランジスタ７ｂのソース及びドレインは、一方が検査入力端子Ｒｉｎに接続され、他方が判定手段５ｂの入力端子に接続される。
【００４６】
トランジスタ８ｂのゲートには、判定手段５ｂの出力が接続される。トランジスタ８ｂのソース及びドレインは、一方が第２の走査ドライバ４ｂの出力線ＧＲ１〜ＧＲｎに接続され、他方が表示領域２の走査線Ｒ１〜Ｒｎに接続される。
【００４７】
トランジスタ７ｂは、第２の走査ドライバ４ｂの出力線ＧＲ１〜ＧＲｎ上の走査信号に応じてスイッチングを行う。判定手段５ｂは、トランジスタ７ｂのスイッチングの状態に応じて、第２の走査ドライバ４ｂ内の出力線ＧＲ１〜ＧＲｎがグランド線に短絡又は開放しているか否かを判定し、判定結果を出力する。トランジスタ８ｂは、判定手段５ｂの出力に応じて、第１の走査ドライバ４ｂの出力線ＧＲ１〜ＧＲｎと表示領域２の走査線Ｒ１〜Ｒｎとの間の接続のスイッチングを行う。
【００４８】
次に、液晶表示装置内に３つの欠陥がある場合を説明する。第１の欠陥は、第１の走査ドライバ４ａ内の出力線ＧＬｎが短絡ポイント１０でグランド線に短絡している欠陥である。第２の欠陥は、第２の走査ドライバ４ｂ内の出力線ＧＲ２が短絡ポイント１１でグランド線に短絡している欠陥である。第３の欠陥は、表示領域２の走査線Ｌ５，Ｒ５が断線ポイント１２で断線している欠陥である。
【００４９】
この場合、判定手段５ａは、第１の走査ドライバ４ａの第ｎの出力線ＧＬｎのみがグランド線に短絡し、その他の出力線ＧＬ１〜ＧＬｎ−１は正常であると判定する。トランジスタ８ａは、第ｎの出力線ＧＬｎに対応するもののみがオフし、その他の出力線ＧＬ１〜ＧＬｎ−１に対応するものはオンする。
【００５０】
また、判定手段５ｂは、第２の走査ドライバ４ｂの第２の出力線ＧＲ２のみがグランド線に短絡し、その他の出力線ＧＲ１，ＧＲ３〜ＧＲｎは正常であると判定する。トランジスタ８ｂは、第２の出力線ＧＲ２に対応するもののみがオフし、その他の出力線ＧＲ１，ＧＲ３〜ＧＲｎに対応するものはオンする。
【００５１】
その結果、表示領域２の第２の走査線Ｌ２，Ｒ２には、第１の走査ドライバ４ａのみから走査信号が供給され、第ｎの走査線Ｌｎ，Ｒｎには、第２の走査ドライバ４ｂのみから走査信号が供給される。また、残りの走査線（Ｌ１，Ｒ１）、（Ｌ３，Ｒ３）〜（Ｌｎ−１，Ｒｎ−１）には、第１及び第２の走査ドライバ４ａ，４ｂの両方から走査信号が供給される。
【００５２】
断線ポイント１２付近では、表示領域１２ａは、第１の走査ドライバ４ａから走査信号を受けて、正常な表示を行うことができる。一方、表示領域１２ｂは、第２の走査ドライバ４ｂから走査信号を受けて、正常な表示を行うことができる。このように、上記の３ポイント１０〜１２の欠陥があったとしても、すべてのラインについて正常な表示を行うことができる。
【００５３】
図３は、上記の図１のデータドライバ３ａの構成を示す回路図である。データドライバ３ａの構成を説明するが、データドライバ３ｂの構成もそれと同様である。データドライバ３ａは、シフトレジスタ３１、ビデオアナログ線３２、及びアナログスイッチ３３を有する。
【００５４】
シフトレジスタ３１は、スタート信号端子ＳＩ、クロック端子ＣＬＫ、及びクロックバー（反転）端子／ＣＬＫの３つの入力端子に各信号を入力し、出力線３７，３８，・・・から順次パルスを出力する。すなわち、まず、出力線３７が選択され、次に出力線３８が選択され、順次後段の出力線が選択されていく。出力線３７，３８，・・・は、２本だけでなく、実際には多数存在する。なお、上記の記号「／」は、バー（反転）信号を意味する。
【００５５】
ビデオアナログ線３２は、例えば８本のビデオアナログ線３２ａ〜３２ｈからなり、例えば２５６階調のデータ信号のアナログ電圧を供給する。アナログスイッチ３３は、ｎチャネルＭＯＳトランジスタ３４とｐチャネルＭＯＳトランジスタ３５とが一組のスイッチを構成し、水平方向に並ぶ８組のスイッチが１ユニットになる。すなわち、左端の８組のユニットでは、ｎチャネルＭＯＳトランジスタ３４のゲートに出力線３７が接続され、ｐチャネルＭＯＳトランジスタ３５のゲートには、論理反転回路（インバータ）３６を介して出力線３７が接続される。その右隣の８組のユニットは、ｎチャネルＭＯＳトランジスタ３４のゲートに出力線３８が接続され、ｐチャネルＭＯＳトランジスタ３５のゲートに、論理反転回路（インバータ）３６を介して出力線３８が接続される。
【００５６】
ｎチャネルＭＯＳトランジスタ３４とｐチャネルＭＯＳトランジスタ３５のソース及びドレインは、ビデオアナログ線３２ａ〜３２ｈ及び表示領域２のデータ線Ｄ１，Ｄ３，・・・，Ｄｎ−１に接続される。
【００５７】
出力線３７が選択されてハイレベルになると、アナログスイッチ３３内の左端の８組のスイッチユニットがオンし、８本のビデオアナログ線３２ａ〜３２ｈと８本のデータ線Ｄ１，Ｄ３，・・・，Ｄ１５とが接続され、８本のデータ信号が表示領域２に供給される。
【００５８】
次に、出力線３７がローレベルになった後、ビデオアナログ線３２に新たなデータ信号が供給され、出力線３８が選択されてハイレベルになる。すると、アナログスイッチ３３内の左端から２番目の８組のスイッチユニットがオンし、８本のビデオアナログ線３２ａ〜３２ｈと８本のデータ線Ｄ１７，Ｄ１９，・・・，Ｄ３１とが接続され、新たな８本のデータ信号が表示領域２に供給される。以上のようにして、データ線Ｄｎ−１まで順次データが供給され、１ライン分のデータ供給が完了する。この動作を表示領域２の各ラインについて行う。
【００５９】
図４（Ａ）は、上記の図１の走査ドライバ４ａ，４ｂ内で使用するクロックドインバータを示す図である。クロックドインバータは、クロック信号ＣＬＫ及びクロックバー信号／ＣＬＫを制御信号として、入力端子ＩＮから入力される信号を反転して、出力端子ＯＵＴから出力する。
【００６０】
図４（Ｂ）は、上記の図４（Ａ）のクロックドインバータの構成を示す回路図である。ｐチャネルＭＯＳトランジスタ４１は、ゲートがクロックバー信号端子／ＣＬＫに接続され、ソースが正電位Ｖｄｄに接続され、ドレインがｐチャネルＭＯＳトランジスタ４２のソースに接続される。ｐチャネルＭＯＳトランジスタ４２は、ゲートが入力端子ＩＮに接続され、ドレインが出力端子ＯＵＴに接続される。ｎチャネルＭＯＳトランジスタ４３は、ゲートが入力端子ＩＮに接続され、ドレインが出力端子ＯＵＴに接続され、ソースがｎチャネルＭＯＳトランジスタ４４のドレインに接続される。ｎチャネルＭＯＳトランジスタ４４は、ゲートがクロック信号端子ＣＬＫに接続され、ソースがグランド電位ＧＮＤに接続される。
【００６１】
図５（Ａ）は、図１の第１の走査ドライバ４ａの構成を示す回路図である。第１の走査ドライバ４ａの構成を説明するが、第２の走査ドライバ４ｂの構成もそれと同様である。第１のクロックドインバータ５１，５６は、クロック信号端子ＣＬＫ及びクロックバー信号端子／ＣＬＫの位置が図４（Ｂ）に示すものと同じである。一方、第２のクロックドインバータ５３，５４は、クロック信号端子ＣＬＫ及びクロックバー信号端子／ＣＬＫの位置が図４（Ｂ）に示すものと逆であり、トランジスタ４１のゲートにクロック信号端子ＣＬＫが接続され、トランジスタ４４のゲートにクロックバー信号端子／ＣＬＫが接続される。
【００６２】
クロックドインバータ５１は、入力がスタート信号端子ＳＩに接続され、出力がインバータ５２の入力に接続される。クロックドインバータ５３は、入力がインバータ５２の出力に接続され、出力がインバータ５２の入力に接続される。クロックドインバータ５４は、入力がインバータ５２の出力に接続され、出力がインバータ５５の入力に接続される。クロックドインバータ５６は、入力がインバータ５５の出力に接続され、出力がインバータ５５の入力に接続される。上記のクロックドインバータ５１，５３及びインバータ５２が奇数番目ユニットを構成し、クロックドインバータ５４，５６及びインバータ５５が偶数番目ユニットを構成する。図の右側には、上記の奇数番目ユニットと偶数番目ユニットとが交互に水平方向に繰り返し接続される。
【００６３】
論理積（ＡＮＤ）回路５７は、インバータ５２の出力とインバータ５５の出力との論理積をとって、第１の出力線ＧＬ１に出力する。論理積回路５８は、インバータ５５の出力と後段のインバータの出力との論理積をとって、第２の出力線ＧＬ２に出力する。
【００６４】
図５（Ｂ）は、図５（Ａ）の走査ドライバ４ａの動作を説明するためのタイミングチャートである。走査ドライバ４ａは、シフトレジスタと同様の機能を果たす。すなわち、スタート信号端子ＳＩにスタート信号のパルスを入力すると、順次、第１の出力線ＧＬ１、第２の出力線ＧＬ２〜第ｎの出力線ＧＬｎにパルスを出力する。
【００６５】
図６は、上記の図１の判定手段５ａ及びその周辺部分の回路図である。走査ドライバ４ａは、上記の図５（Ａ）に示した走査ドライバ４ａの回路と同一である。ｎチャネルＭＯＳトランジスタ７ａは、図１のトランジスタ７ａに対応する。ｎチャネルＭＯＳトランジスタ８ａは、図１のトランジスタ８ａに対応する。判定手段５ａは、図１の判定手段５ａに対応し、２つのインバータ６１，６２を直列に接続することにより構成され、線Ｌｏｕｔより受け取った信号をＨ／Ｌに整形する機能を果たす。判定手段５ｂ及びその周辺部分も、上記の判定手段５ａ及びその周辺部分の回路と同様である。
【００６６】
図７は、上記の第１の実施形態による液晶表示装置（図１）の動作を示すタイミングチャートである。ここでは、図１に示したように、短絡ポイント１０，１１及び断線ポイント１２の欠陥がある場合を例に説明する。
【００６７】
検査入力端子Ｌｉｎ及びＲｉｎには、それぞれパルス状の検査信号が供給される。出力線ＧＬ１〜ＧＬｎ−１には、正常なパルスが順次出力される。すなわち、第１の出力線ＧＬ１にはタイミングＴ１でパルスが発生し、第２の出力線ＧＬ２にはタイミングＴ２でパルスが発生し、第３の出力線ＧＬ３にはタイミングＴ３でパルスが発生する。
【００６８】
第ｎの出力線ＧＬｎは、短絡ポイント１０でグランド線に短絡しているため、本来、パルスが発生すべきタイミングＴｎでパルスが発生せず、ローレベルに固定されている。
【００６９】
同様に、出力線ＧＲ１，ＧＲ３〜ＧＲｎには、正常なパルスが順次供給される。すなわち、第１の出力線ＧＲ１にはタイミングＴ１でパルスが発生し、第３の出力線ＧＲ３にはタイミングＴ３でパルスが発生し、第ｎの出力線ＧＲｎにはタイミングＴｎでパルスが発生する。
【００７０】
第２の出力線ＧＲ２は、短絡ポイント１１でグランド線に短絡しているため、本来、パルスが発生すべきタイミングＴ２でパルスが発生せず、ローレベルに固定されている。
【００７１】
判定手段５ａへの出力線Ｌｏｕｔ（図６）には、トランジスタ７ａを介して検査入力端子Ｌｉｎの信号が伝達される。出力線ＧＬ１〜ＧＬｎ−１が正常であるので、タイミングＴ１〜Ｔｎ−１では、検査入力端子Ｌｉｎの信号がそのまま出力線Ｌｏｕｔ上に現れる。しかし、出力線ＧＬｎがローレベルに固定されているために、タイミングＴｎでは、トランジスタ７ａがオフし、出力線Ｌｏｕｔがローベルになってしまう。
【００７２】
同様に、判定手段５ｂへの出力線Ｒｏｕｔには、トランジスタ７ｂを介して検査入力端子Ｒｉｎの信号が伝達される。出力線ＧＲ１，ＧＲ３〜ＧＲｎが正常であるので、タイミングＴ１，Ｔ３〜Ｔｎでは、検査入力端子Ｒｉｎの信号がそのまま出力線Ｒｏｕｔ上に現れる。しかし、出力線ＧＲ２がローレベルに固定されているために、タイミングＴ２では、トランジスタ７ｂがオフし、出力線Ｒｏｕｔがローベルになってしまう。
【００７３】
その結果、第２の走査線Ｌ２，Ｒ２には、タイミングＴ２で、出力線ＧＲ２が切断され、第１の走査ドライバ４ａの出力線ＧＬ２から走査信号が供給されてパルスが現れる。また、第ｎの走査線Ｌｎ，Ｒｎには、タイミングＴｎで、出力線ＧＬｎが切断され、第２の走査ドライバ４ｂの出力線ＧＲｎから走査信号が供給されてパルスが現れる。以上のようにして、欠陥ポイント１０〜１２が自動修復され、全ラインが正常に表示される。
【００７４】
次に、検査入力端子Ｌｉｎの信号をハイレベルに固定せずに、各タイミング毎に短いローレベル期間を設けたパルスにしている理由を説明する。例えば、タイミングＴ１において、トランジスタ７ａのゲートに接続される出力線ＧＬ１の選択期間が終了する直前のハイレベルの時に、検査入力端子Ｌｉｎの信号をローレベルにしている。この時、トランジスタ７ａはオンし、入力端子Ｌｉｎの信号が判定手段５ａへの出力線Ｌｏｕｔに伝達され、ローレベルにリセットされる。これにより、判定手段５ａの出力線Ｌｏｕｔから不必要な電荷を放電させ、前の状態を消すことができる。仮に、入力端子Ｌｉｎの信号をハイレベルに固定すると、出力線Ｌｏｕｔがリセットされずに、不安定な状態となる。すなわち、トランジスタ８ａを一度オフさせないと、出力線ＧＬ１〜ＧＬｎの判定の際に出力線ＧＲ１〜ＧＲｎの影響が出てしまい、走査ドライバ４ａ，４ｂのどちらのドライバを判定しているのかわからなくなってしまう。以上の理由により、入力端子Ｌｉｎ及びＲｉｎの信号をパルス状にする必要がある。
【００７５】
（第２の実施形態）
図８は、本発明の第２の実施形態による液晶表示装置の構成例を示すブロック図である。第２の実施形態は、第１の実施形態におけるスイッチングトランジスタ８ａ，８ｂの代わりに、ｎチャネルＭＯＳトランジスタ１４ａ，１４ｂ、ｐチャネルＭＯＳトランジスタ１５ａ，１５ｂ、及びインバータ１３ａ，１３ｂを設けた点のみが第１の実施形態と異なる。
【００７６】
まず、第１の走査ドライバ４ａ側の部分について説明する。ｎチャネルＭＯＳトランジスタ１４ａとｐチャネルＭＯＳトランジスタ１５ａとで構成されるＣＭＯＳトランジスタがスイッチを構成する。トランジスタ１４ａ及び１５ａのソース及びドレインは、一方が第１の走査ドライバ４ａの出力線ＧＬ１〜ＧＬｎに接続され、他方が表示領域２の走査線Ｌ１〜Ｌｎに接続される。ｎチャネルＭＯＳトランジスタ１４ａのゲートには、判定手段５ａの出力が接続される。ｐチャネルＭＯＳトランジスタ１５ａのゲートには、判定手段５ａの出力をインバータ１３ａで論理反転した信号が入力される。ＣＭＯＳトランジスタ１４ａ，１５ａが出力線ＧＬ１〜ＧＬｎと走査線Ｌ１〜Ｌｎとの間を接続又は切断するスイッチング手段として機能する。
【００７７】
同様に、第２の走査ドライバ４ｂ側の部分においても、ｎチャネルＭＯＳトランジスタ１４ｂ及びｐチャネルＭＯＳトランジスタ１５ｂのソース及びドレインは、一方が第２の走査ドライバ４ｂの出力線ＧＲ１〜ＧＲｎに接続され、他方が表示領域２の走査線Ｒ１〜Ｒｎに接続される。ｎチャネルＭＯＳトランジスタ１４ｂのゲートには、判定手段５ｂの出力が接続され、ｐチャネルＭＯＳトランジスタ１５ｂのゲートには、判定手段５ｂの出力をインバータ１３ｂで論理反転した信号が入力される。ＣＭＯＳトランジスタ１４ｂ，１５ｂが出力線ＧＲ１〜ＧＲｎと走査線Ｒ１〜Ｒｎとの間を接続又は切断するスイッチング手段として機能する。
【００７８】
第２の実施形態では、ＣＭＯＳトランジスタ１４ａ，１５ａ及び１４ｂ，１５ｂでスイッチング手段を構成することにより、ｎチャネルＭＯＳトランジスタ８ａ，８ｂを用いる第１の実施形態に比べて、スイッチング速度を高速化することができる。スイッチング速度を高速化することにより、表示領域２に走査信号を所定のタイミングで確実に供給し、動作を安定化させることができる。
【００７９】
（第３の実施形態）
図９は、本発明の第３の実施形態による液晶表示装置の構成例を示すブロック図である。第３の実施形態では、第１又は第２の走査ドライバ７１ａ，７１ｂ内の出力線が電源線に短絡等して、その出力線がハイレベルに固定される欠陥が生じた場合に、その欠陥を検出し、自動的に修復することができる。
【００８０】
ガラス基板１上には、表示領域２、第１のデータドライバ３ａ、第２のデータドライバ３ｂ、第１の走査ドライバ７１ａ、第２の走査ドライバ７１ｂの他に、判定手段７２ａ，７２ｂ、ＮＡＮＤ（否定論理積）回路７３ａ，７３ｂ、インバータ７４ａ，７４ｂ，７６ａ，７６ｂ、ｎチャネルＭＯＳトランジスタ７５ａ，７５ｂ，７７ａ，７７ｂ、ｐチャネルＭＯＳトランジスタ７８ａ，７８ｂが一体化して形成される。
【００８１】
表示領域２、第１及び第２のデータドライバ３ａ，３ｂは、第１の実施形態（図１）と同じである。第１の走査ドライバ７１ａは、第１の実施形態（図１）の第１の走査ドライバ４ａに対して、第０の出力線ＧＬ０及び第ｎ＋１の出力線ＧＬｎ＋１がダミーとして付加されたものである。出力線ＧＬ０及びＧＬｎ＋１は、表示領域２には接続されないが、第１の走査ドライバ７１ａの出力線ＧＬ０〜ＧＬｎ＋１が電源線に短絡しているか否かを検出するために用いられる。同様に、第２の走査ドライバ７１ｂは、第１の実施形態（図１）の第２の走査ドライバ４ｂに対して、第０の出力線ＧＲ０及び第ｎ＋１の出力線ＧＲｎ＋１がダミーとして付加されたものである。
【００８２】
インバータ７６ａ，７６ｂ、ｎチャネルＭＯＳトランジスタ７７ａ，７７ｂ及びｐチャネルＭＯＳトランジスタ７８ａ，７８ｂは、第２の実施形態（図８）のインバータ１３ａ，１３ｂ、ｎチャネルＭＯＳトランジスタ１４ａ，１４ｂ，ｐチャネルＭＯＳトランジスタ１５ａ，１５ｂに対応する。
【００８３】
すなわち、ＭＯＳトランジスタ７７ａ，７８ａのソース及びドレインは、第１の走査ドライバ７１ａの出力線ＧＬ１〜ＧＬｎ及び表示領域２の走査線Ｌ１〜Ｌｎに接続される。また、ｎチャネルＭＯＳトランジスタ７７ａのゲートには、判定手段７２ａの出力が接続され、ｐチャネルＭＯＳトランジスタ７８ａのゲートには、インバータ７６ａを介して判定手段７２ａの出力が接続される。
【００８４】
また、ＭＯＳトランジスタ７７ｂ，７８ｂのソース及びドレインは、第２の走査ドライバ７１ｂの出力線ＧＲ１〜ＧＲｎ及び表示領域２の走査線Ｒ１〜Ｒｎに接続される。また、ｎチャネルＭＯＳトランジスタ７７ｂのゲートには、判定手段７２ｂの出力が接続され、ｐチャネルＭＯＳトランジスタ７８ｂのゲートには、インバータ７６ｂを介して判定手段７２ｂの出力が接続される。
【００８５】
ＮＡＮＤ回路７３ａの入力には、第１の走査ドライバ７１ａの出力線ＧＬ０〜ＧＬｎ＋１のうちのそれぞれ隣接する２本の出力線が接続され、その２本の出力線上の走査信号の否定論理積を出力する。インバータ７４ａは、ＮＡＮＤ回路７３ａの出力を入力し、その論理反転信号を出力する。
【００８６】
検査用ｎチャネルＭＯＳトランジスタ７５ａは、第１の実施形態（図１）の検査用トランジスタ７ａに対応する。検査用トランジスタ７５ａのゲートには、インバータ７４ａの出力が接続される。検査用トランジスタ７５ａのソース及びドレインの一方には、検査入力端子Ｌｉｎが接続され、他方には判断手段７２ａの入力端子が接続される。
【００８７】
検査入力端子Ｌｉｎには、検査信号を入力する。出力線ＧＬ０〜ＧＬｎ＋１のうちのいずれかが選択されると、その選択状態に応じてトランジスタ７５ａがオン又はオフする。トランジスタ７５ａがオンすると、検査入力端子Ｌｉｎから入力された検査信号は判定手段７２ａへ出力される。
【００８８】
判定手段７２ａは、上記の検査信号の入力に応じて、第１の走査ドライバ７１ａの出力線ＧＬ０〜ＧＬｎ＋１のうちの一又は複数の出力線が電源線に短絡してハイレベルに固定されているか否かを判定し、ハイレベルに固定されている場合にはローレベルを出力し、ハイレベルに固定されていない場合にはハイレベルを出力する。
【００８９】
判定手段７２ａがハイレベルを出力すると、トランジスタ７７ａ，７８ａは、オンし、第１の走査ドライバ７１ａの出力線ＧＬ１〜ＧＬｎと表示領域２の走査線Ｌ１〜Ｌｎとを接続する。これにより、表示領域２は、第１の走査ドライバ７１ａから走査信号を入力し、正常な表示を行うことができる。
【００９０】
一方、判定手段７２ａがローレベルを出力すると、異常な出力線に対応するトランジスタ７７ａ，７８ａがオフし、第１の走査ドライバ７１ａの出力線ＧＬ１〜ＧＬｎのうち異常な出力線と表示領域２の走査線Ｌ１〜Ｌｎとの間を切断する。これにより、異常な走査信号を表示領域２に供給することを防止できる。
【００９１】
以上、第１の走査ドライバ７１ａ、ＮＡＮＤ回路７３ａ、インバータ７４ａ，７６ａ、トランジスタ７５ａ，７７ａ，７８ａ及び第１の判定手段７２ａについて説明したが、第２の走査ドライバ７１ｂ、ＮＡＮＤ回路７３ｂ、インバータ７４ｂ，７６ｂ、トランジスタ７５ｂ，７７ｂ，７８ｂ及び第２の判定手段７２ｂについても同様である。
【００９２】
図１０は、上記の図９の判定手段７２ａ及びその周辺部分の回路図である。判定手段７２ａ及びその周辺部分の回路を説明するが、判定手段７２ｂ及びその周辺部分の回路もそれと同様である。走査ドライバ７１ａは、上記の図５（Ａ）に示した走査ドライバ４ａに対して、ダミー出力線ＧＬ０を出力するためのユニット回路ＡＡが付加されており、ダミー出力線ＧＬｎ＋１を出力するためのユニット回路も付加されている。ユニット回路ＡＡは、クロックドインバータ８１，８３、インバータ８２及び論理積回路８４を有し、これらは奇数番目ユニットとしてクロックドインバータ５４，５６、インバータ５５、論理積回路５８に対応するものである。クロックドインバータ８１，５３，５４は、図４（Ｂ）において、クロックバー信号端子／ＣＬＫがトランジスタ４１のゲートに接続され、クロック信号端子ＣＬＫがトランジスタ４４のゲートに接続される。クロックドインバータ８３，５１，５６は、図４（Ｂ）において、クロックバー信号端子／ＣＬＫがトランジスタ４４のゲートに接続され、クロック信号端子ＣＬＫがトランジスタ４１のゲートに接続される。
【００９３】
論理積回路８５ａは、図９のＮＡＮＤ回路７３ａ及びインバータ７４ａの組み合わせに対応する。ｎチャネルＭＯＳトランジスタ７５ａ，７７ａ、ｐチャネルＭＯＳトランジスタ７８ａ及びインバータ７６ａは、図９の同一の符号の素子に対応する。
【００９４】
判定手段７２ａは、Ｄ型フリップフロップ８７、インバータ８８、ＮＡＮＤ回路８９、ｐチャネルＭＯＳトランジスタ９０及びｎチャネルＭＯＳトランジスタ８６，９２を有する。Ｄ型フリップフロップ８７は、クロック端子ＣＫに、信号線ＯＨを介してｎチャネルＭＯＳトランジスタ７５ａのソースが接続され、入力端子ＤＦに、自己の反転出力端子／Ｑが接続される。ｎチャネルＭＯＳトランジスタ８６は、ゲートにリセット端子ＲＳが接続され、ドレインに上記の入力端子ＤＦが接続され、ソースにグランド端子が接続される。
【００９５】
インバータ８８は、入力が信号線ＯＨに接続され、その入力信号の論理反転信号を出力する。ＮＡＮＤ回路８９は、一方の入力信号線Ａにインバータ８８の出力が接続され、他方の入力信号線ＢにＤ型フリップフロップ８７の出力端子Ｑが接続される。ｐチャネルＭＯＳトランジスタ９０は、ゲートに端子ＳＳが接続され、ソースにＮＡＮＤ回路８９の出力が接続され、ドレインにインバータ７６ａの入力が接続される。ｎチャネルＭＯＳトランジスタ９２は、ゲートに端子ＳＳが接続され、ドレインにインバータ７６ａの入力が接続され、ソースにグランド端子が接続される。
【００９６】
図１１は、第３の実施形態による液晶表示装置の動作を示すタイミングチャートであり、液晶表示装置に欠陥がない場合を例に説明する。図１１及び図１２では、第１の走査ドライバ７１ａ側のタイミングを示すが、第２の走査ドライバ７１ｂ側のタイミングも同様である。
【００９７】
検査入力端子Ｌｉｎ及びＲｉｎには、第１の実施形態（図７）と同様に、パルス状の検査信号が供給される。出力線ＧＬ０〜ＧＬｎ＋１，ＧＲ０〜ＧＲｎ＋１には、正常なパルス状の走査信号が順次出力される。
【００９８】
信号線Ｈ１（図１０）の信号は、出力線ＧＬ１の信号と出力線ＧＬ２の信号との論理積の信号になるので、ローレベルを保持する。信号線Ｈ２（図１０）の信号は、出力線ＧＬ２の信号と出力線ＧＬ３の信号との論理積の信号になるので、ローレベルを保持する。信号線Ｈ１，Ｈ２等がローレベルを保持すると、すべてのｎチャネルＭＯＳトランジスタ７５ａがオフし、信号線ＯＨはローレベルを保持する。
【００９９】
リセット端子ＲＳには、走査信号のスタートタイミングよりも前にパルス状のリセット信号が供給される。Ｄ型フリップフロップ８７のクロック端子ＣＫは、信号線ＯＨに接続されているので、信号線ＯＨと同じくローレベルを保持する。Ｄ型フリップフロップ８７の入力端子ＤＦは、リセット端子ＲＳにリセット信号が入力されることにより、ローレベルを保持する。
【０１００】
入力信号線Ａは、信号線ＯＨの反転信号となるので、ハイレベルを保持する。入力信号線Ｂは、Ｄ型フリップフロップ８７の出力端子Ｑに接続されているので、ローレベルを保持する。信号線Ｃは、信号線Ａの信号と信号線Ｂの信号との否定論理積の信号レベルになるので、ハイレベルを保持する。
【０１０１】
端子ＳＳには、パルス信号が供給される。インバータ７６ａの入力線Ｅは、端子ＳＳの信号がハイレベルのときにはローレベルになり、端子ＳＳの信号がローレベルのときには信号線Ｃの信号と同じ信号レベルになる。インバータ７６ａの出力線Ｆは、入力線Ｅの信号の反転信号レベルになる。
【０１０２】
走査線Ｌ１は、信号線Ｅがハイレベルのとき（すなわち信号線Ｆがローレベルのとき）に出力線ＧＬ１と同じ信号レベルになり、信号線Ｅがローレベルのときにローレベルになる。同様に、走査線Ｌ２は、信号線Ｅがハイレベルのときに出力線ＧＬ２と同じ信号レベルになり、信号線Ｅがローレベルのときにローレベルになる。
【０１０３】
その結果、走査線Ｌ１〜Ｌｎには、出力線ＧＬ１〜ＧＬｎ上の走査信号が順次パルスとして正常に供給される。同様に、走査線Ｒ１〜Ｒｎには、出力線ＧＲ１〜ＧＲｎ上の走査信号が順次パルスとして正常に供給される。
【０１０４】
図１２は、第３の実施形態による液晶表示装置において、走査ドライバ７１ａの出力線ＧＬ２が電源線に短絡してハイレベルに固定された場合の動作を示すタイミングチャートである。
【０１０５】
検査入力端子Ｌｉｎ及びＲｉｎには、パルス状の検査信号が供給される。出力線ＧＬ２のみがハイレベルに固定され、それ以外の出力線ＧＬ０，ＧＬ１，ＧＬ３〜ＧＬｎ＋１は、正常なパルス状の走査信号を順次出力する。
【０１０６】
信号線Ｈ１の信号は、出力線ＧＬ１の信号と出力線ＧＬ２の信号との論理積の信号になるので、タイミングＴ１でパルスが現れる。信号線Ｈ２の信号は、出力線ＧＬ２の信号と出力線ＧＬ３の信号との論理積の信号になるので、タイミングＴ３でパルスが現れる。
【０１０７】
信号線ＯＨは、信号線Ｈ１又はＨ２の信号がハイレベルになったときに検査入力端子Ｌｉｎの信号と同じ信号レベルになり、それ以外ではローレベルになる。その結果、信号線ＯＨは、タイミングＴ１及びＴ３でのみパルスが現れ、それ以外ではローレベルを保持する。端子ＲＳ及びＳＳの信号は、図１１に示したものと同じである。
【０１０８】
Ｄ型フリップフロップ８７のクロック端子ＣＫは、信号線ＯＨの信号レベルと同じになる。Ｄ型フリップフロップ８７の入力端子ＤＦは、タイミングＴ３で、クロック端子ＣＫの信号の２回目の立上がりに応じて、ローレベルからハイレベルに変わる。
【０１０９】
入力信号線Ａには、信号線ＯＨの信号の反転信号が供給される。入力信号線Ｂは、Ｄ型フリップフロップ８７のクロック端子ＣＫの立上がりに応じて、信号レベルが反転する。すなわち、タイミングＴ１でローレベルからハイレベルに変化し、タイミングＴ３でハイレベルからローレベルに変化する。信号線Ｃは、信号線Ａの信号と信号線Ｂの信号との否定論理積の信号レベルになる。
【０１１０】
インバータ７６ａの入力線Ｅは、端子ＳＳの信号がハイレベルのときにはローレベルになり、端子ＳＳの信号がローレベルのときには信号線Ｃの信号と同じ信号レベルになる。インバータ７６ａの出力線Ｆは、入力線Ｅの信号の反転信号レベルになる。
【０１１１】
走査線Ｌ１は、信号線Ｅがハイレベルのときに出力線ＧＬ１と同じ信号レベルになり、信号線Ｅがローレベルのときにローレベルになる。同様に、走査線Ｌ２は、信号線Ｅがハイレベルのときに出力線ＧＬ２と同じ信号レベルになり、信号線Ｅがローレベルのときにローレベルになる。
【０１１２】
その結果、走査線Ｌ１では、図１１の場合と同様に、タイミングＴ１でパルスが現れる。しかし、走査線Ｌ２では、出力線ＧＬ２が電源線に短絡されているために、本来パルスが現れるべきタイミングＴ２でパルスが現れない。その代わり、タイミングＴ２では、第２の走査ドライバ７１ｂの出力線ＧＲ２から表示領域２の走査線Ｒ２に正常な走査信号が供給され、正常な表示が行われる。
【０１１３】
（第４の実施形態）
本発明の第４の実施形態による液晶表示装置は、第３の実施形態（図９）に対して判定手段７２ａ，７２ｂの構成のみが異なる。第４の実施形態によれば、第１又は第２の走査ドライバ７１ａ，７１ｂの隣接（連続）する２本以上の出力線が電源線に短絡等して、それらの出力線がハイレベルに固定される欠陥が生じた場合に、その欠陥を検出し、自動的に修復することができる。この際、第１の走査ドライバ７１ａの隣接する２本以上の出力線が電源線に短絡しているときには、第１の走査ドライバ７１ａの全出力線を表示領域２から切り離し、第２の走査ドライバ７１ｂの出力線から表示領域２に走査信号を供給する。一方、第２の走査ドライバ７１ｂの隣接する２本以上の出力線が電源線に短絡しているときには、第２の走査ドライバ７１ｂの全出力線を表示領域２から切り離し、第１の走査ドライバ７１ａの出力線から表示領域２に走査信号を供給する。
【０１１４】
図１３は、第４の実施形態による判定手段７２ａ及びその周辺部分の回路図である。判定手段７２ａ及びその周辺部分の回路を説明するが、判定手段７２ｂ及びその周辺部分もそれと同様である。判定手段７２ａは、第３の実施形態による判定手段７２ａ（図１０）に対して、Ｎ進カウンタ１３３、ｎチャネルＭＯＳトランジスタ１３２、ラッチ回路１３４、インバータ１３５及び論理積（ＡＮＤ）回路１３６を付加したものである。
【０１１５】
Ｎ進カウンタ１３３は、入力端子ＮＣＫが信号線ＯＨに接続され、リセット端子ＮＲがｎチャネルＭＯＳトランジスタ１３２のドレインに接続され、Ｎ個のパルスをカウントすると出力端子ＮＱからハイレベルを出力する。ｎチャネルＭＯＳトランジスタ１３２は、ソースがグランド端子に接続され、ゲートがリセット端子ＲＳに接続される。
【０１１６】
例えば、液晶表示装置の表示領域の水平解像度が６００の場合はＮ＝６００になる。Ｎ進カウンタ１３３は、１フレーム内でＮ個のパルスをカウントすると、その後に出力端子ＮＱからハイレベルを出力し、１フレーム内のパルスがＮ個未満のときには、フレーム毎にリセットし、出力端子ＮＱからローレベルを出力する。
【０１１７】
ラッチ回路１３４は、セット端子ＳがＮ進カウンタ１３３の出力端子ＮＱに接続され、リセット端子Ｒがグランド端子に接続され、セット端子Ｓにハイレベルが入力されると出力端子Ｑ０からハイレベルを出力する。インバータ１３５は、入力端子がラッチ回路１３４の出力端子Ｑ０に接続され、その入力信号を反転した出力信号を信号線Ｎに出力する。
【０１１８】
ＮＡＮＤ回路８９は、第３の実施形態の判定手段７２ａのＮＡＮＤ回路８９（図１０）と同様に、出力端子が信号線Ｃに接続される。論理積回路１３６は、入力端子が信号線Ｃと信号線Ｎに接続され、それらの論理積を演算して出力信号を信号線Ｇに出力する。ｐチャネルＭＯＳトランジスタ９０は、ソースが信号線Ｇに接続され、ドレインが信号線Ｅに接続され、ゲートが端子ＳＳに接続される。ｎチャネルＭＯＳトランジスタ９２は、ソースがグランド端子に接続され、ドレインが信号線Ｅに接続され、ゲートが端子ＳＳに接続される。インバータ７６ａは、入力端子が信号線Ｅに接続され、その入力信号を反転した出力信号を信号線Ｆに出力する。ｎチャネルＭＯＳトランジスタ７７ａのゲートには信号線Ｅが接続され、ｐチャネルＭＯＳトランジスタ７８ａのゲートには信号線Ｆが接続される。
【０１１９】
図１４は、第４の実施形態による液晶表示装置の動作を示すタイミングチャートであり、液晶表示装置に欠陥がない場合を例に説明する。図１４〜図１６では、第１の走査ドライバ７１ａ側のタイミングを示すが、第２の走査ドライバ７１ｂ側のタイミングも同様である。
【０１２０】
検査入力端子Ｌｉｎには、第３の実施形態（図１１）と同様に、パルス状の検査信号が供給される。出力線ＧＬ０〜ＧＬｎ＋１は、正常なパルス状の走査信号を順次出力する。
【０１２１】
信号線Ｈ１は、出力線ＧＬ１の信号と出力線ＧＬ２の信号との論理積の信号レベルになるので、ローレベルを保持する。信号線Ｈ２は、出力線ＧＬ２の信号と出力線ＧＬ３の信号との論理積の信号レベルになるので、ローレベルを保持する。すると、トランジスタ７５ａがすべてオフし、信号線ＯＨもローレベルを保持する。
【０１２２】
リセット端子ＲＳ及び端子ＳＳに入力される信号は、第３の実施形態（図１１）と同じである。Ｄ型フリップフロップ８７のクロック端子ＣＫは、信号線ＯＨと同じ信号レベルであり、ローレベルを保持する。Ｄ型フリップフロップ８７の入力端子ＤＦは、リセット端子ＲＳにリセット信号が入力されることにより、ローレベルを保持する。
【０１２３】
入力線Ａは、信号線ＯＨの信号の反転信号となるので、ハイレベルを保持する。入力信号線Ｂは、Ｄ型フリップフロップ８７の出力端子Ｑに接続されているので、ローレベルを保持する。信号線Ｃは、信号線Ａの信号と信号線Ｂの信号との否定論理積の信号レベルになるので、ハイレベルを保持する。
【０１２４】
Ｎ進カウンタ１３３の入力端子ＮＣＫに接続される信号線ＯＨはローレベルを保持するので、その出力端子ＮＱもローレベルを保持する。ラッチ回路１３４のセット端子Ｓに接続される上記の出力端子ＮＱがローレベルを保持しているので、ラッチ回路１３４の出力端子Ｑ０もローレベルを保持する。信号線Ｎは、出力端子Ｑ０の信号の反転信号レベルになるので、ハイレベルを保持する。
【０１２５】
信号線Ｇは、信号線Ｎの信号と信号線Ｃの信号との論理積の信号レベルとなるので、ハイレベルを保持する。インバータ７６ａの入力線Ｅは、端子ＳＳの信号がハイレベルのときにはローレベルになり、端子ＳＳの信号がローレベルのときには信号線Ｇの信号と同じ信号レベルになる。インバータ７６ａの出力線Ｆは、入力線Ｅの信号の反転信号レベルになる。
【０１２６】
走査線Ｌ１は、信号線Ｅがハイレベルのときに出力線ＧＬ１と同じ信号レベルになり、信号線Ｅがローレベルのときにローレベルになるので、タイミングＴ１でパルスが現れる。同様に、走査線Ｌ２は、信号線Ｅがハイレベルのときに出力線ＧＬ２と同じ信号レベルになり、信号線Ｅがローレベルのときにローレベルになるので、タイミングＴ２でパルスが現れる。
【０１２７】
その結果、走査線Ｌ１〜Ｌｎには、出力線ＧＬ１〜ＧＬｎ上の走査信号が正常に供給される。同様に、走査線Ｒ１〜Ｒｎには、出力線ＧＲ１〜ＧＲｎ上の走査信号が正常に供給される。
【０１２８】
図１５は、第４の実施形態による液晶表示装置において、走査ドライバ７１ａの出力線ＧＬ２が電源線に短絡してハイレベルに固定された場合の動作を示すタイミングチャートである。
【０１２９】
検査入力端子Ｌｉｎには、パルス状の検査信号が供給される。出力線ＧＬ２のみがハイレベルに固定され、それ以外の出力線ＧＬ０，ＧＬ１，ＧＬ３〜ＧＬｎ＋１は、正常なパルス状の走査信号を順次出力する。
【０１３０】
信号線Ｈ１は、出力線ＧＬ１の信号と出力線ＧＬ２の信号との論理積の信号レベルになり、タイミングＴ１でパルスが現れる。信号線Ｈ２は、出力線ＧＬ２の信号と出力線ＧＬ３の信号との論理積の信号レベルになり、タイミングＴ３でパルスが現れる。
【０１３１】
信号線ＯＨは、信号線Ｈ１又はＨ２の信号がハイレベルになったときに検査入力端子Ｌｉｎの信号と同じ信号レベルになり、それ以外ではローレベルになる。その結果、信号線ＯＨは、タイミングＴ１及びＴ３でのみパルスが現れ、それ以外ではローレベルを保持する。端子ＲＳ及びＳＳの信号は、図１４に示したものと同じである。
【０１３２】
Ｄ型フリップフロップ８７のクロック端子ＣＫは、信号線ＯＨの信号と同じ信号レベルになる。Ｄ型フリップフロップ８７の入力端子ＤＦは、タイミングＴ３で、クロック端子ＣＫの信号の２回目の立上がりに応じて、ローレベルからハイレベルに変わる。
【０１３３】
入力線Ａは、信号線ＯＨの信号の反転信号レベルになる。入力線Ｂは、フリップフロップ８７のクロック端子ＣＫの信号の立上がりに応じて、信号レベルが反転する。すなわち、タイミングＴ１でローレベルからハイレベルに変化し、タイミングＴ３でハイレベルからローレベルに変化する。信号線Ｃは、信号線Ａの信号と信号線Ｂの信号との否定論理積の信号レベルになる。
【０１３４】
Ｎ進カウンタ（例えばＮ＝６００）１３３の入力端子ＮＣＫに接続される信号線ＯＨは１フレーム当たり２個のパルスしか含まないので、Ｎ進カウンタ１３３はフレーム毎にリセットを行い、その出力端子ＮＱはローレベルを保持する。ラッチ回路１３４のセット端子Ｓに接続される上記の出力端子ＮＱがローレベルを保持しているので、ラッチ回路１３４の出力端子Ｑ０もローレベルを保持する。信号線Ｎは、出力端子Ｑ０の信号の反転信号レベルになるので、ハイレベルを保持する。
【０１３５】
信号線Ｇは、信号線Ｎの信号と信号線Ｃの信号との論理積の信号レベルとなるので、信号線Ｃの信号と同じ信号レベルになる。インバータ７６ａの入力線Ｅは、端子ＳＳの信号がハイレベルのときにはローレベルになり、端子ＳＳの信号がローレベルのときには信号線Ｇの信号と同じ信号レベルになる。インバータ７６ａの出力線Ｆは、入力線Ｅの信号の反転信号レベルになる。
【０１３６】
走査線Ｌ１は、信号線Ｅがハイレベルのときには出力線ＧＬ１と同じ信号レベルになり、信号線Ｅがローレベルのときにはローレベルになる。同様に、走査線Ｌ２は、信号線Ｅがハイレベルのときには出力線ＧＬ２と同じ信号レベルになり、信号線Ｅがローレベルのときにはローレベルになる。
【０１３７】
その結果、走査線Ｌ１では、図１４の場合と同様に、タイミングＴ１でパルスが現れる。しかし、走査線Ｌ２では、出力線ＧＬ２が電源線に短絡されているために切断され、本来パルスが現れるべきタイミングＴ２でパルスが現れない。その代わり、タイミングＴ２では、第２の走査ドライバ７１ｂの出力線ＧＲ２から表示領域２の走査線Ｒ２に正常な走査信号が供給され、正常な表示が行われる。
【０１３８】
図１６は、第４の実施形態による液晶表示装置において、走査ドライバ７１ａの隣接（連続）する出力線ＧＬ２及びＧＬ３が電源線に短絡してハイレベルに固定された場合の動作を示すタイミングチャートである。
【０１３９】
検査入力端子Ｌｉｎには、パルス状の検査信号が供給される。出力線ＧＬ２及びＧＬ３のみがハイレベルに固定され、それ以外の出力線ＧＬ０，ＧＬ１，ＧＬ４〜ＧＬｎ＋１は、正常なパルス状の走査信号を順次出力する。
【０１４０】
信号線Ｈ１は、出力線ＧＬ１の信号と出力線ＧＬ２の信号との論理積の信号レベルになるので、タイミングＴ１でパルスが現れる。信号線Ｈ２は、出力線ＧＬ２の信号と出力線ＧＬ３の信号との論理積の信号レベルになるので、ハイレベルを保持する。
【０１４１】
信号線Ｈ２がハイレベルを保持するので、その信号線Ｈ２が接続されるトランジスタ７５ａがオン状態を保持し、信号線ＯＨは、検査入力端子Ｌｉｎの信号と同じ信号レベルになる。端子ＲＳ及びＳＳの信号は、図１４に示したものと同じである。
【０１４２】
Ｄ型フリップフロップ８７のクロック端子ＣＫは、信号線ＯＨの信号と同じ信号レベルになる。Ｄ型フリップフロップ８７の入力端子ＤＦは、クロック端子ＣＫの信号の２回目以降の立上がりに応じて、信号レベルが反転する。
【０１４３】
入力線Ａには、信号線ＯＨの信号の反転信号が供給される。入力信号線Ｂは、クロック端子ＣＫの信号の立上がりに応じて信号レベルが反転する。信号線Ｃは、信号線Ａの信号と信号線Ｂの信号との否定論理積の信号レベルになる。
【０１４４】
表示領域２の水平解像度が６００（ｎ＝６００）の場合、Ｎ進カウンタ（Ｎ＝６００）１３３の入力端子ＮＣＫに接続される信号線ＯＨは１フレーム当たり６００個のパルスを含むので、Ｎ進カウンタ１３３はタイミングＴｎで６００個目の信号線ＯＨのパルスをカウントし、出力端子ＮＱがローレベルからハイレベルに変化する。
【０１４５】
ラッチ回路１３４のセット端子Ｓには上記の出力端子ＮＱが接続されているので、ラッチ回路１３４の出力端子Ｑ０は、第１フレームでは信号１４１となり、第２フレーム以降では信号１４２となる。第１フレームの信号１４１は、タイミングＴｎで、Ｎ進カウンタ１３３の出力端子ＮＱの信号の立上がりに応じて、ローレベルからハイレベルに変化する。第２フレーム以降の信号１４２は、引き続きハイレベルを保持する。第２フレーム以降、信号線Ｎは、出力端子Ｑ０の信号の反転信号レベルになるので、ローレベルを保持する。
【０１４６】
信号線Ｇは、信号線Ｎの信号と信号線Ｃの信号との論理積の信号レベルとなるので、ローレベルになる。インバータ７６ａの入力線Ｅは、端子ＳＳの信号がハイレベルのときにはローレベルになり、端子ＳＳの信号がローレベルのときには信号線Ｇの信号と同じ信号レベルになる。その結果、入力線Ｅは、ローレベルを保持する。インバータ７６ａの出力線Ｆは、入力線Ｅの信号の反転信号レベルになるので、ハイレベルを保持する。
【０１４７】
走査線Ｌ１は、信号線Ｅがハイレベルのときには出力線ＧＬ１と同じ信号レベルになり、信号線Ｅがローレベルのときにはローレベルになるので、本来パルスが現れるべきタイミングＴ１でパルスが現れずにローレベルを保持する。走査線Ｌ２は、信号線Ｅがハイレベルのときには出力線ＧＬ２と同じ信号レベルになり、信号線Ｅがローレベルのときにはローレベルになるので、本来パルスが現れるべきタイミングＴ２でパルスが現れずにローレベルを保持する。
【０１４８】
すなわち、第１の走査ドライバ７１ａの全出力線ＧＬ１〜ＧＬｎが表示領域２から切り離され、走査線Ｌ１〜Ｌｎには第１の走査ドライバ７１ａからパルスが供給されない。その代わり、第２の走査ドライバ７１ｂから表示領域２の全走査線Ｒ１〜Ｒｎに正常な走査信号が供給され、正常な表示が行われる。
【０１４９】
第４の実施形態によれば、出力線ＧＬ２及びＧＬ３のように、出力線ＧＬ０〜ＧＬｎ＋１のうちの隣接する２本以上の出力線がハイレベルに固定された場合には、第１の走査ドライバ７１ａのすべての出力線ＧＬ１〜ＧＬｎと表示領域２のすべての走査線Ｌ１〜Ｌｎとの間をスイッチングトランジスタにより切断する。その代わりに、第２の走査ドライバ７１ｂが出力線ＧＲ１〜ＧＲｎを介して表示領域２のすべての走査線Ｒ１〜Ｒｎに走査信号を供給する。これにより、液晶表示装置は、全ラインについて正常な表示を行うことができる。
【０１５０】
（第５の実施形態）
図１７は、本発明の第５の実施形態による液晶表示装置の構成例を示すブロック図である。第５の実施形態は、第２の実施形態（図８）及び第３の実施形態（図９）を統合したものである。第５の実施形態では、第１又は第２の走査ドライバ７１ａ，７１ｂ内の出力線がグランド線又は電源線に短絡又は開放等して、その出力線がローレベル又はハイレベルに固定される欠陥が生じた場合に、その欠陥を検出し、自動的に修復することができる。
【０１５１】
ガラス基板１、表示領域２、データドライバ３ａ，３ｂ、走査ドライバ７１ａ，７１ｂ、ＮＡＮＤ回路７３ａ，７３ｂ、インバータ７４ａ，７４ｂ，７６ａ，７６ｂ、ＭＯＳトランジスタ７５ａ，７５ｂ，７７ａ，７７ｂ，７８ａ，７８ｂは、第３の実施形態（図９）に示したものと同じである。検査用ｎチャネルＭＯＳトランジスタ９３ａ，９３ｂは、第２の実施形態（図８）の検査用ｎチャネルＭＯＳトランジスタ７ａ，７ｂに対応する。
【０１５２】
判定手段９４ａは、ｎチャネルＭＯＳトランジスタ７５ａのソース及びｎチャネルＭＯＳトランジスタ９３ａのソースから信号を入力し、ｎチャネルＭＯＳトランジスタ７７ａのゲート及びインバータ７６ａの入力端子に出力する。判定手段９４ｂも、判定手段９４ａと同様の構成を有する。
【０１５３】
図１８は、上記の図１７の判定手段９４ａ及びその周辺部分の回路図である。判定手段９４ａ及びその周辺部分の回路を説明するが、判定手段９４ｂ及びその周辺部分の回路もそれと同様である。走査ドライバ７１ａは、第３の実施形態（図１０）に示したものと同じである。
【０１５４】
論理積回路８５ａは、図１７のＮＡＮＤ回路７３ａ及びインバータ７４ａの組み合わせに対応する。その他の符号で示す素子は、図１７に示す同一符号の素子と同一のものである。
【０１５５】
判定手段９４ａは、第３の実施形態（図１０）に示した判定手段７２ａに対して、論理積回路９５を付加したものである。論理積回路９５は、一方の入力線ＣがＮＡＮＤ回路８９の出力に接続され、他方の入力線Ｄが信号線ＯＬを介してｎチャネルＭＯＳトランジスタ９３ａのソースに接続される。論理積回路９５の出力は、ｐチャネルＭＯＳトランジスタ９０のソースに接続される。ｎチャネルＭＯＳトランジスタ９２は、第３の実施形態（図１０）と同様に接続される。
【０１５６】
図１９は、第５の実施形態による液晶表示装置において、液晶表示装置に欠陥がない場合の動作を示すタイミングチャートである。図１９〜図２１では、第１の走査ドライバ７１ａ側のタイミングを示すが、第２の走査ドライバ７１ｂ側のタイミングも同様である。
【０１５７】
検査入力端子Ｌｉｎ及びＲｉｎには、第１の実施形態（図７）と同様に、パルス状の検査信号が供給される。出力線ＧＬ０〜ＧＬｎ＋１，ＧＲ０〜ＧＲｎ＋１は、正常なパルス状の走査信号を順次出力する。
【０１５８】
信号線Ｈ１は、出力線ＧＬ１の信号と出力線ＧＬ２の信号との論理積の信号レベルとなるので、ローレベルを保持する。信号線Ｈ２は、出力線ＧＬ２の信号と出力線ＧＬ３の信号との論理積の信号レベルとなるので、ローレベルを保持する。信号線Ｈ１，Ｈ２等がローレベルを保持するので、トランジスタ７５ａのすべてがオフになり、信号線ＯＨはローレベルを保持する。
【０１５９】
出力線ＧＬ１，ＧＬ２，ＧＬ３等のパルスに応じてトランジスタ９３ａがオンするので、トランジスタ９３ａのソースに接続されている信号線ＯＬには、検査入力端子Ｌｉｎの信号と同一の信号が現れる。端子ＲＳ及びＳＳには、第３の実施形態（図１１）と同じ信号が供給される。
【０１６０】
Ｄ型フリップフロップ８７のクロック端子ＣＫは、信号線ＯＨの信号と同じ信号レベルになり、ローレベルを保持する。Ｄ型フリップフロップ８７の入力端子ＤＦは、リセット端子ＲＳにリセット信号が入力されることにより、ローレベルを保持する。
【０１６１】
入力線Ａは、信号線ＯＨの信号の反転信号レベルとなるので、ハイレベルを保持する。入力線Ｂは、Ｄ型フリップフロップ８７の出力端子Ｑに接続されているので、ローレベルを保持する。
【０１６２】
信号線Ｃは、信号線Ａの信号と信号線Ｂの信号との否定論理積の信号レベルになるので、ハイレベルを保持する。信号線Ｄは、上記の信号線ＯＬの信号と同じ信号レベルである。信号線Ｇは、信号線Ｃの信号と信号線Ｄの信号との論理積の信号であるので、信号線Ｄの信号レベルと同じになる。インバータ７６ａの入力線Ｅは、端子ＳＳの信号がハイレベルのときにはローレベルになり、端子ＳＳの信号がローレベルのときには信号線Ｇの信号と同じ信号レベルになる。インバータ７６ａの出力線Ｆは、入力線Ｅの信号の反転信号レベルになる。
【０１６３】
走査線Ｌ１は、信号線Ｅがハイレベルのときに出力線ＧＬ１と同じ信号レベルになり、信号線Ｅがローレベルのときにローレベルになるので、タイミングＴ１でパルスが現れる。走査線Ｌ２は、信号線Ｅがハイレベルのときに出力線ＧＬ２と同じ信号レベルになり、信号線Ｅがローレベルのときにローレベルになるので、タイミングＴ２でパルスが現れる。
【０１６４】
その結果、走査線Ｌ１〜Ｌｎには、出力線ＧＬ１〜ＧＬｎ上の走査信号が正常に供給される。同様に、走査線Ｒ１〜Ｒｎには、出力線ＧＲ１〜ＧＲｎ上の走査信号が正常に供給される。
【０１６５】
図２０は、第５の実施形態による液晶表示装置において、走査ドライバ７１ａの出力線ＧＬ２がグランド線に短絡してローレベルに固定された場合又は断線によって開放となった場合の動作を示すタイミングチャートである。
【０１６６】
検査入力端子Ｌｉｎには、パルス状の検査信号が供給される。出力線ＧＬ２のみがローレベルに固定され、それ以外の出力線ＧＬ０，ＧＬ１，ＧＬ３〜ＧＬｎ＋１は、正常なパルス状の走査信号を順次出力する。
【０１６７】
信号線Ｈ１は、出力線ＧＬ１の信号と出力線ＧＬ２の信号との論理積の信号レベルとなるので、ローレベルを保持する。信号線Ｈ２は、出力線ＧＬ２の信号と出力線ＧＬ３の信号との論理積の信号レベルとなるので、ローレベルを保持する。信号線Ｈ１，Ｈ２等がローレベルを保持するので、トランジスタ７５ａのすべてがオフになり、信号線ＯＨはローレベルを保持する。
【０１６８】
信号線ＯＬは、出力線ＧＬ１，ＧＬ２又はＧＬ３等がハイレベルのときに、検査入力端子Ｌｉｎの信号レベルと同じになる。その結果、信号線ＯＬは、タイミングＴ２でローレベルを保持し、それ以外のタイミングＴ１，Ｔ３〜Ｔｎではパルスが現れる。端子ＲＳ及びＳＳの信号は、図１９に示したものと同じである。
【０１６９】
Ｄ型フリップフロップ８７のクロック端子ＣＫは、信号線ＯＨの信号と同一の信号レベルになるので、ローレベルを保持する。Ｄ型フリップフロップ８７の入力端子ＤＦは、リセット端子ＲＳのリセット信号に応じて、ローレベルを保持する。
【０１７０】
入力線Ａは、信号線ＯＨの信号の反転信号レベルになるので、ハイレベルを保持する。入力線Ｂは、フリップフロップ８７の出力端子Ｑに接続されているので、ローレベルを保持する。論理積回路９５の一方の入力線Ｃは、信号線Ａの信号と信号線Ｂの信号との否定論理積の信号レベルになるので、ハイレベルを保持する。その他方の入力線Ｄは、信号線ＯＬの信号と同じ信号レベルである。信号線Ｇは、入力線Ｃの信号と入力線Ｄの信号との論理積の信号になるので、入力線Ｄの信号レベルと同じになる。
【０１７１】
インバータ７６ａの入力線Ｅは、端子ＳＳの信号がハイレベルのときにはローレベルになり、端子ＳＳの信号がローレベルのときには信号線Ｇの信号と同じ信号レベルになる。インバータ７６ａの出力線Ｆは、入力線Ｅの信号の反転信号レベルになる。
【０１７２】
走査線Ｌ１は、信号線Ｅがハイレベルのときに出力線ＧＬ１と同じ信号レベルになり、信号線Ｅがローレベルのときにローレベルになるので、タイミングＴ１でパルスが現れる。走査線Ｌ２は、信号線Ｅがハイレベルのときに出力線ＧＬ２と同じ信号レベルになり、信号線Ｅがローレベルのときにローレベルになるが、本来パルスが現れるべきタイミングＴ２でパルスが現れない。
【０１７３】
その結果、走査線Ｌ１，Ｌ３〜Ｌｎには、出力線ＧＬ１，ＧＬ３〜ＧＬｎ上の正常な走査信号が供給される。しかし、走査線Ｌ２では、出力線ＧＬ２がグランド線に短絡されているために、本来パルスが現れるべきタイミングＴ２でパルスが現れない。その代わり、タイミングＴ２では、第２の走査ドライバ７１ｂから表示領域２の走査線Ｒ２に正常な走査信号が供給され、正常な表示が行われる。
【０１７４】
図２１は、第５の実施形態による液晶表示装置において、走査ドライバ７１ａの出力線ＧＬ２が電源線に短絡してハイレベルに固定された場合の動作を示すタイミングチャートである。
【０１７５】
検査入力端子Ｌｉｎには、パルス状の検査信号が供給される。出力線ＧＬ２のみがハイレベルに固定され、それ以外の出力線ＧＬ０，ＧＬ１，ＧＬ３〜ＧＬｎ＋１は、正常なパルス状の走査信号を順次出力する。
【０１７６】
信号線Ｈ１は、出力線ＧＬ１の信号と出力線ＧＬ２の信号との論理積の信号レベルとなるので、タイミングＴ１でパルスが現れる。信号線Ｈ２は、出力線ＧＬ２の信号と出力線ＧＬ３の信号との論理積の信号レベルとなるので、タイミングＴ３でパルスが現れる。信号線ＯＨは、信号線Ｈ１又はＨ２がハイレベルになったときに、検査入力端子Ｌｉｎの信号と同じ信号レベルになる。その結果、信号線ＯＨは、タイミングＴ１及びＴ３でパルスが現れる。出力線ＧＬ２がハイレベルに固定されているため、トランジスタ９３ａがオン状態を保持し、信号線ＯＬには、検査入力端子Ｌｉｎの信号と同じ信号が現れる。端子ＲＳ及びＳＳの信号は、図１９に示したものと同じである。
【０１７７】
Ｄ型フリップフロップ８７のクロック端子ＣＫは、信号線ＯＨの信号と同じ信号レベルになる。Ｄ型フリップフロップ８７の入力端子ＤＦは、タイミングＴ３で、クロック端子ＣＫの信号の２回目の立上がりに応じて、ローレベルからハイレベルに変わる。
【０１７８】
入力線Ａには、信号線ＯＨの信号の反転信号が供給される。入力線Ｂは、フリップフロップ８７のクロック端子ＣＫの信号の立上がりに応じて信号レベルが反転するため、タイミングＴ１でローレベルからハイレベルに変化し、タイミングＴ３でハイレベルからローレベルに変化する。
【０１７９】
論理積回路９５の一方の入力線Ｃは、信号線Ａの信号と信号線Ｂの信号との否定論理積の信号レベルになるので、タイミングＴ２の期間ではローレベルを保持する。その他方の入力線Ｄは、信号線ＯＬの信号と同じ信号レベルである。信号線Ｇは、入力線Ｃの信号と入力線Ｄの信号との論理積の信号レベルになる。
【０１８０】
インバータ７６ａの入力線Ｅは、端子ＳＳの信号がハイレベルのときにはローレベルになり、端子ＳＳの信号がローレベルのときには信号線Ｇの信号と同じ信号レベルになる。インバータ７６ａの出力線Ｆは、入力線Ｅの信号の反転信号レベルになる。
【０１８１】
走査線Ｌ１は、信号線Ｅがハイレベルのときに出力線ＧＬ１と同じ信号レベルになり、信号線Ｅがローレベルのときにローレベルになる。同様に、走査線Ｌ２は、信号線Ｅがハイレベルのときに出力線ＧＬ２と同じ信号レベルになり、信号線Ｅがローレベルのときにローレベルになる。その結果、走査線Ｌ１では、タイミングＴ１でパルスが現れる。しかし、走査線Ｌ２では、出力線ＧＬ２が電源線に短絡されているために、本来パルスが現れるべきタイミングＴ２でパルスが現れない。その代わり、タイミングＴ２では、第２の走査ドライバ７１ｂの出力線ＧＲ２から表示領域２の走査線Ｒ２に正常な走査信号が供給され、正常な表示が行われる。
【０１８２】
第５の実施形態によれば、第１又は第２の走査ドライバ７１ａ，７１ｂの出力線がグランド線に短絡等してローレベルに固定された欠陥が生じたとしても、出力線が電源線に短絡等してハイレベルに固定された欠陥が生じたとしても、いずれの欠陥であってもそれらの欠陥を検出し、自動的に修復することができる。これにより、液晶表示装置は、全ラインについて正常な表示を行うことができる。
【０１８３】
なお、第５の実施形態による液晶表示装置（図１７）に、第４の実施形態による液晶表示装置の判定手段７２ａ（図１３）を適用してもよい。その場合、例えば、第１の走査ドライバ７１ａの出力線のうちの隣接する２本以上の出力線がハイレベル又はローレベルに固定された場合に、第１の走査ドライバ７１ａのすべての出力線ＧＬ１〜ＧＬｎと表示領域２のすべての走査線Ｌ１〜Ｌｎとの間をスイッチングトランジスタにより切断し、第２の走査ドライバ７１ｂから表示領域２のすべての走査線Ｒ１〜Ｒｎに走査信号を供給することができる。
【０１８４】
以上のように、第１及び第２の実施形態によれば、走査ドライバの出力線がグランド線に短絡等してローレベルに固定された場合又は断線等により開放になった場合に、その固定又は開放された出力線を検出し、自動的に修復することができる。第３及び第４の実施形態によれば、走査ドライバの出力線が電源線に短絡等してハイレベルに固定された場合に、その固定された出力線を検出し、自動的に修復することができる。第５の実施形態によれば、走査ドライバの出力線がグランド線又は電源線に短絡等してローレベル又はハイレベルに固定された場合又は断線等により開放された場合に、その固定又は開放された出力線を検出し、自動的に修復することができる。
【０１８５】
第４の実施形態によれば、スイッチングトランジスタは、判定手段により、第１の走査ドライバの隣接する２以上の出力線の電位が固定されていると判定されたときには、第１の走査ドライバのすべての出力線と表示領域のすべての走査線との間の接続を切断し、第２の走査ドライバから表示領域にすべての走査信号を供給することができる。また、第２の走査ドライバの隣接する２以上の出力線の電位が固定されていると判定されたときには、第２の走査ドライバのすべての出力線と表示領域のすべての走査線との間の接続を切断し、第１の走査ドライバから表示領域にすべての走査信号を供給することができる。これにより、液晶表示装置は、正常な表示を行うことができる。
【０１８６】
第１〜第５の実施形態によれば、第１又は第２の走査ドライバの出力線の電位が固定されているときには、該固定されている出力線と表示領域の走査線との間の接続のみを切断することが可能になる。例えば、第１の走査ドライバの出力線と表示領域の走査線との間の接続が切断されたときには、表示領域の走査線には第２の走査ドライバの出力線から正常な走査信号が供給される。第１又は第２の走査ドライバのすべての出力線と表示領域のすべての走査線との間の接続を切断するのではなく、電位が固定されている出力線と表示領域の走査線との間の接続のみを切断することができるので、第１又は第２の走査ドライバの正常な出力線と表示領域の走査線との間は接続され、正常な表示を行うことができる。また、第１の走査ドライバと第２の走査ドライバとで、個別に出力線の電位が固定されているか否かを判定し、必要に応じて個別に出力線と走査線との間の接続を切断するので、図２５及び図２６に示した様な欠陥であっても修復することができる。すなわち、第１又は第２の走査ドライバと表示領域の両方に欠陥がある場合や、第１及び第２の走査ドライバと表示領域とに欠陥がある場合等のように、複数箇所に欠陥がある場合でも、確実に欠陥を検出して自動的に修復することが可能になり、正常な表示を行うことができる。
【０１８７】
また、上記の自動修復が可能であるので、液晶表示装置の歩留まりを上げることができ、生産性を向上し、液晶表示装置の価格を下げることができる。
【０１８８】
なお、第１及び第２の走査ドライバの走査信号の良否を判定し、その判定結果に応じて出力線と走査線との間の接続を切断する場合を説明したが、同様の構成を第１及び第２のデータドライバに適用してもよい。すなわち、第１及び第２のデータドライバは同じデータ信号を表示領域に供給し、第１及び第２のデータドライバのデータ信号の良否を判定し、その判定結果に応じてデータドライバと表示領域との間のデータ線の接続を切断してもよい。
【０１８９】
上記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【０１９０】
本発明の様々な形態をまとめると、以下のようになる。
（付記１）複数の走査線を有する表示部と、
前記表示部の走査線に走査信号を供給するための出力線を有する走査ドライバと、
前記走査ドライバから供給される前記走査信号の良否を判定し、該判定結果を出力する判定手段と、
前記判定手段により、不良と判定された走査信号を供給する出力線と前記表示部の走査線との間の接続を切断するスイッチング手段と
を備えたことを特徴とする表示装置。
【０１９１】
（付記２）前記判定手段は、前記走査ドライバの出力線のうちの一又は複数の出力線の電位がグランド電位に固定されているか否かを判定し、
前記スイッチング手段は、前記判定手段により、前記走査ドライバの出力線のうちの一又は複数の出力線の電位がグランド電位に固定されていると判定されたときには、該固定されている電位の出力線と前記表示部の走査線との間の接続を切断することを特徴とする付記１記載の表示装置。
【０１９２】
（付記３）前記判定手段は、前記走査ドライバの出力線のうちの一又は複数の出力線の電位が電源電位に固定されているか否かを判定し、
前記スイッチング手段は、前記判定手段により、前記走査ドライバの出力線のうちの一又は複数の出力線の電位が電源電位に固定されていると判定されたときには、該固定されている電位の出力線と前記表示部の走査線との間の接続を切断することを特徴とする付記１記載の表示装置。
【０１９３】
（付記４）前記判定手段は、前記走査ドライバの出力線のうちの一又は複数の出力線が開放されているか否かを判定し、
前記スイッチング手段は、前記判定手段により、前記走査ドライバの出力線のうちの一又は複数の出力線が開放されていると判定されたときには、該開放されている電位の出力線と前記表示部の走査線との間の接続を切断することを特徴とする付記１記載の表示装置。
【０１９４】
（付記５）前記スイッチング手段は、前記判定手段により、前記走査ドライバの隣接する２以上の出力線の走査信号が不良と判定されたときには、前記走査ドライバのすべての出力線と前記表示部のすべての走査線との間の接続を切断することを特徴とする付記１記載の表示装置。
【０１９５】
（付記６）前記判定手段は、ゲート、ソース及びドレインを含む検査用トランジスタであって前記走査ドライバの出力線上の走査信号に応じた信号が該ゲートに供給される検査用トランジスタと、前記検査用トランジスタのゲートに供給される信号に応じて前記検査用トランジスタのソース及びドレイン間に検査信号が伝達されるか否かを調べることにより、前記走査ドライバの出力線の走査信号が不良か否かを判定する判定部とを有することを特徴とする付記１記載の表示装置。
【０１９６】
（付記７）前記検査用トランジスタのゲートには、前記走査ドライバの出力線が接続されることを特徴とする付記６記載の表示装置。
【０１９７】
（付記８）前記判定手段は、前記走査ドライバの隣接する２つの出力線上の走査信号の論理積を演算する論理積回路をさらに含み、前記検査用トランジスタのゲートには、前記論理積回路の出力が接続されることを特徴とする付記６記載の表示装置。
【０１９８】
（付記９）前記スイッチング手段は、前記走査ドライバの出力線と前記表示部の走査線との間の接続を切断するためのトランジスタを含むことを特徴とする付記６記載の表示装置。
【０１９９】
（付記１０）前記スイッチング手段は、前記出力線と前記走査線との間の接続を切断するためのｎチャネルＭＯＳトランジスタ及びｐチャネルＭＯＳトランジスタからなるＣＭＯＳトランジスタを含むことを特徴とする付記９記載の表示装置。
【０２００】
（付記１１）前記ｎチャネルＭＯＳトランジスタのゲートには、前記判定手段の出力が供給され、前記ｐチャネルＭＯＳトランジスタのゲートには、前記判定手段の出力の論理反転信号が供給され、前記ｎチャネル及びｐチャネルＭＯＳトランジスタのソース及びドレインには、前記走査ドライバの出力線及び前記表示部の走査線が接続されることを特徴とする付記１０記載の表示装置。
【０２０１】
（付記１２）前記表示部、前記走査ドライバ、前記判定手段、並びに前記スイッチング手段は、同一基板上に一体化して形成されることを特徴とする付記９記載の表示装置。
【０２０２】
（付記１３）前記基板は、ガラス基板であることを特徴とする付記１２記載の表示装置。
【０２０３】
（付記１４）前記表示部はトランジスタを含み、該表示部内のトランジスタ、前記判定手段内の検査用トランジスタ及び前記スイッチング手段内のトランジスタは、ポリシリコン薄膜トランジスタであることを特徴とする付記１３記載の表示装置。
【０２０４】
（付記１５）前記表示部は、複数の走査線及び複数のデータ線を有し、
前記表示部のデータ線に接続され、前記表示部にデータ信号を供給するための第１及び第２のデータドライバをさらに備えたことを特徴とする付記１記載の表示装置。
【０２０５】
（付記１６）前記第１及び／又は第２のデータドライバから供給される前記データ信号の良否を判定し、該判定結果を出力するデータ信号判定手段と、
前記データ信号判定手段により不良と判定されたデータ信号を供給するデータ線と前記表示部のデータ線との間の接続を切断するデータ線スイッチング手段とをさらに備えたことを特徴とする付記１５記載の表示装置。
【０２０６】
（付記１７）前記表示部は、複数の走査線及び複数のデータ線を有し、
前記表示部のデータ線に接続され、前記表示部にデータ信号を供給するためのデータドライバをさらに備えたことを特徴とする付記１記載の表示装置。
【０２０７】
（付記１８）前記データドライバは、前記表示部の一部のデータ線にデータ信号を供給する第１のデータドライバ部と、前記表示部の残りのデータ線にデータ信号を供給する第２のデータドライバ部とを含むことを特徴とする付記１７記載の表示装置。
【０２０８】
（付記１９）複数の走査線を有する表示部と、前記表示部の走査線に走査信号を供給するための出力線を有する走査ドライバとを備えた表示装置の駆動方法であって、
（ａ）前記走査ドライバから供給される前記走査信号の良否を判定するステップと、
（ｂ）前記走査信号が不良と判定された走査信号を供給する出力線と前記表示部の走査線との間の接続を切断するステップと
を備えたことを特徴とする表示装置の駆動方法。
【０２０９】
【発明の効果】
以上説明したように本発明によれば、走査ドライバに欠陥がある場合や、走査ドライバと表示部に欠陥がある場合等のように複数箇所に欠陥がある場合でも、自動的に修復することが可能になり、正常な表示を行うことができる。また、表示装置の自動修復が可能であるので、表示装置の歩留まりを上げることができ、生産性を向上し、表示装置の価格を下げることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態による液晶表示装置の構成例を示すブロック図である。
【図２】表示領域の構成を示す回路図である。
【図３】データドライバの構成を示す回路図である。
【図４】図４（Ａ）はクロックドインバータを示す図であり、図４（Ｂ）はクロックドインバータの構成を示す回路図である。
【図５】図５（Ａ）は走査ドライバの構成を示す回路図であり、図５（Ｂ）は走査ドライバの動作を示すタイミングチャートである。
【図６】第１の実施形態による判定手段及びその周辺部分の回路図である。
【図７】第１の実施形態による液晶表示装置の動作を示すタイミングチャートである。
【図８】本発明の第２の実施形態による液晶表示装置の構成例を示すブロック図である。
【図９】本発明の第３の実施形態による液晶表示装置の構成例を示すブロック図である。
【図１０】第３の実施形態による判定手段及びその周辺部分の回路図である。
【図１１】第３の実施形態による液晶表示装置が正常な場合の動作を示すタイミングチャートである。
【図１２】第３の実施形態による液晶表示装置の走査ドライバ内の走査線がハイレベルに固定された場合の動作を示すタイミングチャートである。
【図１３】本発明の第４の実施形態による液晶表示装置の判定手段及びその周辺部分の回路図である。
【図１４】第４の実施形態による液晶表示装置が正常な場合の動作を示すタイミングチャートである。
【図１５】第４の実施形態による液晶表示装置の走査ドライバ内の走査線がハイレベルに固定された場合の動作を示すタイミングチャートである。
【図１６】第４の実施形態による液晶表示装置の走査ドライバ内の隣接する２本の走査線がハイレベルに固定された場合の動作を示すタイミングチャートである。
【図１７】本発明の第５の実施形態による液晶表示装置の構成例を示すブロック図である。
【図１８】第５の実施形態による判定手段及びその周辺部分の回路図である。
【図１９】第５の実施形態による液晶表示装置が正常な場合の動作を示すタイミングチャートである。
【図２０】第５の実施形態による液晶表示装置の走査ドライバ内の走査線がローレベルに固定された場合の動作を示すタイミングチャートである。
【図２１】第５の実施形態による液晶表示装置の走査ドライバ内の走査線がハイレベルに固定された場合の動作を示すタイミングチャートである。
【図２２】第１の従来例による液晶表示装置の表示領域に欠陥がある場合を示す図である。
【図２３】第１の従来例による液晶表示装置の走査ドライバに欠陥がある場合を示す図である。
【図２４】第２の従来例による液晶表示装置の走査ドライバに欠陥がある場合を示す図である。
【図２５】第２の従来例による液晶表示装置の表示領域及び走査ドライバに欠陥がある場合を示す図である。
【図２６】第２の従来例による液晶表示装置の表示領域並びに第１及び第２の走査ドライバに欠陥がある場合を示す図である。
【図２７】第３の従来例による液晶表示装置の構成を示すブロック図である。
【符号の説明】
１ ガラス基板
２，１００ 表示領域（表示部）
３ａ，３ｂ，１０２ａ，１０２ｂ データドライバ
４ａ，４ｂ，７１ａ，７１ｂ，１０１ａ，１０１ｂ 走査ドライバ
５ａ，５ｂ，７２ａ，７２ｂ，９４ａ，９４ｂ 判定手段
７ａ，７ｂ，８ａ，８ｂ，１４ａ，１４ｂ，２１，３４，４３，４４，７５ａ，７５ｂ，７７ａ，７７ｂ，８６，９２，９３ａ，９３ｂ，１１１ａ，１１１ｂ，１２１ａ，１２１ｂ，１３２ ｎチャネルＭＯＳトランジスタ
１０，１１，１０４，１１２，１１３，１１５，１１６ 短絡ポイント
１２，１０３，１１４，１１７ 断線ポイント
１３ａ，１３ｂ，３６，７４ａ，７４ｂ，７６ａ，７６ｂ，５２，５５，６１，６２，８２，８８，１３５ インバータ
１５ａ，１５ｂ，３５，７８ａ，７８ｂ，４１，４２，９０ ｐチャネルＭＯＳトランジスタ
２２ 画素電極
３１ シフトレジスタ
３２ ビデオアナログ線
３３ アナログスイッチ
５１，５３，５４，５６，８１，８３ クロックドインバータ
５７，５８，８４，８５ａ，９５，１３６ 論理積回路
７３ａ，７３ｂ，８９ ＮＡＮＤ回路
８７ Ｄ型フリップフロップ
１３３ Ｎ進カウンタ
１３４ ラッチ回路
Claims (4)
- 複数の走査線を有する表示部と、
前記表示部の走査線の一端に走査信号を供給するための出力線を有する第１の走査ドライバと、
前記第１の走査ドライバから供給される前記走査信号の良否を判定し、該判定結果を出力する第１の判定手段と、
前記第１の判定手段により、不良と判定された走査信号を供給する出力線と前記表示部の走査線の一端との間の接続を切断する第１のスイッチング手段と、
前記表示部の走査線の他端に走査信号を供給するための出力線を有する第２の走査ドライバと、
前記第２の走査ドライバから供給される前記走査信号の良否を判定し、該判定結果を出力する第２の判定手段と、
前記第２の判定手段により、不良と判定された走査信号を供給する出力線と前記表示部の走査線の他端との間の接続を切断する第２のスイッチング手段とを有し、
前記第１の判定手段は、
ゲート、ソース及びドレインを含む第１の検査用トランジスタであって前記第１の走査ドライバの出力線上の走査信号に応じた信号が該ゲートに供給される第１の検査用トランジスタと、
前記第１の検査用トランジスタのゲートに供給される信号に応じて前記第１の検査用トランジスタのソース及びドレイン間に検査信号が伝達されるか否かを調べることにより、前記第１の走査ドライバの出力線の走査信号が不良か否かを判定する第１の判定部と、
前記第１の走査ドライバの隣接する２つの出力線上の走査信号の論理積を演算する第１の論理積回路とを有し、
前記第１の検査用トランジスタのゲートには、前記第１の論理積回路の出力が接続され、
前記第２の判定手段は、
ゲート、ソース及びドレインを含む第２の検査用トランジスタであって前記第２の走査ドライバの出力線上の走査信号に応じた信号が該ゲートに供給される第２の検査用トランジスタと、
前記第２の検査用トランジスタのゲートに供給される信号に応じて前記第２の検査用トランジスタのソース及びドレイン間に検査信号が伝達されるか否かを調べることにより、前記第２の走査ドライバの出力線の走査信号が不良か否かを判定する第２の判定部と、
前記第２の走査ドライバの隣接する２つの出力線上の走査信号の論理積を演算する第２の論理積回路とを有し、
前記第２の検査用トランジスタのゲートには、前記第２の論理積回路の出力が接続されることを特徴とする表示装置。 - 前記第１の判定手段は、前記第１の走査ドライバの出力線のうちの一又は複数の出力線の電位がグランド電位に固定されているか否かを判定し、
前記第１のスイッチング手段は、前記第１の判定手段により、前記第１の走査ドライバの出力線のうちの一又は複数の出力線の電位がグランド電位に固定されていると判定されたときには、該固定されている電位の出力線と前記表示部の走査線の一端との間の接続を切断し、
前記第２の判定手段は、前記第２の走査ドライバの出力線のうちの一又は複数の出力線の電位がグランド電位に固定されているか否かを判定し、
前記第２のスイッチング手段は、前記第２の判定手段により、前記第２の走査ドライバの出力線のうちの一又は複数の出力線の電位がグランド電位に固定されていると判定されたときには、該固定されている電位の出力線と前記表示部の走査線の他端との間の接続を切断することを特徴とする請求項１記載の表示装置。 - 前記第１の判定手段は、前記第１の走査ドライバの出力線のうちの一又は複数の出力線の電位が電源電位に固定されているか否かを判定し、
前記第１のスイッチング手段は、前記第１の判定手段により、前記第１の走査ドライバの出力線のうちの一又は複数の出力線の電位が電源電位に固定されていると判定されたときには、該固定されている電位の出力線と前記表示部の走査線の一端との間の接続を切断し、
前記第２の判定手段は、前記第２の走査ドライバの出力線のうちの一又は複数の出力線の電位が電源電位に固定されているか否かを判定し、
前記第２のスイッチング手段は、前記第２の判定手段により、前記第２の走査ドライバの出力線のうちの一又は複数の出力線の電位が電源電位に固定されていると判定されたときには、該固定されている電位の出力線と前記表示部の走査線の他端との間の接続を切断することを特徴とする請求項１記載の表示装置。 - 前記第１の判定手段は、前記第１の走査ドライバの出力線のうちの一又は複数の出力線が開放されているか否かを判定し、
前記第１のスイッチング手段は、前記第１の判定手段により、前記第１の走査ドライバの出力線のうちの一又は複数の出力線が開放されていると判定されたときには、該開放されている電位の出力線と前記表示部の走査線の一端との間の接続を切断し、
前記第２の判定手段は、前記第２の走査ドライバの出力線のうちの一又は複数の出力線が開放されているか否かを判定し、
前記第２のスイッチング手段は、前記第２の判定手段により、前記第２の走査ドライバの出力線のうちの一又は複数の出力線が開放されていると判定されたときには、該開放されている電位の出力線と前記表示部の走査線の他端との間の接続を切断することを特徴とする請求項１記載の表示装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000211661A JP4659180B2 (ja) | 2000-07-12 | 2000-07-12 | 表示装置 |
| US09/774,406 US6970274B2 (en) | 2000-07-12 | 2001-01-31 | Display device and driving method of the same |
| TW090102407A TWI228617B (en) | 2000-07-12 | 2001-02-05 | Display device and driving method of the same |
| KR1020010005895A KR100721047B1 (ko) | 2000-07-12 | 2001-02-07 | 표시 장치 및 그 구동 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000211661A JP4659180B2 (ja) | 2000-07-12 | 2000-07-12 | 表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002023712A JP2002023712A (ja) | 2002-01-25 |
| JP4659180B2 true JP4659180B2 (ja) | 2011-03-30 |
Family
ID=18707725
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000211661A Expired - Fee Related JP4659180B2 (ja) | 2000-07-12 | 2000-07-12 | 表示装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6970274B2 (ja) |
| JP (1) | JP4659180B2 (ja) |
| KR (1) | KR100721047B1 (ja) |
| TW (1) | TWI228617B (ja) |
Families Citing this family (61)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3930332B2 (ja) * | 2002-01-29 | 2007-06-13 | 富士通株式会社 | 集積回路、液晶表示装置、及び信号伝送システム |
| FR2843823B1 (fr) * | 2002-08-20 | 2006-04-21 | Thales Sa | Visualisations a cristaux liquides a commande fiabilisee |
| KR100796298B1 (ko) * | 2002-08-30 | 2008-01-21 | 삼성전자주식회사 | 액정표시장치 |
| US6996652B1 (en) * | 2002-09-19 | 2006-02-07 | Inapac Technology, Inc. | High-speed segmented data bus architecture |
| JP2004133124A (ja) * | 2002-10-09 | 2004-04-30 | Advanced Display Inc | 制御回路及びこれを用いた液晶表示装置 |
| KR100608106B1 (ko) | 2003-11-20 | 2006-08-02 | 삼성전자주식회사 | 소스 라인 리페어 기능을 갖는 액정표시장치 및 소스 라인리페어 방법 |
| JP2006017815A (ja) * | 2004-06-30 | 2006-01-19 | Nec Electronics Corp | 駆動回路及びそれを用いた表示装置 |
| KR100592642B1 (ko) * | 2004-07-28 | 2006-06-26 | 삼성에스디아이 주식회사 | 평판 표시장치와 그의 구동방법 |
| CN101276536B (zh) * | 2004-09-06 | 2010-04-14 | 索尼株式会社 | 图像显示单元及驱动该图像显示单元的方法 |
| JP4247631B2 (ja) * | 2004-09-06 | 2009-04-02 | ソニー株式会社 | 画像表示装置 |
| KR101133768B1 (ko) * | 2005-03-07 | 2012-04-09 | 삼성전자주식회사 | 표시 장치 |
| KR20070020778A (ko) * | 2005-08-17 | 2007-02-22 | 삼성전자주식회사 | 액정 표시 장치와 이의 검사 방법 및 이의 리페어 방법 |
| US20090225067A1 (en) * | 2005-09-28 | 2009-09-10 | Kazuhiko Yoda | Display Panel and Display Device |
| JP2007120991A (ja) * | 2005-10-25 | 2007-05-17 | Sharp Corp | テストパターンの検出率算出方法、コンピュータプログラム及びテストパターンの検出率算出装置 |
| KR100749423B1 (ko) * | 2006-08-09 | 2007-08-14 | 삼성에스디아이 주식회사 | 유기발광표시장치 및 유기발광표시장치의 검사회로구동방법 |
| KR101282401B1 (ko) | 2006-09-26 | 2013-07-04 | 삼성디스플레이 주식회사 | 액정 표시 장치 |
| TWI391890B (zh) * | 2006-10-11 | 2013-04-01 | Japan Display West Inc | 顯示裝置 |
| WO2008093458A1 (ja) * | 2007-01-31 | 2008-08-07 | Sharp Kabushiki Kaisha | 表示装置 |
| TWI360087B (en) * | 2007-02-13 | 2012-03-11 | Au Optronics Corp | Display panel |
| WO2008146799A1 (ja) * | 2007-05-29 | 2008-12-04 | Sharp Kabushiki Kaisha | 駆動回路、表示装置、およびテレビジョンシステム |
| JP4277055B2 (ja) * | 2007-05-29 | 2009-06-10 | シャープ株式会社 | 駆動回路、表示装置、およびテレビジョンシステム |
| US8587573B2 (en) | 2008-02-28 | 2013-11-19 | Sharp Kabushiki Kaisha | Drive circuit and display device |
| CN102144253B (zh) * | 2008-10-10 | 2013-07-03 | 夏普株式会社 | 显示装置及其驱动方法 |
| TWI375831B (en) * | 2009-02-10 | 2012-11-01 | Au Optronics Corp | Display device and repairing method therefor |
| TWI401663B (zh) * | 2009-03-13 | 2013-07-11 | Au Optronics Corp | 具雙向穩壓功能之液晶顯示裝置 |
| KR101350635B1 (ko) * | 2009-07-03 | 2014-01-10 | 엘지디스플레이 주식회사 | 듀얼 쉬프트 레지스터 |
| KR20110049560A (ko) * | 2009-11-05 | 2011-05-12 | 삼성전자주식회사 | 표시장치 |
| JP2011164328A (ja) * | 2010-02-09 | 2011-08-25 | Sony Corp | 表示装置および電子機器 |
| CN101846835B (zh) * | 2010-06-11 | 2012-11-07 | 华映光电股份有限公司 | 对向扫描讯号发送***及其方法 |
| TWI451372B (zh) * | 2010-07-26 | 2014-09-01 | Au Optronics Corp | 修補線路的方法 |
| GB2496590A (en) * | 2011-11-11 | 2013-05-22 | Ge Aviat Systems Ltd | Apparatus for aircraft dual channel display |
| US9601064B1 (en) * | 2011-11-28 | 2017-03-21 | Elbit Systems Ltd. | Liquid crystal display with full driver redundancy scheme |
| GB2500401B (en) | 2012-03-20 | 2020-06-03 | Ge Aviat Systems Ltd | Apparatus for an aircraft cockpit display |
| GB2501255B (en) | 2012-04-16 | 2018-04-11 | Ge Aviat Systems Ltd | Apparatus for aircraft dual channel display |
| GB2507524B (en) | 2012-11-01 | 2016-02-24 | Ge Aviat Systems Ltd | Apparatus for aircraft dual channel display |
| CN103926767B (zh) * | 2013-10-17 | 2017-01-25 | 成都天马微电子有限公司 | 液晶显示器及其检测方法 |
| KR102312291B1 (ko) | 2015-02-24 | 2021-10-15 | 삼성디스플레이 주식회사 | 표시장치 및 그의 검사방법 |
| CN105096876B (zh) * | 2015-08-19 | 2017-06-27 | 深圳市华星光电技术有限公司 | Goa驱动***及液晶面板 |
| CN106128351B (zh) * | 2016-08-31 | 2020-12-29 | 京东方科技集团股份有限公司 | 一种显示装置 |
| CN106601174B (zh) * | 2017-01-03 | 2019-12-17 | 京东方科技集团股份有限公司 | 移位寄存器、驱动方法、goa电路和显示装置 |
| CN110268461A (zh) * | 2017-02-09 | 2019-09-20 | L3技术公司 | 用于航空电子***的容错液晶显示器 |
| CA3048028A1 (en) * | 2017-02-10 | 2018-08-16 | L3 Technologies, Inc. | Fault-tolerant lcd display with dual transistor pixel cells |
| JP2018132744A (ja) * | 2017-02-17 | 2018-08-23 | パナソニック液晶ディスプレイ株式会社 | 表示装置 |
| CN108665860B (zh) * | 2017-03-30 | 2019-11-08 | 京东方科技集团股份有限公司 | 一种goa单元及其驱动方法、goa驱动电路、显示装置 |
| US11049445B2 (en) * | 2017-08-02 | 2021-06-29 | Apple Inc. | Electronic devices with narrow display borders |
| CN107507593B (zh) * | 2017-09-15 | 2023-03-17 | 惠科股份有限公司 | 显示面板及其驱动方法和显示装置 |
| US10783817B2 (en) | 2018-09-21 | 2020-09-22 | Chongqing Hkc Optoelectronics Technology Co., Ltd. | Driving circuit, level shifter chip, and display device |
| CN108877638B (zh) * | 2018-09-21 | 2021-06-04 | 重庆惠科金渝光电科技有限公司 | 驱动电路、升压芯片及显示装置 |
| US10832607B2 (en) * | 2018-09-27 | 2020-11-10 | HKC Corporation Limited | Display control device, display, and self-test interrupt method |
| CN109192159A (zh) * | 2018-09-27 | 2019-01-11 | 惠科股份有限公司 | 显示控制装置、显示器、自检中断方法及装置 |
| CN109410852A (zh) * | 2018-10-22 | 2019-03-01 | 惠科股份有限公司 | 一种显示装置及其检测方法 |
| KR102589778B1 (ko) | 2018-11-05 | 2023-10-17 | 삼성디스플레이 주식회사 | 게이트 구동 회로 및 이를 포함하는 표시 장치 |
| JP2020086150A (ja) * | 2018-11-27 | 2020-06-04 | パナソニック液晶ディスプレイ株式会社 | 表示装置 |
| CN110299110B (zh) * | 2019-06-28 | 2020-10-02 | 上海天马有机发光显示技术有限公司 | 栅极驱动电路的驱动方法及栅极驱动电路、显示装置 |
| CN112449714B (zh) * | 2019-07-01 | 2022-05-27 | 京东方科技集团股份有限公司 | 显示面板、显示装置及驱动方法 |
| BR112021001979A2 (pt) * | 2019-07-01 | 2021-04-27 | Boe Technology Group Co., Ltd. | painel de exibição e dispositivo de exibição |
| US11417257B2 (en) * | 2019-12-26 | 2022-08-16 | Lg Display Co., Ltd. | Display device |
| WO2021230883A1 (en) * | 2020-05-15 | 2021-11-18 | Hewlett-Packard Development Company, L.P. | Controllers to drive display lines |
| CN114488591A (zh) * | 2020-10-23 | 2022-05-13 | 北京京东方显示技术有限公司 | 一种阵列基板、显示装置 |
| EP4385006A1 (en) * | 2021-08-11 | 2024-06-19 | ScioTeq BV | Fault tolerant display |
| US20230047265A1 (en) * | 2021-08-11 | 2023-02-16 | Scioteq Bv | Fault tolerant display |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0827463B2 (ja) * | 1986-11-05 | 1996-03-21 | セイコーエプソン株式会社 | アクテイブマトリクスパネル |
| JP3210432B2 (ja) * | 1992-08-17 | 2001-09-17 | 株式会社東芝 | 液晶表示装置 |
| JP3184069B2 (ja) * | 1994-09-02 | 2001-07-09 | シャープ株式会社 | 画像表示装置 |
| JP3630489B2 (ja) * | 1995-02-16 | 2005-03-16 | 株式会社東芝 | 液晶表示装置 |
| JPH08110531A (ja) | 1995-09-11 | 1996-04-30 | Seiko Epson Corp | アクテイブマトリクスパネル |
| TW331599B (en) * | 1995-09-26 | 1998-05-11 | Toshiba Co Ltd | Array substrate for LCD and method of making same |
| KR100206568B1 (ko) * | 1996-09-06 | 1999-07-01 | 윤종용 | 게이트 라인 결함 감지 수단을 구비한 액정 표시 장치 |
| JP2973969B2 (ja) | 1997-04-28 | 1999-11-08 | セイコーエプソン株式会社 | アクテイブマトリクスパネル及びその検査方法 |
| US6529618B1 (en) * | 1998-09-04 | 2003-03-04 | Konica Corporation | Radiation image processing apparatus |
-
2000
- 2000-07-12 JP JP2000211661A patent/JP4659180B2/ja not_active Expired - Fee Related
-
2001
- 2001-01-31 US US09/774,406 patent/US6970274B2/en not_active Expired - Lifetime
- 2001-02-05 TW TW090102407A patent/TWI228617B/zh not_active IP Right Cessation
- 2001-02-07 KR KR1020010005895A patent/KR100721047B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100721047B1 (ko) | 2007-05-22 |
| TWI228617B (en) | 2005-03-01 |
| US20020075248A1 (en) | 2002-06-20 |
| JP2002023712A (ja) | 2002-01-25 |
| KR20020006409A (ko) | 2002-01-19 |
| US6970274B2 (en) | 2005-11-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4659180B2 (ja) | 表示装置 | |
| US6744417B2 (en) | Display device and method for driving the same | |
| KR100286090B1 (ko) | 고정패턴 제거기능을 갖춘 수평구동회로, 어드레스 지정장치 및 액정표시장치 | |
| JP4562938B2 (ja) | 液晶表示装置 | |
| KR100616335B1 (ko) | 화상신호의 기록마진이 커진 화상표시장치 | |
| US8174477B2 (en) | Gate driver and repairing method thereof | |
| KR100248127B1 (ko) | 검사회로를 갖는 액정표시장치 | |
| US8358292B2 (en) | Display device, its drive circuit, and drive method | |
| US5825343A (en) | Driving device and driving method for a thin film transistor liquid crystal display | |
| KR20000023415A (ko) | 기판의 검사방법 | |
| US6864869B2 (en) | Data driver and display utilizing the same | |
| KR100954011B1 (ko) | 표시 장치 | |
| US7050034B2 (en) | Display apparatus | |
| US5798742A (en) | Active matrix panel and method for fabricating the same | |
| US7148872B2 (en) | Display apparatus for sequential pixel sampling including attenuated capacitive coupling between signal lines | |
| JPH05241536A (ja) | 水平走査回路 | |
| JP3424302B2 (ja) | 液晶表示装置 | |
| JPH06118909A (ja) | アクティブマトリックス型表示装置及び故障している駆動トランジスタの検出方法 | |
| JPH07281646A (ja) | 表示モジュール駆動装置 | |
| JP2000131708A (ja) | 液晶表示装置 | |
| JPH0720826A (ja) | オーバーラップ除去機能付双方向走査回路 | |
| JP2004309823A (ja) | 表示装置 | |
| JP2010191053A (ja) | 表示装置およびその試験方法 | |
| KR100272284B1 (ko) | 디멀티플렉서 및 그를 이용한 액정 패널 | |
| JPS61212883A (ja) | アクテイブマトリクス液晶表示装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050712 |
|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20050713 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050803 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061011 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100223 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100422 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100629 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100827 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20101130 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20101227 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140107 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4659180 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |