JP2007095282A - 電圧発生装置 - Google Patents

Abstract

【課題】ドライバー端にしきい電圧の低いＰＭＯＳトランジスタとＮＭＯＳトランジスタとを用いて、最終端の電圧駆動手段のターンオン／ターンオフ動作時間が同じになるように制御し、低電源電圧状態で、ビットラインプリチャージ電圧又はセルプレート電圧を安定的に駆動し、待機電流ＩＤＤ２Ｐ及び動作電流を最小化すること。
【解決手段】本発明では、電源電圧のハーフレベルの基準電圧を利用し、異なるレベルのバイアス信号を生成するバイアス信号生成手段と、出力端の電圧レベルに応答してプルダウン駆動信号を生成する駆動信号生成手段と、駆動信号に応答して出力端を駆動する電圧駆動手段と、出力端の電圧レベルに応じてプルアップ駆動信号を非アクティブ／非アクティブにさせる補助駆動制御手段とを備える半導体メモリ素子の電圧発生装置。
【選択図】図３

Description

本発明は、電圧発生装置に関し、特に、低電源電圧状態でビットラインプリチャージ電圧又はセルプレート電圧を安定的に駆動し、且つ、待機電流及び動作電流を最小化できるようにする技術に関する。

半導体メモリ素子は、工程の変化に対する条件によって、低い駆動能力（Ｄｒｉｖａｂｉｌｉｔｙ）を有する場合が多い。このような場合、電圧の駆動能力が弱いため、内部電圧に大きな変化を起こして半導体メモリ素子のエラーを引き起こすようになる。

また、半導体メモリ素子が高集積化されるにつれて、工程の変化が次第に大きくなるため、コア電圧が次第に低くなり、半導体メモリ素子に用いられるビットラインプリチャージ電圧ＶＢＬＰ及びセルプレート電圧ＶＣＰの駆動能力も低減するようになる。

図１は、従来のビットラインプリチャージ電圧ＶＢＬＰ発生装置に関する回路図である。

従来の電圧発生装置は、コア電圧制御手段１０及び電圧駆動手段２０を備える。そして、コア電圧制御手段１０は、コア電圧発生部１１と、バイアス電圧発生部１２及びゲート電圧発生部１３を備える。

ここで、コア電圧発生部１１は、ビットラインプリチャージ電圧ＶＢＬＰ又はセルプレート電圧ＶＣＰの基準電圧となる１／２コア電圧（１／２×ＶＣＯＲＥ）を発生する。このようなコア電圧発生部１１は、コア電圧ＶＣＯＲＥ印加端と接地電圧段との間に直列接続されたＰＭＯＳトランジスタＰ１、Ｐ２と抵抗Ｒ１、Ｒ２とを備える。従って、セルフバイアスダイオード抵抗及びライン抵抗を利用した電圧分割器（Ｖｏｌｔａｇｅ Ｄｉｖｉｄｅｒ）を実現して基準電圧ＲＥＦを発生する。

このとき、電源電圧が外部から印加される場合、図１のように電圧分割器を利用して電源電位を生成するが、電源電圧を内部で生成する場合、他の装置の基準電位発生部を介して基準電圧ＲＥＦを生成することができる。

そして、バイアス電圧発生部１２は、基準電圧ＲＥＦを利用してバイアス電圧ＰＢＩＡＳ、ＮＢＩＡＳを発生する。このようなバイアス電圧発生部１２は、ＰＭＯＳトランジスタＰ３〜Ｐ６及びＮＭＯＳトランジスタＮ１〜Ｎ６を備える。ここで、ＰＭＯＳトランジスタＰ３と、ＮＭＯＳトランジスタＮ１、Ｎ３とは、コア電圧ＶＣＯＲＥ印加端と接地電圧段との間に直列接続され、接地電圧ＶＳＳ印加端へ一定の電流が流れるようにする。そして、ＰＭＯＳトランジスタＰ３は、ゲート端子を介して基準電圧ＲＥＦが印加され、ＮＭＯＳトランジスタＮ１、Ｎ３は、それぞれのゲート端子とドレイン端子とを共通接続される。

また、ＰＭＯＳトランジスタＰ４とＮＭＯＳトランジスタＮ２、Ｎ４は、コア電圧ＶＣＯＲＥ印加端と接地電圧段との間に直列接続されて電流ミラー構造とし、コア電圧ＶＣＯＲＥ印加端へ一定の電流が流れるようにする。そして、ＰＭＯＳトランジスタＰ４は、ゲート端子とドレイン端子とを共通接続し、ＮＭＯＳトランジスタＮ２は、ＮＭＯＳトランジスタＮ１とゲート端子とを共通接続し、ＮＭＯＳトランジスタＮ４は、ＮＭＯＳトランジスタＮ３とゲート端子とを共通接続してＮＭＯＳトランジスタＮ２、Ｎ４に同じ電流が流れるようにする。

また、ＰＭＯＳトランジスタＰ５は、コア電圧ＶＣＯＲＥ印加端とＮＭＯＳトランジスタＮ７の間に接続され、ゲート端子がＰＭＯＳトランジスタＰ４と共通接続して電流ミラー構造とする。ＰＭＯＳトランジスタＰ６は、コア電圧ＶＣＯＲＥ印加端とＮＭＯＳトランジスタＮ８との間に接続され、ゲート端子を介してバイアス電圧ＰＢＩＡＳが印加される。また、ＮＭＯＳトランジスタＮ５は、接地電圧段とＰＭＯＳトランジスタＰ７との間に接続され、ゲート端子を介してバイアス電圧ＮＢＩＡＳが印加される。ＮＭＯＳトランジスタＮ６は、接地電圧段とＰＭＯＳトランジスタＰ８との間に接続され、ゲート端子を介してバイアス電圧ＮＢＩＡＳが印加される。

ゲート電圧発生部１３は、ゲート端子を介してゲート電圧ＮＧＡＴＥが共通に印加されるＮＭＯＳトランジスタＮ７、Ｎ８とゲート端子とを介してゲート電圧ＰＧＡＴＥが共通に印加されるＰＭＯＳトランジスタＰ７、Ｐ８を備えて電流ミラー構造をなす。このようなゲート電圧発生部１３は基準電圧ＲＥＦよりＮＭＯＳトランジスタＮ７のしきい電圧だけ高い電位リンゲート電圧ＮＧＡＴＥと、基準電圧ＲＥＦよりＰＭＯＳトランジスタＰ７のしきい電圧の分低い電位のゲート電圧ＰＧＡＴＥを生成する。

また、電圧駆動手段２０は、ＰＭＯＳトランジスタＰ９とＮＭＯＳトランジスタＮ９とを備える。ＰＭＯＳトランジスタＰ９及びＮＭＯＳトランジスタＮ９は、コア電圧ＶＣＯＲＥ印加端と接地電圧段との間に直列接続され、それぞれのゲート端子を介してプルアップ駆動信号ＰＤＲＶ、プルダウン駆動信号ＮＤＲＶが印加され、共通ドレイン端子を介してビットラインプリチャージ電圧ＶＢＬＰを出力する。

このような構成を有する従来の電圧発生装置に関する動作過程を、図２の電圧タイミングチャートを参照して説明すると、次の通りである。

まず、ＰＭＯＳトランジスタＰ６は、しきい電圧の周辺のターンオン抵抗によって動作するようになり、一定の電流が流れるようにする。従って、常に動作するので、ターンオン抵抗が大きく設定される。そして、ＮＭＯＳトランジスタＮ８は、ビットラインプリチャージ電圧ＶＢＬＰのレベルが変わるにつれて、ソースフォロア形態で動作するため、速く動作するようになる。

仮に、ビットラインプリチャージ電圧ＶＢＬＰが低くなると、ＮＭＯＳトランジスタＮ８のゲート電圧ＮＧＡＴＥとソースであるビットラインプリチャージ電圧ＶＢＬＰの値が大きくなる。従って、ＮＭＯＳトランジスタＮ８に流れる電流が速く流れるようになって、プルアップ駆動信号ＰＤＲＶの電圧レベルが低くなる。従って、ＰＭＯＳトランジスタＰ９がターンオンされ、ビットラインプリチャージ電圧ＶＢＬＰのレベルを上昇させる。
また、ＮＭＯＳトランジスタＮ６は、しきい電圧の周辺のターンオン抵抗で動作するようになり、一定の電流が流れるようにする。従って、常に動作するため、ターンオン抵抗が大きく設定される。そして、ＰＭＯＳトランジスタＰ８は、ビットラインプリチャージ電圧ＶＢＬＰのレベルが変わるにつれて、ソースフォロア形態で動作するため、速く動作する。

仮に、ビットラインプリチャージ電圧ＶＢＬＰが高まると、ＰＭＯＳトランジスタＰ８のゲート電圧ＰＧＡＴＥとソースリンビットラインプリチャージ電圧ＶＢＬＰとの値が大きくなる。従って、ＰＭＯＳトランジスタＰ８に流れる電流が速く流れるようになって、プルダウン駆動信号ＮＤＲＶの電圧レベルが高くなる。従って、ＮＭＯＳトランジスタＮ９がターンオンされて、ビットラインプリチャージ電圧ＶＢＬＰのレベルを低減させる。

しかしながら、このような従来の電圧発生装置は、内部電源電位が低い場合、駆動能力が低減することを防止するためのものとして、最終端の駆動能力を高めるため、電圧駆動手段２０にスリムロー（Ｓｌｉｍ Ｌｏｗ）しきい電圧を有するＰＭＯＳトランジスタＰ９とＮＭＯＳトランジスタＮ９とを備える。しかし、このような場合、アクティブ、読み取り／書き込み時の動作特性が、向上する反面、プリチャージ状態では、オフ漏れ電流が多く流れるという問題がある。

即ち、ＰＭＯＳトランジスタＰ９のしきい電圧が目標値から少しでも低くなると、多くのオフ漏れ電流によってプリチャージ、即ち、待機電流が発生する。従って、スペックに合わない結果を引き起こすことになり、特に、待機電流が重要な要となっている低電力製品又はモバイル製品において、致命的なエラーを引き起こす可能性がある。

従って、最終ドライバー端の動作領域を確保するため、ＰＭＯＳトランジスタＰ９とＮＭＯＳトランジスタＮ９のしきい電圧を下げる場合、駆動能力特性を向上させることはできるが、待機電流の面では、大きな損失を引き起こすという問題がある。

また、待機モードの際に、ビットラインプリチャージ電圧ＶＢＬＰが安定してなかったり、オペレーションするようになる場合、ＰＭＯＳトランジスタＰ８がソースフォロア形態で動作するため、電圧駆動手段２０がターンオンされる時点が早くなり、待機電流を低減するため、最小限の電流だけを供給して電圧駆動手段２０がターンオフされる時点が遅くなる。

従って、最終ドライバー端をターンオン／ターンオフさせる時間がミスマッチし、ＰＭＯＳトランジスタＰ８とＮＭＯＳトランジスタＮ９とが同時にターンオンされる場合が存在し、ダイレクト電流が発生し得るという問題がある。

このような場合、待機電流ばかりでなく、オペレーション動作の際、図２でのようにダイレクト電流経路が形成され、待機モード及び動作モードの際に信号（Ｒｉｎｇｉｎｇ）電流が発生するため、チップ駆動能力に悪影響を与えるという問題がある。
特開２００２−０５６６８８

本発明は、上記のような問題を解決するためになされたものであって、その目的は、ドライバー端にしきい電圧の低いＰＭＯＳトランジスタとＮＭＯＳトランジスタとを用いて、最終端の電圧駆動手段のターンオン／ターンオフ動作時間が同じになるように制御し、低電源電圧状態で、ビットラインプリチャージ電圧又はセルプレート電圧を安定的に駆動し、且つ、待機電流ＩＤＤ２Ｐ及び動作電流を最小化することができるようにすることにある。

上記した目的を達成するため本発明は、電源電圧のハーフレベルを有する基準電圧を利用し、互いに異なるレベルを有する第１バイアス信号、第２バイアス信号、第３バイアス信号、第４バイアス信号を生成するバイアス信号生成手段（前記第１バイアス信号は、前記基準電圧より予定したレベルの分高く、前記第２バイアス信号は、前記基準電圧より予定したレベルの分低いレベルである）と、前記第１バイアス及び第３バイアス信号が印加されて出力端−ハーフ電圧端−の電圧レベルに応答して前記プルアップ駆動信号を生成し、前記第６バイアス及び第４バイアス信号が印加されて前記出力端の電圧レベルに応答して前記プルダウン駆動信号を生成する駆動信号生成手段と、前記プルアップ駆動信号及び前記プルダウン駆動信号に応答して前記出力端をプルアップ／プルダウン駆動する電圧駆動手段と、前記第１バイアス及び第２バイアス信号と前記出力端の電圧レベルとに応答し、前記出力端の電圧レベルが前記基準電圧より高い区間において前記プルアップ駆動信号を非アクティブにし、前記出力端の電圧レベルが前記基準電圧より低い区間において前記プルダウン駆動信号を非アクティブにさせる補助駆動制御手段とを備えたことを特徴とする。

また、他の本発明は、 電源電圧のハーフレベルを有する基準電圧を利用して互いに異なるレベルを有する第１バイアス〜第４バイアス信号を生成するバイアス信号生成手段（前記第１バイアス信号は、前記基準電圧より予定したレベルの分高く、前記第２バイアス信号は、前記基準電圧より予定したレベルの分低いレベルである）と、前記第１バイアス及び第３バイアス信号が印加されて出力端（ハーフ電圧端）の電圧レベルに応答し、前記プルアップ駆動信号を生成し、前記第６バイアス及び第４バイアス信号が印加されて前記出力端の電圧レベルに応答して前記プルダウン駆動信号を生成する駆動信号生成手段と、
前記プルアップ駆動信号及び前記プルダウン駆動信号に応答して前記出力端をプルアップ／プルダウン駆動する電圧駆動手段と、前記第１バイアス及び第２バイアス信号と、前記出力端の電圧レベルに応答して、前記出力端の電圧レベルが前記基準電圧より低い区間において前記出力端を補助的にプルアップ駆動し、前記出力端の電圧レベルが前記基準電圧より高い区間において前記出力端を補助的にプルダウン駆動する補助駆動手段とを備えたことを特徴とする。

さらに他の本発明は、 電源電圧のハーフレベルを有する基準電圧を利用して互いに異なるレベルを有する第１バイアス〜第４バイアス信号を生成するバイアス信号生成手段（前記第１バイアス信号は、前記基準電圧より予定されたレベルの分高く、前記第２バイアス信号は、前記基準電圧より予定されたレベルの分低いレベルである）と、前記第１バイアス及び第３バイアス信号が印加されて出力端（ハーフ電圧端）の電圧レベルに応答して前記プルアップ駆動信号を生成し、前記第６バイアス及び第４バイアス信号が印加されて前記出力端の電圧レベルに応答して前記プルダウン駆動信号を生成する駆動信号生成手段と、前記プルアップ駆動信号に応答して前記出力端をプルアップ駆動するプルアップＰＭＯＳトランジスタと、前記プルダウン駆動信号に応答して前記出力端をプルダウン駆動するプルダウンＮＭＯＳトランジスタと、アクティブ信号に応答して前記プルアップＰＭＯＳトランジスタの基板バイアス電圧として前記電源電圧又は前記電源電圧より高い電圧を選択的に印加する第１多重化手段と、前記アクティブ信号に応答して前記プルダウンＮＭＯＳトランジスタの基板バイアス電圧として接地電圧又は前記接地電圧より低い電圧を選択的に印加する第２多重化手段とを備えたことを特徴とする。

すなわち、第一の発明としては、電源電圧のハーフレベルを有する基準電圧を利用し、互いに異なるレベルを有する第１バイアス信号、第２バイアス信号、第３バイアス信号、第４バイアス信号を生成するバイアス信号生成手段（前記第１バイアス信号は、前記基準電圧より予定したレベルの分高く、前記第２バイアス信号は、前記基準電圧より予定したレベルの分低いレベルである）と、前記第１バイアス及び第３バイアス信号が印加されて出力端（ハーフ電圧端）の電圧レベルに応答してプルアップ駆動信号を生成し、前記第６バイアス及び第４バイアス信号が印加されて前記出力端の電圧レベルに応答してプルダウン駆動信号を生成する駆動信号生成手段と、前記プルアップ駆動信号及び前記プルダウン駆動信号に応答して前記出力端をプルアップ／プルダウン駆動する電圧駆動手段と、前記第１バイアス及び第２バイアス信号と前記出力端の電圧レベルとに応答し、前記出力端の電圧レベルが前記基準電圧より高い区間において前記プルアップ駆動信号を非アクティブにし、前記出力端の電圧レベルが前記基準電圧より低い区間において前記プルダウン駆動信号を非アクティブにさせる補助駆動制御手段とを備えたことを特徴とする半導体メモリ素子の電圧発生装置を提供する。

第二の発明としては、第一の発明にかかり、前記電圧駆動手段が、電源電圧端にソースが接続され、前記出力端にドレインが接続され、前記プルアップ駆動信号をゲート入力とするプルアップＰＭＯＳトランジスタと、接地電圧端にソースが接続され、前記出力端にドレインが接続され、前記プルダウン駆動信号をゲート入力とするプルダウンＮＭＯＳトランジスタとを備えたことを特徴とする半導体メモリ素子の電圧発生装置を提供する。

第三の発明としては、第二の発明にかかり、前記駆動信号生成手段が、前記電源電圧端とプルアップ駆動信号端との間に接続され、前記第３バイアス信号（前記電源電圧よりＰＭＯＳしきい電圧の分が低いレベルである）をゲート入力とする第１ＰＭＯＳトランジスタと、前記プルアップ駆動信号端と前記出力端との間に接続され、前記第１バイアス信号をゲート入力とする第１ＮＭＯＳトランジスタと、前記接地電圧端とプルダウン駆動信号端との間に接続され、前記第４バイアス信号−前記接地電圧よりＮＭＯＳしきい電圧の分が高いレベルである−をゲート入力とする第２ＮＭＯＳトランジスタと、前記プルダウン駆動信号端と前記出力端との間に接続され、前記第２バイアス信号をゲート入力とする第２ＰＭＯＳトランジスタとを備えたことを特徴とする半導体メモリ素子の電圧発生装置を提供する。

第四の発明としては、第三の発明にかかり、前記補助駆動制御手段が、前記出力端にソースが接続され、前記第１バイアス信号をゲート入力とする第３ＮＭＯＳトランジスタと、前記電源電圧端にソースが接続され、前記第３ＮＭＯＳトランジスタのドレインにゲートとドレインとが共通接続された第３ＰＭＯＳトランジスタと、前記電源電圧端にソースが接続され、前記プルアップ駆動信号端にドレインが接続され、第３ＰＭＯＳトランジスタのドレインにゲートが接続された第４ＰＭＯＳトランジスタと、前記出力端にソースが接続され、前記第２バイアス信号をゲート入力とする第５ＰＭＯＳトランジスタと、前記接地電圧端にソースが接続され、前記第５ＰＭＯＳトランジスタのドレインにゲートとドレインとが共通接続された第４ＮＭＯＳトランジスタと、前記接地電圧端にソースが接続され、前記プルダウン駆動信号端にドレインが接続され、第４ＮＭＯＳトランジスタのドレインにゲートが接続された第５ＮＭＯＳトランジスタと、を備えたことを特徴とする半導体メモリ素子の電圧発生装置を提供する。

第五の発明としては、第三の発明にかかり、前記補助駆動制御手段が、前記出力端にソースが接続され、前記第１バイアス信号をゲート入力とする第３ＮＭＯＳトランジスタと、前記電源電圧端にソースが接続され、前記第３ＮＭＯＳトランジスタのドレインにゲートとドレインとが共通接続された第３ＰＭＯＳトランジスタと、前記電源電圧端にソースが接続され、第３ＰＭＯＳトランジスタのドレインにゲートが接続された第４ＰＭＯＳトランジスタと、前記第４ＰＭＯＳトランジスタのドレインと前記接地電圧端との間に接続された第１抵抗と、前記接地電圧端にソースが接続され、前記プルダウン駆動信号端にドレインが接続され、前記第４ＰＭＯＳトランジスタのドレインにゲートが接続された第４ＮＭＯＳトランジスタと、前記出力端にソースが接続され、前記第２バイアス信号をゲート入力とする第５ＰＭＯＳトランジスタと、前記接地電圧端にソースが接続され、前記第５ＰＭＯＳトランジスタのドレインにゲートとドレインとが共通接続された第５ＮＭＯＳトランジスタと、前記接地電圧端にソースが接続され、第５ＮＭＯＳトランジスタのドレインにゲートが接続された第６ＮＭＯＳトランジスタと、前記電源電圧端と前記第６ＮＭＯＳトランジスタのドレインとの間に接続された第２抵抗と、前記電源電圧端にソースが接続され、前記プルアップ駆動信号端にドレインが接続され、前記第６ＮＭＯＳトランジスタのドレインにゲートが接続された第６ＰＭＯＳトランジスタとを備えたことを特徴とする半導体メモリ素子の電圧発生装置を提供する。

第五の発明としては、第三の発明にかかり、前記補助駆動制御手段が、前記出力端にソースが接続され、前記第１バイアス信号をゲート入力とする第３ＮＭＯＳトランジスタと、前記電源電圧端にソースが接続され、前記第３ＮＭＯＳトランジスタのドレインにゲートとドレインとが共通接続された第３ＰＭＯＳトランジスタと、前記電源電圧端にソースが接続され、第３ＰＭＯＳトランジスタのドレインにゲートが接続された第４ＰＭＯＳトランジスタと、前記第４ＰＭＯＳトランジスタのドレインと前記接地電圧端との間に接続された第１抵抗と、前記接地電圧端にソースが接続され、前記プルダウン駆動信号端にドレインが接続され、前記第４ＰＭＯＳトランジスタのドレインにゲートが接続された第４ＮＭＯＳトランジスタと、前記出力端にソースが接続され、前記第２バイアス信号をゲート入力とする第５ＰＭＯＳトランジスタと、前記接地電圧端にソースが接続され、前記第５ＰＭＯＳトランジスタのドレインにゲートとドレインとが共通接続された第５ＮＭＯＳトランジスタと、前記接地電圧端にソースが接続され、第５ＮＭＯＳトランジスタのドレインにゲートが接続された第６ＮＭＯＳトランジスタと、前記電源電圧端と前記第６ＮＭＯＳトランジスタのドレインとの間に接続された第２抵抗と、前記電源電圧端にソースが接続され、前記プルアップ駆動信号端にドレインが接続され、前記第６ＮＭＯＳトランジスタのドレインにゲートが接続された第６ＰＭＯＳトランジスタとを備えたことを特徴とする半導体メモリ素子の電圧発生装置を提供する。

第六の発明としては、第四の発明または第五の発明にかかり、前記第１バイアス信号が、前記基準電圧よりＮＭＯＳしきい電圧の分高く、前記第２バイアス信号が、前記基準電圧よりＰＭＯＳしきい電圧の分が低いレベルであることを特徴とする半導体メモリ素子の電圧発生装置を提供する。

第七の発明としては、第四の発明または第六の発明にかかり、前記電源電圧が、コア電圧であることを特徴とする半導体メモリ素子の電圧発生装置を提供する。

第八の発明としては、電源電圧のハーフレベルを有する基準電圧を利用して互いに異なるレベルを有する第５バイアス信号、第６バイアス信号、第７バイアス信号、第８バイアス信号を生成するバイアス信号生成手段（前記第５バイアス信号は、前記基準電圧より予定したレベルの分高く、前記第６バイアス信号は、前記基準電圧より予定したレベルの分低いレベルである）と、前記第５バイアス及び第７バイアス信号が印加されて出力端（ハーフ電圧端）の電圧レベルに応答し、プルアップ駆動信号を生成し、前記第６バイアス及び第８バイアス信号が印加されて前記出力端の電圧レベルに応答してプルダウン駆動信号を生成する駆動信号生成手段と、前記プルアップ駆動信号及び前記プルダウン駆動信号に応答して前記出力端をプルアップ／プルダウン駆動する電圧駆動手段と、前記第５バイアス及び第６バイアス信号と、前記出力端の電圧レベルに応答して、前記出力端の電圧レベルが前記基準電圧より低い区間において前記出力端を補助的にプルアップ駆動し、前記出力端の電圧レベルが前記基準電圧より高い区間において前記出力端を補助的にプルダウン駆動する補助駆動手段とを備えたことを特徴とする半導体メモリ素子の電圧発生装置を提供する。

第九の発明としては、第八の発明にかかり、前記電圧駆動手段が、電源電圧端にソースが接続され、前記出力端にドレインが接続され、前記プルアップ駆動信号をゲート入力とするプルアップＰＭＯＳトランジスタと、接地電圧端にソースが接続され、前記出力端にドレインが接続され、前記プルダウン駆動信号をゲート入力とするプルダウンＮＭＯＳトランジスタとを備えたことを特徴とする半導体メモリ素子の電圧発生装置を提供する。

第十の発明としては、第九の発明にかかり、前記駆動信号生成手段が、前記電源電圧端とプルアップ駆動信号端との間に接続され、前記第７バイアス信号（前記電源電圧よりＰＭＯＳしきい電圧の分が低いレベルである）をゲート入力とする第６ＰＭＰＳトランジスタと、前記プルアップ駆動信号端と前記出力端との間に接続され、前記第５バイアス信号をゲート入力とする第６ＮＭＰＳトランジスタと、前記接地電圧端とプルダウン駆動信号端との間に接続され、前記第８バイアス信号（前記接地電圧よりＮＭＯＳしきい電圧の分が高いレベルである）をゲート入力とする第７ＮＭＰＳトランジスタと、前記プルダウン駆動信号端と前記出力端との間に接続され、前記第６バイアス信号をゲート入力とする第７ＰＭＰＳトランジスタとを備えたことを特徴とする半導体メモリ素子の電圧発生装置を提供する。

第十一の発明としては、第十の発明にかかり、前記補助駆動手段が、前記出力端にソースが接続され、前記電源電圧端にドレインが接続され、前記第５バイアス信号をゲート入力とする第８ＮＭＰＳトランジスタと、前記出力端にソースが接続され、前記接地電圧端にドレインが接続され、前記第６バイアス信号をゲート入力とする第８ＰＭＰＳトランジスタとを備えたことを特徴とする半導体メモリ素子の電圧発生装置を提供する。

第十二の発明としては、第十一の発明にかかり、前記第５バイアス信号が、前記基準電圧よりＮＭＯＳしきい電圧の分高く、前記第６バイアス信号が、前記基準電圧よりＰＭＯＳしきい電圧の分が低いレベルであることを特徴とする半導体メモリ素子の電圧発生装置を提供する。

第十三の発明としては、第十二の発明にかかり、前記電源電圧が、コア電圧であることを特徴とする半導体メモリ素子の電圧発生装置を提供する。

第十四の発明としては、電源電圧のハーフレベルを有する基準電圧を利用して互いに異なるレベルを有する第９バイアス信号、第１０バイアス信号、第１１バイアス信号、第１２バイアス信号を生成するバイアス信号生成手段（前記第９バイアス信号は、前記基準電圧より予定されたレベルの分高く、前記第１０バイアス信号は、前記基準電圧より予定されたレベルの分低いレベルである）と、前記第９バイアス及び第１１バイアス信号が印加されて出力端（ハーフ電圧端）の電圧レベルに応答して前記プルアップ駆動信号を生成し、前記第１０バイアス及び第１２バイアス信号が印加されて前記出力端の電圧レベルに応答して前記プルダウン駆動信号を生成する駆動信号生成手段と、前記プルアップ駆動信号に応答して前記出力端をプルアップ駆動するプルアップＰＭＯＳトランジスタと、前記プルダウン駆動信号に応答して前記出力端をプルダウン駆動するプルダウンＮＭＯＳトランジスタと、アクティブ信号に応答して前記プルアップＰＭＯＳトランジスタの基板バイアス電圧として前記電源電圧又は前記電源電圧より高い電圧を選択的に印加する第１多重化手段と、前記アクティブ信号に応答して前記プルダウンＮＭＯＳトランジスタの基板バイアス電圧として接地電圧又は前記接地電圧より低い電圧を選択的に印加する第２多重化手段とを備えたことを特徴とする半導体メモリ素子の電圧発生装置を提供する。

第十五の発明としては、第十四の発明にかかり、前記電源電圧が、コア電圧であり、前記出力端が、ビットラインプリチャージ電圧端であることを特徴とする半導体メモリ素子の電圧発生装置を提供する。

第十六の発明としては、第十五の発明にかかり、前記第１多重化手段が、前記アクティブ信号及びその反転信号に制御され、アクティブ区間において前記コア電圧を出力する第１伝送ゲートと、前記アクティブ信号及びその反転信号に制御されて、待機区間において外部電源電圧を出力する第２伝送ゲートとを備えたことを特徴とする半導体メモリ素子の電圧発生装置を提供する。

第十七の発明としては、第十六の発明にかかり、前記第２多重化手段が、前記アクティブ信号及びその反転信号に制御されて、アクティブ区間において前記接地電圧を出力する第３伝送ゲートと、前記アクティブ信号及びその反転信号に制御されて、待機区間においてバックバイアス電圧を出力する第４伝送ゲートとを備えたことを特徴とする半導体メモリ素子の電圧発生装置を提供する。

第十八の発明としては、電源電圧のハーフレベルを有する基準電圧を利用して互いに異なるレベルを有する第１バイアス信号、第２バイアス信号、第３バイアス信号、第４バイアス信号を生成するバイアス信号生成手段（前記第１バイアス信号は、前記基準電圧より予定したレベルの分高く、前記第２バイアス信号は、前記基準電圧より予定したレベルの分低いレベルである）と、前記第１バイアス及び第３バイアス信号が印加されて出力端（ハーフ電圧端）の電圧レベルに応答し、プルアップ駆動信号を生成し、前記第６バイアス及び第４バイアス信号が印加されて前記出力端の電圧レベルに応答してプルダウン駆動信号を生成する駆動信号生成手段と、前記プルアップ駆動信号及び前記プルダウン駆動信号に応答して前記出力端をプルアップ／プルダウン駆動する電圧駆動手段と、前記第１バイアス及び第２バイアス信号と、前記出力端の電圧レベルに応答して、前記出力端の電圧レベルが前記基準電圧より低い区間において前記出力端を補助的にプルアップ駆動し、前記出力端の電圧レベルが前記基準電圧より高い区間において前記出力端を補助的にプルダウン駆動する補助駆動手段とを備えたことを特徴とする半導体メモリ素子の電圧発生装置を提供する。

第十九の発明としては、第八の発明にかかり、前記電圧駆動手段が、電源電圧端にソースが接続され、前記出力端にドレインが接続され、前記プルアップ駆動信号をゲート入力とするプルアップＰＭＯＳトランジスタと、接地電圧端にソースが接続され、前記出力端にドレインが接続され、前記プルダウン駆動信号をゲート入力とするプルダウンＮＭＯＳトランジスタとを備えたことを特徴とする半導体メモリ素子の電圧発生装置を提供する。

第二十の発明としては、第九の発明にかかり、前記駆動信号生成手段が、前記電源電圧端とプルアップ駆動信号端との間に接続され、前記第３バイアス信号（前記電源電圧よりＰＭＯＳしきい電圧の分が低いレベルである）をゲート入力とする第１ＰＭＯＳトランジスタと、前記プルアップ駆動信号端と前記出力端との間に接続され、前記第１バイアス信号をゲート入力とする第１ＮＭＯＳトランジスタと、前記接地電圧端とプルダウン駆動信号端との間に接続され、前記第４バイアス信号（前記接地電圧よりＮＭＯＳしきい電圧の分が高いレベルである）をゲート入力とする第２ＮＭＯＳトランジスタと、前記プルダウン駆動信号端と前記出力端との間に接続され、前記第２バイアス信号をゲート入力とする第２ＰＭＯＳトランジスタとを備えたことを特徴とする半導体メモリ素子の電圧発生装置を提供する。

第二十一の発明としては、第十の発明にかかり、前記補助駆動手段が、前記出力端にソースが接続され、前記電源電圧端にドレインが接続され、前記第１バイアス信号をゲート入力とする第３ＮＭＯＳトランジスタと、前記出力端にソースが接続され、前記接地電圧端にドレインが接続され、前記第２バイアス信号をゲート入力とする第３ＰＭＯＳトランジスタとを備えたことを特徴とする半導体メモリ素子の電圧発生装置を提供する。

第二十二の発明としては、第十一の発明にかかり、前記第１バイアス信号が、前記基準電圧よりＮＭＯＳしきい電圧の分高く、前記第２バイアス信号が、前記基準電圧よりＰＭＯＳしきい電圧の分が低いレベルであることを特徴とする半導体メモリ素子の電圧発生装置を提供する。

第二十三の発明としては、第十二の発明にかかり、前記電源電圧が、コア電圧であることを特徴とする半導体メモリ素子の電圧発生装置を提供する。

第二十四の発明としては、電源電圧のハーフレベルを有する基準電圧を利用して互いに異なるレベルを有する第１バイアス信号、第２バイアス信号、第３バイアス信号、第４バイアス信号を生成するバイアス信号生成手段（前記第１バイアス信号は、前記基準電圧より予定されたレベルの分高く、前記第２バイアス信号は、前記基準電圧より予定されたレベルの分低いレベルである）と、前記第１バイアス及び第３バイアス信号が印加されて出力端（ハーフ電圧端）の電圧レベルに応答して前記プルアップ駆動信号を生成し、前記第６バイアス及び第４バイアス信号が印加されて前記出力端の電圧レベルに応答して前記プルダウン駆動信号を生成する駆動信号生成手段と、前記プルアップ駆動信号に応答して前記出力端をプルアップ駆動するプルアップＰＭＯＳトランジスタと、前記プルダウン駆動信号に応答して前記出力端をプルダウン駆動するプルダウンＮＭＯＳトランジスタと、アクティブ信号に応答して前記プルアップＰＭＯＳトランジスタの基板バイアス電圧として前記電源電圧又は前記電源電圧より高い電圧を選択的に印加する第１多重化手段と、前記アクティブ信号に応答して前記プルダウンＮＭＯＳトランジスタの基板バイアス電圧として接地電圧又は前記接地電圧より低い電圧を選択的に印加する第２多重化手段とを備えたことを特徴とする半導体メモリ素子の電圧発生装置を提供する。

本発明は、コア電圧レベルの低い低電源電圧状態で、ビットラインプリチャージ電圧又はセルプレート電圧を安定的に駆動し、且つ、待機電流ＩＤＤ２Ｐ及び動作電流を最小化させることができるようにするという効果がある。

また、本発明は、電圧駆動手段のしきい電圧を制御して、アクティブの際には駆動能力を高め、待機モードの際には漏れ電流の経路を遮断してチップの信頼性を向上させることができるようにするという効果がある。

以下、本発明の最も好ましい実施形態を添付した図面を参照しながら説明する。

図３は、本発明に係る電圧発生装置に関する回路図である。

本発明は、コア電圧制御手段１０、駆動制御手段１００及び電圧駆動手段１１０を備えている。ここで、コア電圧制御手段１０の構成は、従来のコア電圧制御手段１０と同様であるため、同じ図面符号で説明し、これに対する詳しい構成及び動作の説明は省略する。しかし、本発明に対する明確な理解のため、図示されてはいないが、コア電圧制御手段１０は、バイアス信号生成手段及び駆動信号生成手段に分けられる。バイアス信号生成手段は、４つのバイアス信号（ＰＢＩＡＳ、ＮＧＡＴＥ、ＰＧＡＴＥ、ＮＢＩＡＳ）を生成するためのものであり、駆動信号生成手段は、プルアップ駆動信号ＰＤＲＶ及びプルダウン駆動信号ＮＤＲＶを生成するためのものである。

その詳しい構成を説明すれば、駆動制御手段１００は、ＰＭＯＳトランジスタＰ１０〜Ｐ１２と、ＮＭＯＳトランジスタＮ１０〜 Ｎ１２とを備える。ＰＭＯＳトランジスタＰ１０は、コア電圧ＶＣＯＲＥ印加端とＮＭＯＳトランジスタＮ１０との間に接続され、ゲート端子がＰＭＯＳトランジスタＰ１１と共通接続される。そして、ＰＭＯＳトランジスタＰ１１は、コア電圧ＶＣＯＲＥ印加端と出力ノードＡとの間に接続され、ゲート端子をＰＭＯＳトランジスタＰ１０と共通接続される。

そして、ＮＭＯＳトランジスタＮ１０は、ＰＭＯＳトランジスタＰ１０とビットラインプリチャージ電圧ＶＢＬＰの出力端との間に接続され、ゲート端子を介してゲート電圧ＮＧＡＴＥが印加される。ＰＭＯＳトランジスタＰ１２は、ＮＭＯＳトランジスタＮ１１とビットラインプリチャージ電圧ＶＢＬＰの出力端との間に接続され、ゲート端子を介してゲート電圧ＰＧＡＴＥが印加される。

また、ＮＭＯＳトランジスタＮ１１は、接地電圧ＶＳＳ印加端とＰＭＯＳトランジスタＰ１２と間に接続され、ゲート端子をＮＭＯＳトランジスタＮ１２と共通接続される。そして、ＮＭＯＳトランジスタＮ１２は、接地電圧ＶＳＳ印加端と出力ノードＢと間に接続され、ゲート端子をＮＭＯＳトランジスタＮ１１と共通接続される。

電圧駆動手段１１０は、ＰＭＯＳトランジスタＰ１３とＮＭＯＳトランジスタＮ１３とを備える。ＰＭＯＳトランジスタＰ１３及びＮＭＯＳトランジスタＮ１３は、コア電圧ＶＣＯＲＥ印加端と接地電圧ＶＳＳ印加端との間に直列接続され、それぞれのゲート端子を介して、プルアップ駆動信号ＰＤＲＶ、プルダウン駆動信号ＮＤＲＶがそれぞれ印加され、共通ドレイン端子を介してビットラインプリチャージ電圧ＶＢＬＰを出力する。

このような構成を有する本発明の動作過程を説明すれば次の通りである。まず、バイアス電圧ＰＢＩＡＳは、コア電圧ＶＣＯＲＥ−ＰＭＯＳトランジスタＰ６のしきい電圧ＶＴの周辺のレベル信号である。このようなバイアス電圧ＰＢＩＡＳは、ＰＭＯＳトランジスタＰ６に一定のゲート電圧を供給し、一定の電流が流れるようにする。また、バイアス電圧ＮＢＩＡＳは、接地電圧ＶＳＳ＋ＮＭＯＳトランジスタＮ６のしきい電圧ＶＴの周辺のレベル信号である。このようなバイアス電圧ＮＢＩＡＳは、ＮＭＯＳトランジスタＮ６に一定のゲート電圧を供給し、一定の電流が流れるようにする。

そして、ＮＭＯＳトランジスタＮ８は、ビットラインプリチャージ電圧ＶＢＬＰをソースとして、ビットラインプリチャージ電圧ＶＢＬＰが変わるにつれて、速く動作するようになる。ＰＭＯＳトランジスタＰ８は、ビットラインプリチャージ電圧ＶＢＬＰをソースとして、ビットラインプリチャージ電圧ＶＢＬＰが変わるにつれて、速く動作するようになる。即ち、ソースフォロア構造のＮＭＯＳトランジスタＮ８及びＰＭＯＳトランジスタＰ８とは、全てビットラインプリチャージ電圧ＶＢＬＰのレベルの変化によって速く動作してＰＭＯＳトランジスタＰ１３及びＮＭＯＳトランジスタＮ１３をターンオン、ターンオフさせる。

しかし、ＮＭＯＳトランジスタＮ８及びＰＭＯＳトランジスタＰ８には、常に一定の電流が流れるようになり、最終出力端のＰＭＯＳトランジスタＰ１３及びＮＭＯＳトランジスタＮ１３をターンオフさせるのに長い時間がかかる。

これに応じて、本発明は、ビットラインプリチャージ電圧ＶＢＬＰが上昇する場合、ＰＭＯＳトランジスタＰ８のゲートソース電圧が大きくなる。従って、プルダウン駆動信号ＮＤＲＶの電圧レベルが上昇し、上昇したビットラインプリチャージ電圧ＶＢＬＰのレベルを低減させるために、ＮＭＯＳトランジスタＮ１３をターンオンさせるようになる。

このとき、ソースフォロア構造のＮＭＯＳトランジスタＮ１０のゲートソース電圧ＶＧＳが小さくなって、ノードＡＰは、コア電圧ＶＣＯＲＥ−ＮＭＯＳトランジスタＮ１０のしきい電圧ＶＴレベルになる。そして、ノードＡＰの電圧によって、一定の電流が流れるＰＭＯＳトランジスタＰ１０、Ｐ１１のゲート電圧レベルを制御してノードＡの電圧レベルをコア電圧ＶＣＯＲＥレベルに速く上昇させることによって、電流経路が形成されないようにする。

また、ソースフォロア構造のＰＭＯＳトランジスタＰ１２は、さらに速くターンオンされて、ノードＡＣの電圧レベルが上昇するようになる。そして、ノードＡＮの電圧によって、ＮＭＯＳトランジスタＮ１１、Ｎ１２がターンオンされて、ノードＢの電圧レベルを低減させることによって、電流経路が形成されないようにする。

その反面、ビットラインプリチャージ電圧ＶＢＬＰが低減する場合、ＮＭＯＳトランジスタＮ８のゲートソース電圧ＶＧＳが大きくなる。従って、プルアップ駆動信号ＰＤＲＶの電圧レベルが低減し、低減したビットラインプリチャージ電圧ＶＢＬＰのレベルを上昇させるため、ＰＭＯＳトランジスタＰ１３をターンオンさせるようになる。

このとき、ソースフォロア構造のＰＭＯＳトランジスタＰ１２のゲートソース電圧ＶＧＳが小さくなって、ノードＡＮは、接地電圧ＶＳＳ＋ＰＭＯＳトランジスタＰ１０のしきい電圧ＶＴレベルとなる。これに応じて、ノードＡＮの電圧によって、一定の電流が流れるＮＭＯＳトランジスタＮ１１、Ｎ１２のゲート電圧レベルを制御して、ノードＢの電圧レベルを接地電圧ＶＳＳレベルに速く減少させることによって、電流経路が形成されないようにする。

また、ソースフォロア構造のＮＭＯＳトランジスタＮ１０は、さらに速くターンオンされ、ノードＡＰの電圧レベルが低減される。そして、ノードＡＰの電圧によって、ＰＭＯＳトランジスタＰ１０、Ｐ１１がターンオンされ、ノードＡＰの電圧レベルを上昇させることによって、電流経路が形成されないようにする。

図４は、本発明に係る電圧発生装置に関する他の実施形態である。
本発明は、コア電圧制御手段１０、駆動制御手段２００及び電圧駆動手段２１０を備える。ここで、コア電圧制御手段１０の構成は、従来のコア電圧制御手段１０と同様なため、同じ図面符号で説明し、これに対する詳しい構成及び動作の説明は省略する。しかし、本発明に対する明確な理解のため、図示されてはいないが、コア電圧制御手段１０は、バイアス生成手段信号生成手段及び駆動信号生成手段に分けられる。バイアス信号生成手段は、４つのバイアス信号（ＰＢＩＡＳ、ＮＧＡＴＥ、ＰＧＡＴＥ、ＮＢＩＡＳ）を生成するためのものであり、駆動信号生成手段は、プルアップ駆動信号ＰＤＲＶ及びプルダウン駆動信号ＮＤＲＶを生成するためのものである。

その詳しい構成を説明すれば、駆動制御手段２００は、ＰＭＯＳトランジスタＰ１４〜Ｐ１７と、ＮＭＯＳトランジスタＮ１４〜Ｎ１７及び抵抗Ｒ３、Ｒ４を備える。ＰＭＯＳトランジスタＰ１４は、コア電圧ＶＣＯＲＥ印加端とＮＭＯＳトランジスタＮ１４との間に接続されて、ゲート端子がＰＭＯＳトランジスタＰ１５と共通接続される。そして、ＰＭＯＳトランジスタＰ１５は、コア電圧ＶＣＯＲＥ印加端と、抵抗Ｒ３との間に接続され、ゲート端子をＰＭＯＳトランジスタＰ１４と共通接続する。

ＮＭＯＳトランジスタＮ１４は、ＰＭＯＳトランジスタＰ１４とビットラインプリチャージ電圧ＶＢＬＰの出力端との間に接続され、ゲート端子を介してゲート電圧ＮＧＡＴＥが印加される。抵抗Ｒ３は、ＰＭＯＳトランジスタＰ１５と接地電圧ＶＳＳ印加端との間に接続する。ＮＭＯＳトランジスタＮ１５は、ノードＤと接地電圧ＶＳＳ印加端との間に接続されてゲート端子が抵抗Ｒ３と接続される。

また、ＰＭＯＳトランジスタＰ１６は、ＮＭＯＳトランジスタＮ１６とビットラインプリチャージ電圧ＶＢＬＰの出力端との間に接続され、ゲート端子を介してゲート電圧ＰＧＡＴＥが印加される。そして、ＰＭＯＳトランジスタＰ１７は、コア電圧ＶＣＯＲＥ印加端とノードＣとの間に接続され、ゲート端子が抵抗Ｒ４と接続される。抵抗Ｒ４は、コア電圧ＶＣＯＲＥ印加端とＮＭＯＳトランジスタＮ１７との間に接続する。

また、ＮＭＯＳトランジスタＮ１６は、接地電圧ＶＳＳ印加端とＰＭＯＳトランジスタＰ１６との間に接続され、ゲート端子がＮＭＯＳトランジスタＮ１７と共通接続される。そして、ＮＭＯＳトランジスタＮ１７は、接地電圧ＶＳＳ印加端と抵抗Ｒ４との間に接続され、ゲート端子がＮＭＯＳトランジスタＮ１６と共通接続される。

また、電圧駆動手段２１０は、ＰＭＯＳトランジスタＰ１８及びＮＭＯＳトランジスタＮ１８を備える。ＰＭＯＳトランジスタＰ１８及びＮＭＯＳトランジスタＮ１８は、コア電圧ＶＣＯＲＥ印加端と接地電圧ＶＳＳ印加端との間に直列接続され、それぞれのゲート端子を介してプルアップ駆動信号ＰＤＲＶ、プルダウン駆動信号ＮＤＲＶが印加され、共通ドレイン端子を介して、ビットラインプリチャージ電圧ＶＢＬＰが出力される。

このような構成を有する本発明の動作過程を説明すれば次の通りである。前記４つのバイアス信号（ＰＢＩＡＳ、ＮＧＡＴＥ、ＰＧＡＴＥ、ＮＢＩＡＳ）は、それぞれ異なる電圧レベルを有しており、特に、前記バイアス信号ＮＧＡＴＥは、前記基準電圧より予定されたレベルの分高く、前記バイアス信号ＰＧＡＴＥは、前記基準電圧より予定されたレベルの分低い。

まず、ビットラインプリチャージ電圧ＶＢＬＰが上昇する場合、ＰＭＯＳトランジスタＰ８のゲートソース電圧ＶＧＳが大きくなる。従って、プルダウン駆動信号ＮＤＲＶの電圧レベルが上昇するようになって、上昇したビットラインプリチャージ電圧ＶＢＬＰのレベルを低減させるため、ＮＭＯＳトランジスタＮ１８をターンオンさせることになる。
このとき、ソースフォロア構造のＰＭＯＳトランジスタＰ１６が速くターンオンされ、ノードＢＮの電圧レベルが上昇するようになる。そして、ノードＢＮの電圧レベルによって、ＮＭＯＳトランジスタＮ１６、１７がターンオンされ、ＰＭＯＳトランジスタＰ１７がターンオンされる。これに応じて、ノードＣの電圧レベルがコア電圧ＶＣＯＲＥレベルに速く上昇し、電流経路が形成されないようにする。

また、ソースフォロア構造のＮＭＯＳトランジスタＮ１４は、ゲートソース電圧ＶＧＳが低くなって、ターンオフ状態を維持する。このとき、ＮＭＯＳトランジスタＮ１４は、弱いブートストラップ（ｂｏｏｔｓｔｒａｐｉｎｇ）作用を介して、ノードＢＰの電圧レベルを上昇させるようになる。これに応じて、ＰＭＯＳトランジスタＰ１４、Ｐ１５をターンオフ状態に維持し、ＮＭＯＳトランジスタＮ１５をターンオフに制御することによって電流経路を遮断する。

その反面、ビットラインプリチャージ電圧ＶＢＬＰが低減する場合、ＮＭＯＳトランジスタＮ８のゲートソース電圧ＶＧＳが大きくなる。従って、プルアップ駆動信号ＰＤＲＶの電圧レベルが低減し、低減したビットラインプリチャージ電圧ＶＢＬＰのレベルを上昇させるため、ＰＭＯＳトランジスタＰ１８をターンオンさせるようになる。

このとき、ソースフォロア構造のＰＭＯＳトランジスタＰ１６のゲートソース電圧ＶＧＳが小さくなり、ノードＢＮには電圧降下が発生する。これに応じて、ＮＭＯＳトランジスタＮ１６、Ｎ１７がターンオンされ、ＰＭＯＳトランジスタＰ１７のゲート電圧が上昇することによってノードＣの電圧レベルが上昇する。これに応じて、ビットラインプリチャージ電圧ＶＢＬＰの電圧レベルとは関係なくノードＣを介して電流経路が形成されないようにする。

また、ソースフォロア構造のＮＭＯＳトランジスタＮ１４は、さらに速くターンオンされ、ノードＢＰの電圧レベルが低減することになる。そして、ノードＢＰの電圧によってＰＭＯＳトランジスタＰ１４、Ｐ１５がターンオンされ、ＮＭＯＳトランジスタＮ１５のゲート電圧が上昇することになる。これに応じて、ノードＤの電圧レベルを接地電圧ＶＳＳレベルに低減させて、電流経路が形成されないようにする。

図５は、図３及び図４の実施形態に係る本発明の電圧タイミングチャートである。本発明は、図５の電圧タイミングチャートに示したように、待機状態か動作モード状態かどうかに関らず、ビットラインプリチャージ電圧ＶＢＬＰ、プルアップ駆動信号ＰＤＲＶ、プルダウン駆動信号ＮＤＲＶの間に電流経路が形成されないため、チップの駆動能力を向上することができるようにする。

図６は、本発明に係る電圧発生装置に関するさらに他の実施形態である。本発明は、コア電圧制御手段１０、駆動制御手段３００及び電圧駆動手段３１０を備える。ここで、コア電圧制御手段１０の構成は、従来のコア電圧制御手段１０と同様なため、同じ図面符号で説明し、これに対する詳しい構成及び動作の説明は省略することにする。

しかし、本発明に対する明確な理解のため、図示されてはいないが、コア電圧制御手段１０は、バイアス信号生成手段及び駆動信号生成手段に分けられる。バイアス信号生成手段は、４つのバイアス信号（ＰＢＩＡＳ、ＮＧＡＴＥ、ＰＧＡＴＥ、ＮＢＩＡＳ）を生成するためのものであり、駆動信号生成手段は、プルアップ駆動信号ＰＤＲＶ及びプルダウン駆動信号ＮＤＲＶを生成するためのものである。 前記４つのバイアス信号（ＰＢＩＡＳ、ＮＧＡＴＥ、ＰＧＡＴＥ、ＮＢＩＡＳ）は、それぞれ異なる電圧レベルを有しており、特に、前記バイアス信号ＮＧＡＴＥは、前記基準電圧より予定されたレベルの分高く、前記バイアス信号ＰＧＡＴＥは、前記基準電圧より予定されたレベルの分低い。

その詳しい構成を説明すれば、駆動制御手段３００は、ＮＭＯＳトランジスタＮ１９及びＰＭＯＳトランジスタＰ１９を備える。ここで、ＮＭＯＳトランジスタＮ１９及びＰＭＯＳトランジスタＰ１９は、コア電圧ＶＣＯＲＥ印加端と接地電圧ＶＳＳ印加端との間に直列接続され、それぞれのゲート端子を介してゲート電圧ＮＧＡＴＥ、ＰＧＡＴＥが印加され、共通ドレイン端子を介してビットラインプリチャージ電圧ＶＢＬＰを出力する。

また、電圧駆動手段３１０は、ＰＭＯＳトランジスタＰ２０及びＮＭＯＳトランジスタＮ２０を備える。ＰＭＯＳトランジスタＰ２０及びＮＭＯＳトランジスタＮ２０は、コア電圧ＶＣＯＲＥ印加端と接地電圧ＶＳＳ印加端との間に直列接続され、それぞれのゲート端子を介してプルアップ駆動信号ＰＤＲＶ及びプルダウン駆動信号ＮＤＲＶが印加され、共通ドレイン端子を介してビットラインプリチャージ電圧ＶＢＬＰを出力する。

このような構成を有する本発明は、ゲート電圧ＮＧＡＴＥを入力として、ビットラインプリチャージ電圧ＶＢＬＰをソースとするＮＭＯＳトランジスタＮ１９と、ゲート電圧ＰＧＡＴＥを入力として、ビットラインプリチャージ電圧ＶＢＬＰをソースとするＰＭＯＳトランジスタＰ１９とを介してダイレクト電流経路を遮断して電圧駆動手段３１０の駆動能力を向上させることができるようにする。

図７は、本発明に係る電圧発生装置に関するさらに他の実施形態である。本発明は、コア電圧制御手段１０、電圧駆動手段４００及び出力制御手段４１０を備える。ここで、コア電圧制御手段１０の構成は、従来のコア電圧制御手段１０と同様なため、同じ図面符号で説明し、これに対する詳しい構成及び動作の説明は、省略することにする。

しかし、本発明に対する明確な理解のため、図示されてはいないが、コア電圧制御手段１０は、バイアス信号生成手段及び駆動信号生成手段に分けられる。バイアス信号生成手段は、４つのバイアス信号（ＰＢＩＡＳ、ＮＧＡＴＥ、ＰＧＡＴＥ、ＮＢＩＡＳ）を生成するためのものであり、駆動信号生成手段は、プルアップ駆動信号ＰＤＲＶ及びプルダウン駆動信号ＮＤＲＶを生成するためのものである。前記４つのバイアス信号（ＰＢＩＡＳ、ＮＧＡＴＥ、ＰＧＡＴＥ、ＮＢＩＡＳ）は、それぞれ異なる電圧レベルを有しており、特に、前記バイアス信号ＮＧＡＴＥは、前記基準電圧より予定されたレベルの分高く、前記バイアス信号ＰＧＡＴＥは、前記基準電圧より予定されたレベルの分低い。

電圧駆動手段４００は、ＰＭＯＳトランジスタＰ２１とＮＭＯＳトランジスタＮ２１を備える。ＰＭＯＳトランジスタＰ２１及びＮＭＯＳトランジスタＮ２１は、コア電圧ＶＣＯＲＥ印加端と接地電圧ＶＳＳ印加端との間に直列接続され、それぞれのゲート端子を介してプルアップ駆動信号ＰＤＲＶ、プルダウン駆動信号ＮＤＲＶが印加され、共通ドレイン端子を介してビットラインプリチャージ電圧ＶＢＬＰを出力する。

また、出力制御手段４１０は、伝送ゲートＴ１〜Ｔ４を備える。ここで、伝送ゲートＴ１は、制御信号ＡＡ、ＢＢの状態に応じてコア電圧ＶＣＯＲＥをＰＭＯＳトランジスタＰ２１のバルクに出力する。そして、伝送ゲートＴ２は、制御信号ＡＡ、ＢＢの状態に応じて電源電圧ＶＤＤをＰＭＯＳトランジスタＰ２１のバルクに出力する。

そして、伝送ゲートＴ３は、制御信号ＡＡ、ＢＢの状態に応じて接地電圧ＶＳＳをＮＭＯＳトランジスタＮ２１のバルクに出力する。そして、伝送ゲートＴ４は、制御信号ＡＡ、ＢＢの状態に応じてバックバイアス電圧ＶＢＢをＮＭＯＳトランジスタＮ２１のバルクに出力する。

ここで、制御信号ＡＡは、アクティブ信号ＡＣＴがインバータＩＶ１によって反転された信号であり、制御信号ＢＢは、制御信号ＡＡがインバータＩＶ２によって反転された信号である。そして、伝送ゲートＴ１、Ｔ３はＰＭＯＳゲートを介して制御信号ＡＡが印加され、ＮＭＯＳゲートを介して制御信号ＢＢが印加される。また、伝送ゲートＴ２、Ｔ４は、ＰＭＯＳゲートを介して制御信号ＢＢが印加され、ＮＭＯＳゲートを介して制御信号ＡＡが印加される。

このような構成を有する本発明の動作過程を図８の動作タイミング図を参照して説明すれば次の通りである。まず、アクティブ動作モードの際、アクティブ信号ＡＣＴがアクティブになると、制御信号ＡＡがローとなり、制御信号ＢＢがハイとなる。これに応じて、伝送ゲートＴ１、Ｔ３がターンオンされ、ＰＭＯＳトランジスタＰ２１のバルクにコア電圧ＶＣＯＲＥが印加され、ＮＭＯＳトランジスタＮ２１のバルクに接地電圧ＶＳＳが印加される。従って、アクティブ動作モードの際にＰＭＯＳトランジスタＰ２１及びＮＭＯＳトランジスタＮ２１のしきい電圧を低くすることになり、駆動能力を向上させることができるようにする。

その反面、アクティブ動作モードでない待機モードの場合、アクティブ信号ＡＣＴが非アクティブになると、制御信号ＡＡがハイとなり、制御信号ＢＢがローとなる。これに応じて、伝送ゲートＴ２、Ｔ４がターンオンされ、ＰＭＯＳトランジスタＰ２１のバルクに電源電圧ＶＤＤが印加され、ＮＭＯＳトランジスタＮ２１のバルクにバックバイアス電圧ＶＢＢが印加される。従って、待機モードの際、ＰＭＯＳトランジスタＰ２１及びＮＭＯＳトランジスタＮ２１のしきい電圧を高めて漏れ電流の経路を遮断することになる。

即ち、本発明は、コア電圧ＶＣＯＲＥがソースに印加されるＰＭＯＳトランジスタＰ２１のバルクバイアスを制御し、アクティブの際にしきい電圧ＶＴを低くするため、セルフバイアスを行なう。そして、待機モードの際、漏れ電流を低減するため、即ち、しきい電圧ＶＴを高めるために電圧駆動手段４００のＮＭＯＳトランジスタＮ２１にバックバイアス電圧ＶＢＢが印加されるようになる。

尚、本発明は、上記した実施形態に限定されるものではなく、本発明に係る技術的思想の範囲内から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。

従来の電圧発生装置に関する回路図である。 従来の電圧発生装置に関する電圧タイミングチャートである。 本発明に係る電圧発生装置に関する回路図である。 本発明に係る電圧発生装置の他の実施形態である。 本発明に係る電圧発生装置を示す電圧タイミングチャートである。 本発明に係る電圧発生装置のさらに他の実施形態である。 本発明に係る電圧発生装置のさらに他の実施形態である。 図７の実施形態に係る動作タイミング図である。

符号の説明

１０ コア電圧制御手段
１００ 駆動制御手段
１１０ 電圧駆動手段

Claims (17)

1. 電源電圧のハーフレベルを有する基準電圧を利用し、互いに異なるレベルを有する第１バイアス信号、第２バイアス信号、第３バイアス信号、第４バイアス信号を生成するバイアス信号生成手段（前記第１バイアス信号は、前記基準電圧より予定したレベルの分高く、前記第２バイアス信号は、前記基準電圧より予定したレベルの分低いレベルである）と、
   前記第１バイアス及び第３バイアス信号が印加されて出力端（ハーフ電圧端）の電圧レベルに応答してプルアップ駆動信号を生成し、前記第２バイアス及び第４バイアス信号が印加されて前記出力端の電圧レベルに応答してプルダウン駆動信号を生成する駆動信号生成手段と、
   前記プルアップ駆動信号及び前記プルダウン駆動信号に応答して前記出力端をプルアップ／プルダウン駆動する電圧駆動手段と、
   前記第１バイアス及び第２バイアス信号と前記出力端の電圧レベルとに応答し、前記出力端の電圧レベルが前記基準電圧より高い区間において前記プルアップ駆動信号を非アクティブにし、前記出力端の電圧レベルが前記基準電圧より低い区間において前記プルダウン駆動信号を非アクティブにさせる補助駆動制御手段と
   を備えたことを特徴とする半導体メモリ素子の電圧発生装置。
2. 前記電圧駆動手段が、
   電源電圧端にソースが接続され、前記出力端にドレインが接続され、前記プルアップ駆動信号をゲート入力とするプルアップＰＭＯＳトランジスタと、
   接地電圧端にソースが接続され、前記出力端にドレインが接続され、前記プルダウン駆動信号をゲート入力とするプルダウンＮＭＯＳトランジスタと
   を備えたことを特徴とする請求項１に記載の半導体メモリ素子の電圧発生装置。
3. 前記駆動信号生成手段が、
   前記電源電圧端とプルアップ駆動信号端との間に接続され、前記第３バイアス信号（前記電源電圧よりＰＭＯＳしきい電圧の分が低いレベルである）をゲート入力とする第１ＰＭＯＳトランジスタと、
   前記プルアップ駆動信号端と前記出力端との間に接続され、前記第１バイアス信号をゲート入力とする第１ＮＭＯＳトランジスタと、
   前記接地電圧端とプルダウン駆動信号端との間に接続され、前記第４バイアス信号−前記接地電圧よりＮＭＯＳしきい電圧の分が高いレベルである−をゲート入力とする第２ＮＭＯＳトランジスタと、
   前記プルダウン駆動信号端と前記出力端との間に接続され、前記第２バイアス信号をゲート入力とする第２ＰＭＯＳトランジスタと
   を備えたことを特徴とする請求項２に記載の半導体メモリ素子の電圧発生装置。
4. 前記補助駆動制御手段が、
   前記出力端にソースが接続され、前記第１バイアス信号をゲート入力とする第３ＮＭＯＳトランジスタと、
   前記電源電圧端にソースが接続され、前記第３ＮＭＯＳトランジスタのドレインにゲートとドレインとが共通接続された第３ＰＭＯＳトランジスタと、
   前記電源電圧端にソースが接続され、前記プルアップ駆動信号端にドレインが接続され、第３ＰＭＯＳトランジスタのドレインにゲートが接続された第４ＰＭＯＳトランジスタと、
   前記出力端にソースが接続され、前記第２バイアス信号をゲート入力とする第５ＰＭＯＳトランジスタと、
   前記接地電圧端にソースが接続され、前記第５ＰＭＯＳトランジスタのドレインにゲートとドレインとが共通接続された第４ＮＭＯＳトランジスタと、
   前記接地電圧端にソースが接続され、前記プルダウン駆動信号端にドレインが接続され、第４ＮＭＯＳトランジスタのドレインにゲートが接続された第５ＮＭＯＳトランジスタと、
   を備えたことを特徴とする請求項３に記載の半導体メモリ素子の電圧発生装置。
5. 前記補助駆動制御手段が、
   前記出力端にソースが接続され、前記第１バイアス信号をゲート入力とする第３ＮＭＯＳトランジスタと、
   前記電源電圧端にソースが接続され、前記第３ＮＭＯＳトランジスタのドレインにゲートとドレインとが共通接続された第３ＰＭＯＳトランジスタと、
   前記電源電圧端にソースが接続され、第３ＰＭＯＳトランジスタのドレインにゲートが接続された第４ＰＭＯＳトランジスタと、
   前記第４ＰＭＯＳトランジスタのドレインと前記接地電圧端との間に接続された第１抵抗と、
   前記接地電圧端にソースが接続され、前記プルダウン駆動信号端にドレインが接続され、前記第４ＰＭＯＳトランジスタのドレインにゲートが接続された第４ＮＭＯＳトランジスタと、
   前記出力端にソースが接続され、前記第２バイアス信号をゲート入力とする第５ＰＭＯＳトランジスタと、
   前記接地電圧端にソースが接続され、前記第５ＰＭＯＳトランジスタのドレインにゲートとドレインとが共通接続された第５ＮＭＯＳトランジスタと、
   前記接地電圧端にソースが接続され、第５ＮＭＯＳトランジスタのドレインにゲートが接続された第６ＮＭＯＳトランジスタと、
   前記電源電圧端と前記第６ＮＭＯＳトランジスタのドレインとの間に接続された第２抵抗と、
   前記電源電圧端にソースが接続され、前記プルアップ駆動信号端にドレインが接続され、前記第６ＮＭＯＳトランジスタのドレインにゲートが接続された第６ＰＭＯＳトランジスタと
   を備えたことを特徴とする請求項３に記載の半導体メモリ素子の電圧発生装置。
6. 前記第１バイアス信号が、前記基準電圧よりＮＭＯＳしきい電圧の分高く、前記第２バイアス信号が、前記基準電圧よりＰＭＯＳしきい電圧の分が低いレベルであることを特徴とする請求項４又は５に記載の半導体メモリ素子の電圧発生装置。
7. 前記電源電圧が、コア電圧であることを特徴とする請求項４又は６に記載の半導体メモリ素子の電圧発生装置。
8. 電源電圧のハーフレベルを有する基準電圧を利用して互いに異なるレベルを有する第５バイアス信号、第６バイアス信号、第７バイアス信号、第８バイアス信号を生成するバイアス信号生成手段（前記第５バイアス信号は、前記基準電圧より予定したレベルの分高く、前記第６バイアス信号は、前記基準電圧より予定したレベルの分低いレベルである）と、
   前記第５バイアス及び第７バイアス信号が印加されて出力端（ハーフ電圧端）の電圧レベルに応答し、プルアップ駆動信号を生成し、前記第６バイアス及び第８バイアス信号が印加されて前記出力端の電圧レベルに応答してプルダウン駆動信号を生成する駆動信号生成手段と、
   前記プルアップ駆動信号及び前記プルダウン駆動信号に応答して前記出力端をプルアップ／プルダウン駆動する電圧駆動手段と、
   前記第５バイアス及び第６バイアス信号と、前記出力端の電圧レベルに応答して、前記出力端の電圧レベルが前記基準電圧より低い区間において前記出力端を補助的にプルアップ駆動し、前記出力端の電圧レベルが前記基準電圧より高い区間において前記出力端を補助的にプルダウン駆動する補助駆動手段と
   を備えたことを特徴とする半導体メモリ素子の電圧発生装置。
9. 前記電圧駆動手段が、
   電源電圧端にソースが接続され、前記出力端にドレインが接続され、前記プルアップ駆動信号をゲート入力とするプルアップＰＭＯＳトランジスタと、
   接地電圧端にソースが接続され、前記出力端にドレインが接続され、前記プルダウン駆動信号をゲート入力とするプルダウンＮＭＯＳトランジスタと
   を備えたことを特徴とする請求項８に記載の半導体メモリ素子の電圧発生装置。
10. 前記駆動信号生成手段が、
    前記電源電圧端とプルアップ駆動信号端との間に接続され、前記第７バイアス信号（前記電源電圧よりＰＭＯＳしきい電圧の分が低いレベルである）をゲート入力とする第６ＰＭＰＳトランジスタと、
    前記プルアップ駆動信号端と前記出力端との間に接続され、前記第５バイアス信号をゲート入力とする第６ＮＭＰＳトランジスタと、
    前記接地電圧端とプルダウン駆動信号端との間に接続され、前記第８バイアス信号（前記接地電圧よりＮＭＯＳしきい電圧の分が高いレベルである）をゲート入力とする第７ＮＭＰＳトランジスタと、
    前記プルダウン駆動信号端と前記出力端との間に接続され、前記第６バイアス信号をゲート入力とする第７ＰＭＰＳトランジスタと
    を備えたことを特徴とする請求項９に記載の半導体メモリ素子の電圧発生装置。
11. 前記補助駆動手段が、
    前記出力端にソースが接続され、前記電源電圧端にドレインが接続され、前記第５バイアス信号をゲート入力とする第８ＮＭＰＳトランジスタと、
    前記出力端にソースが接続され、前記接地電圧端にドレインが接続され、前記第６バイアス信号をゲート入力とする第８ＰＭＰＳトランジスタと
    を備えたことを特徴とする請求項１０に記載の半導体メモリ素子の電圧発生装置。
12. 前記第５バイアス信号が、前記基準電圧よりＮＭＯＳしきい電圧の分高く、前記第６バイアス信号が、前記基準電圧よりＰＭＯＳしきい電圧の分が低いレベルであることを特徴とする請求項１１に記載の半導体メモリ素子の電圧発生装置。
13. 前記電源電圧が、コア電圧であることを特徴とする請求項１２に記載の半導体メモリ素子の電圧発生装置。
14. 電源電圧のハーフレベルを有する基準電圧を利用して互いに異なるレベルを有する第９バイアス信号、第１０バイアス信号、第１１バイアス信号、第１２バイアス信号を生成するバイアス信号生成手段（前記第９バイアス信号は、前記基準電圧より予定されたレベルの分高く、前記第１０バイアス信号は、前記基準電圧より予定されたレベルの分低いレベルである）と、
    前記第９バイアス及び第１１バイアス信号が印加されて出力端（ハーフ電圧端）の電圧レベルに応答して前記プルアップ駆動信号を生成し、前記第１０バイアス及び第１２バイアス信号が印加されて前記出力端の電圧レベルに応答して前記プルダウン駆動信号を生成する駆動信号生成手段と、
    前記プルアップ駆動信号に応答して前記出力端をプルアップ駆動するプルアップＰＭＯＳトランジスタと、
    前記プルダウン駆動信号に応答して前記出力端をプルダウン駆動するプルダウンＮＭＯＳトランジスタと、
    アクティブ信号に応答して前記プルアップＰＭＯＳトランジスタの基板バイアス電圧として前記電源電圧又は前記電源電圧より高い電圧を選択的に印加する第１多重化手段と、
    前記アクティブ信号に応答して前記プルダウンＮＭＯＳトランジスタの基板バイアス電圧として接地電圧又は前記接地電圧より低い電圧を選択的に印加する第２多重化手段と
    を備えたことを特徴とする半導体メモリ素子の電圧発生装置。
15. 前記電源電圧が、コア電圧であり、前記出力端が、ビットラインプリチャージ電圧端であることを特徴とする請求項１４に記載の半導体メモリ素子の電圧発生装置。
16. 前記第１多重化手段が、
    前記アクティブ信号及びその反転信号に制御され、アクティブ区間において前記コア電圧を出力する第１伝送ゲートと、
    前記アクティブ信号及びその反転信号に制御されて、待機区間において外部電源電圧を出力する第２伝送ゲートと
    を備えたことを特徴とする請求項１５に記載の半導体メモリ素子の電圧発生装置。
17. 前記第２多重化手段が、
    前記アクティブ信号及びその反転信号に制御されて、アクティブ区間において前記接地電圧を出力する第３伝送ゲートと、
    前記アクティブ信号及びその反転信号に制御されて、待機区間においてバックバイアス電圧を出力する第４伝送ゲートと
    を備えたことを特徴とする請求項１６に記載の半導体メモリ素子の電圧発生装置。

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