JP2006146868A - 半導体装置用の内部電圧発生器 - Google Patents
半導体装置用の内部電圧発生器 Download PDFInfo
- Publication number
- JP2006146868A JP2006146868A JP2005155692A JP2005155692A JP2006146868A JP 2006146868 A JP2006146868 A JP 2006146868A JP 2005155692 A JP2005155692 A JP 2005155692A JP 2005155692 A JP2005155692 A JP 2005155692A JP 2006146868 A JP2006146868 A JP 2006146868A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- node
- transistor
- driver
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
- G05F3/247—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the supply voltage
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Automation & Control Theory (AREA)
- General Physics & Mathematics (AREA)
- Radar, Positioning & Navigation (AREA)
- Nonlinear Science (AREA)
- Electromagnetism (AREA)
- Computer Hardware Design (AREA)
- Power Engineering (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Control Of Electrical Variables (AREA)
- Dram (AREA)
- Semiconductor Integrated Circuits (AREA)
- Logic Circuits (AREA)
- Amplifiers (AREA)
Abstract
【課題】電源電圧の変動と無関係に一定の電圧を出力することができる半導体装置用の内部電圧発生器を提供すること。
【解決手段】電源電圧と第1ノードaの間に接続された第1トランジスターP3、第1ノードと第2ノーcの間に接続された第2トランジスターN2、電源電圧と第3ノードbの間に接続された第3トランジスターP4、第3ノードと第2ノードの間に接続された第4トランジスターN4、及び第2ノードと接地の間に接続された第5トランジスターN3を備え、第1及び第3トランジスターのゲートがともに第1ノードに接続されているカレントミラー部201と、カレントミラー部の第1及び第3ノードからの出力信号によって制御される第1ドライバー202と、第1ドライバーの出力信号によって制御される第2ドライバー203と、第2ドライバーの出力ノードと接地の間に接続された分圧器204とを具備する。
【選択図】図2
【解決手段】電源電圧と第1ノードaの間に接続された第1トランジスターP3、第1ノードと第2ノーcの間に接続された第2トランジスターN2、電源電圧と第3ノードbの間に接続された第3トランジスターP4、第3ノードと第2ノードの間に接続された第4トランジスターN4、及び第2ノードと接地の間に接続された第5トランジスターN3を備え、第1及び第3トランジスターのゲートがともに第1ノードに接続されているカレントミラー部201と、カレントミラー部の第1及び第3ノードからの出力信号によって制御される第1ドライバー202と、第1ドライバーの出力信号によって制御される第2ドライバー203と、第2ドライバーの出力ノードと接地の間に接続された分圧器204とを具備する。
【選択図】図2
Description
本発明は、半導体装置に使用される内部電圧発生器に関し、特に、供給電圧の変動に関係無く一定の電圧を出力することができる内部電圧発生器に関する。
一般的に、メモリ装置のような半導体装置は超高速、低電力の要求に応じて供給電圧(VDD)をそれより低い内部電圧(Vint)に変換して使用する。このため、半導体装置は多様な機能を有する複数の内部電圧発生器を具備する。
図1は、従来の内部電圧発生器の一例を示す回路図である。
図1に示す内部電圧発生器の動作説明をする前に、図1において使用される信号の意味を先ず説明する。
図1において、信号actは、半導体装置が電力消費の多いアクティブモードに入る時にイネーブルされるアクティブモード信号であり、信号testは、テスト用信号であり、信号Powerupは、回路に印加される供給電圧VDD、VSSが安定したレベルに到達したか否かを示すパワーアップ信号である。そして、基準電圧VREFは、半導体装置の外部または内部で生成された基準電圧を示す。電圧Vinternalはアクティブモードで動作する半導体装置の内部回路に印加される内部電圧を示し、電圧VintREFは分圧器(内部電圧Vinternal出力ノードと接地との間に接続されている回路)の出力信号であって、内部電圧Vinternalの1/2程度の電圧値になる。
図1において、P1〜P9はPMOSトランジスターを示し、N1〜N7はNMOSトランジスターを示す。
図1の内部電圧発生器は、通常、信号act、testがすべてハイレベル、且つパワーアップ信号Powerupがハイレベルの場合に動作する。
内部電圧発生器の動作において、基準電圧VREFが電圧VintREFより高い場合、トランジスターN4に流れる電流に比べてトランジスターN2に流れる電流の量が増加する。よって、ノードaの電圧がノードcの電圧より低くなる。よって、トランジスターN5のゲート電圧が徐徐に上昇して、ノードdの電圧が徐徐に降下する。その結果、トランジスターP8に流れる電流の量が増加して、内部電圧Vinternalが漸増する。この過程は、電圧VintREFが基準電圧VREFと同じになるまで続く。
ところが、図1を用いて説明した従来の技術では、生成された内部電圧Vinternalは、基準電圧VREFの2倍になった以後でも、供給電圧VDDが増加する場合、正の勾配で増加するという問題点があった。
これはデザインルールの減少によって発生するトランジスターの特性によるものであり、このような現象は特にチャンネル長変調と関連している。
チャンネル長変調とは、デザインルールが減少してトランジスターのゲート長が減ることによって現われる現象である。すなわち、トランジスターのソースとドレーンに印加されるバイアス電圧によって形成された電界の影響で、飽和領域であるvds≧vgs-vtの領域で実効チャンネル長が減少するにも関わらず電流Idsが増加する現象である。ここで、vdsはドレーン-ソース間の電圧を示し、vgsはゲート-ソース間の電圧を示し、vtはしきい値電圧を示す。
このような理由によって、内部電圧Vinternalが基準電圧VREFの2倍になった以後でも供給電圧VDDが増加する場合、ノードaが充分にハイレベルを維持しているにも関わらずトランジスターP1のvds電圧の増加によってトランジスターP1に流れる電流が漸増する。その結果、トランジスターN5のゲート電圧が増加してノードdの電圧が減少する。よって、内部電圧Vinternalが増加する。
以上で説明したように、デザインルールの縮小によってトランジスターにチャンネル長変調現象が発生する。それによって、供給電圧が変わる場合、安定した電圧を維持しなければならない内部電圧が変動してしまうという問題点がある。
内部電圧の変動は半導体装置の動作信頼度を落とすことにつながり、その結果、半導体装置の誤動作を誘発してしまうという問題点がある。
本発明は、上述した従来の技術の問題点を解決するためになされたものであり、外部供給電圧が変動しても安定した内部電圧を出力することができる内部電圧発生器を提供することを目的とする。
このために、本発明は、カレントミラー部の構造を変更して、内部電圧が目標値に達した場合、トランジスターP6に流れる電流を遮断することで、トランジスターのチャンネル長変調現象を根本的に防ぐことができる方法を提供することを目的とする。
上記の課題を解決するために、本発明に係る半導体装置用の内部電圧発生器は、電源電圧及び第1ノードの間に接続された第1トランジスターと、前記第1ノード及び第2ノードの間に接続された第2トランジスターと、電源電圧及び第3ノードの間に接続された第3トランジスターと、前記第3ノード及び前記第2ノードの間に接続された第4トランジスターと、前記第2ノード及び接地の間に接続された第5トランジスターとを具備し、前記第1及び第3トランジスターのゲートがともに前記第1ノードに接続されているカレントミラー部と、前記カレントミラー部の第1ノード及び第3ノードから出力される出力信号によって制御される第1ドライバーと、前記第1ドライバーの出力信号によって制御される第2ドライバーと、前記第2ドライバーの出力ノード及び接地の間に接続された分圧器とを具備する。ここで、前記第2トランジスターのゲートに基準電圧が印加されて、前記第4トランジスターのゲートに前記分圧器の出力信号が印加され、前記第2ドライバーの出力ノードから内部電圧が出力される。
本発明では、基準電圧が前記分圧器の出力信号の電圧より高い場合には、前記第2ドライバーがターンオンされて前記第2ドライバーの出力ノードに前記電源電圧が供給され、前記分圧器の出力信号の電圧が前記基準電圧より高い場合には、前記第2ドライバーがターンオフされて前記第2ドライバーの出力ノードへの前記電源電圧の供給が遮断される。
本発明に係る内部電圧発生器は、電源電圧(VDD)の変化によって内部電圧(Vinternal)が変動する問題を解決することができるので、半導体装置の動作の信頼性を高めることができる。
以下、添付の図面を参照して本発明の好ましい実施の形態を具体的に説明する。
図2は、本発明の好ましい実施の形態に係る半導体装置用の内部電圧発生器を示す回路図である。
図2に示すように、本実施の形態に係る半導体装置用の内部電圧発生器は、初期動作時に使用される信号を処理する信号処理回路(内部電圧回路を除いた回路)と、本発明の具現化を可能にする動作回路201〜204とにより構成される。ここで、注目すべきことは、以下では半導体装置が信号処理回路と動作回路とに区分されて説明されるが、本発明の技術的思想の特徴は動作回路にあることである。
図2に示した回路の構成及びその動作を説明する前に、図2において使用される信号の意味を先に説明する。
図2で、信号actは、半導体装置が電力消費の多いアクティブモードに入る時にイネーブルされるアクティブモード信号であり、信号testは、テスト用信号であり、信号Powerupは、回路に印加される供給電圧VDD、VSSが安定したレベルに到達したか否かを示すパワーアップ信号である。そして、基準電圧VREFは半導体装置の外部または内部で生成された基準電圧を示す。電圧Vinternalはアクティブモードで動作する半導体装置の内部回路に印加される内部電圧を示し、電圧VintREFは分圧器204の出力信号であって、内部電圧Vinternalの1/2程度の電圧値を有するフィードバック電圧を示す。
図2に示すように、半導体装置用の内部電圧発生器は、信号act、testを受信するナンドゲートNAND1と、ナンドゲートNAND1の出力信号を受信するインバーターINV1と、インバーターINV1の出力信号によって制御されるPMOSトランジスターP2、P5、P7及びNMOSトランジスターN3、N7と、PMOSトランジスターP1及びNMOSトランジスターN1からなる動作調節部と、カレントミラー部201と、カレントミラー部201のノードa及びノードbから出力される出力信号によって制御される第1ドライバー202と、第1ドライバー202の出力信号によって制御される第2ドライバー203と、第2ドライバー203の出力電圧である内部電圧vinternalを半分に減少させて出力する分圧器204とを具備する。
カレントミラー部201は、電源電圧VDD及びノードaの間に接続されたトランジスターP3と、ノードa及びノードcの間に接続されたトランジスターN2と、電源電圧VDD及びノードbの間に接続されたトランジスターP4と、ノードb及びノードcの間に接続されたトランジスターN4と、ノードc及び接地電圧VSSの間に接続されたトランジスターN3とを備えている。カレントミラー部201のトランジスターP3、P4の共通ゲートはノードaと接続されている。トランジスターN2のゲートには基準電圧VREFが印加され、トランジスターN4のゲートには分圧器204の出力電圧VintVREFが印加される。
インバーターINV1の出力ノードはトランジスターP2のゲートと接続され、トランジスターP2は電源電圧VDDとノードaとの間に接続される。また、インバーターINV1の出力ノードはトランジスターP5のゲートと接続され、トランジスターP5は電源電圧VDDとノードbとの間に接続される。
動作調節部(P1、N1)は電源電圧VDDと接地電圧VSSとの間に直列接続されたトランジスターP1、N1により構成される。図2に示されているように、トランジスターN1のゲートノードとドレーンノードは互いに接続されている。
カレントミラー部201のノードaの電圧レベルは動作調節部(P1、N1)のトランジスターP1のゲートに印加される。
第1ドライバー202は電源電圧VDDと接地電圧VSSとの間に直列接続されたトランジスターP6、N5で構成される。トランジスターP6のゲートはカレントミラー部201のノードbと接続され、トランジスターN5のゲートはトランジスターN1のゲートと接続される。
トランジスターP7は電源電圧VDDと第1ドライバー202の出力ノードdとの間に位置し、トランジスターP7のゲートはインバーターINV1の出力ノードと接続される。
第2ドライバー203は電源電圧VDDと接地電圧VSSとの間に直列接続されたトランジスターP8、N6、及びN7により構成される。ノードdはトランジスターP8のゲートと接続され、トランジスターN6のゲートは電源電圧VDDと接続され、トランジスターN7のゲートはインバーターINV1の出力ノードと接続される。
トランジスターP9は電源電圧VDDと第2ドライバー203の出力ノードeとの間に位置し、トランジスターP9のゲートにはパワーアップ信号Powerupが印加される。ノードeから出力される電圧は内部電圧Vinternalである。
分圧器204は、ノードeと接地電圧VSSとの間に位置し、内部電圧Vinternalレベルの1/2の電圧VintREFを出力する。分圧器の回路は様々な回路で具現可能である。分圧器204の出力信号VintREFはカレントミラー部201のトランジスターN4のゲートに印加される。
以下、図2に示されている内部電圧発生器の動作を説明する。
先ず、電源電圧VDDが一定のレベルに到逹する前にはパワーアップ信号Powerupはローレベルを維持する。この場合、内部電圧Vinternalは電源電圧VDDのレベルに追従する。
次に、電源電圧VDDが一定のレベルに到逹した後にはパワーアップ信号Powerupはハイレベルに遷移する。この場合、トランジスターP9はターンオフされて、内部電圧Vinternalの出力レベルは信号act、testの論理レベルによって決定される。
以下、電源電圧VDDが一定のレベルを超過した場合、すなわち、安定レベルに到逹した後の動作を説明する。
先ず、半導体装置がアクティブモードではない場合、すなわち、待機モードにある場合について説明する。待機モードの場合、信号actはローレベル、即ちディスエイブル状態にある。よって、インバーターINV1の出力はローレベルである。インバーターINV1の出力がローレベルであるので、カレントミラー部201はディスエイブル状態にされ、トランジスターP8はターンオンされる。よって、トランジスターP8を通じて電源電圧VDDがノードeに伝達される。その結果、半導体装置の内部電圧Vinternalは電源電圧VDDと等しい電圧レベルになる。
次に、半導体装置がアクティブモードにある場合について説明する。アクティブモードの場合、信号actはハイレベルにイネーブルされる。なお、内部電圧発生器の動作は、テスト信号testの論理レベルによって決定される。
先ず、半導体装置がアクティブモードにあり、且つテスト信号testがローレベルにイネーブルされた場合について説明する。ここで、テスト信号testがローレベルであるということは半導体装置がテストモードにあることを示す。この場合、インバーターINV1の出力電圧はローレベルであるので、内部電圧発生器の動作は、上記した待機モードの場合と同じである。
次に、半導体装置がアクティブモードにあり、テスト信号testがハイレベルにディスエイブルされた場合について説明する。ここで、テスト信号testがハイレベルということは、半導体装置がテストモードではないことを示す。この場合、インバーターINV1の出力電圧はハイレベルである。よって、トランジスターN3、N7がターンオンされ、トランジスターP2、P5、P7はターンオフされる。よって、カレントミラー部201、第1、第2ドライバ202、203、及び分圧器204は正常に動作する。
内部電圧発生器が正常に動作する場合、内部電圧Vinternalの変動過程は、基準電圧VREFと分圧器の出力電圧VintREFの大小に依存する。ここで、基準電圧VREFはパワーアップ信号Powerupがハイレベルに遷移する前にセットアップされていなければならない。
全体的な回路動作の理解のために、まずカレントミラー部201の動作を説明する。
回路が初期化されているかどうかを検出するパワーアップ信号Powerupがハイレベルにイネーブルされ、半導体装置がアクティブモードにあることを示すハイレベルの信号actが内部電圧生成器に印加される。さらに、半導体装置がテストモードではない場合、すなわち、信号testがハイレベルにディスエイブルされている場合、インバーターINV1の出力電圧はハイレベルになる。よって、トランジスターP2、P5、P7はターンオフされ、トランジスターN3、N7はターンオンされて、カレントミラー部201が動作する。
先ず、基準電圧VREFが分圧器204の出力電圧VintREFより低い場合について説明する。
この場合、ノードbの電圧はローレベルにシフトされて、第1ドライバー202の第1プルアップトランジスターであるトランジスターP6をターンオンさせる。第1プルアップトランジスターP6がターンオンされると、ノードdの電位は電源電圧VDDレベルに上昇する。従って、第2ドライバー203のプルアップトランジスターP8はターンオフされる。その結果、内部電圧Vinternalは以前の電圧を維持する。しかし、時間がたつにつれて、内部電圧Vinternalは少しずつ降下する。これは継続的なアクティブ動作による電力消費の結果である。
次に、基準電圧VREFが分圧器204の出力電圧VintREFより高い場合について説明する。
この場合、ノードcの電圧はローレベルにシフトされてトランジスターP1をターンオンさせる。同時に、トランジスターP3、P4もターンオンされる。これによって、ノードbはハイレベルに遷移して第1プルアップトランジスターP6をターンオフさせる。
トランジスターP1がターンオンされると、第1ドライバー202の第1プルダウントランジスターN5がターンオンされる。よって、ノードdはローレベルの電位となる。これにより、プルアップトランジスターP8がターンオンされて電源電圧VDDをノードeに供給する。その結果、内部電圧Vinternalの電位レベルが上昇する。
分圧器204は内部電圧Vinternalの1/2の電圧を出力する。よって、内部電圧が上昇する場合、トランジスターN4のゲートに印加される分圧器204の出力電圧VintREFも上昇する。
最終的に、内部電圧Vinternalが基準電圧VREFの2倍になるまで、上記の過程は継続される。特に、アクティブモードでの動作が連続的に遂行されて、電力消費が増大して内部電圧Vinternalが低くなる場合、内部電圧を上昇させるフィードバック動作が繰り返される。
従来の技術と比べて、上記で説明した本発明の動作特性は次のようである。
図1と比較すれば分かるように、図2に示された本発明のカレントミラー部201の負荷トランジスターP3、P4が従来の技術とは異なる接続を有している。
本発明と従来技術の差異は次のようである。
例えば、基準電圧VREFが電圧VintREFより高い場合を例に、その差異について説明する。
図1に示す従来技術の場合、ノードaの電位は相対的に低くなって、ノードbの電位は相対的に高くなる。ノードaの電位が低くなるので、トランジスターP1はターンオンされて、トランジスターN5に流れる電流は漸増する。その結果、ノードdの電位は低くなる。しかし、ノードbの電位がノードaの電位より相対的に高いにもかかわらず、電源電圧が上昇してトランジスターP6のvdsが上昇する場合、チャンネル長変調現象によってトランジスターP6に流れる電流も増加する。よって、ノードdの電位が低電圧を充分に維持することができない。このために、内部電圧を短時間内に所望の電圧レベルまで到達させるのに問題があった。
一方、本発明の場合、図2から分かるように、ノードaの電位が低くなる場合、トランジスターP4のゲート電位も同時に低くなる。よって、ノードbの電位が急速に上昇し、トランジスターP6のターンオフ速度が速くなる。その結果、ノードdでの電圧降下速度は図1の場合より速くなる。
すなわち、図1の場合、トランジスターP6が完全にターンオフされた状態ではないので、電源電圧はトランジスターP6を通じてノードdに供給される。それによって、トランジスターN5によるノードdのプルダウン効果が遅いという問題点があった。
対照的に、図2に示された本発明の場合、トランジスターP6が完全にターンオフされるので、トランジスターN5によるノードdのプルダウン効果が改善される。
図3ないし図5は、従来技術と本発明との技術的差を示す勾配特性のシミュレーション結果を示すグラフである。それらの図面において、点線は従来技術の場合を示し、実線は本発明の場合を示す。
図3は、従来技術と本発明の間の内部電圧の比較を示す図である。
図3から分かるように、電源電圧VDD(横軸)が1.75V以上の場合、従来の技術による内部電圧(縦軸)は緩やかに増加するが、本発明に係る内部電圧は一定のレベルで安定している。
図4は、従来技術と本発明の間の電力消費量の比較を電流値で示すものである。
図4から分かるように、動作領域(電源電圧が1.5V〜2、5V)で両者の電力消費量がほとんど同じである。
図5は、従来技術と本発明の間の駆動能力の比較を示す図である。
図5に示すように、電源電圧VDD(横軸)が80mV〜170mVの区間において、本発明に係る内部電圧(縦軸)の駆動能力が従来技術に比べて優れていることが分かる。
以上から分かるように、本願発明は、従来技術に比べて電力消費量がほぼ同じであるが、安定した内部電圧を出力し、駆動能力が大きい点において優れていることが分かる。
以上では、本発明を実施の形態によって詳細に説明したが、本発明は上記の実施の形態によって限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できるであろう。
201 カレントミラー部201
202 第1ドライバー
203 第2ドライバー
204 分圧器
P1〜P9 PMOSトランジスター
N1〜N7 NMOSトランジスター
202 第1ドライバー
203 第2ドライバー
204 分圧器
P1〜P9 PMOSトランジスター
N1〜N7 NMOSトランジスター
Claims (6)
- 電源電圧及び第1ノードの間に接続された第1トランジスターと、前記第1ノード及び第2ノードの間に接続された第2トランジスターと、前記電源電圧及び第3ノードの間に接続された第3トランジスターと、前記第3ノード及び前記第2ノードの間に接続された第4トランジスターと、前記第2ノード及び接地の間に接続された第5トランジスターとを備え、前記第1及び第3トランジスターのゲートがともに前記第1ノードに接続されているカレントミラー部と、
前記カレントミラー部の前記第1ノード及び前記第3ノードから出力される出力信号によって制御される第1ドライバーと、
前記第1ドライバーの出力信号によって制御される第2ドライバーと、
前記第2ドライバーの出力ノード及び接地の間に接続された分圧器とを具備し、
前記第2トランジスターのゲートに基準電圧が印加され、
前記第4トランジスターのゲートに前記分圧器の出力信号が印加され、
前記第2ドライバーの出力ノードから内部電圧が出力されることを特徴とする半導体装置用の内部電圧発生器。 - 前記基準電圧が前記分圧器の出力信号の電圧より高い場合には、前記第2ドライバーがターンオンされ、前記第2ドライバーの出力ノードに前記電源電圧が供給され、
前記分圧器の出力信号の電圧が前記基準電圧より高い場合には、前記第2ドライバーがターンオフされ、前記第2ドライバーの出力ノードへの前記電源電圧の供給が遮断されることを特徴とする請求項1に記載の半導体装置用の内部電圧発生器。 - 前記分圧器の出力信号の電圧レベルは、前記第2ドライバーの出力ノードから出力される前記内部電圧レベルの約半分であることを特徴とする請求項1に記載の半導体装置用の内部電圧発生器。
- 前記カレントミラー部の出力信号は、前記第1ノードでの電圧レベルと前記第3ノードでの電圧レベルを含むことを特徴とする請求項1に記載の半導体装置用の内部電圧発生器。
- 前記第1ドライバーは、第1プルアップトランジスターと第1プルダウントランジスターを具備し、
前記基準電圧が前記分圧器の出力信号の電圧より高い場合には、前記第1プルダウントランジスターがターンオンされ、
前記分圧器の出力信号の電圧が前記基準電圧より高い場合には、前記第1プルアップトランジスターがターンオンされ、
前記第1プルダウントランジスターがターンオンされる場合のみ、前記第2ドライバーがターンオンされ、前記第2ドライバーの出力ノードに前記電源電圧が供給されることを特徴とする請求項4に記載の半導体装置用の内部電圧発生器。 - 前記分圧器の出力信号の電圧レベルは、前記第2ドライバーの出力ノードから出力される前記内部電圧レベルの約半分であることを特徴とする請求項5に記載の半導体装置用の内部電圧発生器。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020040093118A KR100587087B1 (ko) | 2004-11-15 | 2004-11-15 | 반도체 장치용 내부전압 발생기 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2006146868A true JP2006146868A (ja) | 2006-06-08 |
Family
ID=36385649
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005155692A Pending JP2006146868A (ja) | 2004-11-15 | 2005-05-27 | 半導体装置用の内部電圧発生器 |
Country Status (4)
Country | Link |
---|---|
US (1) | US20060103452A1 (ja) |
JP (1) | JP2006146868A (ja) |
KR (1) | KR100587087B1 (ja) |
TW (1) | TW200615967A (ja) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20070069809A1 (en) * | 2005-09-29 | 2007-03-29 | Hynix Semiconductor Inc. | Internal voltage generator |
US20080042730A1 (en) * | 2006-06-29 | 2008-02-21 | Hynix Semiconductor Inc. | Internal voltage generating circuit and method for generating internal voltage using the same |
KR100884340B1 (ko) * | 2006-12-29 | 2009-02-18 | 주식회사 하이닉스반도체 | 내부전압 발생 장치 |
KR101036923B1 (ko) * | 2009-12-30 | 2011-05-25 | 주식회사 하이닉스반도체 | 반도체 장치 |
KR102461866B1 (ko) * | 2018-03-27 | 2022-11-02 | 에스케이하이닉스 주식회사 | 전압 생성 회로 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5087830A (en) * | 1989-05-22 | 1992-02-11 | David Cave | Start circuit for a bandgap reference cell |
JPH0782404B2 (ja) * | 1989-07-11 | 1995-09-06 | 日本電気株式会社 | 基準電圧発生回路 |
JPH05312850A (ja) * | 1992-05-12 | 1993-11-26 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
JP2851767B2 (ja) * | 1992-10-15 | 1999-01-27 | 三菱電機株式会社 | 電圧供給回路および内部降圧回路 |
KR0183874B1 (ko) * | 1996-05-31 | 1999-04-15 | 김광호 | 반도체 메모리장치의 내부 전원전압 발생회로 |
US6066944A (en) * | 1999-02-18 | 2000-05-23 | National Semiconductor Corporation | High speed current mirror circuit and method |
JP2003283321A (ja) * | 2002-03-27 | 2003-10-03 | Mitsubishi Electric Corp | 内部電源電位発生回路 |
KR20040011790A (ko) * | 2002-07-30 | 2004-02-11 | 삼성전자주식회사 | 반도체 메모리 장치의 셀 어레이 전원전압 발생회로 |
KR20040044581A (ko) * | 2002-11-21 | 2004-05-31 | 삼성전자주식회사 | 반도체 메모리 장치의 내부 전원전압 발생회로 |
JP4666342B2 (ja) * | 2004-07-26 | 2011-04-06 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
-
2004
- 2004-11-15 KR KR1020040093118A patent/KR100587087B1/ko not_active IP Right Cessation
-
2005
- 2005-05-04 US US11/121,620 patent/US20060103452A1/en not_active Abandoned
- 2005-05-09 TW TW094114968A patent/TW200615967A/zh unknown
- 2005-05-27 JP JP2005155692A patent/JP2006146868A/ja active Pending
Also Published As
Publication number | Publication date |
---|---|
TW200615967A (en) | 2006-05-16 |
US20060103452A1 (en) | 2006-05-18 |
KR100587087B1 (ko) | 2006-06-08 |
KR20060053427A (ko) | 2006-05-22 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7525345B2 (en) | Swing limiter | |
US20070188194A1 (en) | Level shifter circuit and method thereof | |
US6778460B1 (en) | Semiconductor memory device and method for generation of core voltage | |
JP2007095282A (ja) | 電圧発生装置 | |
US11722132B2 (en) | Semiconductor integrated circuit device and semiconductor system including the same | |
US9819332B2 (en) | Circuit for reducing negative glitches in voltage regulator | |
KR100954110B1 (ko) | 파워업 신호 생성회로 및 그를 이용한 집적회로 | |
KR20130064370A (ko) | 반도체 장치 및 그 동작방법 | |
US8362827B2 (en) | Semiconductor device including transistors that exercise control to reduce standby current | |
JP2006146868A (ja) | 半導体装置用の内部電圧発生器 | |
US9557788B2 (en) | Semiconductor memory device including array e-fuse | |
TWI408691B (zh) | 內部電壓產生器 | |
US10958267B2 (en) | Power-on clear circuit and semiconductor device | |
JP2006033864A (ja) | 電流駆動回路、及び電流駆動回路の動作方法 | |
US7881128B2 (en) | Negative word line voltage generator for semiconductor memory device | |
KR20170006910A (ko) | 레벨 쉬프터 | |
KR100904426B1 (ko) | 내부 전압 생성 회로 | |
US6586986B2 (en) | Circuit for generating internal power voltage in a semiconductor device | |
KR20180047209A (ko) | 레퍼런스 선택 회로 | |
KR20140002915A (ko) | 전원 회로 | |
JP2012109018A (ja) | 電圧発生装置 | |
JP2011061289A (ja) | 入力バッファ回路 | |
JP2003298410A (ja) | 半導体集積回路 | |
KR100554840B1 (ko) | 파워 업 신호 발생 회로 | |
US20120126874A1 (en) | Integrated circuit |