KR100464435B1 - 저 전력의 하프 전압 발생 장치 - Google Patents

저 전력의 하프 전압 발생 장치 Download PDF

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Abstract

반도체 메모리 장치의 어레이 전원 전압 등에 사용되는 하프 전압 발생 장치가 개시된다. 본 발명에 따른 하프 전압 발생 장치는, 입력측 버퍼부가 소정의 전압을 입력받아 전원 전압으로부터 소정의 제어 전압과 기준 전압을 출력할 때, 전압분배부가 상기 입력측 버퍼부에서 발생하는 소정의 제어 전압과 소정의 기준 전압에 응답하여 상기 전원 전압을 1/2로 분배하여 출력한다. 이에 따라, 커런트 미러부가 상기 입력측 버퍼부에서 발생하는 소정의 기준 전압을 입력받아 전류 미러로 동작하면, 출력측 버퍼부가 커런트 미러부의 전류 제한을 받으면서 전압분배부의 출력 전압의 제어를 받아 상기 전원 전압의 1/2 분배 전압을 출력한다. 다음에, 푸시풀 구동부는 출력측 버퍼부의 출력 전압의 제어를 받아, 전류 구동 능력이 증가된 상기 전원 전압의 1/2 분배 전압을 최종 출력 전압으로 출력한다. 따라서, 전력 소모가 작고, 공정, 전압, 온도, 부하 등의 환경 변화에도 안정적이고 신속한 응답 특성을 갖는 하프 전압을 발생시킬 수 있는 효과가 있으며, 이에 따라 반도체 메모리 장치의 어레이 등에 공급되는 프리차지 전원 전압 등으로 사용될 수 있다.

Description

저 전력의 하프 전압 발생 장치{Half Voltage generator of low power consumption}
본 발명은 하프 전압 발생 장치에 관한 것으로서, 특히, 반도체 메모리 장치의 어레이 전원 전압 등에 사용되는 하프(half) 전압(VCCA/2) 발생 장치에 관한 것이다.
하프 전압 발생 장치(Half VCC Generator)에서 발생하는 하프 전압은, DRAM등의 반도체 메모리 장치에서 메모리 셀 캐패시터(Memory Cell Capacitor) 전극의 신호 전하량을 결정하는 기준 전압으로 사용되거나 비트 라인(Bit Line) 또는 메모리 셀의 전하 충전이 충분하게 이루지게 하기 위한 프리차지(Precharge) 전압 등에 이용된다. 이외에도, 하프 전압 공급을 필요로 하는 반도체 집적회로 내에서 다양하게 이용될 수 있다. 그런데, 메모리 장치 등의 반도체 집적회로 내에서는 회로의 동작 속도가 증가하고 고집적화 되어감에 따라, 이러한 하프 전압 등을 공급하는 전압 발생 장치가 정밀한 전압을 발생시켜야 할 뿐만 아니라, 공정, 전압, 온도, 부하 등의 환경 변화에도 안정적이고 신속한 응답 특성을 가질 것이 요구된다.
도 1은 종래의 하프 전압 발생 장치의 회로도이다.
도 1을 참조하면, 종래의 하프 전압 발생 장치는 저항 2개(R1 및 R2), NMOS(n-channel metal oxide semiconductor) 2개(N1 및 N2), 및 PMOS(p-channel metal oxide semiconductor) 2개(P1 및 P2)로 이루어져 있다. 이와 같은 종래의 하프 전압 발생 장치는 R1 및 R2에 의해 VCCA 전압을 분배(divide)하고, 이와 같이 분배된 N1 및 P1 사이의 노드 전압은 구동 능력이 큰 푸시풀(Push-Pull) 단(N2 및 P2)을 구동하도록 하여, N1 및 P1 사이의 노드 전압을 그대로 출력 전압(Vout)으로 복사하도록 한다. 이때, 출력 전압(Vout)은 R1과 R2를 똑같이 하면, VCCA 전압의 절반에 해당하는 VCCA/2 전압으로 된다.
그런데, 도 1과 같이 회로를 구성할 경우, 항상 전류가 흐르는 바이어스 단의 전력 소모가 클 뿐만 아니라, 큰 부하 구동 능력을 갖도록 하기 위해 NMOS와 PMOS의 크기가 커지게 되고, 이에 따라 공정, 전압, 온도, 부하 등의 환경변화(PVT Variation)에 안정적이고 신속한 응답 특성을 가질 수가 없다.
도 2는 종래의 또 다른 하프 전압 발생 장치의 회로도이다.
도 2를 참조하면, 종래의 하프 전압 발생 장치는 로드(load) 역할을 하는 PMOS(Rp) 및 NMOS(Rn), NMOS 2개(N1 및 N2), 및 PMOS 2개(P1 및 P2)로 이루어져 있다. 이와 같은 종래의 하프 전압 발생 장치에서는, 바이어스(Bias) 단(Rp,Rn,N1,P1)의 Rp, Rn은 턴온(Turn On)저항으로 작용하고, N1과 P1, 및 Rp와 Rn이 서로 대칭적 구성이 되면 노드1(no1)에는 VCCA/2 전압이 된다. 이때, 노드2(no2), 노드3(no3)은 각각 'VCCA/2+Vtn1' 및 'VCCA/2-Vtp1' 전압으로 되고, 이와 같이 분배된 노드 전압(no2, no3)은 구동 능력이 큰 푸시풀 단(N2 및 P2)을 구동하도록 하여 출력 전압(Vout)을 발생시킨다. 출력 전압(Vout)은 N2 와 P2를 대칭적으로 구성하면, VCCA 전압의 절반에 해당하는 VCCA/2 전압으로 된다. 여기서, Vtn1과 Vtp1은 각각 N1 및 P1의 문턱 전압(threshold voltage)이다. 또한, P1의 벌크(Bulk)에 VCCA/2 전압이 인가되고, P2의 벌크에는 VCCA가 인가되도록 되어 있으므로, Vtp1<Vtp2로 되기 때문에, 결국 P2에 전류 패스(Path)가 형성되지 않아 푸시풀 단의 전력 소모가 작고, 어떤 환경 변화에 의해 Vout 전압이 변동되면 피드백(Feed Back)에 의해 Rp, Rn의 턴온 저항을 변화시킴으로써 Vout이 VCCA/2 전압으로 유지되도록 한다.
그런데, 도 2와 같이 회로를 구성할 경우에도, 항상 전류가 흐르는 바이어스 단의 전력 소모가 클 뿐만 아니라, 큰 부하 구동 능력을 갖기 위해 NMOS, PMOS의 크기를 크게 하여야 하고, 이에 따라 공정, 전압, 온도, 부하 등의 환경 변화에 안정적이고 신속한 응답 특성을 가질 수가 없다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 전력 소모가 작고 공정, 전압, 온도, 부하 등의 환경 변화에도 안정적이고 신속한 응답 특성을 갖는 하프 전압 발생 장치를 제공하는데 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 하프 전압 발생 장치의 회로도이다.
도 2는 종래의 또 다른 하프 전압 발생 장치의 회로도이다.
도 3은 본 발명에 따른 하프 전압 발생 장치의 블록도이다.
도 4는 본 발명에 따른 또 다른 하프 전압 발생 장치의 블록도이다.
도 5는 도 4에 도시된 본 발명에 따른 하프 전압 발생 장치의 구체적인 회로도이다.
상기의 기술적 과제를 달성하기 위한 본 발명에 따른 하프 전압 발생 장치는, 입력측 버퍼부, 전압분배부, 커런트 미러부, 출력측 버퍼부, 및 푸시풀 구동부를 구비한다.
상기 입력측 버퍼부는 소정의 전압을 입력받아 전원 전압으로부터 소정의 제어 전압과 소정의 기준 전압을 출력한다.
상기 전압분배부는 상기 소정의 제어 전압과 상기 소정의 기준 전압에 응답하여 상기 전원 전압을 1/2로 분배하여 출력한다.
상기 커런트 미러부는 상기 소정의 기준 전압을 입력받아 전류 미러로 동작한다.
상기 출력측 버퍼부는 상기 커런트 미러부의 전류 제한을 받고, 상기 전압분배부의 출력 전압의 제어를 받아 상기 전원 전압의 1/2 분배 전압을 출력한다.
상기 푸시풀 구동부는 상기 출력측 버퍼부의 출력 전압의 제어를 받아, 전류 구동 능력이 증가된 상기 전원 전압의 1/2 분배 전압을 출력한다.
상기의 기술적 과제를 달성하기 위한 본 발명에 따른 다른 하프 전압 발생장치는, 입력측 버퍼부, 전압분배부, 커런트 미러부, 이븐 출력측 버퍼부, 이븐 푸시풀 구동부, 오드 출력측 버퍼부, 및 오드 푸시풀 구동부를 구비한다.
상기 입력측 버퍼부는 소정의 전압을 입력받아 전원 전압으로부터 소정의 제어 전압과 소정의 기준 전압을 출력한다.
상기 전압분배부는 상기 소정의 제어 전압과 상기 소정의 기준 전압에 응답하여 상기 전원 전압을 1/2로 분배하여 출력한다.
상기 커런트 미러부는 상기 소정의 기준 전압을 입력받아 전류 미러로 동작한다.
상기 이븐 출력측 버퍼부는 상기 커런트 미러부의 전류 제한을 받고, 상기 전압분배부의 출력 전압의 제어를 받아 상기 전원 전압의 1/2 분배 전압을 출력한다.
상기 오드 출력측 버퍼부는 상기 전압분배부의 출력 전압의 제어를 받아 상기 전원 전압의 1/2 분배 전압을 출력한다.
상기 이븐 푸시풀 구동부는 상기 이븐 출력측 버퍼부의 출력 전압과 상기 오드 출력측 버퍼부의 출력 전압의 제어를 받아, 전류 구동 능력이 증가된 상기 전원 전압의 1/2 분배 전압을 출력한다.
상기 오드 푸시풀 구동부는 상기 이븐 출력측 버퍼부의 출력 전압과 상기 오드 출력측 버퍼부의 출력 전압의 제어를 받아, 전류 구동 능력이 증가된 상기 전원 전압의 1/2 분배 전압을 출력한다.
여기서, 상기 소정의 전압은, 반도체 메모리 장치의 IVC에서 출력되는 어레이 기준 전압인 것을 특징으로 한다.
상기 입력측 버퍼부는, NMOS를 입력단으로 하는 차동 증폭기인 것을 특징으로 한다.
상기 전압 분배부는, 서로 직렬 연결되는 1개 이상의 PMOS와 2개 이상의 NMOS를 구비하며, 상기 PMOS는 상기 소정의 제어 전압에 의한 제어를 받고, 상기 소정의 기준 전압은 상기 NMOS 중에서 1개 이상의 NMOS의 게이트 단자에 접속되며, 상기 직렬 연결된 NMOS 중의 어느 하나의 소스 단자에서 상기 전원 전압의 1/2 분배 전압을 출력하는 것을 특징으로 한다. 이때, 상기 NMOS 들은, LVT NMOS인 것을 특징으로 한다.
상기 전원 전압의 1/2 분배 전압은, 상기 NMOS 중에서 1개 이상의 NMOS의 게이트 단자에 접속되는 것을 특징으로 한다.
상기 커런트 미러부는, NMOS를 입력단으로 하는 차동 증폭기 인 것을 특징으로 한다.
상기 출력측 버퍼부는, PMOS를 입력단으로 하는 차동 증폭기 인 것을 특징으로 한다.
상기 푸시풀 구동부는, 직렬 연결된 1개 이상의 PMOS와 1개 이상의 NMOS를 구비하는 것을 특징으로 한다.
상기 이븐 출력측 버퍼부는, PMOS를 입력단으로 하는 차동 증폭기이고, 상기 오드 출력측 버퍼부는 NMOS를 입력단으로 하는 차동 증폭기인 것을 특징으로 한다.
상기 이븐 푸시풀 구동부 또는 상기 오드 푸시풀 구동부는, 직렬 연결된 1개이상의 PMOS와 1개 이상의 NMOS를 구비하는 것을 특징으로 한다.
상기 이븐 출력측 버퍼부의 출력은, 상기 이븐 푸시풀 구동부 및 상기 오드 푸시풀 구동부의 NMOS 게이트를 구동하며, 상기 오드 출력측 버퍼부의 출력은, 상기 이븐 푸시풀 구동부 및 상기 오드 푸시풀 구동부의 PMOS 게이트를 구동하는 것을 특징으로 한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세하게 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 3은 본 발명에 따른 하프 전압 발생 장치의 블록도이다.
도 3을 참조하면, 본 발명에 따른 하프 전압 발생 장치는, 입력측 버퍼부(310), 전압분배부(320), 커런트 미러부(330), 출력측 버퍼부(340), 및 푸시풀 구동부(350)를 구비한다.
입력측 버퍼부(310)는 소정의 전압을 입력받아 전원 전압으로부터 소정의 제어 전압과 소정의 기준 전압(no1)을 출력한다. 여기서, 차동 증폭기 등의 사용에 의하여 입력 전압을 보다 안정한 전압으로 출력한다. 여기서, 입력받는 소정의 전압은, 반도체 메모리 장치에서 사용되는 내부 전압 변환 장치(IVC:Internal Voltage Converter)의 출력 전압인 어레이 기준 전압(Vrefa)이고, 이외에도 임의의 DC 전압을 입력으로 할 수도 있다. 반도체 메모리 장치 내의 내부 전압 변환장치(IVC)는, 외부 전압의 변동 등에 영향을 받음이 없이 일정한 어레이 기준 전압을 공급할 수 있고, 이에 따라, 메모리가 대용량화 또는 고집적화 되는 경우에도, 오동작 하지 않게 하여 제품의 신뢰성을 유지하도록 할 수 있다. 또한, 전원 전압은 본 발명에 따른 하프 전압 발생 장치에서 공통적으로 사용되는 전원을 공급하는 전압(VCCA)이고, 이는 어쓰 전압(VSS)에 대한 상대적인 전압이며, 상기 소정의 제어 전압은 전압분배부(320)를 제어한다.
전압분배부(320)는 상기 입력측 버퍼부(310)에서 발생하는 소정의 제어 전압과 소정의 기준 전압에 응답하여 상기 전원 전압을 1/2로 분배하여 출력한다. 여기서 분배된 출력 전압은 (VCCA-VSS)/2에 해당한다.
커런트 미러부(330)는 상기 입력측 버퍼부(310)에서 발생하는 소정의 기준 전압을 입력받아 전류 미러로 동작한다. 전류 미러는 입력단의 제어에 따라 출력단의 전류가 결정되는 일반적인 커런트 미러(current mirror)에 해당한다.
출력측 버퍼부(340)는 상기 커런트 미러부(330)의 전류 제한을 받고, 상기 전압분배부(320)의 출력 전압의 제어를 받아, 상기 전원 전압의 1/2 분배 전압을 출력한다. 여기서, 차동 증폭기 등의 사용에 의하여 입력 전압을 보다 안정한 전압으로 출력한다. 또한, 커런트 미러부(330)의 전류 제한을 받도록 한 것은, 종래의 하프 전압 발생 장치의 바이어스 단이 전류 제한 없이 동작하여 전력소모가 커지는 문제를 방지한다.
푸시풀 구동부(350)는 상기 출력측 버퍼부(340)의 출력 전압의 제어를 받아, 전류 구동 능력이 증가된 상기 전원 전압의 1/2 분배 전압을 출력한다. 이는 PMOS및 NMOS의 크기를 크게 하여 전류 구동 능력을 증가시킴으로써 입력단과 동일한 전압이 출력되도록 하는 버퍼에 해당한다.
도 4는 본 발명에 따른 또 다른 하프 전압 발생 장치의 블록도이다.
도 4를 참조하면, 본 발명에 따른 다른 하프 전압 발생 장치는, 입력측 버퍼부(410), 전압분배부(420), 커런트 미러부(430), 이븐 출력측 버퍼부(440), 이븐 푸시풀 구동부(450), 오드 출력측 버퍼부(460), 및 오드 푸시풀 구동부(470)를 구비한다. 도 4의 본 발명에 따른 다른 하프 전압 발생 장치는, 도 3에 도시한 바와 같은 하프 전압 발생 장치에서, 출력측 버퍼부(440,460)와 푸시풀 구동부(450,470)를 2개씩 구비하도록 하여, 반도체 메모리 장치 등에서 2개 이상의 뱅크들을 각각 구동할 수 있게 한다.
여기서, 입력측 버퍼부(410), 전압분배부(420), 커런트 미러부(430)의 동작은, 도 3에 도시한 바와 같은 하프 전압 발생 장치의 동작과 같다.
즉, 입력측 버퍼부(410)는 소정의 전압을 입력받아 전원 전압으로부터 소정의 제어 전압과 소정의 기준 전압을 출력한다. 여기서도, 차동 증폭기 등의 사용에 의하여 입력 전압을 보다 안정한 전압으로 출력한다. 또한, 입력받는 소정의 전압은, 상기한 바와 같이 반도체 메모리 장치에서 사용되는 내부 전압 변환 장치(IVC)의 출력 전압인 어레이 기준 전압(Vrefa)이고, 이외에도 임의의 DC 전압을 입력으로 할 수도 있다. 다른 사항은 도 3에 도시된 하프 전압 발생 장치에 대한 내용과 같다.
전압분배부(420)는 상기 입력측 버퍼부(410)에서 발생하는 소정의 제어 전압과 소정의 기준 전압에 응답하여 상기 전원 전압을 1/2로 분배하여 출력한다.
커런트 미러부(430)는 상기 입력측 버퍼부(410)에서 발생하는 소정의 기준 전압을 입력받아 전류 미러로 동작한다.
이븐 출력측 버퍼부(440)는 상기 커런트 미러부(430)의 전류 제한을 받고, 상기 전압분배부(420)의 출력 전압의 제어를 받아 상기 전원 전압의 1/2 분배 전압을 출력한다. 여기서도, 차동 증폭기 등의 사용에 의하여 입력 전압을 보다 안정한 전압으로 출력한다. 또한, 커런트 미러부(430)의 전류 제한을 받도록 한 것은, 종래의 하프 전압 발생 장치의 바이어스 단이 전류 제한 없이 동작하여 전력소모가 커지는 문제를 방지한다.
오드 출력측 버퍼부(460)는 상기 전압분배부(420)의 출력 전압의 제어를 받아 상기 전원 전압의 1/2 분배 전압을 출력한다. 여기서도 차동 증폭기 등을 사용함으로써 입력 전압을 보다 안정한 전압으로 출력되도록 하였다.
이븐 푸시풀 구동부(450)는 상기 이븐 출력측 버퍼부(440)의 출력 전압과 상기 오드 출력측 버퍼부(460)의 출력 전압의 제어를 받아, 전류 구동 능력이 증가된 상기 전원 전압의 1/2 분배 전압을 출력한다.
오드 푸시풀 구동부(470)는 상기 이븐 출력측 버퍼부(440)의 출력 전압과 상기 오드 출력측 버퍼부(460)의 출력 전압의 제어를 받아, 전류 구동 능력이 증가된 상기 전원 전압의 1/2 분배 전압을 출력한다.
상기한 이븐 푸시풀 구동부(450)와 오드 푸시풀 구동부(470)는 PMOS 및 NMOS의 크기를 크게 하여 전류 구동 능력을 증가시킴으로써 입력단과 동일한 전압이 출력되도록 하는 버퍼에 해당한다.
상기한 바와 같은, 본 발명에 따른 하프 전압 발생 장치의 동작을 좀더 상세하게 설명한다.
도 5는 도 4에 도시된 본 발명에 따른 하프 전압 발생 장치의 구체적인 회로도이다. 여기서, 도 3에 도시된 본 발명에 따른 하프 전압 발생 장치는 도 4에 도시된 본 발명에 따른 하프 전압 발생 장치의 일부이므로, 도 4에 대한 구체적인 회로(도 5)의 설명 중에 도 3에 대한 구체적인 회로를 동시에 설명한다.
도 5를 참조하면, 본 발명에 따른 하프 전압 발생 장치에서는, 먼저, NMOS 입력단 차동 증폭기(NMOS input stage differential amplifier)로 이루어지는 입력측 버퍼부(410)가, 인가된 내부 전압 변환 장치(IVC)의 출력 전압에 의하여, 입력 전압을 보다 안정한 기준 전압(no1)으로 출력하고, 이외에도 전원 전압으로부터 소정의 제어 전압을 출력한다. 여기서, 소정의 제어 전압은 전압분배부(420)에서 전원 전압(VCCA)에 직렬 접속된 PMOS 들을 제어하는 전압으로서, 이는 실질적으로 상기 소정의 기준 전압(no1)의 출력에도 기여한다. 여기서 출력되는 소정의 기준 전압(no1)은 VCCA 보다 약간 작은 전압이다. 이때, 콘트롤 신호로 되어 있는 C1~C9와 이에 접속된 회로들은 시뮬레이션의 편의상 추가된 것으로서, 이들의 신호와 회로의 동작은 본 발명에 따른 하프 전압 발생 장치의 출력을 위하여 적절하게 콘트롤 되고 있음을 가정한다.
입력측 버퍼부(410)에서 출력되는 소정의 기준 전압(no1)은 전압분배부(420)로 입력되고, 전원 전압의 1/2 분배 전압(VCCA/2)을 이븐 출력측 버퍼부(440)와 오드 출력측 버퍼부(460)의 입력단에 출력한다. 여기서, 이븐 출력측 버퍼부(440)는 PMOS 입력단 차동 증폭기로 되어 있고, 오드 출력측 버퍼부(460)는 NMOS 입력단 차동 증폭기로 되어있다.
여기서, 전압분배부(420)는, 서로 직렬 연결되는 1개 이상의 PMOS와 2개 이상의 LVT(Low Threshold Voltage) NMOS를 구비하고 있다. 여기서, PMOS는 상기 입력측 버퍼부(410)의 소정의 제어 전압에 의한 제어를 받으며, 입력측 버퍼부(410)의 소정의 기준 전압은 LVT NMOS 중에서 1개 이상의 LVT NMOS의 게이트 단자에 접속되어 있다. 직렬 연결된 LVT NMOS 중의 어느 하나의 소스 단자에서는, 상기 전원 전압의 1/2 분배 전압(VCCA/2)을 출력한다. 이때 출력되는 전원 전압의 1/2 분배 전압(VCCA/2)은, LVT NMOS 중에서 1개 이상의 LVT NMOS의 게이트 단자에 접속된다. 즉, 직렬 접속되어 저항 역할을 하는 PMOS와 LVT NMOS의 적절한 크기와 트랜지스터 특성(게이트 산화막 두께, 문턱전압, 도핑량 등)에 따라 LVT NMOS의 소스 단자 중 어느 하나에서 전원 전압의 1/2 분배 전압(VCCA/2)을 발생시킬 수 있다. 여기서, LVT NMOS는 문턱 전압(threshold voltage)이 낮은 NMOS로서, 다른 일반적인 NMOS의 문턱 전압이 0.6~0.7V 인데 반하여, LVT NMOS의 문턱 전압은 0.5V 이하로 낮다. 이와 같이 LVT NMOS를 사용하여 전압을 분배할 경우에, 종래와 같이저항을 사용하는 경우보다 공정의 불균일성 등으로 인한 특성 불안정 요인이 줄어들어 정확한 전압 분배가 가능하다.
한편, 입력측 버퍼부(410)에서 출력되는 소정의 기준 전압(no1)은 NMOS를 입력단으로 하는 차동 증폭기로 이루어지는 커런트 미러부(430)로도 입력되어, 커런트 미러부(430)의 커런트 미러 동작을 하게 하고, 여기서 결정되는 전류 량이 이븐 출력측 버퍼부(440)의 전류를 제한하게 된다. 여기서 제한되는 전류량에 의하여 종래의 바이어스 단에서 소모되는 전력보다 적은 전력이 소모된다.
이븐 출력측 버퍼부(440)와 오드 출력측 버퍼부(460)는 전압분배부(420)의 출력 전압(VCCA/2)의 제어를 받아, 보다 안정된 전원 전압의 1/2 분배 전압(VCCA/2)을 출력한다. 여기서 사용되는 차동 증폭기는 공정, 전압, 온도, 부하 등의 환경 변화(PVT Variation)에도 안정적이고 신속한 응답 특성을 가지는 전압을 출력하도록 하는 역할을 한다.
이에 따라, 이븐 출력측 버퍼부(440)와 오드 출력측 버퍼부(460)의 각각의 출력을 받는 이븐 푸시풀 구동부(450)와 오드 푸시풀 구동부(470)는 전류 구동 능력을 증가시켜 입력되는 전압과 동일한 전압을 최종 출력 전압(Voute,Vouto)으로 출력한다. 여기서, 이븐 출력측 버퍼부(440)의 출력은, 이븐 푸시풀 구동부(450) 및 오드 푸시풀 구동부(470)의 NMOS 게이트를 구동하고, 상기 오드 출력측 버퍼부(460)의 출력은, 이븐 푸시풀 구동부(450) 및 오드 푸시풀 구동부(470)의 PMOS 게이트를 구동한다. 따라서, 양측의 최종 출력 전압(Voute,Vouto)이 동일하게 된다.
한편, 도 3에 도시된 바와 같이, 본 발명에 따른 하프 전압 발생 장치가 하나의 최종 출력 전압(Vout)을 출력하도록 할 때는, 도 5에서 오드 출력측 버퍼(460)와 오드 푸시풀 구동부(470)를 제거함으로써 이루어진다. 다만, 도 5에서 이븐 출력측 버퍼부(440)의 출력이 이븐 푸시풀 구동부(450)의 NMOS 게이트와 PMOS게이트를 모두 구동하도록 하여야한다.
위에서 기술한 바와 같이 본 발명에 따른 하프 전압 발생 장치는, 입력측 버퍼부(310,410)가 소정의 전압을 입력받아 전원 전압으로부터 소정의 제어 전압과 소정의 기준 전압을 출력할 때, 전압분배부(320,420)가 상기 입력측 버퍼부(310,410)에서 발생하는 소정의 제어 전압과 소정의 기준 전압에 응답하여 상기 전원 전압을 1/2로 분배하여 출력한다. 이에 따라, 커런트 미러부(330,430)가 상기 입력측 버퍼부(310,410)에서 발생하는 소정의 기준 전압을 입력받아 전류 미러로 동작하면, 출력측 버퍼부(340,440,460)가 커런트 미러부(330,430)의 전류 제한을 받으면서 전압분배부(320,420)의 출력 전압의 제어를 받아, 상기 전원 전압의 1/2 분배 전압을 출력한다. 다음에, 푸시풀 구동부(350,450,470)는 출력측 버퍼부(340,440,460)의 출력 전압의 제어를 받아, 전류 구동 능력이 증가된 상기 전원 전압의 1/2 분배 전압을 최종 출력 전압으로 출력한다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 하프 전압 발생 장치는 LVT NMOS 전압 분배부, 커런트 미러, 차동 증폭기 등으로 구성되므로, 전력 소모가 작고, 공정, 전압, 온도, 부하 등의 환경 변화에도 안정적이고 신속한 응답 특성을 갖는 하프 전압을 발생시킬 수 있는 효과가 있으며, 이에 따라 반도체 메모리 장치의 어레이 등에 공급되는 프리차지 전원 전압 등으로 사용될 수 있다.

Claims (13)

  1. 소정의 전압을 입력받아 전원 전압으로부터 소정의 제어 전압과 소정의 기준 전압을 출력하는 입력측 버퍼부;
    상기 소정의 제어 전압과 상기 소정의 기준 전압에 응답하여 상기 전원 전압을 1/2로 분배하여 출력하는 전압분배부;
    상기 소정의 기준 전압을 입력받아 전류 미러로 동작하는 커런트 미러부;
    상기 커런트 미러부의 전류 제한을 받고, 상기 전압분배부의 출력 전압의 제어를 받아 상기 전원 전압의 1/2 분배 전압을 출력하는 출력측 버퍼부; 및
    상기 출력측 버퍼부의 출력 전압의 제어를 받아, 전류 구동 능력이 증가된 상기 전원 전압의 1/2 분배 전압을 출력하는 푸시풀 구동부를 구비하는 것을 특징으로 하는 하프 전압 발생 장치.
  2. 소정의 전압을 입력받아 전원 전압으로부터 소정의 제어 전압과 소정의 기준 전압을 출력하는 입력측 버퍼부;
    상기 소정의 제어 전압과 상기 소정의 기준 전압에 응답하여 상기 전원 전압을 1/2로 분배하여 출력하는 전압분배부;
    상기 소정의 기준 전압을 입력받아 전류 미러로 동작하는 커런트 미러부;
    상기 커런트 미러부의 전류 제한을 받고, 상기 전압분배부의 출력 전압의 제어를 받아 상기 전원 전압의 1/2 분배 전압을 출력하는 이븐 출력측 버퍼부;
    상기 전압분배부의 출력 전압의 제어를 받아 상기 전원 전압의 1/2 분배 전압을 출력하는 오드 출력측 버퍼부;
    상기 이븐 출력측 버퍼부의 출력 전압과 상기 오드 출력측 버퍼부의 출력 전압의 제어를 받아, 전류 구동 능력이 증가된 상기 전원 전압의 1/2 분배 전압을 출력하는 이븐 푸시풀 구동부; 및
    상기 이븐 출력측 버퍼부의 출력 전압과 상기 오드 출력측 버퍼부의 출력 전압의 제어를 받아, 전류 구동 능력이 증가된 상기 전원 전압의 1/2 분배 전압을 출력하는 오드 푸시풀 구동부를 구비하는 것을 특징으로 하는 하프 전압 발생 장치.
  3. 제1항 또는 제 2항에 있어서, 상기 소정의 전압은,
    반도체 메모리 장치의 IVC에서 출력되는 어레이 기준 전압인 것을 특징으로 하는 하프 전압 발생 장치.
  4. 제1항 또는 제 2항에 있어서, 상기 입력측 버퍼부는,
    NMOS를 입력단으로 하는 차동 증폭기인 것을 특징으로 하는 하프 전압 발생장치.
  5. 제1항 또는 제 2항에 있어서, 상기 전압 분배부는,
    서로 직렬 연결되는 1개 이상의 PMOS와 2개 이상의 NMOS를 구비하며, 상기 PMOS는 상기 소정의 제어 전압에 의한 제어를 받고, 상기 소정의 기준 전압은 상기 NMOS 중에서 1개 이상의 NMOS의 게이트 단자에 접속되며, 상기 직렬 연결된 NMOS 중의 어느 하나의 소스 단자에서 상기 전원 전압의 1/2 분배 전압을 출력하는 것을 특징으로 하는 하프 전압 발생 장치.
  6. 제5항에 있어서, 상기 NMOS 들은,
    LVT NMOS인 것을 특징으로 하는 하프 전압 발생 장치.
  7. 제5항에 있어서, 상기 전원 전압의 1/2 분배 전압은,
    상기 NMOS 중에서 1개 이상의 NMOS의 게이트 단자에 접속되는 것을 특징으로 하는 하프 전압 발생 장치.
  8. 제1항 또는 제 2항에 있어서, 상기 커런트 미러부는,
    NMOS를 입력단으로 하는 차동 증폭기 인 것을 특징으로 하는 하프 전압 발생 장치.
  9. 제1항에 있어서, 상기 출력측 버퍼부는,
    PMOS를 입력단으로 하는 차동 증폭기 인 것을 특징으로 하는 하프 전압 발생 장치.
  10. 제1항에 있어서, 상기 푸시풀 구동부는,
    직렬 연결된 1개 이상의 PMOS와 1개 이상의 NMOS를 구비하는 것을 특징으로 하는 하프 전압 발생 장치.
  11. 제2항에 있어서, 상기 이븐 출력측 버퍼부는,
    PMOS를 입력단으로 하는 차동 증폭기이고, 상기 오드 출력측 버퍼부는 NMOS를 입력단으로 하는 차동 증폭기인 것을 특징으로 하는 하프 전압 발생 장치.
  12. 제2항에 있어서, 상기 이븐 푸시풀 구동부 또는 상기 오드 푸시풀 구동부 는,
    직렬 연결된 1개 이상의 PMOS와 1개 이상의 NMOS를 구비하는 것을 특징으로 하는 하프 전압 발생 장치.
  13. 제2항에 있어서, 상기 이븐 출력측 버퍼부의 출력은,
    상기 이븐 푸시풀 구동부 및 상기 오드 푸시풀 구동부의 NMOS 게이트를 구동하며, 상기 오드 출력측 버퍼부의 출력은, 상기 이븐 푸시풀 구동부 및 상기 오드푸시풀 구동부의 PMOS 게이트를 구동하는 것을 특징으로 하는 하프 전압 발생 장치.
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