JP2006286170A - 内部電源の生成装置 - Google Patents
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Abstract
【解決手段】内部電源の生成装置は、外部電源を印加されて基準電圧と、上位基準電圧と、下位基準電圧とを生成するデッドゾーン調節手段と、前記基準電圧のレベルによって接地されるノードを基準に、感知された内部電圧のレベルと、前記上位基準電圧、または前記下位基準電圧のレベルの差を感知して前記内部電圧を供給するための電圧ドライブ手段とを備える。
【選択図】図4
Description
参考に、外部電源VDD、または電源電圧VSSの供給端に一側端が接続された抵抗R1及びR4は、接続されない抵抗R2及びR3に比べて大きい抵抗値を有する。
200 電圧ドライブ部
220 下降感知部
240 上昇感知部
Claims (17)
- 外部電源を印加されて基準電圧と、上位基準電圧と、下位基準電圧とを生成するデッドゾーン調節手段と、
前記基準電圧のレベルによって接地されるノードを基準に、感知された内部電圧のレベルと、前記上位基準電圧、または前記下位基準電圧のレベルの差を感知して前記内部電圧を供給するための電圧ドライブ手段と、
を備えることを特徴とする内部電源の生成装置。 - 前記上位基準電圧が、前記基準電圧より高いレベルを有する信号であって、前記内部電圧のレベル上昇に対する基準となり、
前記下位基準電圧が、前記基準電圧より低いレベルを有する信号であって、前記内部電圧のレベル下降に対する基準となることを特徴とする請求項1に記載の内部電源の生成装置。 - 前記電圧ドライブ手段が、
前記基準電圧のレベルによって接地される第1ノードを基準に、感知された前記内部電圧のレベルが前記下位基準電圧より下降するか否かを感知するための下降感知部と、
前記基準電圧のレベルによって接地される第2ノードを基準に、感知された前記内部電圧のレベルが前記上位基準電圧より上昇するか否かを感知するための上昇感知部と、
該上昇感知部の上昇感知信号に応答して前記内部電圧の供給端をプルダウン駆動するためのプルダウン駆動器と、
前記下降感知部の下降感知信号に応答して前記内部電圧の供給端をプルアップ駆動するためのプルアップ駆動器と、
を備えることを特徴とする請求項2に記載の内部電源の生成装置。 - 前記下降感知部が、
前記基準電圧をゲート入力とする電流源トランジスタと、
該電流源トランジスタに接続され、前記下位基準電圧と前記内部電圧との電位を差動入力とする差動入力トランジスタ部と、
該差動入力トランジスタ部に接続され、前記下降感知信号を出力する電流ミラーと、
を備えることを特徴とする請求項3に記載の内部電源の生成装置。 - 前記上昇感知部が、
前記基準電圧をゲート入力とする電流源トランジスタと、
前記電流源トランジスタに接続され、前記上位基準電圧と前記内部電圧との電位を差動入力とする差動入力トランジスタ部と、
該差動入力トランジスタ部に接続され、前記上昇感知信号を出力する電流ミラーと、
を備えることを特徴とする請求項4に記載の内部電源の生成装置。 - 前記下降感知部内の前記電流源トランジスタと、前記上昇感知部内の前記電流源トランジスタとが共有され、前記第1及び第2ノードが同一ノードとなることを特徴とする請求項5に記載の内部電源の生成装置。
- 前記下降感知部が、
前記基準電圧をゲート入力とする前記第1ノードと第2電源電圧の供給端との間にドレインソース経路を有する第1NMOSトランジスタと、
前記下位基準電圧をゲート入力として印加され、自身の出力ノードと前記第1ノードとの間にドレインソース経路を有する第2NMOSトランジスタと、
前記外部電源の供給端の自身の出力ノード間にソースドレイン経路を有する第1PMOSトランジスタと、
前記外部電源の供給端に自身のソース端が接続され、前記第1PMOSトランジスタのゲート端に自身のゲート端及びドレイン端が接続された第2PMOSトランジスタと、
前記内部電圧をゲート入力として印加され、前記第2PMOSトランジスタのドレイン端と前記第1ノードとの間にドレインソース経路を有する第3NMOSトランジスタとを備え、
前記出力ノードにかかった電圧を前記下降感知信号に出力することを特徴とする請求項5または6に記載の内部電源の生成装置。 - 前記プルアップ駆動器が、
前記下降感知信号をゲート入力として印加され、前記外部電源の供給端と前記内部電圧の供給端との間にソースドレイン経路を有するPMOSトランジスタで具現されることを特徴とする請求項5または6に記載の内部電源の生成装置。 - 前記プルダウン駆動器が、
前記下降感知信号をゲート入力として印加され、前記外部電源の供給端と前記内部電圧の供給端との間にドレインソース経路を有するNMOSトランジスタで具現されることを特徴とする請求項5または6に記載の内部電源の生成装置。 - 前記デッドゾーン調節手段が、
前記外部電源と第2電源電圧との間に直列に接続された第1ないし第4抵抗を備え、前記第1及び第2抵抗間の接続ノードにかかった電圧を前記上位基準電圧に、前記第2及び第3抵抗間の接続ノードにかかった電圧を前記基準電圧に、前記第3及び第4抵抗間の接続ノードにかかった電圧を前記下位基準電圧に出力することを特徴とする請求項5または6に記載の内部電源の生成装置。 - 前記第1及び第4抵抗の抵抗値が、前記第2及び第3抵抗の抵抗値より大きいことを特徴とする請求項10に記載の内部電源の生成装置。
- 前記デッドゾーン調節手段が、
前記外部電源及び前記第2電源電圧の供給端間にNMOSトランジスタで具現された複数のダイオードを直列に配置し、前記上位基準電圧、前記基準電圧、及び前記下位基準電圧を生成することを特徴とする請求項5または6に記載の内部電源の生成装置。 - 前記デッドゾーン調節手段が、
前記外部電源及び前記第2電源電圧の供給端間にPMOSトランジスタで具現された複数のダイオードを直列に配置し、前記上位基準電圧、前記基準電圧、及び前記下位基準電圧を生成することを特徴とする請求項5または6に記載の内部電源の生成装置。 - 前記デッドゾーン調節手段が、
前記外部電源及び前記第2電源電圧の供給端間にNMOSトランジスタで具現されたダイオードと線形抵抗とを直列に配置して電圧を分配し、前記上位基準電圧、前記基準電圧、及び前記下位基準電圧を生成することを特徴とする請求項5または6に記載の内部電源の生成装置。 - 前記デッドゾーン調節手段が、
前記外部電源及び前記第2電源電圧の供給端間にPMOSトランジスタで具現されたダイオードと線形抵抗とを直列に配置して電圧を分配し、前記上位基準電圧、前記基準電圧、及び前記下位基準電圧を生成することを特徴とする請求項5または6に記載の内部電源の生成装置。 - 前記デッドゾーン調節手段が、
前記外部電源及び前記第2電源電圧の供給端間にPMOSトランジスタで具現された複数のアクティブ抵抗を直列に配置して電圧を分配し、前記上位基準電圧、前記基準電圧、及び前記下位基準電圧を生成することを特徴とする請求項5または6に記載の内部電源の生成装置。 - 前記デッドゾーン調節手段が、
前記外部電源及び前記第2電源電圧の供給端間にNMOSトランジスタで具現された複数のアクティブ抵抗を直列に配置して電圧を分配し、前記上位基準電圧、前記基準電圧、及び前記下位基準電圧を生成することを特徴とする請求項5または6に記載の内部電源の生成装置。
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