KR100650371B1 - 전압 발생 장치 - Google Patents

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KR100650371B1
KR100650371B1 KR1020050118144A KR20050118144A KR100650371B1 KR 100650371 B1 KR100650371 B1 KR 100650371B1 KR 1020050118144 A KR1020050118144 A KR 1020050118144A KR 20050118144 A KR20050118144 A KR 20050118144A KR 100650371 B1 KR100650371 B1 KR 100650371B1
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Abstract

본 발명은 전압 발생 장치에 관한 것으로서, 특히, 저전원전압 상태에서 비트라인 프리차지 전압 또는 셀플레이트 전압을 안정적으로 구동하면서 스탠바이 전류(IDD2P) 및 동작 전류를 최소화시킬 수 있도록 하는 기술을 개시한다. 이러한 본 발명은 1/2 코아전압 레벨을 갖는 기준전압을 이용하여 바이어스 전압을 생성하며, 기준전압보다 문턱전압만큼 높은 제 1게이트 전압과 기준전압보다 문턱전압만큼 낮은 제 2게이트 전압을 생성하여 풀업/풀다운 구동신호를 발생하는 코아전압 제어수단과, 풀업/풀다운 구동신호에 따라 선택적으로 풀업/풀다운 구동되어 비트라인 프리차지 전압을 생성하는 전압 구동부, 및 비트라인 프리차지 전압 레벨의 상승시 풀업 구동신호의 전압 레벨을 상승시키고, 비트라인 프리차지 전압 레벨의 감소시 풀다운 구동신호의 전압 레벨을 감소시켜 전압 구동부의 턴온/턴오프 구동시간을 동일하게 제어하는 구동 제어부를 포함한다.
스탠바이, 액티브, 풀업, 풀다운, 비트라인 프리차지

Description

전압 발생 장치{Voltage generator}
도 1은 종래의 전압 발생 장치에 관한 회로도.
도 2는 종래의 전압 발생 장치에 관한 전압 파형도.
도 3은 본 발명에 따른 전압 발생 장치에 관한 회로도.
도 4는 본 발명에 따른 전압 발생 장치의 다른 실시예.
도 5는 본 발명에 따른 전압 발생 장치의 전압 파형도.
도 6 및 도 7은 본 발명에 따른 전압 발생 장치의 또 다른 실시예들.
도 8은 본 7의 실시예에 따른 동작 타이밍도.
본 발명은 전압 발생 장치에 관한 것으로서, 특히, 저전원전압 상태에서 비트라인 프리차지 전압 또는 셀플레이트 전압을 안정적으로 구동하면서 스탠바이 전류 및 동작 전류를 최소화시킬 수 있도록 하는 기술이다.
반도체 메모리 소자는 공정변화에 대한 조건들에 의해 낮은 구동능력 (Drivability)을 갖는 경우가 많다. 이러한 경우 전압의 구동능력이 작아서 내부전압에 큰 변화를 일으켜 반도체 메모리 소자의 오동작을 유발하게 된다.
또한, 반도체 메모리 소자가 고집적화됨에 따라 공정변화가 점점 심해지기 때문에, 코아전압이 점점 낮아지면서 반도체 메모리 소자에 사용되는 비트라인 프리차지 전압 Vblp 및 셀 플레이트 전압 Vcp의 구동능력도 감소하게 된다.
도 1은 종래의 비트라인 프리차지 전압 Vblp 발생 장치에 관한 회로도이다.
종래의 전압 발생 장치는 코아전압 제어수단(10)과 전압 구동부(20)를 구비한다. 그리고, 코아전압 제어수단(10)은 코아전압 발생부(11)와, 바이어스 전압 발생부(12) 및 게이트 전압 발생부(13)를 포함한다.
여기서, 코아전압 발생부(11)는 비트라인 프리차지 전압 Vblp 또는 셀플레이트 전압 VCP의 기준전압이 되는 1/2 코아전압(1/2×VCORE)을 발생한다. 이러한 코아전압 발생부(11)는 코아전압 VCORE 인가단과 접지전압단 사이에 직렬 연결된 PMOS트랜지스터 P1,P2와 저항 R1,R2을 구비한다. 따라서 셀프 바이어스 다이오드(Self Bias Diode) 저항과 라인(Line) 저항을 이용한 전압 분할기(Voltage Divider)를 구현하여 기준전압 ref을 발생한다.
이때, 전원전압이 외부에서 인가되는 경우에 도 1에서와 같이 전압 분할기를 이용하여 전원전위를 생성하지만, 전원전압을 내부에서 생성하는 경우 다른 장치의 기준전위 발생부를 통해 기준전압 ref을 생성할 수 있다.
그리고, 바이어스 전압 발생부(12)는 기준전압 ref을 이용하여 바이어스 전압 pbias,nbias을 발생한다. 이러한 바이어스 전압 발생부(12)는 PMOS트랜지스터 P3~P6와 NMOS트랜지스터 N1~N6를 구비한다. 여기서, PMOS트랜지스터 P3와 NMOS트랜지스터 N1,N3는 코아전압 VCORE 인가단과 접지전압단 사이에 직렬 연결되어 접지전압 VSS 인가단으로 일정한 전류가 흐르도록 한다. 그리고, PMOS트랜지스터 P3는 게이트 단자를 통해 기준전압 ref이 인가되고, NMOS트랜지스터 N1,N3는 각각의 게이트 단자와 드레인 단자가 공통 연결된다.
또한, PMOS트랜지스터 P4와 NMOS트랜지스터 N2,N4는 코아전압 VCORE 인가단과 접지전압단 사이에 직렬 연결되어 커런트 미러 구조를 이루며, 코아전압 VCORE 인가단에 일정한 전류가 흐르도록 한다. 그리고, PMOS트랜지스터 P4는 게이트 단자와 드레인 단자가 공통 연결되고, NMOS트랜지스터 N2는 NMOS트랜지스터 N1와 게이트 단자가 공통 연결되며, NMOS트랜지스터 N4는 NMOS트랜지스터 N3과 게이트 단자가 공통 연결되어, NMOS트랜지스터 N2,N4에 동일한 전류가 흐르게 된다.
또한, PMOS트랜지스터 P5는 코아전압 VCORE 인가단과 NMOS트랜지스터 N7 사이에 연결되어 게이트 단자가 PMOS트랜지스터 P4와 공통 연결된 커런트 미러 구조를 이룬다. PMOS트랜지스터 P6는 코아전압 VCORE 인가단과 NMOS트랜지스터 N8 사이에 연결되어 게이트 단자를 통해 바이어스 전압 pbias이 인가된다. 또한, NMOS트랜지스터 N5는 접지전압단과 PMOS트랜지스터 P7 사이에 연결되어 게이트 단자를 통해 바이어스 전압 nbias가 인가된다. NMOS트랜지스터 N6는 접지전압단과 PMOS트랜지스터 P8 사이에 연결되어 게이트 단자를 통해 바이어스 전압 nbias이 인가된다.
게이트 전압 발생부(13)는 게이트 단자를 통해 게이트 전압 ngate이 공통으 로 인가되는 NMOS트랜지스터 N7,N8과 게이트 단자를 통해 게이트 전압 pgate이 공통으로 인가되는 PMOS트랜지스터 P7,P8을 구비하여 커런트 미러 구조를 이룬다. 이러한 게이트 전압 발생부(13)는 기준전압 ref 보다 NMOS트랜지스터 N7의 문턱전압 만큼 높은 전위인 게이트 전압 ngate과, 기준전압 ref 보다 PMOS트랜지스터 P7의 문턱전압 만큼 낮은 전위인 게이트 전압 pgate을 생성한다.
또한, 전압 구동부(20)는 PMOS트랜지스터 P9와 NMOS트랜지스터 N9를 구비한다. PMOS트랜지스터 P9와 NMOS트랜지스터 N9는 코아전압 VCORE 인가단과 접지전압단 사이에 직렬 연결되어 각각의 게이트 단자를 통해 풀업/풀다운 구동신호 pdrv,ndrv가 인가되고, 공통 드레인 단자를 통해 비트라인 프리차지 전압 VBLP이 출력된다.
이러한 구성을 갖는 종래의 전압 발생 장치에 관한 동작 과정을 도 2의 전압 파형도를 참조하여 설명하면 다음과 같다.
먼저, PMOS트랜지스터 P6는 문턱전압 근처의 턴온 저항으로 동작하게 되어 일정한 전류가 흐르도록 한다. 따라서, 항상 동작하기 때문에 턴온 저항이 크게 설정된다. 그리고, NMOS트랜지스터 N8는 비트라인 프리차지 전압 VBLP의 레벨이 변함에 따라 소스 팔로워(Follower) 형태로 동작하기 때문에 빠르게 동작하게 된다.
만약, 비트라인 프리차지 전압 VBLP이 낮아지게 되면, NMOS트랜지스터 N8의 게이트 전압 ngate과 소스인 비트라인 프리차지 전압 VBLP의 값이 커지게 된다. 이에 따라, NMOS트랜지스터 N8에 흐르는 전류가 빨리 흐르게 되어 풀업 구동신호 pdrv의 전압 레벨이 낮아지게 된다. 따라서, PMOS트랜지스터 P9가 턴온되어 비트라인 프리차지 전압 VBLP의 레벨을 상승시키게 된다.
또한, NMOS트랜지스터 N6는 문턱전압 근처의 턴온 저항으로 동작하게 되어 일정한 전류가 흐르도록 한다. 따라서, 항상 동작하기 때문에 턴온 저항이 크게 설정된다. 그리고, PMOS트랜지스터 P8는 비트라인 프리차지 전압 VBLP의 레벨이 변함에 따라 소스 팔로워(Follower) 형태로 동작하기 때문에 빠르게 동작하게 된다.
만약, 비트라인 프리차지 전압 VBLP이 높아지게 되면, PMOS트랜지스터 P8의 게이트 전압 pgate과 소스인 비트라인 프리차지 전압 VBLP의 값이 커지게 된다. 이에 따라, PMOS트랜지스터 P8에 흐르는 전류가 빨리 흐르게 되어 풀다운 구동신호 ndrv의 전압 레벨이 높아지게 된다. 따라서, NMOS트랜지스터 N9가 턴온되어 비트라인 프리차지 전압 VBLP의 레벨을 감소시키게 된다.
그런데, 이러한 종래의 전압 발생 장치는 내부 전원전위가 낮은 경우 구동능력이 감소하게 되는 것을 방지하기 위한 것으로서, 최종단의 구동능력을 높이기 위해 전압 구동부(20)에 슬림 로우(Slim Low) 문턱전압을 갖는 PMOS트랜지스터 P9와 NMOS트랜지스터 N9를 구비하게 된다. 그런데, 이러한 경우 액티브, 리드/라이트 시의 동작 특성은 향상되는 반면에, 프리차지 상태에서는 오프 누설 전류가 많이 흐르게 되는 문제점이 있다.
즉, PMOS트랜지스터 P9의 문턱전압이 목표 값에서 조금만 낮아지게 되면, 많은 오프 누설전류에 의해 프리차지, 즉 스탠바이 전류가 발생하게 된다. 이에 따 라, 스펙에 부합되지 않는 결과를 야기하게 되며, 특히, 스탠바이 전류가 중요한 관건인 저전력 또는 모바일 제품에서 치명적인 오류를 유발할 수 있다.
따라서, 최종 드라이버 단의 동작 영역을 확보하기 위해 PMOS트랜지스터 P9와 NMOS트랜지스터 N9의 문턱전압을 낮출 경우, 구동능력 특성을 향상시킬 수는 있으나 스탠바이 전류 측면에서는 엄청난 손실을 유발하게 되는 문제점이 있다.
또한, 스탠바이 모드시 비트라인 프리차지 전압 VBLP이 안정적이지 못하거나 오퍼레이션(Operation) 하게 될 경우, PMOS트랜지스터 P8가 소스 팔로워(Follower) 형태로 동작하기 때문에 전압 구동부(20)가 턴온 되는 시점이 빨라지게 되고, 스탠바이 전류를 줄이기 위해 최소한의 전류만 공급되어 전압 구동부(20)가 턴오프 되는 시점이 느려지게 된다.
이에 따라, 최종 드라이버 단을 턴온/턴오프시키는 시간이 미스매치(Mismatch)되어 PMOS트랜지스터 P8과 NMOS트랜지스터 N9가 동시에 턴온되는 경우가 존재하여 다이렉트(Direct) 전류가 발생할 수 있게 되는 문제점이 있다.
이러한 경우 스탠바이 전류뿐만 아니라, 오퍼레이션 동작시 도 2에서와 같이 다이렉트 전류 경로가 형성되어 스탠바이 모드 및 동작 모드시 링잉(Ringing) 전류가 발생하게 됨으로써 칩 구동 능력에 악영향을 미치게 되는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 특히, 드라이버 단에 문턱전압이 낮은 PMOS트랜지스터와 NMOS트랜지스터를 사용하고, 최종단의 전압 구동부의 턴온/턴오프 동작시간을 동일하게 제어하여 저전원전압 상태에 서 비트라인 프리차지 전압 또는 셀플레이트 전압을 안정적으로 구동하면서 스탠바이 전류(IDD2P) 및 동작 전류를 최소화시킬 수 있도록 하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 전압 발생 장치는, 1/2 코아전압 레벨을 갖는 기준전압을 이용하여 바이어스 전압을 생성하며, 기준전압보다 문턱전압만큼 높은 제 1게이트 전압과 기준전압보다 문턱전압만큼 낮은 제 2게이트 전압을 생성하여 풀업/풀다운 구동신호를 발생하는 코아전압 제어수단; 풀업/풀다운 구동신호에 따라 선택적으로 풀업/풀다운 구동되어 비트라인 프리차지 전압을 생성하는 전압 구동부; 및 비트라인 프리차지 전압 레벨의 상승시 풀업 구동신호의 전압 레벨을 상승시키고, 비트라인 프리차지 전압 레벨의 감소시 풀다운 구동신호의 전압 레벨을 감소시켜 전압 구동부의 턴온/턴오프 구동시간을 동일하게 제어하는 구동 제어부를 포함하는 것을 특징으로 한다.
또한, 본 발명은 1/2 코아전압 레벨을 갖는 기준전압을 이용하여 바이어스 전압을 생성하며, 기준전압보다 문턱전압만큼 높은 제 1게이트 전압과 기준전압보다 문턱전압만큼 낮은 제 2게이트 전압을 생성하여 풀업/풀다운 구동신호를 발생하는 코아전압 제어수단; 풀업/풀다운 구동신호에 따라 선택적으로 풀업/풀다운 구동되어 비트라인 프리차지 전압을 생성하는 전압 구동부; 및 액티브 동작 모드시 활성화되는 액티브 신호의 상태에 따라 전압 구동부의 벌크 바이어스 전압 레벨을 선택적으로 제어하는 출력 제어부를 포함하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 3은 본 발명에 따른 전압 발생 장치에 관한 회로도이다.
본 발명은 코아전압 제어수단(10)과 구동 제어부(100) 및 전압 구동부(110)를 구비한다. 여기서, 코아전압 제어수단(10)의 구성은 종래의 코아전압 제어수단(10)과 동일하므로 동일한 도면부호로 설명하며, 이에 대한 상세 구성 및 동작의 설명은 생략하기로 한다.
그 상세 구성을 설명하면, 구동 제어부(100)는 PMOS트랜지스터 P10~P12와, NMOS트랜지스터 N10~N12를 구비한다. PMOS트랜지스터 P10는 코아전압 VCORE 인가단과 NMOS트랜지스터 N10 사이에 연결되어 게이트 단자가 PMOS트랜지스터 P11와 공통 연결된다. 그리고, PMOS트랜지스터 P11는 코아전압 VCORE 인가단과 출력노드 (A) 사이에 연결되어 게이트 단자가 PMOS트랜지스터 P10와 공통 연결된다.
그리고, NMOS트랜지스터 N10는 PMOS트랜지스터 P10와 비트라인 프리차지 전압 VBLP의 출력단 사이에 연결되어 게이트 단자를 통해 게이트 전압 ngate이 인가된다. PMOS트랜지스터 P12는 NMOS트랜지스터 N11와 비트라인 프리차지 전압 VBLP의 출력단 사이에 연결되어 게이트 단자를 통해 게이트 전압 pgate이 인가된다.
또한, NMOS트랜지스터 N11는 접지전압 VSS 인가단과 PMOS트랜지스터 P12 사이에 연결되어 게이트 단자가 NMOS트랜지스터 N12와 공통 연결된다. 그리고, NMOS트랜지스터 N12는 접지전압 VSS 인가단과 출력노드 (B) 사이에 연결되어 게이트 단자가 NMOS트랜지스터 N11와 공통 연결된다.
전압 구동부(110)는 PMOS트랜지스터 P13와 NMOS트랜지스터 N13를 구비한다. PMOS트랜지스터 P13와 NMOS트랜지스터 N13는 코아전압 VCORE 인가단과 접지전압 VSS 인가단 사이에 직렬 연결되어 각각의 게이트 단자를 통해 풀업/풀다운 구동신호 pdrv,ndrv가 인가되고, 공통 드레인 단자를 통해 비트라인 프리차지 전압 VBLP이 출력된다.
이러한 구성을 갖는 본 발명의 동작 과정을 설명하면 다음과 같다.
먼저, 바이어스 전압 pbias은 코아전압 VCORE - PMOS트랜지스터 P6의 문턱전압 Vt 근처의 레벨 신호이다. 이러한 바이어스 전압 pbias은 PMOS트랜지스터 P6에 일정한 게이트 전압을 공급하여 일정한 전류가 흐를 수 있도록 한다. 또한, 바이어스 전압 nbias는 접지전압 VSS + NMOS트랜지스터 N6의 문턱전압 Vt 근처의 레벨 신호이다. 이러한 바이어스 전압 nbias은 NMOS트랜지스터 N6에 일정한 게이트 전압을 공급하여 일정한 전류가 흐를 수 있도록 한다.
그리고, NMOS트랜지스터 N8은 비트라인 프리차지 전압 VBLP를 소스로 하여 비트라인 프리차지 전압 VBLP이 변함에 따라 빠르게 동작하게 된다. PMOS트랜지스터 P8는 비트라인 프리차지 전압 VBLP을 소스로 하여 비트라인 프리차지 전압 VBLP이 변함에 따라 빠르게 동작하게 된다. 즉, 소스 팔로워(Source Follower) 구조인 NMOS트랜지스터 N8와 PMOS트랜지스터 P8는 모두 비트라인 프리차지 전압 VBLP의 레벨 변화에 따라 빠르게 동작하여 PMOS트랜지스터 P13와 NMOS트랜지스터 N13를 턴온/턴오프시킨다.
하지만, NMOS트랜지스터 N8와 PMOS트랜지스터 P8에는 항상 일정한 전류가 흐 르게 되어 최종 출력단인 PMOS트랜지스터 P13와 NMOS트랜지스터 N13를 턴오프시키는데 많은 시간이 소요가 된다.
이에 따라, 본 발명은 비트라인 프리차지 전압 VBLP가 상승할 경우 PMOS트랜지스터 P8의 게이트 소스 전압 vgs가 커지게 된다. 따라서, 풀다운 구동신호 ndrv의 전압 레벨이 상승하게 되어 상승된 비트라인 프리차지 전압 VBLP의 레벨을 감소시키기 위해 NMOS트랜지스터 N13를 턴온시키게 된다.
이때, 소스 팔로워 구조인 NMOS트랜지스터 N10의 게이트 소스 전압 vgs이 작아지게 되어 노드 ap는 코아전압 VCORE - NMOS트랜지스터 N10의 문턱전압 Vt 레벨이 된다. 그리고, 노드 ap의 전압에 따라 일정한 전류가 흐르는 PMOS트랜지스터 P10,P11의 게이트 전압 레벨을 제어하여 노드 (A)의 전압 레벨을 코아전압 VCORE 레벨로 빠르게 상승시킴으로써 전류 경로가 형성되지 않도록 한다.
또한, 소스 팔로워 구조인 PMOS트랜지스터 P12는 더 빠르게 턴온되어 노드 ac의 전압 레벨이 상승하게 된다. 그리고, 노드 an의 전압에 따라 NMOS트랜지스터 N11,N12가 턴온되어 노드 (B)의 전압 레벨을 감소시킴으로써 전류 경로가 형성되지 않도록 한다.
반면에, 비트라인 프리차지 전압 VBLP가 감소할 경우 NMOS트랜지스터 N8의 게이트 소스 전압 vgs가 커지게 된다. 따라서, 풀업 구동신호 pdrv의 전압 레벨이 감소하게 되어 감소된 비트라인 프리차지 전압 VBLP의 레벨을 상승시키기 위해 PMOS트랜지스터 P13를 턴온시키게 된다.
이때, 소스 팔로워 구조인 PMOS트랜지스터 P12의 게이트 소스 전압 vgs이 작 아지게 되어 노드 an는 접지전압 VSS + PMOS트랜지스터 P10의 문턱전압 Vt 레벨이 된다. 이에 따라, 노드 an의 전압에 따라 일정한 전류가 흐르는 NMOS트랜지스터 N11,N12의 게이트 전압 레벨을 제어하여 노드 (B)의 전압 레벨을 접지전압 VSS 레벨로 빠르게 감소시킴으로써 전류 경로가 형성되지 않도록 한다.
또한, 소스 팔로워 구조인 NMOS트랜지스터 N10는 더 빠르게 턴온되어 노드 ap의 전압 레벨이 감소하게 된다. 그리고, 노드 ap의 전압에 따라 PMOS트랜지스터 P10,P11가 턴온되어 노드 (A)의 전압 레벨을 상승시킴으로써 전류 경로가 형성되지 않도록 한다.
도 4는 본 발명에 따른 전압 발생 장치에 관한 다른 실시예이다.
본 발명은 코아전압 제어수단(10)과 구동 제어부(200) 및 전압 구동부(210)를 구비한다. 여기서, 코아전압 제어수단(10)의 구성은 종래의 코아전압 제어수단(10)과 동일하므로 동일한 도면부호로 설명하며, 이에 대한 상세 구성 및 동작의 설명은 생략하기로 한다.
그 상세 구성을 설명하면, 구동 제어부(200)는 PMOS트랜지스터 P14~P17와, NMOS트랜지스터 N14~N17 및 저항 R3,R4을 구비한다. PMOS트랜지스터 P14는 코아전압 VCORE 인가단과 NMOS트랜지스터 N14 사이에 연결되어 게이트 단자가 PMOS트랜지스터 P15와 공통 연결된다. 그리고, PMOS트랜지스터 P15는 코아전압 VCORE 인가단과 저 R3 사이에 연결되어 게이트 단자가 PMOS트랜지스터 P14와 공통 연결된다.
NMOS트랜지스터 N14는 PMOS트랜지스터 P14와 비트라인 프리차지 전압 VBLP의 출력단 사이에 연결되어 게이트 단자를 통해 게이트 전압 ngate이 인가된다. 저항 R3은 PMOS트랜지스터 P15와 접지전압 VSS 인가단 사이에 연결된다. NMOS트랜지스터 N15는 노드 (D)와 접지전압 VSS 인가단 사이에 연결되어 게이트 단자가 저항 R3 사이에 연결된다.
또한, PMOS트랜지스터 P16는 NMOS트랜지스터 N16와 비트라인 프리차지 전압 VBLP의 출력단 사이에 연결되어 게이트 단자를 통해 게이트 전압 pgate이 인가된다. 그리고, PMOS트랜지스터 P17는 코아전압 VCORE 인가단과 노드 (C) 사이에 연결되어 게이트 단자가 저항 R4와 연결된다. 저항 R4는 코아전압 VCORE 인가단과 NMOS트랜지스터 N17 사이에 연결된다.
또한, NMOS트랜지스터 N16는 접지전압 VSS 인가단과 PMOS트랜지스터 P16 사이에 연결되어 게이트 단자가 NMOS트랜지스터 N17와 공통 연결된다. 그리고, NMOS트랜지스터 N17는 접지전압 VSS 인가단과 저항 R4 사이에 연결되어 게이트 단자가 NMOS트랜지스터 N16와 공통 연결된다.
또한, 전압 구동부(210)는 PMOS트랜지스터 P18와 NMOS트랜지스터 N18를 구비한다. PMOS트랜지스터 P18와 NMOS트랜지스터 N18는 코아전압 VCORE 인가단과 접지전압 VSS 인가단 사이에 직렬 연결되어 각각의 게이트 단자를 통해 풀업/풀다운 구동신호 pdrv,ndrv가 인가되고, 공통 드레인 단자를 통해 비트라인 프리차지 전압 VBLP이 출력된다.
이러한 구성을 갖는 본 발명의 동작 과정을 설명하면 다음과 같다.
먼저, 비트라인 프리차지 전압 VBLP가 상승할 경우 PMOS트랜지스터 P8의 게이트 소스 전압 vgs가 커지게 된다. 따라서, 풀다운 구동신호 ndrv의 전압 레벨이 상승하게 되어 상승된 비트라인 프리차지 전압 VBLP의 레벨을 감소시키기 위해 NMOS트랜지스터 N18를 턴온시키게 된다.
이때, 소스 팔로워 구조인 PMOS트랜지스터 P16가 빠르게 턴온되어 노드 bn의 전압 레벨이 상승하게 된다. 그리고, 노드 bn의 전압 레벨에 따라 NNOS트랜지스터 N16,N17가 턴온되어 PMOS트랜지스터 P17가 턴온된다. 이에 따라, 노드 (C)의 전압 레벨이 코아전압 VCORE 레벨로 빠르게 상승되어 전류 경로가 형성되지 않도록 한다.
또한, 소스 팔로워 구조인 NMOS트랜지스터 N14는 게이트 소스 전압 vgs가 작아지게 되어 턴오프 상태를 유지한다. 이때, NMOS트랜지스터 N14는 약간의 부트스트래핑(Bootstraping) 작용을 통해 노드 bp의 전압 레벨을 상승시키게 된다. 이에 따라, PMOS트랜지스터 P14,P15를 턴오프 상태로 유지시켜 NMOS트랜지스터 N15를 턴오프 제어함으로써 전류 경로를 차단하게 된다.
반면에, 비트라인 프리차지 전압 VBLP가 감소할 경우 NMOS트랜지스터 N8의 게이트 소스 전압 vgs가 커지게 된다. 따라서, 풀업 구동신호 pdrv의 전압 레벨이 감소하게 되어 감소된 비트라인 프리차지 전압 VBLP의 레벨을 상승시키기 위해 PMOS트랜지스터 P18를 턴온시키게 된다.
이때, 소스 팔로워 구조인 PMOS트랜지스터 P16의 게이트 소스 전압 vgs이 작아지게 되어 노드 bn에는 전압 강하가 발생하게 된다. 이에 따라, NMOS트랜지스터 N16,N17가 턴온되어 PMOS트랜지스터 P17의 게이트 전압이 상승됨으로써 노드 (C)의 전압 레벨이 상승하게 된다. 이에 따라, 비트라인 프리차지 전압 VBLP의 전압 레 벨과 무관하게 노드 (C)를 통해 전류 경로가 형성되지 않도록 한다.
또한, 소스 팔로워 구조인 NMOS트랜지스터 N14는 더 빠르게 턴온되어 노드 bp의 전압 레벨이 감소하게 된다. 그리고, 노드 bp의 전압에 따라 PMOS트랜지스터 P14,P15가 턴온되어 NMOS트랜지스터 N15의 게이트 전압이 상승하게 된다. 이에 따라, 노드 (D)의 전압 레벨을 접지전압 VSS 레벨로 감소시켜 전류 경로가 형성되지 않도록 한다.
도 5는 도 3 및 도 4의 실시예에 따른 본 발명의 전압 파형도이다. 본 발명은 도 5의 전압 파형도에 나타난 바와 같이 스탠바이 상태 또는 동작 모드 상태인지의 여부에 상관없이 비트라인 프리차지 전압 VBLP과 풀업 구동신호 pdrv, 풀다운 구동신호 ndrv 사이에 전류 경로가 형성되지 않기 때문에 칩의 구동 능력을 향상시킬 수 있도록 한다.
도 6은 본 발명에 따른 전압 발생 장치에 관한 또 다른 실시예이다.
본 발명은 코아전압 제어수단(10)과 구동 제어부(300) 및 전압 구동부(310)를 구비한다. 여기서, 코아전압 제어수단(10)의 구성은 종래의 코아전압 제어수단(10)과 동일하므로 동일한 도면부호로 설명하며, 이에 대한 상세 구성 및 동작의 설명은 생략하기로 한다.
그 상세 구성을 설명하면, 구동 제어부(300)는 NMOS트랜지스터 N19와 PMOS트랜지스터 P19를 구비한다. 여기서, NMOS트랜지스터 N19와 PMOS트랜지스터 P19는 코아전압 VCORE 인가단과 접지전압 VSS 인가단 사이에 직렬 연결되어 각각의 게이트 단자를 통해 게이트 전압 ngate,pgate이 인가되며 공통 드레인 단자를 통해 비 트라인 프리차지 전압 VBLP이 출력된다.
또한, 전압 구동부(310)는 PMOS트랜지스터 P20와 NMOS트랜지스터 N20를 구비한다. PMOS트랜지스터 P20와 NMOS트랜지스터 N20는 코아전압 VCORE 인가단과 접지전압 VSS 인가단 사이에 직렬 연결되어 각각의 게이트 단자를 통해 풀업/풀다운 구동신호 pdrv,ndrv가 인가되고, 공통 드레인 단자를 통해 비트라인 프리차지 전압 VBLP이 출력된다.
이러한 구성을 갖는 본 발명은 게이트 전압 ngate을 입력으로 하고 비트라인 프리차지 전압 VBLP을 소스로 하는 NMOS트랜지스터 N19와, 게이트 전압 pgate을 입력으로 하고 비트라인 프리차지 전압 VBLP을 소스로 하는 PMOS트랜지스터 P19를 통해 다이렉트 전류 경로를 차단하여 전압 구동부(310)의 구동능력을 향상시킬 수 있도록 한다.
도 7은 본 발명에 따른 전압 발생 장치에 관한 또 다른 실시예이다.
본 발명은 코아전압 제어수단(10)과 전압 구동부(410) 및 출력 제어부(410)를 구비한다. 여기서, 코아전압 제어수단(10)의 구성은 종래의 코아전압 제어수단(10)과 동일하므로 동일한 도면부호로 설명하며, 이에 대한 상세 구성 및 동작의 설명은 생략하기로 한다.
전압 구동부(410)는 PMOS트랜지스터 P21와 NMOS트랜지스터 N21를 구비한다. PMOS트랜지스터 P21와 NMOS트랜지스터 N21는 코아전압 VCORE 인가단과 접지전압 VSS 인가단 사이에 직렬 연결되어 각각의 게이트 단자를 통해 풀업/풀다운 구동신호 pdrv,ndrv가 인가되고, 공통 드레인 단자를 통해 비트라인 프리차지 전압 VBLP 이 출력된다.
또한, 출력 제어부(410)는 전송게이트 T1~T4를 구비한다. 여기서, 전송게이트 T1는 제어신호 aa,bb의 상태에 따라 코아전압 VCORE을 PMOS트랜지스터 P21의 벌크에 출력한다. 그리고, 전송게이트 T2는 제어신호 aa,bb의 상태에 따라 전원전압 VDD을 PMOS트랜지스터 P21의 벌크에 출력한다.
그리고, 전송게이트 T3는 제어신호 aa,bb의 상태에 따라 접지전압 VSS을 NMOS트랜지스터 N21의 벌크에 출력한다. 그리고, 전송게이트 T4는 제어신호 aa,bb의 상태에 따라 백바이어스 전압 VBB을 NMOS트랜지스터 N21의 벌크에 출력한다.
여기서, 제어신호 aa는 액티브신호 act가 인버터 IV1에 의해 반전된 신호이고, 제어신호 bb는 제어신호 aa가 인버터 IV2에 의해 반전된 신호이다. 그리고, 전송게이트 T1,T3은 PMOS 게이트를 통해 제어신호 aa가 인가되고 NMOS 게이트를 통해 제어신호 bb가 인가된다. 또한, 전송게이트 T2,T4은 PMOS 게이트를 통해 제어신호 bb가 인가되고 NMOS 게이트를 통해 제어신호 aa가 인가된다.
이러한 구성을 갖는 본 발명의 동작 과정을 도 8의 동작 타이밍도를 참조하여 설명하면 다음과 같다.
먼저, 액티브 동작 모드시 액티브신호 act가 활성화되면 제어신호 aa가 로우가 되고 제어신호 bb가 하이가 된다. 이에 따라, 전송게이트 T1,T3이 턴온되어 PMOS트랜지스터 P21의 벌크에 코아전압 VCORE이 인가되고, NMOS트랜지스터 N21의 벌크에 접지전압 VSS가 인가된다. 따라서, 액티브 동작 모드시 PMOS트랜지스터 P21와 NMOS트랜지스터 N21의 문턱전압을 낮추게 되어 구동능력을 향상시킬 수 있도 록 한다.
반면에, 액티브 동작 모드가 아닌 스탠바이 모드일 경우 액티브신호 act가 비활성화되면, 제어신호 aa가 하이가 되고 제어신호 bb가 로우가 된다. 이에 따라, 전송게이트 T2,T4이 턴온되어 PMOS트랜지스터 P21의 벌크에 전원전압 VDD이 인가되고, NMOS트랜지스터 N21의 벌크에 백바이어스 전압 VBB가 인가된다. 따라서, 스탠바이 모드시 PMOS트랜지스터 P21와 NMOS트랜지스터 N21의 문턱전압을 높여 누설전류의 경로를 차단하게 된다.
즉, 본 발명은 코아전압 VCORE이 소스로 인가되는 PMOS트랜지스터 P21의 벌크 바이어스를 제어하여 액티브시에는 문턱전압 Vt를 낮추기 위해 셀프 바이어스를 취하게 된다. 그리고, 스탠바이 모드시에는 누설 전류를 줄이기 위해, 즉, 문턱전압 Vt를 높이기 위해 전압 구동부(400)의 NMOS트랜지스터 N21에 백바이어스 전압 VBB을 인가하게 된다.
이상에서 설명한 바와 같이, 본 발명은 코아전압 레벨이 낮은 저전원전압 상태에서 비트라인 프리차지 전압 또는 셀플레이트 전압을 안정적으로 구동하면서 스탠바이 전류(IDD2P) 및 동작 전류를 최소화시킬 수 있도록 한다.
또한, 본 발명은 전압 구동부의 문턱전압을 제어하여 액티브시에는 구동능력을 높이고 스탠바이 모드시에는 누설 전류의 경로를 차단하여 칩의 신뢰성을 향상시킬 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (23)

1/2 코아전압 레벨을 갖는 기준전압을 이용하여 바이어스 전압을 생성하며, 상기 기준전압보다 문턱전압만큼 높은 제 1게이트 전압과 상기 기준전압보다 문턱전압만큼 낮은 제 2게이트 전압을 생성하여 풀업/풀다운 구동신호를 발생하는 코아전압 제어수단;
상기 풀업/풀다운 구동신호에 따라 선택적으로 풀업/풀다운 구동되어 비트라인 프리차지 전압을 생성하는 전압 구동부; 및
상기 비트라인 프리차지 전압 레벨의 상승시 상기 풀업 구동신호의 전압 레벨을 상승시키고, 상기 비트라인 프리차지 전압 레벨의 감소시 상기 풀다운 구동신호의 전압 레벨을 감소시켜 상기 전압 구동부의 턴온/턴오프 구동시간을 동일하게 제어하는 구동 제어부를 포함하는 것을 특징으로 하는 전압 발생 장치.
제 1항에 있어서, 상기 전압 구동부는
상기 비트라인 프리차지 전압 레벨의 상승시 상기 풀다운 구동신호의 전압 레벨에 따라 구동되어 상기 비트라인 프리차지 전압 레벨을 풀다운 구동하는 풀다운 구동부; 및
상기 비트라인 프리차지 전압 레벨의 감소시 상기 풀업 구동신호의 전압 레벨에 따라 구동되어 상기 비트라인 프리차지 전압 레벨을 풀업 구동하는 풀업 구동 부를 포함하는 것을 특징으로 하는 전압 발생 장치.
제 1항 또는 제 2항에 있어서, 상기 구동 제어부는
상기 제 1게이트 전압 레벨에 따라 상기 비트라인 프리차지 전압을 풀업노드에 공급하는 제 1구동소자;
상기 풀업노드의 전압 레벨에 따라 상기 풀업 구동신호의 인가 노드에 코아전압을 공급하는 제 1구동부;
상기 제 2게이트 전압 레벨에 따라 상기 비트라인 프리차지 전압을 풀다운 노드에 공급하는 제 2구동소자; 및
상기 풀다운 노드의 전압 레벨에 따라 상기 풀다운 구동신호의 인가 노드에 접지전압을 공급하는 제 2구동부를 포함하는 것을 특징으로 하는 전압 발생 장치.
제 3항에 있어서, 상기 제 1구동소자는 상기 풀업노드와 상기 비트라인 프리차지 전압의 출력노드 사이에 연결되어 게이트 단자를 통해 상기 제 1게이트 전압이 인가되는 제 1NMOS트랜지스터를 포함하는 것을 특징으로 하는 전압 발생 장치.
제 3항에 있어서, 상기 제 1구동부는
상기 코아전압의 인가 노드와 상기 제 1구동소자 및 상기 비트라인 프리차지 전압의 출력노드 사이에 각각 연결되어 게이트 단자가 상기 풀업노드에 공통 연결된 제 1PMOS트랜지스터 및 제 2PMOS트랜지스터를 포함하는 것을 특징으로 하는 전압 발생 장치.
제 3항에 있어서, 상기 제 2구동소자는 상기 풀다운 노드와 상기 비트라인 프리차지 전압의 출력노드 사아에 연결되어 게이트 단자를 통해 상기 제 2게이트 전압이 인가되는 제 3PMOS트랜지스터를 포함하는 것을 특징으로 하는 전압 발생 장치.
제 3항에 있어서, 상기 제 2구동부는
접지전압단과 상기 제 2구동소자 및 상기 비트라인 프리차지 전압의 출력노드 사이에 각각 연결되어 게이트 단자가 상기 풀다운노드에 공통 연결된 제 2NMOS트랜지스터 및 제 3NMOS트랜지스터를 포함하는 것을 특징으로 하는 전압 발생 장치.
제 1항 또는 제 2항에 있어서, 상기 구동 제어부는
상기 제 1게이트 전압 레벨에 따라 상기 비트라인 프리차지 전압을 풀업노드에 공급하는 제 3구동소자;
상기 풀업노드의 전압 레벨에 따라 코아전압을 공급하는 제 3구동부;
상기 제 3구동부의 출력에 따라 상기 풀다운 구동신호의 인가 노드에 접지전압을 공급하는 제 4구동부;
상기 제 2게이트 전압 레벨에 따라 상기 비트라인 프리차지 전압을 풀다운 노드에 공급하는 제 4구동소자;
상기 풀다운 노드의 전압 레벨에 따라 접지전압을 공급하는 제 5구동부; 및
상기 제 5구동부의 출력에 따라 상기 풀업 구동신호의 인가 노드에 코아전압을 공급하는 제 6구동부를 포함하는 것을 특징으로 하는 전압 발생 장치.
제 8항에 있어서, 상기 제 3구동소자는 상기 풀업노드와 상기 비트라인 프리차지 전압의 출력노드 사이에 연결되어 게이트 단자를 통해 상기 제 1게이트 전압이 인가되는 제 4NMOS트랜지스터를 포함하는 것을 특징으로 하는 전압 발생 장치.
제 8항에 있어서, 상기 제 3구동부는
상기 코아전압의 인가 노드와 상기 제 3구동소자 및 상기 제 4구동부 사이에 각각 연결되어 게이트 단자가 상기 풀업노드에 공통 연결된 제 4PMOS트랜지스터 및 제 5PMOS트랜지스터를 포함하는 것을 특징으로 하는 전압 발생 장치.
제 8항에 있어서, 상기 제 4구동부는
상기 제 3구동부의 출력단과 접지전압단 사이에 연결된 제 1저항; 및
상기 풀다운 구동신호의 인가 노드와 상기 접지전압단 사이에 연결되어 게이트 단자가 상기 제 1저항과 연결된 제 5NMOS트랜지스터를 포함하는 것을 특징으로 하는 전압 발생 장치.
제 8항에 있어서, 상기 제 4구동소자는 상기 풀업노드와 상기 비트라인 프리차지 전압의 출력노드 사이에 연결되어 게이트 단자를 통해 상기 제 2게이트 전압이 인가되는 제 5PMOS트랜지스터를 포함하는 것을 특징으로 하는 전압 발생 장치.
제 8항에 있어서, 상기 제 5구동부는
접지전압단과 상기 제 4구동소자 및 상기 제 5구동부 사이에 각각 연결되어 게이트 단자가 상기 풀다운노드에 공통 연결된 제 6NMOS트랜지스터 및 제 7NMOS트랜지스터를 포함하는 것을 특징으로 하는 전압 발생 장치.
제 8항에 있어서, 상기 제 6구동부는
상기 제 5구동부의 출력단과 코아전압 인가단 사이에 연결된 제 2저항; 및
상기 풀업 구동신호의 인가 노드와 상기 코아전압 인가단 사이에 연결되어 게이트 단자가 상기 제 2저항과 연결된 제 6PMOS트랜지스터를 포함하는 것을 특징으로 하는 전압 발생 장치.
제 1항 또는 제 2항에 있어서, 상기 구동 제어부는
코아전압 인가단과 접지전압단 사이에 직렬 연결되어 각각의 게이트 단자를 통해 상기 제 1게이트 전압과 상기 제 2게이트 전압이 인가되고 공통 드레인 단자를 통해 상기 비트라인 프리차지 전압이 인가되는 제 5구동소자 및 제 6구동소자를 포함하는 것을 특징으로 하는 전압 발생 장치.
제 15항에 있어서, 상기 제 5구동소자는 제 8NMOS트랜지스터를 포함하는 것을 특징으로 하는 전압 발생 장치.
제 15항에 있어서, 상기 제 6구동소자는 제 7PMOS트랜지스터를 포함하는 것 을 특징으로 하는 전압 발생 장치.
1/2 코아전압 레벨을 갖는 기준전압을 이용하여 바이어스 전압을 생성하며, 상기 기준전압보다 문턱전압만큼 높은 제 1게이트 전압과 상기 기준전압보다 문턱전압만큼 낮은 제 2게이트 전압을 생성하여 풀업/풀다운 구동신호를 발생하는 코아전압 제어수단;
상기 풀업/풀다운 구동신호에 따라 선택적으로 풀업/풀다운 구동되어 비트라인 프리차지 전압을 생성하는 전압 구동부; 및
액티브 동작 모드시 활성화되는 액티브 신호의 상태에 따라 상기 전압 구동부의 벌크 바이어스 전압 레벨을 선택적으로 제어하는 출력 제어부를 포함하는 것을 특징으로 하는 전압 발생 장치.
제 18항에 있어서, 상기 전압 구동부는
상기 비트라인 프리차지 전압 레벨의 상승시 상기 풀다운 구동신호의 전압 레벨에 따라 구동되어 상기 비트라인 프리차지 전압 레벨을 풀다운 구동하는 풀다운 구동부; 및
상기 비트라인 프리차지 전압 레벨의 감소시 상기 풀업 구동신호의 전압 레벨에 따라 구동되어 상기 비트라인 프리차지 전압 레벨을 풀업 구동하는 풀업 구동 부를 포함하는 것을 특징으로 하는 전압 발생 장치.
제 19항에 있어서, 상기 출력 제어부는
상기 액티브 동작 모드시 상기 풀업 구동부의 상기 벌크 바이어스 전압 레벨을 셀프 바이어스 레벨로 제어하고, 스탠바이 모드시 상기 벌크 바이어스 전압 레벨을 상승시킴을 특징으로 하는 전압 발생 장치.
제 20항에 있어서, 상기 출력 제어부는
상기 액티브 신호의 활성화시 상기 풀업 구동부의 벌크에 코아전압을 공급하는 제 1전송게이트; 및
상기 액티브 신호의 비활성화시 상기 풀업 구동부의 벌크에 전원전압을 공급하는 제 2전송게이트를 포함하는 것을 특징으로 하는 전압 발생 장치.
제 19항에 있어서, 상기 출력 제어부는
상기 액티브 동작 모드시 상기 풀다운 구동부의 상기 벌크 바이어스 전압 레벨을 감소시키고, 스탠바이 모드시 상기 벌크 바이어스 전압 레벨을 상승시킴을 특징으로 하는 전압 발생 장치.
제 22항에 있어서, 상기 출력 제어부는
상기 액티브 신호의 활성화시 상기 풀다운 구동부의 벌크에 접지전압을 공급하는 제 3전송게이트; 및
상기 액티브 신호의 비활성화시 상기 풀다운 구동부의 벌크에 백바이어스 전압을 공급하는 제 4전송게이트를 포함하는 것을 특징으로 하는 전압 발생 장치.
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