JPH03245393A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は半導体装置、特に微細素子で構成され、低電圧
で動作する高速、高集積の半導体装置に関する。

［従来の技術］ 半導体集積回路のｌ−３Ｉ化（高集積化、ＬＳＩ＝　Ｌ
ａｒｇｅ　５ｃａｌｅ　Ｉｎｔ、ｅｇｒａｔｉｏｎ）は
、その構成素子であるＭＯＳトランジスタの微細化によ
り進められてきた。素子の寸法が０．５ミクロン以下の
いわゆるディープサブミクロンＬＳＩになると、素子の
耐圧の低下とともにＬＳＩの消費する電力の増大が問題
になってくる。このような問題に対しては、素子の微細
化にともなって動作電源電圧を低下させることが有効な
手段であると考えられる。

現在のＬＳＴの電源電圧としては５Ｖが主流であるため
、微細な素子でＬＳＩを構成する手段として、ＬＳＩチ
ップ上に外部電源電圧を降圧する電圧変換回路を搭載す
る技術が、アイ・イー・イ・イー・ジャーナル・オブ・
ソリッド・ステト・サーキッツ、第２１巻、第５号、第
６０５〜第６１１頁（１９８６）　　（ＩＥＥＥ　Ｊｏ
ｕｎａｌ　ｏｒＳｏｌｉｄ−５ｌａｔｅＣ４ｒｃｕｉｔ
ｓ、　ｖｏｌ、２１．　Ｎｏ、５．　ｐｐ、６０５６１
１、０ｃＬｏｂｅｒ　１９８６　）において論じられて
いる。

この場合の外部電源電圧と内部電源電圧の値は、それぞ
れ５Ｖと３．５Ｖである。このように、ＬＳＩの中でも
最高集積度のダイナミックＲＡＭ（ｆ）　ＲＡ　Ｍ　＝
　Ｄｙｎａｍｉｃ　Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅ
ｍｏｒｙ　）で消費電力の問題が顕在化しつつある。こ
うした傾向に合わせて、ＬＳＩの外部電圧そのものを下
げようという動きもある。例えば、０．３ミクロンの加
工技術を用いる６４メガビットＤＲＡＭでは外部電源電
圧は３．３■に標準化される予定である。集積度の向上
にしたがって、外部電源電圧はさらに低下する可能性が
ある。

また近年、可Ｉｆｌ型電子機器の位及に伴い、電池動作
や、電池での情報保持が可能な低電圧・低消費電力のＬ
ＳＩに対する需要が高まってきている。

このような用途に対しては、最小１〜１．５■で動作す
るＬＳＩが必要とされる。

このような集積度の向上と低電圧化は、一方でＬ　Ｓ　
Ｉの性能向上を難しくしている。その端的な例が、ＤＲ
ＡＭにおける中間電圧（ＶＣＣ／２）発生回路である。

データ線をＶＣＣ／２電圧にプリチャージするＤＲＡＭ
方式は、高速性、低消費電力、対雑音性といった特徴に
よって、ＣＭＯＳ回路とともにＩメガビット以降のＤＲ
ＡＭの主流になっている。このＶＣＣ／２ｆｉ圧を発生
させる従来の中間電圧発生回路の例は、アイ・イー・イ
ー・イー・ジャーナル・オブ・ソリッド・ステト・サー
キッツ、第２１巻、第５号、第６４３〜第６４８頁（１
９８６）　（ＩＥＥＥ　Ｊｏｕｎａｌ　ｏｆ　５ｏｌｉ
ｄ−５ｔａｔｅ　Ｃ１ｒｃｕｉｔｓ、　ｖｏｌ、２１．
Ｎｏ、５．　ｐｐ、６４３−６４８゜０ｃｔｏｂｅｒ　
１９８６　）に述べられているが、このような回路には
次のような問題がある。

［発明か解決しようとする課題］ 低電圧化と高集積化により、従来の中間電圧発生回路で
は以下の二つの問題が生じる。

７ ８ （１）電源電圧の低下に伴い、電圧設定精度が低下し、
信号対雑音（Ｓ／Ｎ）比が悪化する。

（２）素子がソース・フォロワ・モードで動作するので
応答速度がトランジスタの駆動能力と負荷容量の値で決
まることになり、このため、高集積化による負荷容量の
増大と、さらには低電圧化による素子の駆動能力の低下
により、応答速度が遅くなる。

第２図はＤＲＡＭＲＡＭ型圧発生回路の従来例を示すも
のである。以下、第２図を用いて上記の問題点を説明す
る。第２図において、ＴＮ５、ＴＮ６はＮチャンネルの
Ｍｉｓ型ＦＥＴ、′「Ｒ５、ＴＲ６はＰチャンネルのＭ
ＩＳ型ＦＥＴ、Ｒ１、Ｒ２は抵抗、ＣＬは負荷容量であ
る。第２図の回路は一種のコンプリメンタリ・プッシュ
プル回路で、ＴＮ６とＴ　Ｐ　６　にＬ電源電圧ＶＣＣ
（ＶＳＳは接地電位とする）をＨＶ　Ｃの中間電圧に分
圧する分圧回路を構成し、これらのゲートにバイアス電
圧を与えるためのＴＮ５とＴＲ５がバイアス回路を構成
している。ＶＣＣ／２プリチャージ方式のＤＲＡＭにお
いては、負荷容量は全データ線容量にほぼ等しく、４メ
ガビットＤＲＡＭでは５〜１０ｎＦ（ナノ・ファラッド
）、１６メガビツトＤＲＡＭでは２０〜４００Ｆ、６４
メガビットＤＲＡＭでは８０〜１６０ｎＦ程度の値であ
る。

この回路においては、各ＦＥＴに微小な電流を常時流す
ことによって、出力が一定の電圧になるように安定化さ
れる。電流が微小であれば、端子２０と端子２２の電圧
差すなわちＶ　（２０）　−Ｖ（２２）はほぼＦＥＴ　
　ＴＮ５のしきい値電圧Ｖ　’ｒ　Ｎに、また端子２２
と端子２１の電圧差すなわちＶ　（２２）−Ｖ　（２１
）はほばＦＥＴＴＲ５のしきい値電圧の絶対値ＶＴＲに
等しくなる。また、ＦＥＴ　　ＴＮ６およびＴＲ６のゲ
ート幅対ゲート長比　Ｗ／Ｌは、それぞれＴＮ５および
ＴＲ５のＷ／Ｌの数倍から数１０倍になるように選ばれ
る。したがって、ＴＮ６のバイアス電流はＴＮ５のバイ
アス電流の数倍から数１０倍になる。

はじめに第一の問題点について説明する。今、Ｆ　ＥＴ
対ＴＮ５とＴＮ６、およびＴＰ５とＴＰ６の間の素子特
性（例えば、しきい値電圧、単位ゲト幅あたりのチャネ
ル・コンダクタンス等）に差が無いと仮定すると、出力
）ＩＶＣには、端子２２の電圧に等しい電圧が得られる
。出力電圧の値は と表される。ここでｖＳＳは接地電位にあるとする。

標単条件下ではＶＴＮとＶＴＰの値がほぼ等しく、Ｒ１
＝　Ｒ２となるように設計すると、すなわち、ＶＴＮと
ＶＴＰの値の差がＶＣＣの値に比べて無視できる場合に
は Ｖ（１１Ｖｃ）　　＃　　−−−−ＶＣＣとなる。一般
に、素子のしきい値電圧のばらつきは、高集積化によっ
ても小さくならず、一定であると考えられるため、ＶＣ
Ｃを低くするにしたがつて、Ｖ（１１Ｖｃ）の設定精度
は低下する。例えば、ＶＴＮとＶＴＰがそれぞれ標準値
に対して±０．１■変動すると仮定すると、電源電圧が
５Ｖ（ＨＶＣが２．５Ｖ）のときには、中間電圧の変動
は約±４％であるのに対して、電源電圧が１．５Ｖ（Ｈ
ＶＣが０，７５Ｖ）のときには、中間電圧の変動は約±
１３％に達し、メモリの安定な動作に支障がでる。

次に、第二の問題点について説明する。負荷の充放電に
際し、出力のＭＩＳＦＥＴは飽和領域で動作するため、
そのドレイン電流ＩＤはβ ＩＤ＝　　　　（ＶＧＳ−ＶＴ）” と表される。ここに、ＶＧＳはゲート・ソース間電圧、
ＶＴはＭＩＳＦＥＴのゲートしきい値電圧、βは素子の
構造や寸法によって決まる定数である。

今、従来回路において負荷（負荷容量＝ＣＬ）の電圧を
ＯＶから中間電圧ＶＣＣ／２の９０％まで立ち上げるの
に要する時間［、は １− ２ β　　　　　ＶＣＣ／２ と表される。一つのデータ線に接続されるメモリセルの
数を２５６、一つのデータ線あたりの容ｆｉｔ値を０．
５ｐＦ、と仮定する。メモリの高集積化にイ′１５って
これらの値はほぼ一定であるから、負荷容量の値は世代
毎に４倍ずつ大きくなる。例えば、４ＭビットＤＲＡＭ
ではＣＬ＃８．２ｎＦ。

１６ＭビットではＣＬ＃３３ｎＦ、６４ＭビットではＣ
Ｌ辷１３１ｎＦとなる。これに対して、電源電圧が５ｖ
→３．３Ｖ→１．５Ｖと世代毎に低下すると、ＭＩＳＦ
ＥＴのβが１０ｍＡ／Ｖ’で一定の場合、立上り時間ｔ
、　ｒは５．９μＳ→３６μＳ→３１４μｓと世代毎に
約１０倍ずつ増えることになる。応答速度を一定に保つ
ためには、ＭＩＳＦＥＴのβを世代毎に１０倍にしてい
く必要があるが、レイアウト面積の増大や、定常電流の
増大を招くという副作用があるため、実際には立上り時
間Ｌ「を一定に保つのは不可能である。

本発明の目的は、こうした従来回路の問題点を克服し、
高集積、低電源電圧のＬＳＩにおいても高精度で、かつ
高速に動作する電圧供給回路（電圧フォロワ）を提供す
ることにある。

［課題を解決するための手段］ 上記の目的を達成するため、本発明の半導体装置では、
中間電圧に等しい基準電圧の入力と、同一負荷に対して
出力を並列接続する少なくとも二つの第一および第二の
コンプリメンタリ・プッシュプル回路と、基Ｉ′１１ｊ
電流を増幅して出力するプッシュプル電流増幅回路とを
備え、第一のコンプリメンタリ・プッシュプル回路は、
そのバイアス回路に、上記基＄電圧の入力と該入力に付
加するバイアス電圧源を備えて、該プッシュプル回路の
分圧用トランジスタのゲートにバイアス電圧を印加する
とともに、該プッシュプル回路の分圧回路は上記電流増
幅回路の基準電流回路を形成し、かつ該電流増幅回路の
出力端を上記第二のコンプリメンタリ・プッシュプル回
路のバイアス回路に接続することを特徴とする。

すなわち、中間電圧に等しい基準電圧の発生部をコンプ
リメンタリ・プッシュプル回路のバイアス１田路から分
けて独立に設けるとともに、少なくとも二つのコンプリ
メンタリ・プッシュプル回路で並列に負イ１１を駆動す
るするようにし、出力電圧と入力？は圧の差を一つのプ
ッシュプル回路に流れる電源として検出し、かつ、その
電流にほぼ比例する増＋ｌ＋ｉ電流でもう一方のプッシ
ュプル回路を駆動するものである。

ここで上記第一および第二のコンプリメンタリ・プッシ
ュプル回路のバイアス電圧は、該電圧を印加する該プッ
シュプル回路のトランジスタのゲートしきい値電圧にほ
ぼ等しくすることが好ましい。

このことは定常状態においてこれらのトランジスタを流
れる電流を低い値に抑えるものである。

あるいは上記電流増幅回路をカレントミラー型のプッシ
ュプル増幅回路によることにすれば、簡単な皿路構ノＪ
ｌで高い駆動能ノＪがばらつきが少なく容易にえられる
。

またあるいは、上記第一および第二のコンプリメンタリ
・プッシュプル回路を電界効果トランジスタにより構成
することが低い電源電圧で動作させられるので好ましい
。

本発明の目的をさらに効果的に達成するための本発明の
半導体装置では、中間電圧に等しいＪｉ＋ｉ単電圧の入
力と、同一負荷に対して出力を並列接続する少なくとも
二つの第一および第二のコンプリメンタリ・プッシュプ
ル回路およびトライステート駆動回路と、基準電流を増
幅して出力するプッシュプル電流増幅回路とを備え、第
一のコンプリメンタリ・プッシュプル回路は、そのバイ
アス回路に、上記基準電圧の入力と該入ノＪに付加する
バイアス電圧源を備えるとともに、該プッシュプル回路
の分圧回路は上記電流増幅回路の基準電流回路を形成し
、かつ該電流増幅回路の出力端を上記第二のコンプリメ
ンタリ・プッシュプル回路のバイアス回路に接続するこ
と、さらに上記トライステート駆動回路は、上記入力の
電圧よりも低い第一の判定電圧と上記入力の電圧よりも
高い第二の判定電圧とを備え、出力電圧が第一の判定電
圧よりも低いときには出力を充電し、出力電圧が第二５ ６ の判定電圧よりも高いときには出力を放電する手段を備
えることを特徴とする。

すなわち本発明ではトライステート駆動回路をコンプリ
メンタリ・プッシュプル回路とともに負荷に対して並列
に接続してプッシュプル回路による駆動能力を補うもの
である。

ここで、上記第一および第二のコンプリメンタリ・プッ
シュプル回路のバイアス電圧は、該電圧を印加する該プ
ッシュプル回路のトランジスタのゲートしきい値電圧に
ほぼ等しい電圧にすること、あるいは上記電流増幅回路
をカレントミラー型のプッシュプル増幅回路とすること
、あるいは上記第一および第二のコンプリメンタリ・プ
ッシュプル回路を電界効果トランジスタにより構成する
ことが好ましいことは前述のとうりである。

ここで、上記の入力および出力の電圧を電源電圧の二分
の−にすれば、ＤＲＡＭのような回路への適用上好まし
い。

さらに、複数の同種のブロックを少なくとも含み、動作
時においては、ブロック選択信号によって選択した一つ
または複数のブロックを動作状態にする集積回路（ＬＳ
Ｉ）と、ブロックを負荷として電圧供給し駆動する手段
を有する半導体装置の場合においては、高速応答を達成
するために、ブロックを駆動する上記駆動手段として、
第一および第二の駆動回路と、各ブロック毎に設けられ
動作状態にあるブロックを第一の駆動回路に、非動作状
態にあるブロックを第二の駆動回路に、それぞれ接続す
る切換手段とを備えることとする。

このような手段は、大容量のダイナ□ツクメモリのよう
な集積回路に対して好適である。

そのような場合に、上記ブロックはメモリセルアレーを
少なくとも含み、かつ上記負荷としてはメモリセル蓄積
容量の対向電極およびメモリセルから信号検知回路に信
号を伝達するデータ線のプリチャージ電圧供給線とを少
なくとも含むようにするのがよい。

ここで上記駆動回路を電源電圧の二分の一の電圧を発生
するものとすることがＤＲＡＭへの適応上好ましい。

さらに上記駆動回路として本発明の半導体装置を用いれ
ば、大容量のＬＳＩに対しても高精度化、高速化を達成
できる。

［作用］ 中間電圧に等しい基４！ｉ電圧の発生部をコンプリメン
タリ・プッシュプル回路のバイアス回路から分けること
により、バイアス回路とは独立して電圧を設定すること
ができ、中間電圧の出力を高精度化することが可能にな
る。

また、人ツノと出力の電圧差を上記第一のコンプリメン
タリ・プッシュプル回路のトランジスタを介して電流に
変換し、その電流に比例する増幅電流で第二のコンプリ
メンタリ・プッシュプル回路を駆動することにより、入
出力間に電圧差がある間は、プッシュプル回路の駆動能
力を高くして、高速に負荷容量に対して充放電を行なう
ことになる。またその際の充電と放電の駆動能力を揃え
ることができ、したがって低電圧でも、高速かつ安定に
動作する電圧供給回路（電圧フォロワ）を提供すること
が可能になる。

さらに上記のようにコンプリメンタリ・プッシュプル回
路のバイアス電圧を電圧印加トランジスタのしきい値電
圧にほぼ等しくして該プッシュプル回路の電流を低い値
に抑えれば、これにより１′。

導体装置の定常時電力を小さくしながら、出力電圧の変
動時には高い駆動能力を得るようにすることが可能にな
る。

また電流増幅回路にカレントミラー型の増幅回路を用い
れば、簡単な回路構成で電流増幅が可能になるだけでな
く、同一の特性を要するミラー回路相互のトランジスタ
に同種の素子を用いることにより、高い駆動能力をばら
つき少なく容易に得ることが可能になる。

電界効果トランジスタは不純物濃度を制御することによ
ってゲートしきい値電圧を下げることができるので、第
一および第二のコンプリメンタリ・プッシュプル回路を
電界効果トランジスタで構成することにより、電源電圧
が低くなっても所要の動作が得やすくなる。

さらにトライステート駆動回路をコンプリメン＋９− ０ タリ・プッシュプル回路とともに負荷に対して並列に接
続する上記の手段によれば、入出力間の電圧誤差が」―
記の判定電圧以上に大きくなった場合には色付容量を充
電または放電することにより電圧誤差を判定電圧以内に
収束するよう動作し、これによりプッシュプル回路動作
を補って過渡時の応答速度をさらに高めるよう作用する
ことになる。

また集１７１回路の中に複数の同種のブロックを含み、
その一部を動作させる場合に、動作状態のブロックのみ
を負荷として選択するよう切り換える本発明の手段によ
れば、大容量のＤＲＡＭのような場合にもその一部の負
荷を実質的に担うことになるため大きな過渡電流を流す
ことなく高速応答が可能になる。そのうえ、この駆動回
路に本発明の装置を用いれば、前記したようにさらに効
果的に高精度高速応答性を得ることが可能になる。

［実施例］ 以下、図面を用いて本発明の詳細な説明する。

第１図は本発明による電圧フォロワ回路の構成例である
。この回路は、入力に印加された電圧にほぼ等しい電圧
を出力し、大きい負荷容量を駆動するようにしたもので
ある。同図（ａ）で１は第一のコンプリメンタリ・プッ
シュプル回路であり、ＮチャネルＭＯＳトランジスタＴ
Ｎ２とＰチャネルＭＯ８Ｉ−ランジスタＴＰ２、および
バイアス用電圧源ＶＮＩ、ＶＰＩにより構成される。２
はカレントミラー型のプッシュプル増幅回路であり、カ
レントミラー回路を成すＮチャネルＭＯ３＋−ランジス
タ対ＴＮＩと丁Ｎ３、ＰチャネルＭＯＳトランジスタ対
ＴＰＩとＴＰ３、とから構成される。

３は第二のコンプリメンタリ・プッシュプル回路であり
、ＮチャネルＭＯＳトランジスタＴＮ４とＰチャネルＭ
ＯＳトランジスタＴＰ４、およびバイアス用電圧源ＶＮ
２、ＶＰ２により構成される。

この回路の各種トランジスタや電圧源の定数設定と定常
状態における動作を説明する。電圧源ＶＮＩとＶＰｌの
値は、それぞれトランジスタＴＮ２とＴＰ２のゲートし
きい値電圧にほぼ等しくなるように選んでいる。これに
より、どの様な動作条件下においてもトランジスタＴＮ
２と１”　Ｉ）　２の円方が同時にカットオフすること
がないようにしている。このため、出力インピーダンス
か高くなって、電位が定まらなかったり、負荷条件によ
って出力電圧がふらついたりするのを防ぐことができる
。電圧源の値をトランジスタのゲートしきい値電圧にほ
ぼ等しくすることにより、定常状態において二つのトラ
ンジスタを貫通して流れる電流を低い値に抑え、集積回
路の待機峙の電力を小さくしながら、高い負荷駆動能力
を得るようにしている。このようなバイアス条件での動
作は一般にＡＢ級動作と称される。さて、ＴＮ２とＴＰ
２に流れる電流値を、それぞれＩＣＩ、ＩＤＩとすると
、これらの電流は、それぞれＰチャネルＭＯ３ｈランジ
スタ対ＴＰＩとＴＰ３、ＮチャネルＭＯＳトランジスタ
対ＴＮＩとＴＮ３とからなるカレントミラー回路により
、ＴＰ３を流れる電流ＩＣ２，１゛Ｎ３を流れる電流Ｉ
Ｄ２に変換される。ＩＣＩとＩＣ２の電流比は、トラン
ジスタＴＩ）］とＴＰ３のβ比に、Ｉ　ｌ）　１とＩＤ
２の電流比（ミラー比）は、トランジスタＴＮＩとＴＮ
３のβ比に、それぞれほぼ等しくなる。すなわち、 ＩＣＩ　　　　βＴＰ ＴＤ、ｌ　　　　　βＴＮ である。この比を１以上の値にすることにより、電流を
増幅し、次段の負荷（端子６．７）の駆動能力を高める
ことができる。本発明では、この比を１〜１０程度の値
に選んでいる。電圧源ＶＮ２とＶＰ２の値は、第一のプ
ッシュプル回路と同様、それぞれトランジスタＴＮ４と
ＴＰ４のゲートしきい値電圧にほぼ等しくなるようにし
ている。これにより、第二のプッシュプル回路もＡＢ級
動作を行なうようにしている。

さて、第一のプッシュプル回路が定常状態すなわちＩＣ
１＝ＩＤ１が成り立っている状態からずれた場合にどう
なるかを説明する。出力電圧を定常状態から強制的に電
圧δＶだけ変えたときの電流値は、以下のように表され
る。

一詔 ＋ｃ＋　−＋ｏ＋　＝　−（ＦＬ蛎汀＋ＦＹ耶汀）Ｘ　
δＶ（βＮ−βＰ） ＋　　　　　　　　　　δＶ′ ここに、βＮとβ−まそれぞれトランジスタ゛■”Ｎ２
とＴ　Ｐ　２のβを、■は定常状態にお１７）で第一の
プッシュプル回路に流れる電流（すなわちｌ−ＩＣ１＝
ＩＤ１）をそれぞれ示している。

今、簡単のために、ＴＮ２とＴＰ２の特性力＜Ｃｔぼそ
ろっており、βＮとβＰが等しい（β＝βＮ−βＩ・）
と仮定すると、上式は ＩＣＩ　−ＩＤＩ　＃　−２，ｒｆ′ＦＴＸ　　ｉとな
る。また、二つのカレントミラー回路のミラー比が等し
い（Ｍ　＝　Ｍ　Ｎ　＝　Ｍ　ｐ　）とすると、＋Ｃ２
−ＩＤｚＣ２−ＩＤｚ二−２Ｔｘ　　δＶとなる。

例えば、Ｍ＝５、β−１ｍＡ／Ｖ’、ｌ　＝　０，２　
μＡとすると、出ツノ電圧がＱ、ＩＶ低下したとき（δ
■＝−、Ｏ０］　Ｖ）ニは、ＩＣ２−ＩＤ２　＝　２０
　μＡトナ６゜すなわち、出力電圧の０．ＩＶの微小な
変化（こ対＝２４ してもＩＣ２とＩＤ２の定常電流１　μＡ　（（１，２
μＡ×５）に対して十分大きな２０　μＡの駆動電流が
得られる。

したがって、出力電圧のわずかな変化に対しても端チロ
を最小ＶＳＳまで、また端子７を最大ＶＣＣまで、電源
電圧範囲の限界まで駆動することができる。駆動する方
向は、出力電圧が低下したときには端子７がＶＣＣに、
出力電圧が」１昇したときには端子６がＶＳＳに駆動さ
れる。これにより、出力電圧に誤差がある場合には、誤
差を増幅した信号で第二のプッシュプル回路を駆動し、
出力電圧の誤差を無くすように動作する。したがって、
従来例のように単にソースフォロワ回路で駆動する場合
に比べて、格段に高い駆動能力を持たせることができる
。また、定常状態のバイアス電流を十分低い値に抑えて
も、誤差を増幅することにより高い駆動電流を得ること
ができる。また、この回路は上式からも容易にわかるよ
うに、誤差の方向に対して対称に動作するため、出力の
充電と放電に対して同じ駆動能力を得ることができる。

次に、本回路の電圧フォロワとしての精度について説明
する。本回路は、出力電圧の誤差を第一のプッシュプル
回路で検出し、それを増幅した信号で第二のプッシュプ
ル回路を駆動するようにしている。したがって、出力電
圧精度（入出力電圧差）は第一のプッシュプル回路の電
圧精度（入出力電圧差）で決定される。第一のプッシュ
プル回路において、定常状態すなわちＩＣ１＝ＩＤ１が
成り立つ条件を求めると、入力電圧Ｖ（ＩＮ）と出力電
圧Ｖ　（ＯＵＴ）の関係が得られ、次式のようになる。

ここに、 βｎ＝　ＦＪ了２アＴ１ζ であり、またＶＴＮとＶＴＲはそれぞれＮチャネルおよ
びＰチャネルＭＯＳトランジスタのゲートしきい値電圧
の絶対値である。この式から明らかなように、ＶＮＩと
ＶＰＩにそれぞれＶＴＮとＶＴＲの変化に追従して変化
する特性をもたせ、かつトランジスタのβを適正に選ぶ
ことにより、製造プロセスのばらつき等によりＮチャネ
ルトランジスタとＰチャネルトランジスタの素子特性が
独立に変化しても、出力と入力の電圧差を零にすること
ができる。上述したような電圧源は、次の実施例で説明
するように、各チャネル導電型のＭＯＳトランジスタの
ゲートとドレインを接続し、それに所定の電流を流す事
により容易に構成することができる。一般に、異なる導
電形の素子間では特性にばらつきがあっても、同じ導電
型のトランジスタは同じ製造工程を経るため、素子間の
特性差は十分中さな値に抑えることができる。特に、加
工形状のばらつきなどに対しては、ゲート幅やゲート長
を加工精度に比べて十分大きな値で設Ｎ１することによ
り、さらに、素子対間の特性差を小さなものにすること
ができる。例えば、ゲートしきい値電圧を例にとると、
同じ導電型の素子対間での差は、容易に２０〜３０ｍＶ
程度以下にすることができるが、異なる導電型の素子間
では、その差のばらつきが最大２００ｍＶ程度と、約−
桁も大きな値になるのが通例である。以」二説明した２
７− −詔 とおり、第一のプッシュプル回路の電圧精度（入出力電
圧差）は、トランジスタ対のしきい値電圧差で決まる２
０〜３０ｍ’Ｖ程度と従来方式の約−桁低い値に抑えら
れる。

さて、次に過渡時の動作を同図（ｂ）を用いて説Ｉ！ｌ
ノする。今、入力電圧Ｖ（ＩＮ）が時刻１０からｔｉに
かけて降下し、時刻Ｌ４からＬ５にかけて」１昇した場
合を考える。入力電圧が降下した直後は化ツノがすぐに
追従しないので、トランジスタＴＮ２は■５１刻Ｌ１か
らｔ２にかけてカットオフ状態となり、電流ＩＣＩの値
はほぼＯとなる。これに対してＩＤＩが増大し、端子６
の電圧Ｖ（６）をほぼＶＳＳ　（ＯＶ）まで引き落す。

これにより、トランジスタＴＰ４の駆動能力が増加し、
出力ＯＵＴを高速に放電する。時刻ｔ２を過ぎて、出力
電圧と入力電圧の差が小さくなるとトランジスタ゛１゛
Ｎ２が導通し始め、最終的に人出ツノ間の電圧差が無く
なる時刻Ｌ２においてＩ　Ｃｌ　＝　Ｉ　’Ｄ　Ｉとな
り、定常状態になる。入力電圧が上昇する時には、これ
と対称に端子７の電圧が■ＣＣまで上昇し、出力を高速
に充電する。

以上説明したように、本発明によれば、製造工程のばら
つきがあっても、入出力電圧間の誤差が少なく、過渡時
においては、大容量の負荷を高速に充放電することので
きる電圧フォロワを提供することができる。なお、本回
路は電圧フォロワとしての応用以外にも、出力端子ＯＵ
Ｔに信号電流を入力し、端子６か７から出力を取り出す
ことにより、高性能な電流検出回路として用いることも
可能である。

次に第３図を用いて、先に示した回路をダイナミックメ
モリの中間電圧（ＶＣＣ／２）発生回路に適用した実施
例を説明する。第３図（ａ）は本発明による中間電圧発
生回路の構成例である。第３図において、３０は基準電
圧発生回路、３１は第一のコンプリメンタリ・プッシュ
プル回路、３２はカレントミラー型増幅回路、３３は第
二のコンプリメンタリ・プッシュプル回路である。基準
電圧発生回路は、等しい抵抗値を有する二つの抵抗Ｒ３
とＲ４とにより電源電圧を半分に分圧することにより、
端子３４に中間電圧を発生している。抵抗Ｒ３とＲ４に
同種の素子を用いることにより、中間電圧には、かなり
精度の高い値を得ることができる。なお、中間電圧を得
るための素子は抵抗に限らず、例えばＭ　ＯＳ　ｈラン
ジスタ等を用いても同様の回路が構成できることは自明
である。第一のプッシュプル回路は、基本的に第１図（
１１）に示したプッシュプル回路１と同じである。

ここでは、電圧源ＶＮＩの代わりに、抵抗Ｒ５とＮチャ
ネルＭＯ３ｈランジスタＴＮＩＯを、電圧源ＶＰ］の代
わりに、抵抗Ｒ６とＰチャネルＭＯＳトランジスタＴＰ
ＩＯを、それぞれ用いている。こうすることにより、先
の実施例でも説明したように、常に端子３５の電圧を入
力端子３４に対して、はぼＮチャネルＭＯ３ｈランジス
タのゲートしきい値電圧骨だけ高い値に自動的に設定す
ることができる。なお、Ｒ５やＲ６を流れる電流か、Ｒ
３やＲ４を流れる電流の数分の−から十分の一程度の小
さな値になるように、抵抗値を選んでいる。これは、Ｎ
チャネルトランジスタとＰチャネルトランジスタの特性
が独立にばらついて、プッシュプル回路から基￥Ｊ電圧
発生回路に流入（あるいは流出）する電流値が変動して
も、端子３４の電圧が影響を受けて変動しないようにす
るためである。３２のカレントミラー型増幅回路は第１
図（ａ）に示したカレントミラー型増幅回路２と全く同
じ構成である。第二のプッシュプル回路は、基本的に第
１図（ａ）に示したプッシュプル回路３と同じである。

ここでは、電圧源ＶＮ２の代わりに、ＮチャネルＭＯＳ
トランジスタＴＮ１４を、電圧源ＶＰ２の代わりに、Ｐ
チャネルＭＯＳトランジスタＴＰ１４を、それぞれ用い
ている。こうすることにより、第一のプッシュプル回路
の場合と同様、プッシュプル回路に流れるバイアス電流
の値が、トランジスタのしきい値電圧の変化に対して変
動しないようにしている。以上のような回路構成とする
ことにより、出力ＨＶ　Ｃには精度の高い中間電圧を得
ることができ、かつ負荷容量ＣＬを高速に充放電するこ
とができる。

１ 第３図（ａ）に示した本回路方式と第２図に示した従来
回路方式の性能比較を計算機解析により求めた結果を第
３図（ｂ）および（ｃ）に示す。

第３図（ｂ）において、横軸はＮチャネルトランジスタ
とＰチャネルトランジスタのゲートしきい（直電圧の絶
対値の差、縦軸は中間電圧の値である。

この結果より、従来回路においては、しきい値電圧差が
±０．２Ｖ変動したときには、出力電圧が約±１００ｍ
Ｖ　（０，７５Ｖに対して約±１３％）変動するのに対
して、本発明の回路では出力電圧変動は約±８ｍＶ　（
０，７５Ｖに対して約±１％）と、従来に比べて一桁以
上低減することができる。

第３図（ｃ）は電源投入後の出力電圧の立上り時間を電
源電圧に対してプロットしたものである。

立上り時間は、出力の電圧が定常値の９０％に達する時
間で定義している。また、負荷容量の値には、６４Ｍビ
ットＤＲＡＭのビット線プリチャージ電源およびプレー
ト電極の総容量を想定している。この解析結果からもわ
かるように、本発明の回路によれば、従来回路に比べて
約−桁短い時間＝３２− で負荷を立ち」二げることができる。

第４図（ａ）は本発明の他の一実施例を示す回路構成図
である。同図において、４０はコンプリメンタリ・プッ
シュプル型の電圧フォロワ回路、４１はトライステート
・バッファである。電圧フォロワ回路は、基本的には第
１図（ａ）のプッシュプル回路ｌと同じである。ここで
は、プッシュプル回路の駆動能ツノを補うようにトライ
ステート・バッファが動作する。トライステート・バッ
ファは負荷駆動用のＰチャネルトランジスタＴＰ２１と
ＮチャネルトランジスタＴＮ２１、これらトランジスタ
を駆動する二つの差動型増幅回路（コンパレータ）ＡＭ
ＰＩとＡＭＰ２、および、オフセット量の設定のための
二つの電圧源ＶＯ３ＬとＶＯ３Ｈとから構成される。こ
の回路の動作は次の三つの電圧の条件のいずれにあては
まるかによってきまる。

（１）　Ｖ（ＯＵＴ）　）　Ｖ（ＩＮ）　＋　ＶＯ５Ｈ
（２）　Ｖ（ＩＮ）　＋　ＶＯ５Ｈ＞　Ｖ（ＯＵＴ）　
＞　Ｖ（ＩＮ）　−Ｏ５Ｌ （３）　Ｖ（ＩＮ）　　−＼ｌ０５Ｌ　　＞　　Ｖ（Ｏ
ＵＴ）（１）の電圧条件においては、端子４３の電圧よ
りも出力ＯＵＴの電圧が高くなり端子４５の電圧は高い
電圧レベル（ＶＣＣ）になる。また、端子４４の電圧も
高い電圧レベル（ＶＣＣ）になる。

したがって、ＮチャネルトランジスタＴＮ２１が導通、
■）チャネルトランジスタＴＰ２１がカットオフとなり
、負荷を放電する。（２）の電圧条件においては、端子
４３の電圧よりも出力ＯＵＴの電圧が低くなり端子４５
の電圧は低い電圧レベル（ＶＳＳ）になる。また、端子
４４の電圧は高い電圧レベル（ＶＣＣ）を保つ。したが
って、二つのトランジスタＴＮ２１とＴＰ２１は共にカ
ットオフとなり、出力は高インピーダンス状態になる。

（３）の電圧条件においては、端子４２の電圧よりも出
力ＯＵＴの電圧が低くなり端子４４の電圧は低い電圧レ
ベル（ＶＳＳ）になる。また、端子４５の電圧は低い電
圧レベル（ＶＳＳ）を保つ。

したがって、ＮチャネルトランジスタＴＮ２１がカット
オフ、ＰチャネルトランジスタＴＰ２１が導通となり、
負荷を充電する。このように、出力の電圧が入力の電圧
を中心としたある一定範囲を越えて大きくなると放電、
一定範囲を越えて小さくなると充電、一定範囲内にあれ
ば充電も放電もしないという三つの状＠（トライステー
ト）を右する駆動回路を実現できる。この回路の過渡時
の動作を同図（ｂ）に示す。今、入力電圧Ｖ（ＩＮ）が
時刻ｌ、Ｏて降下し、時刻Ｌ２で上昇した場合を考える
。立ち下がり時においては、時刻１０から出力の電圧が
「（定常状態での電圧）＋ＶＯ３ＨＪに等しくなる時刻
Ｌ１まで端子４５の電圧がｖＣＣになり、トランジスタ
ＴＮ２１を導通させ、負荷を放電する。また、立ち上が
り時においては、時刻ｔ２から出力の電圧が「（定常状
態での電圧）ＶＯ３ＬＪに等しくなる時刻Ｌ３まで端子
４４の電圧がＶＳＳになり、トランジスタＴＰ２］を導
通させ、負荷を充電する。

このように、プッシュプル回路にトライステト・バッフ
ァを組合せることにより、入出力間の電圧誤差がある程
度基」二大きくなった時には、駆＝３５＝ ３６ 効能力の高いトランジスタを導通させることにより、過
渡時の応答速度を高めることができる。オフセット量の
設定のための二つの電圧源ｖ　ｏ　ｓ　ｒ−とＶＯ３Ｉ
＋の値はなるべく小さな値にしたほうが設定電圧への収
束を速めることができるが、誤動作を避けるために、差
動型増幅回路（コンバータ）ＡＭＰＩとＡＭＰ２の入力
オフセット電圧よりも十分大きな値にする必要がある。

ＭＯＳトランジスタで回路を構成する場合には、この値
は５０ｍＶ以上にするのが望ましい。なお、トライステ
ート・バッファの回路構成は、ここに示した例に限らず
、同様の機能を実現するものであれば、他の方式であっ
ても差し支えない。

次に第５図を用いて、トライステート・バッファを用い
た電圧フォロワをダイナミックメモリの中間電圧（ＶＣ
Ｃ／２）発生回路に適用した実施例を説明する。第５図
（ａ）は本発明による中間電圧発生回路の構成例である
。第５図（ａ）において、５０は基準電圧発生回路、５
１は第１図で説明した電圧フォロワ回路、５２はトライ
ステー・バッファである。これは、第３図（ａ）に示し
た中間電圧発生回路にトライステート・バッファを付加
することにより、入出力間の電圧の誤差が大きくなった
ときの復元能力を高めている。以下、トライステート・
バッファの構成と動作について説明する。本実施例の特
徴は、第一のプッシュプル回路をそのまま利用し、カレ
ントミラー回路のミラー比の差を利用して誤差電圧を検
出しトライステートバッファを起動する点にある。第５
図（ａ）において、ＴＰ３６とＴＰ３７はＰチャネルＭ
Ｏ３ｈランジスタ、ＴＮ３６とＴＮ３７はＮチャネルＭ
Ｏ３ｈランジスタ、ＩＮＶＩとＩＮＶ２はインバータ、
ＴＰ３８はインバータＩＮＶＩの出力で負荷を駆動する
ようにしたＰチャネルＭＯＳトランジスタ、ＴＮ３８は
インバタＩＮＶ２の出力で負荷を駆動するようにしたＮ
チャネルＭＯＳトランジスタを、それぞれ示している。

ＴＰ３２とＴ　Ｐ　３６、ＴＰ３２とＴＰ３７、ＴＮ３
２とＴＮ３６、ＴＮ３２とＴＮ３７とが、それぞれカレ
ントミラー回路を構成している。今、トランジスタＴＮ
３１に流れる電流をＩＣＩ、トランジスタＴＰ３１に流
れる電流をＩＤＩ、トランジスタＴ　Ｎ　３６に流れる
電流をＩＤ２、トランジスタ′］’　Ｐ　３６に流れる
電流をｌｃ２、とそれぞれ１１ｔ＜。１ｊ１１力電圧の
、％ｌ差δＶとｌｃｌ、ＴＤＩ（７）間係は、先に説明
したように、 ＋ｃ＋−ＩＤＩ　　：　−２ＪＴＦＴ　Ｘ　　δＶと近
似することができる。カレントミラー回路のミラー比を
、 とすると、下式のようになる。

今、出力にオフセット電圧Ｖｏｓを印加したときに、Ｉ
Ｃ２＝ＩＤ２となるとし、その時の電流値をＩ、と置く
と、オフセット電圧ＶｏｓはＬ　　　　　　　（Ｍｐ ２　ｘ　α　　　　　　ＭＮ と表される。ここで、 α　−Ｆ飢１ ＭＮ） ＸＭＩ） またβは第一のプッシュプル回路を構成するトランジス
タのβ、１１は定常状態において第一のプッシュプル回
路に流れる電流である。例えば、１、　＝　０．２　μ
Ａ、　Ｉ、　＝　ｌ　μＡ、　ｐ　＝　Ｉ　ｍＡ／Ｖ’
、ＭＮ、　＝　Ｉ、　Ｍｐ、　＝　０．２とすると、オ
フセット電圧Ｖｏｓの値は一１００ｍＶとなる。すなわ
ち、出力電圧が定常値から１００ｍＶ以上低下すると、
インバータＩＮＶＩの入力電圧は低レベルから高レベル
に、出力電圧は高レベルから低レベルに遷移して駆動用
のＰチャネルＭＯＳトランジスタＴＰ３８を導通させ、
負荷を充電する。これと同様に、トランジスタＴＰ３７
とＴＮ３７の定数を適当に選ぶことにより、所定のプラ
ス側のオフセットがあったときに、ＮチャネルＭＯＳト
ランジスタＴＮ３８を導通させ、負荷を放電するように
３９ することができる。

以」−１説明したように、本実施例に示したような回路
構成をとることにより、第４図に示したのと同様な機能
を実現することかできる。また、この回路方式では、カ
レントミラー回路のミラー比によってオフセット量を決
めているため、トランジスタ対の特性差が小さくなるよ
うに配慮すれば、オフセット量を精度良く設定すること
ができる。

さらに、高精度の差動型増幅回路を別に設ける必要がな
いため、消費電力が小さく、かつ簡単な構成で高い性能
を実現することができる。

本回路方式と第２図に示した従来回路方式の性能比較を
計算機解析により求めた結果を第５図（ｂ）に示す。第
５図（ｂ）は電源投入後の出力電圧の立上り時間を電源
電圧に対してプロットしたものである。立上り時間は、
出力の電圧が定常位の９０％に達する時間で定義してい
る。また、負荷容量の値には、６４ＭビットＤＲＡＭの
ビット線プリチャージ電源およびプレート電極の総容量
を想定している。この解析結果からもわかるよ０ うに、本発明の回路によれば、先に第３図（ａ）で示し
た実施例よりも、さらに立上り時間を約半桁短縮するこ
とができる。従来回路に比べると約−桁半短い時間で負
荷を立ち」二げることができる。

以」−説明したように、プッシュプル回路にトライステ
ート・バッファを組合せることにより、さらに高速に入
力に追従することの可能な電圧フォロワ回路を供するこ
とができるようになる。なお、電圧の設定精度はプッシ
ュプル回路によって決まるため、先の実施例の場合と同
様、入出力間の電圧誤差を極めて小さな値にすることが
できる。

以上の実施例では、集積回路（ＬＳＩ）中の大容量負荷
を高速で駆動する回路構成について説明した。しかしな
がら、さらに高速に駆動しようとすると、充放電に際し
ての過渡電流が大きな問題になる。例えば、６４Ｍビッ
ト程度のＤＲＡＭの中間電圧発生回路の負荷容量はｌ　
１５ｎＦ程度になるが、これを５μｓの間に振幅ＩＶで
駆動したときの電流値は２３ｍＡに達する。これは、Ｄ
ＲＡＭの消費電流値に匹敵する大きさであり、これ以」
−高速に駆動することは、主たる回路特性への影響、例
えば電源線の雑音発生や、駆動信号配線の信頼性低下な
どを招く危険があるため、好ましくない。一般に、超高
集積のＬ　Ｓ　Ｉ　、特にメモリにおいては■、Ｓｌ全
体を同種の複数のブロックで構威し、動作時においては
、それらブロックの内の一部のみを活性化するような構
成をとることが多い。こうしたＬＳＩにおいては、以下
に述べる実施例を適用することが有効である。

第６図はダイナミック・メモリ（ＤＲＡＭ）の中間電圧
供給方式に本発明を適用した実施例を示している。同図
（ａ）において、ＭＢＯ１ＭＢＩ〜ＭＢｉはｉ＋１個の
メモリ・ブロック、６０〜６２はワード線選択回路、６
８〜７０は各メモリ・ブロックからの中間電圧引出線、
７６と７７は二組の中間電圧発生回路、７４と７５は二
組の中間電圧発生口路から各メモリ・ブロックに中間電
圧１（Ｖ　ＣｌとＩ−Ｉ　Ｖ　Ｃ２を供給する信号線、
７１〜７３は二つの信号線の内のいずれかをメモリ・ブ
ロックに供給するように各ブロック毎に設けたスイッチ
である。また、メモリ・ブロックＭＢＯは、メモリセル
を二次元に配列したメモリセルアレーＭＡＯ、メモリセ
ルから読出した信号を増幅して外部に出力したり外部か
らの信号をメモリセルに書き込んだりする入出力制御回
路ブロックＭＣ０１入出力回路６７等から構成される。

図中ＤＬＯ５ＤＬＯ１ＤＬｊ、ＤＬｊはメモリセルに信
８・を伝送するデータ線、６３は蓄積容量の対向ｆｆｉ
極を成すプレート電極、６４は非選択時にデータ線を中
間電圧にするために配されたプリチャージ電圧供給線、
ＰＣはプリチャージ信号線、ＳＡＯ〜ＳＡｊはメモリセ
ルから読出した信号を検知増幅するセンスアンプ、６５
と６６は入出力回路６７と各データ線との間の信号伝送
を行なう共通入出力線対、■００〜ＩＯｊはアドレス指
定信号によって選択されたデータ線対と共通入出力線対
との間の接続を制御する１０ゲートである。

今、仮にｉ＋１個のメモリ・ブロックの内、つめブロッ
クＭＢＯのみが選択され、動作状態になる場合を考える
。この時、ワード線選択回路４３ ４ ６０によってＭＡＯの中の一部のワード線が選択され、
高レベルに遷移する。と同時に、スイッチ７１が制御さ
れ、中間電圧引出線６８は中間電圧供給用の信号線７５
に接続される。一方、非選択状態にあるメモリ・ブロッ
クＭＢＩ−ＭＢｊからの引出線６９や７０は、中間電圧
供給用の信号線７４に接続される。このようにすると、
中間電圧発生回路７６には１個のメモリ・ブロックの負
荷が接続されるのに対して、中間電圧発生回路７７には
一つのメモリ・ブロックの負荷しか接続されない。例え
ば、１＝１５とすると、中間電圧発生回路７７が駆動す
る負荷容量は、中間電圧発生回路７６が駆動する負荷容
量の１５分の１になる。

したがって、仮に７６と７７に同じ回路を用いても、選
択されたブロックＭＢＯの中間電圧は非選択ブロックの
中間電圧に比べて１５倍高速に動作するようになる。回
路の性能の点からは、非選択のメモリ・ブロックの応答
速度はメモリの性能には；ｊｉｂ関係であるから、過渡
電流をほとんど増大させることなく、メモリ全体の性能
向上を図ることができる。第６図（ｂ）はメモリ動作の
間に電源電圧が変動した場合の中間電圧の時間変化を示
している。すなわち、時刻１０からＬ２の間に電圧ｖＣ
Ｃが低下したとする。また、時刻ｔ　ＯからＬｌの間お
よび時刻ｔ３以後はメモリ・ブロックＭＢＯが、時刻Ｌ
１からＬ３の間はメモリ・ブロックＭＢＩが選択される
とする。時刻〔０から１．１の間は、ブロックＭＢＩは
非選択であるため、中間電圧Ｖ（６９）はゆっくり応答
しているのに対して、ブロックＭＢＯは選択されている
ため、中間電圧Ｖ（６８）は高速に追従している。時刻
ｔｌでブロックＭＢＩが選択、ブロックＭＢＯが非選択
に切り替わると、今度はＶ（６９）が設定すべき電圧に
向け、速やかに変化する。このように、本実施例によれ
ば、ダイナミックメモリの中間電圧のような大容量の負
荷を、過渡電流をほとんど増大させることなく、実質的
に高速に駆動することが可能になる。なお、この例では
、ダイナミックメモリの中間電圧に本発明を適用した例
について説明したが、適用範囲はこれに限るものではな
く、同種のブロックで構成され、動作時はその内の一部
か活性化されるような集積回路一般に適用することかで
きる。

以」−１各失施例によって本発明の詳細な説Ｔ１１Ｊ　
したが、不発１９」の適用範囲はこれらに限定されるも
のではない。例えば、ここではＣＭＯＳトランジスタに
よりＬＳＩを構成する場合を主に説明したが、バイポー
ラトランジスタを用いたＬＳ　Ｉ、接合型ＦＥＴを用い
たＬＳ、１．ＣＭＯ３）ランジスタとバイポーラトラン
ジスタを組合せたＢ　ｉ　ＣＭＯ８ＩのＬＳＩ、さらに
はシリコン以外の材料、例えばガリウム砒素などの基板
に素子を形成したＬＳＩなどでも、そのまま適用できる
。

また本実施例では電流増幅回路としてカレントミラー回
路を用いたが、他の電流増幅回路を用いることもできる
。

［発明の効果］ 以上述べた本発明によれば、超高集積のＬＳＩにおいて
、高い電圧精度で大きな負荷容量を高速に駆動する回路
構成、あるいは、大きな過渡電流を流すことなく、大き
な負荷容量を高速に駆動する回路方式を提供できる。

例えば、従来回路ではトランジスタのしきい埴電圧差が
０．２Ｖあると出力電圧が０．７５Ｖに対して約１３％
変動するような場合に、本発明によれば約１％に抑制さ
れるというように電圧精度が一桁以上向上し、また、電
源投入後の出力電圧の立」ニリ侍間が従来回路に対して
約−桁以上改首されるように高速応答性が得られる。

【図面の簡単な説明】

第１図（ａ）は本発明の基本概念を説明する実施例、第
１図（ｂ）はその過渡時の動作を説明する図、第２図は
ＤＲＡＭ用中間電圧発生回路の従来例、第３図（ａ）は
本発明をＤＲＡＭの中間電圧発生回路に適用した具体的
実施例、第３図（ｂ）および第３図（ｃ）は本発明の詳
細な説明する図、第４図（ａ）は本発明の他の基本概念
を説明する実施例、第４図（ｂ）はその動作を説明する
図、第５図（ａ）はそれをＤＲＡＭの中間電圧発生回路
に適用した具体的実施例、第５図（ｂ）はその４７ ４８− 効果を説明する図、第６図（ａ）は本発明の他の基本概
念をＤＲＡＭの中間電圧駆動方式に適用した具体的実施
例を説１！ｌ」する図、第６図（ｂ）はメモリ動作の間
に電源電圧が変動した場合の同図（ａ）の実施例の中間
電圧変化を説明する図である。 ７６．７７・・・中間電圧発生回路（駆動回路）、ＭＡ
Ｏ・・・メモリセルアレー ＭＣＯ・・・信号増幅および人出ツノ制御回路群、ＳＡ
Ｏ〜ＳＡｊ・・・検知増幅回路（センスアンプ）、Ｉ０
０〜ＩＯｊ・・・入出力ゲート、 ６７・・・入出力回路 符号の説明 １．３Ｉ、４０・・・第一のコンプリメンタリ・プッシ
ュプル回路、 ２．３２・・・カレントミラー型プッシュプル増幅回路
、 ３．３３・・・第二のコンプリメンタリ・プッシュプル
回路、 ３０．５０・・・基準電圧発生回路、 ４１．５２・・・トライステート・バッファ、ＡＭＰＩ
、ＡＭＰ２・・・差動型増幅回路、ＭＢＯ〜ＭＢｉ・・
・メモリ・ブロック、６０〜６２・・・ワード線選択回
路、 ７１〜７３・・・スイッチ、

Claims (1)

1. 【特許請求の範囲】 １、電圧端子間に接続したトランジスタを介して端子間
   電圧を分圧して出力する分圧回路と、該トランジスタの
   ゲートにバイアス電圧を印加するバイアス回路とを含む
   コンプリメンタリ・プッシュプル回路を有して、電源電
   圧をその中間電圧に変換して負荷に出力する半導体装置
   において、上記中間電圧に等しい基準電圧の入力と、同
   一負荷に対して出力を並列接続する少なくとも二つの第
   一および第二のコンプリメンタリ・プッシュプル回路と
   、基準電流を増幅して出力するプッシュプル電流増幅回
   路とを備え、第一のコンプリメンタリ・プッシュプル回
   路は、そのバイアス回路に、上記基準電圧の入力と該入
   力に付加するバイアス電圧源を備えるとともに、該プッ
   シュプル回路の分圧回路は上記電流増幅回路の一基準電
   流回路を形成し、かつ該電流増幅回路の出力端を上記第
   二のコンプリメンタリ・プッシュプル回路のバイアス回
   路に接続することを特徴とする半導体装置。 ２、上記第一および第二のコンプリメンタリ・プッシュ
   プル回路のバイアス電圧は、該電圧を印加する該プッシ
   ュプル回路のトランジスタのゲートしきい値電圧にほぼ
   等しい電圧であることを特徴とする請求項１記載の半導
   体装置。 ３、上記電流増幅回路はカレントミラー型のプッシュプ
   ル増幅回路であることを特徴とする請求項１あるいは請
   求項２記載の半導体装置。 ４、上記第一および第二のコンプリメンタリ・プッシュ
   プル回路を電界効果トランジスタにより構成することを
   特徴とする請求項１乃至請求項３の何れかに記載の半導
   体装置。 ５、電圧端子間に接続したトランジスタを介して端子間
   電圧を分圧して出力する分圧回路と、該トランジスタの
   ゲートにバイアス電圧を印加するバイアス回路とを含む
   コンプリメンタリ・プッシュプル回路を有して、電源電
   圧をその中間電圧に変換して負荷に出力する半導体装置
   において、上記中間電圧に等しい基準電圧の入力と、同
   一負荷に対して出力を並列接続する少なくとも二つの第
   一および第二のコンプリメンタリ・プッシュプル回路お
   よびトライステート駆動回路と、基準電流を増幅して出
   力するプッシュプル電流増幅回路とを備え、第一のコン
   プリメンタリ・プッシュプル回路は、そのバイアス回路
   に、上記基準電圧の入力と該入力に付加するバイアス電
   圧源を備えるとともに、該プッシュプル回路の分圧回路
   は上記電流増幅回路の基準電流回路を形成し、かつ該電
   流増幅回路の出力端を上記第二のコンプリメンタリ・プ
   ッシュプル回路のバイアス回路に接続すること、さらに
   上記トライステート駆動回路は、上記入力の電圧よりも
   低い第一の判定電圧と上記入力の電圧よりも高い第二の
   判定電圧とを備え、出力電圧が第一の判定電圧よりも低
   いときには出力を充電し、出力電圧が第二の判定電圧よ
   りも高いときには出力を放電する手段を備えることを特
   徴とする半導体装置。 ６、上記第一および第二のコンプリメンタリ・プッシュ
   プル回路のバイアス電圧は、該電圧を印加する該プッシ
   ュプル回路のトランジスタのゲートしきい値電圧にほぼ
   等しい電圧であることを特徴とする請求項５記載の半導
   体装置。 ７、上記電流増幅回路はカレントミラー型のプッシュプ
   ル増幅回路であることを特徴とする請求項５あるいは請
   求項６記載の半導体装置。 ８、上記第一および第二のコンプリメンタリ・プッシュ
   プル回路を電界効果トランジスタにより構成することを
   特徴とする請求項５乃至請求項７の何れかに記載の半導
   体装置。 ９、上記の入力および出力の電圧は電源電圧の二分の一
   であることを特徴とする請求項１乃至請求項８の何れか
   に記載の半導体装置。 １０、複数の同種のブロックを少なくとも含み、動作時
   においては、ブロック選択信号によって選択した一つま
   たは複数のブロックを動作状態にする集積回路（ＬＳＩ
   ）と、ブロックを負荷として電圧供給し駆動する手段を
   有する半導体装置において、ブロックを駆動する上記駆
   動手段として、第一および第二の駆動回路と、各ブロッ
   ク毎に設けられ動作状態にあるブロックを第一の駆動回
   路に、非動作状態にあるブロックを第二の駆動回路に、
   それぞれ接続する切換手段とを備えることを特徴とする
   半導体装置。 １１、上記集積回路がダイナミックメモリであることを
   特徴とする請求項１０記載の半導体装置。 １２、上記ブロックはメモリセルアレーを少なくとも含
   み、かつ上記負荷としてはメモリセル蓄積容量の対向電
   極およびメモリセルから信号検知回路に信号を伝達する
   データ線のプリチャージ電圧供給線とを少なくとも含む
   ことを特徴とする請求項１１に記載の半導体装置。 １３、上記駆動回路は電源電圧の二分の一の電圧を発生
   する手段であることを特徴とする請求項１２に記載の半
   導体装置。 １４、上記駆動回路が請求項１乃至請求項９の何れかに
   記載の装置であることを特徴とする請求項１３記載の半
   導体装置。