KR100732253B1 - 반도체 장치의 부스팅 회로 - Google Patents

반도체 장치의 부스팅 회로 Download PDF

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Abstract

본 발명은 반도체 장치의 부스팅 회로에 관한 것으로, 제1 및 제2 부스팅 제어수단을 이용하여 부스팅 전압 레벨을 조절하여 함으로써, 회로를 단순화하고, 전력소모를 줄이고, 고정된 부스팅 전압을 생성할 수 있는 반도체 소자의 부스팅 회로를 제공한다.
부스팅 회로, 문턱전압, 프리차지

Description

반도체 장치의 부스팅 회로{Boosting circuit of semiconductor apparatus}
도 1은 종래의 반도체 장치의 부스팅 회로도이다.
도 2는 본 발명의 반도체 장치의 부스팅 회로도이다.
도 3은 본 발명에 따른 부스팅 회로의 타이밍도 이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 킥신호 반전수단 200 : 프리차지 수단
300 : 제1 부스팅 제어수단 400 : 제2 부스팅 제어수단
500 : 제3 부스팅 제어수단 600 : 부스팅 전압 생성수단
700 : 딜레이 수단
본 발명은 반도체 장치의 부스팅 회로에 관한 것으로, 특히, 반도체 칩 내부에서 사용되는 내부 전원전압레벨을 소정의 전압레벨로 승압하는 부스팅 회로에 관 한 것이다.
반도체 메모리가 점점 고집적화됨에 따라 동작 전원전압은 더 낮아지고 있다. 이는 집적화된 메모리 소자들에게 인가되는 전압이 높으면 메모리 소자들에게 가해지는 스트레스가 심해져 소자의 오동작을 유발하게 되고 이것이 심하면 메모리 소자들이 파괴되기도 한다. 따라서, 소자가 집적 화될수록 전원전압은 낮아지지 않으면 안 된다. 이에 따라 칩외부에서 전달되는 외부 전원공급 전압을 칩내부를 구성하는 내부회로들의 동작에 맞는 내부전원전압레벨로 낮추어 사용하고 있다.
하지만, 반도체 장치를 구성하는 모든 내부 회로들이 항상 내부 전원전압만을 사용하는 것이 아니라, 경우에 따라 승압된 높은 전압레벨을 필요로 하는 경우가 발생하게 된다. 이러한 요구를 충족시키기 위하여 내부 전원전압레벨을 소정 전압레벨로 승압하는 전압 부스팅 회로가 고안되었다. 이러한, 전압 부스팅 회로들은 전원전압(VCC)보다 높은 전압들을 가지는 승압된 신호 라인들(Boosted Signal Line)의 생성 및 유지를 필요로 하는 반도체 장치들에 유용하다. 예를 들면, 반도체 메모리 장치들의 경우, 비록 전원 전압이 비교적 낮더라도 불휘발성 반도체 메모리 장치의 프로그램 그리고 DRAM 장치에서의 쓰기 및 읽기 동작 동안 일반적으로 워드 라인들을 비교적 높은 전압들로 올리게 된다.
도 1은 종래의 반도체 장치의 부스팅 회로도이다.
도 1을 참조하면, 제1 인버터(Inverter; I1)는 제1 제어신호 입력단(IP1)과 제1 노드(Q1)사이에 접속된다. 제2 인버터(I2)는 제1 노드(Q1)와 고전압래치부(Hihg Voltage Latch; L1)의 입력에 접속된다. 고전압래치부(L1)의 제1 및 제2 출력은 각각 제1 PMOS 트랜지스터(Transistor; P1)의 게이트 단자 및 부스팅 전압 출력단(Vout)에 접속된다. 제1 PMOS 트랜지스터(P1)는 고전압 래치부(L1)의 제1 출력에 의해 구동되고 전원전압(VCC)과 부스팅 전압 출력단(Vout)에 접속된다.
제3 인버터(I3)는 제1 노드(Q1)와 제2 PMOS 트랜지스터(P2)의 게이트 단자에 접속된다. 제2 PMOS 트랜지스터(P2)는 전원전압(VCC)과 제2 노드(Q2) 사이에 접속된다. 제1 커패시터(C1)는 제2 노드(Q2)와 부스팅 전압 출력단(VOUT) 사이에 접속된다. 제4 인버터(I4)는 제2 제어신호 입력단(IP2)과 제1 낸드(ND1)의 제1 입력에 접속된다. 제1 낸드(ND1)의 제2 입력은 인에이블(Enable) 신호 입력단(IP3)에 접속되고, 제1 낸드(ND1)의 출력은 제1 NMOS 트랜지스터(N1)의 게이트 단자에 접속된다. 제1 NMOS 트랜지스터(N1)는 제2 노드(Q2)와 접지전압(VSS) 사이에 접속된다.
제1 저항(R1)은 부스팅 전압 출력단(VOUT)과 제3 노드(Q3)사이에 접속되고, 제2 저항(R2)은 제3 노드(Q3)와 접지전압(VSS)사이에 접속된다. 오피엠프(Operational Amplifier; OP1)의 제1 및 제2 입력은 각각 제3 노드(Q3) 및 기준전압 입력단(IP4)에 접속되며, 출력은 제2 NMOS 트랜지스터(N2)의 게이트 단자에 접속된다. 제2 NMOS 트랜지스터(N2)는 부스팅 전압 출력단(VOUT)과 접지전압(VSS) 사이에 접속된다.
상술한 바와 같은 구성을 갖는 부스팅 회로의 동작을 살펴보면 다음과 같다. 이때, 회로내부에서 요구되는 전압레벨이 VCC + aVCC(a; Coupling coefficient)라 고 가정하고 상기 VCC + aVCC가 생성되는 과정에 대해 설명하겠다.
제1 제어신호 입력단(IP1)으로 입력되는 제1 제어신호(KICK)의 로직 상태가 하이(High)이면, 제1 및 제2 인버터(I1 및 I2)와 제1 고전압 래치부(L1)를 통해 제1 PMOS 트랜지스터(P1)를 턴온(Turn on; 구동시킴)하고, 이로써 부스팅 전압 출력단(VOUT)에 제1 전압(내부전원전압; VCC)으로 프리차지 한다. 또한, 제1 및 제3 인버터(I1 및 I3)를 통해 제2 PMOS 트랜지스터(P2)를 턴오프(Turn off; 동작하지 않음)한다. 이때, 인에이블 신호 입력단(IP3)으로 입력되는 인에이블 신호의 로직 상태가 하이인 신호가 입력되어 부스팅 회로를 활성화함과 동시에, 제2 제어 신호 입력단(IP2)으로 입력되는 제2 제어신호의 로직 상태가 하이인 신호가 한번 입력되어 제4 인버터 및 제1 낸드게이트(I4 및 ND1)를 통해 제1 NMOS 트랜지스터(N1)를 턴온하여, 제2 노드(Q2)를 접지전압(VSS)으로 초기화한다. 이 상태에서 제1 제어신호 입력단(IP1)으로 입력되는 제1 제어신호의 로직 상태가 로우로 바뀌게 되면, 제1 및 제2 인버터(I1 및 I2)와 고전압 래치부(L1)를 통해 제1 PMOS 트랜지스터(P1)를 턴오프 하고, 제1 및 제3 인버터(I1 및 I3)를 통해 제2 PMOS 트랜지스터(P2)를 턴온하게 된다. 이로써, 제2 제어신호에 의해 접지전압(VSS)으로 초기화된 제2 노드(Q2)의 전압이 제2 전압레벨(VCC)로 바뀌게 되고, 커패시터(Capacitor)의 커플링(Coupling) 작용에 의해 부스팅 전압 출력단(VOUT)의 전압은 부스팅(VCC + aVCC; a는 커플링율) 되게 된다. 상기 부스팅 전압 출력단(VOUT)의 부스팅된 전압은 제1 및 제2 저항(R1 및 R2)에 의해 분배된 제3 전압과 기준전압 입력단(IP4)으로 입력된 기준전압(VREF)은 오피엠프(OP1)로 입력되어 제2 NMOS 트랜지스터(N2)를 턴온 및 턴오프 함으로써 부스팅 전압 출력단(VOUT)의 부스팅된 전압을 일정한 전압레벨로 유지한다.
하지만, 종래 기술에 따른 전압 부스팅 회로에 있어서, 부스팅된 전압레벨은 항상 저항 분배를 하기 위해 일정한 직류전류가 필요로 하고, 또한, 오피엠프 및 오피엠프의 입력단으로 입력되는 기준전압을 생성하기 위해 기준전압 생성기가 필요로 하게 되어 많은 회로들이 요구된다. 또한, 제2 NMOS 트랜지스터에 의해 전류소모가 발생하는 문제점이 있다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여, 제1 및 제2 부스팅 제어수단을 이용하여 부스팅 전압 레벨을 조절함으로써, 회로를 단순화하고, 전력소모를 줄이고, 일정한 레벨의 부스팅 전압을 생성할 수 있는 반도체 소자의 부스팅 회로를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명은 제1 입력단으로 입력된 킥신호에 따라 상기 부스팅 전압 출력단을 제1 전압으로 프리차지하는 프리차지수단과, 제2 입력단으로 입력된 프리차지신호와 제3 입력단으로 입력된 인에이블신호에 따라 제어신호를 출력하는 제1 부스팅 제어수단과, 상기 제어신호에 따라 제1 전압 또는 제2 전압을 출력하는 제2 부스팅 제어수단과, 상기 킥신호에 따라 제3 전압을 생성하는 제3 부스팅 제어수단 및 상기 제2 부스팅 제어 수단의 제2 전압과 상기 제3 부스팅 제어수단의 제3 전압간의 차에 응답하여 부스팅 동작이 실행되어 상기 부스팅 전압 출력단을 원하는 레벨로 부스팅 시키기 위한 부스팅 수단을 포함하여 이루어지는 것을 특징으로 하는 반도체소자의 부스팅 회로를 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 2는 본 발명의 반도체 장치의 부스팅 회로도이다.
도 2를 참조하면, 본 발명의 부스팅 회로는 킥신호(KICK)를 반전하는 킥신호 반전수단(100), 부스팅 전압 출력단(VOUT)의 전압을 프리차지하는 프리차지 수단(200), 부스팅 전압 생성 수단(600)을 제어하는 제1 내지 제3 부스팅 제어수단(300 내지 500), 부스팅 전압을 생성하는 부스팅 전압 생성수단(600) 및 부스팅 전압의 생성을 딜레이 하는 딜레이수단(700)을 포함하여 이루어진다. 이의 구성을 구체적으로 설명하면 다음과 같다.
킥신호 반전수단(100)은 제1 입력단(IP1)과 제1 노드(Q1) 사이에 접속된다. 프리차지 수단(200)은 제1 노드(Q1)와 부스팅 전압 출력단(VOUT) 사이에 접속된다. 제1 부스팅 제어수단(300)은 제2 및 제3 입력단(IP2 및 IP3)과 제2 노드(Q2) 사이에 접속된다. 제2 부스팅 제어수단(400)은 제2 노드(Q2)와 제3 노드(Q3) 사이에 접속된다. 제3 부스팅 제어수단(500)은 제1 및 제3 노드(Q1 및 Q3)와 부스팅 전압 생성수단(600) 사이에 접속된다. 부스팅 전압 생성수단(600)은 부스팅 전압 출력단에 접속된다. 딜레이 수단(700)은 제1 입력단(IP1)과 제2 입력단(IP2) 사이에 접속된다.
상술한 구성요소들의 구체적인 소자의 연결 관계를 설명하면 다음과 같다.
킥신호 반전수단(100)은 제1 인버터(I1)로 이루어지고, 제1 인버터(I1)는 제1 입력단(IP1)과 제1 노드(Q1)사이에 접속된다.
프리차지 수단(200)은 제2 인버터(I2), 고전압 래치부(L1) 및 제1 PMOS 트랜지스터(P1)로 이루어진다. 구체적으로, 제2 인버터(I2)는 제1 노드(Q1)와 고전압 래치부(L1)의 입력 사이에 접속된다. 고전압 래치부(L1)의 제1 출력은 제1 PMOS 트랜지스터(P1)의 게이트 단자에 접속되고, 제2 출력은 부스팅 전압 출력단(VOUT)에 접속된다. 제1 PMOS 트랜지스터(P1)는 전원전압(VCC)과 부스팅 전압 출력단(VOUT) 사이에 접속된다.
제1 부스팅 제어수단(300)은 제3 인버터(I3)와 낸드게이트(ND1)로 이루어진다. 구체적으로, 제3 인버터(I3)는 제2 입력단(IP2)과 낸드게이트(ND1)의 제1 입력에 접속된다. 낸드게이트(ND1)의 제2 입력은 제3 입력단(IP3)과 접속되고, 출력은 제2 노드(Q2)에 접속된다.
제2 부스팅 제어수단(400)은 제2 내지 제4 PMOS 트랜지스터(P2 내지 P4)와 NMOS 트랜지스터(N1)로 이루어진다. 구체적으로, 제2 노드(Q2)에 의해 구동되는 제2 PMOS 트랜지스터(P2)와 다이오드접속된 제3 및 제4 PMOS 트랜지스터(P3 및 P4) 가 전원전압(VCC)과 제3 노드(Q3) 사이에 직렬 접속된다. 제2 노드(Q2)에 의해 구동되는 NMOS 트랜지스터(N1)가 제3 노드(Q3)와 접지전압(VSS) 사이에 접속된다.
제3 부스팅 제어수단(500)은 제4 인버터(I4)와 제5 PMOS 트랜지스터(P5)로 이루어진다. 구체적으로, 제4 인버터(I4)는 제1 노드(Q1)와 제5 PMOS 트랜지스터(P5)의 게이트 단자 사이에 접속된다. 제5 PMOS 트랜지스터(P5)는 전원전압(VCC)과 제3 노드(Q3) 사이에 접속된다.
부스팅 전압 생성수단(600)은 부스팅 전압을 생성하기 위한 커패시터로 구성된다. 커패시터(C1)는 제3 노드(Q3)와 부스팅 전압 출력단(VOUT)에 접속된다.
딜레이수단(700)은 제1 입력단(IP1)과 제2 입력단(IP2) 사이에 접속되고, 하이 투 로우 에지 트리거(High to Low Edge Trigger)를 포함하여 이루어진다.
상술한 바와 같이 구성된 본 발명의 부스팅 회로의 동작을 설명하면 다음과 같다. 킥신호 반전수단(100)은 제1 입력단(IP1)으로 입력된 킥신호(KICK)를 반전시켜, 반전된 킥신호를 제1 노드(Q1)에 인가한다. 프리차지수단(200)은 제1 노드에 인가된 신호에 의해 부스팅 전압 출력단(VOUT)의 전압을 제1 전압레벨(VCC)로 프리차지한다. 제1 부스팅 제어수단(300)은 제2 및 제3 입력단(IP2 및 IP3)으로 각각 입력되는 프리차지신호(PREQ) 및 인에이블 신호(ENABLE)에 의해 제2 부스팅 제어수단(400)에 제1 제어신호를 인가한다. 제2 부스팅 제어수단(400)은 제1 부스팅 제어수단(300)의 출력인 제1 제어신호를 입력받아 제1 부스팅 제어 전압을 제3 부스팅 제어수단(500)에 인가한다. 제3 부스팅 제어수단(500)은 제1 노드(Q1)에 인가된 신호에 의해 제2 부스팅 제어전압을 출력한다. 부스팅 전압 생성수단(600)은 제2 부스팅 제어 수단(400)의 제1 부스팅 제어전압과, 제3 부스팅 제어수단(500)의 제2 부스팅 제어전압의 차만큼을 부스팅 전압으로 부스팅 전압 출력단(VOUT)에 전송한다. 한편, 딜레이수단(700)는 제2 입력단(IP2)으로 입력되는 프리차지신호(PREQ)의 로직 상태가 하이에서 로우로 변할 때 그 입력을 감지하여 일정시간 제1 입력단(IP1)으로 입력되는 킥신호(KICK)를 딜레이 시켜 제3 노드(Q3)가 소정의 전압 레벨로 프리차지되도록 한다. 상술한 부스팅 회로의 동작을 상세히 설명하기로 한다.
도 3은 본 발명에 따른 부스팅 회로의 타이밍도 이다.
도 3을 참조하면, 제1 입력단(IP1)에 로직 상태가 하이인 킥신호(KICK)가 입력되면, 제1 인버터(I1)에 의해 반전된 로우신호가 제1 노드(Q1)에 인가된다. 제1 노드(Q1)에 인가된 로우신호는 제2 인버터(I2) 및 고전압래치부(L1)를 통해 제1 PMOS 트랜지스터(P1)를 턴온시킨다. 턴온된 제1 PMOS 트랜지스터(P1)에 의해 부스팅 전압 출력단(VOUT)은 제1 전압레벨(VCC)로 프리차지된다. 한편, 제1 노드(Q1)에 인가된 로우 신호는 제4 인버터(I4)에 의해 반전되어 제5 PMOS 트랜지스터(P5)를 턴오프 시킨다. 이때, 고전압래치부(L1)를 포함한 프리차지 수단(200)은 제1 노드(Q1)에 입력되는 신호의 레벨을 쉬프트 하여, 부스팅 전압 출력단(VOUT)으로 출력하는 레벨쉬프트 역할을 한다.
이 상태에서(즉, 제1 입력단(IP1)에 하이 상태의 킥신호(KICK)가 입력될때), 제2 및 제3 입력단(IP2 및 IP3)으로 각각 로직 상태가 하이인 프리차지신호(PREQ) 및 인에이블 신호(ENABLE)가 입력되면, 제3 인버터(I3)는 제2 입력단(IP3)의 하이 신호를 반전하여 낸드게이트(ND1)의 제1 입력으로 인가한다. 낸드게이트(ND1)는 제3 인버터(I3)로부터 전송된 로우신호와 제3 입력단(IP3)의 하이신호를 조합하여 로직 상태가 하이인 제1 제어신호를 제2 노드(Q2)에 인가한다. 제2 노드(Q2)에 인가된 하이 신호는 제2 PMOS 트랜지스터(P2)를 턴오프 시키고, NMOS 트랜지스터(N1)를 턴온시킨다. 턴온된 NMOS 트랜지스터(N1)에 의해 제3 노드(Q3)에 접지전원레벨(VSS)이 인가된다. 이로써, 부스팅 전압 출력단(VOUT)에는 제1 전압레벨(VCC)이 프리차지 되어 있고, 제3 노드(Q3)에는 접지전원레벨(VSS)로 프리차지 된다.
제2 입력단(IP2)에 인가되는 프리차지신호(PREQ)의 로직 상태가 하이에서 로우로 바뀌게 되면, 제3 인버터(I3)와 낸드게이트(ND1)에 의해 제2 노드(Q2)에 로우신호가 인가된다. 이때, 제3 노드(Q3)에 제2 전압레벨(VCC - 2VTP)로 충전하기 위해 하이 투 로우 에지트리거를 포함하는 딜레이 수단(700)에서 일정시간(도3의 TD 참조)동안 제1 입력단(IP1)으로 입력되는 킥신호(KICK)의 로직 상태를 하이로 유지해 준다. 상술한 VTP는 트랜지스터의 문턱전압을 나타낸다.
제2 노드(Q2)에 인가된 로우신호에 의해 NMOS 트랜지스터(N1)는 턴오프되고, 제2 PMOS 트랜지스터(P2)는 턴온된다. 턴온된 제2 PMOS 트랜지스터(P2)와 다이오드 접속된 제3 및 제4 PMOS 트랜지스터(P3 및 P4)에 의해 제3 노드(Q3)에 제2 전압레벨(VCC - 2VTP)을 인가 커패시터(C1)를 충전한다. 한편, 부스팅 전압 출력단(VOUT)은 제1 입력단(IP1)으로 입력되는 로직상태가 하이인 킥신호(KICK)에 의해 제1 전 압레벨(VCC)로 계속 프리차지 하게 된다.
일정시간(제3 노드(Q3)가 제2 전압레벨(VCC - 2VTP)으로 충전) 후 딜레이 수단(700)에 의해 딜레이된 킥신호(KICK)의 상태가 로우에서 하이로 하강하게 되면 부스팅 전압이 발생하고 그로인해 일정 전압을 갖는 부스팅된 전압레벨이 출력되게 된다.
구체적으로, 제1 인버터(I1)는 제1 입력단(IP)의 로우신호를 반전시켜 제1 노드(Q1)에 인가한다. 제1 노드(Q1)에 인가된 하이신호는 제1 인버터(I1) 및 고전압 래치부(L1)에 의해 제1 PMOS 트랜지스터(P1)를 턴오프 시키고, 제4 인버터(I4)에 의해 제5 PMOS 트랜지스터(P5)를 턴온시킨다. 제5 PMOS 트랜지스터(P5)에 의해 제3 노드(Q3)에 부스팅 전압레벨(VCC)이 인가된다.
이로써, 커패시터(C1)에는 제2 내지 제4 PMOS 트랜지스터(P2 내지 P4)에 의해 인가된 제2 전압레벨(VCC - 2VTP)과, 제5 PMOS 트랜지스터(P5)에 의해 인가된 부스팅 전압레벨(VCC)의 차만큼인 제3 전압레벨(2VTP)이 인가된다. 따라서 부스팅 전압 출력단(VOUT)에는 제1 PMOS 트랜지스터(P1)에 의해 프리차지된 제1 전압레벨(VCC)과 커패시터(C1)의 제3 전압레벨(2VTP)이 결합되어 제4 전압레벨(VCC + 2VTP)을 출력하게 된다.
상술한 바와 같이, 본 발명은 부스팅 회로를 단순화함으로써, 부스팅 회로가 차지하는 면적을 줄일 수 있고, 전력의 손실을 최대한 줄일 수 있다.
또한, 과도한 전압 발생을 방지할 수 있고, 고정된 부스팅 전압을 일정하게 유지 할 수 있다.

Claims (5)

  1. 제1 입력단으로 입력된 킥신호에 따라 상기 부스팅 전압 출력단을 제1 전압으로 프리차지하는 프리차지수단;
    제2 입력단으로 입력된 프리차지신호와 제3 입력단으로 입력된 인에이블신호에 따라 제어신호를 출력하는 제1 부스팅 제어수단;
    상기 제어신호에 따라 제1 전압 또는 제2 전압을 출력하는 제2 부스팅 제어수단;
    상기 킥신호에 따라 제3 전압을 생성하는 제3 부스팅 제어수단; 및
    상기 제2 부스팅 제어 수단의 제2 전압과 상기 제3 부스팅 제어수단의 제3 전압간의 차에 응답하여 부스팅 동작이 실행되어 상기 부스팅 전압 출력단을 원하는 레벨로 부스팅 시키기 위한 부스팅 전압 생성 수단을 포함하여 이루어지는 것을 특징으로 하는 반도체소자의 부스팅 회로.
  2. 제 1 항에 있어서,
    상기 프리차지 신호의 로직 상태를 감지하여 일정시간 상기 제1 입력단으로 입력되는 상기 킥신호를 딜레이 시켜 상기 제2 부스팅 제어수단의 출력인 상기 제2 전압을 제어하는 딜레이 수단을 더 포함하는 것을 특징으로 하는 반도체 소자의 부스팅 회로.
  3. 제 1 항에 있어서,
    상기 제1 입력단에 상기 킥신호를 반전하는 인버팅 수단을 더 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 부스팅 회로.
  4. 제 2 항에 있어서,
    상기 딜레이 수단은 에지 트리거를 포함하는 것을 특징으로 하는 반도체 소자의 부스팅 회로.
  5. 제 1 항에 있어서, 상기 제2 부스팅 제어수단은,
    전원전압과 상기 제2 부스팅 제어수단의 출력에 직렬로 접속된 제1 부스팅 제어수단의 출력에 의해 구동되는 제2 PMOS 트랜지스터, 다이오드 접속된 제3 및 제4 PMOS 트랜지스터; 및
    접지전압과 상기 제2 부스팅 제어수단의 출력에 접속된 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 반도체 소자의 부스팅 회로.
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