KR100255519B1 - 안정한 데이터 래치 동작을 위한 에스램 및 그 구동방법 - Google Patents

안정한 데이터 래치 동작을 위한 에스램 및 그 구동방법 Download PDF

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Abstract

본 발명은 저 전원전압을 사용하는 SRAM의 셀이 안정된 데이터 래치를 이룰수 있도록 하는 SRAM 및 그 구동 방법을 제공하고자 하는 것으로, 이를 위해 본 발명은 로드, 구동트랜지스터 및 전동트랜지스터로 이루어진 셀을 구비한 에스램에 있어서, 상기 구동트랜지스터의 소오스측 및 기판과 상기 전송트랜지스터의 기판을 읽기 사이클시 워드라인이 인에이블 되었을 동안에 음전압으로 구동하고, 그 밖의 동작시에는 접지전압으로 구동하는 음전압 구동부을 구비한다.

Description

안정한 데이터 래치 동작을 위한 에스램 및 그 구동방법
본 발명은 에스램(SRAM)에 관한 것으로, 특히 구동 트랜지스터의 소오스 측을 음전압으로 구동하여 셀에 안정한 데이터가 래치되도록 하는 에스램 및 그 구동 방법에 관한 것이다.
도 1에 통상적인 SRAM 셀이 도시되어 있는데, 도면에 도시된 바와같이 구동트랜지스터(101, 102)의 소오스단에는 접지전압(GND)이 접속되고, 드레인단에는 데이터가 저장되는 셀 노드(노드1, 노드2)가 접속된다. 그리고, 워드라인에 의해 온/오프를 제어받는 전송트랜지스터(111,112)를 통해 셀 노드는 데이터 전송라인인 비트라인(bit, /bit)에 연결된다.
이와같은 구성을 갖는 종래의 에스램 셀은 다음과 같은 문제점을 갖는다.
비트라인은 전원전압의 레벨로 프리챠지(Precharge)되어 있기 때문에, 워드라인이 인에이블(Enable)되면서 비트라인의 양(+)전하가 셀 노드인 노드1, 노드 2로 유입되어, 노드 1, 노드 2의 전압이 상승하게 된다. 이때 전원전압이 낮으면 하이 셀 노드의 전압이 낮게 되므로 로우 셀 노드의 구동트랜지스터에 흐르는 전류의 양이 감소하여 로우 셀 노드의 전압이 더욱 상승하게 되고, 로우 셀 노드의 전압이 높으면 하이 셀 노드의 구동트랜지스터를 완전히 턴-오프 시키지 못하므로, 하이 셀 노드의 전압이 높게 유지되지 못한다. 이에 의해 두 노드간의 전압차(Voltage Gap)가 감소하게 된다. 또한, 낮은 온도에서는 구동트랜지스터의 문턱전압(Threshold Voltage)이 상승하므로 위에서 언급한 현상을 가속시킨다. 이는 곧 저전압에서는 하이 셀 노드와 로우 셀 노드의 전압 간격이 감소하여, 셀이 잡음에 매우 약하고, 셀 전류가 감소하여 셀이 전반적으로 불안해짐을 말한다. 또한 셀 전류가 감소함으로 인하여, 비트라인에 셀 데이타가 실리는 시간이 지연되는 단점이 있다.
도 2는 도 1과 같은 종래의 에스램 셀에 관한 타이밍도로서, (a)는 전원전압이 2.5일때의 타이밍도이고, (b)는 전원전압이 2.0일때의 타이밍도이다. 도면을 참조하면, 노드 1, 노드 2의 두 셀 노드간의 차이는 2.5V Vcc에서 1.31V이고, 2V Vcc에서는 0.45V이다. 즉 전원전압이 낮을수록 두 셀 노드간의 전압차는 적음을 알 수 잇다.
이렇듯, SRAM은 5V에서 3.3V로, 3.3V에서 2.2V로 점차 다운된 저 전원전압을 사용하는 추세에 있는데, 셀에서의 데이터 래치가 불안정해지는 문제점이 있다.
본 발명은 저 전원전압을 사용하는 SRAM의 셀이 안정된 데이터 래치를 이룰수 있도록 하는 SRAM 및 그 구동 방법을 제공함을 그 목적으로 한다.
도 1은 종래의 에스램 셀 회로도,
도 2는 종래의 에스램 셀에 관한 타이밍도,
도 3은 본 발명의 일실시예에 따른 에스램 셀 회로도,
도 4은 음전압 구동부 회로의 일예시도,
도 5은 음전압 구동부의 각 제어신호의 경로에 관한 블록도,
도 6는 음전압 구동부의 동작에 관한 전체 타이밍도,
도 7 및 도 8은 음전압 구동부의 동작에 관한 시뮬레이션 타이밍도,
도 9는 도 3의 래치-업 문제를 나타내는 개념도,
도 10는 본 발명의 다른실시예에 따른 에스램 셀 회로도,
도 11은 도 10의 동작에 관한 타이밍도.
상기 목적을 달성하기 위하여 본 발명은 로드, 구동트랜지스터 및 전동트랜지스터로 이루어진 셀을 구비한 에스램에 있어서, 상기 구동트랜지스터의 소오스측을 읽기 사이클시 워드라인이 인에이블 되었을 동안에 음전압으로 구동하고, 그 밖의 동작시에는 접지전압으로 구동하는 수단을 구비한다.
또한, 본 발명은 로드, 구동트랜지스터 및 전동트랜지스터로 이루어진 셀을 구비한 에스램에 있어서, 상기 구동트랜지스터의 소오스측 및 기판과 상기 전송트랜지스터의 기판을 읽기 사이클시 워드라인이 인에이블 되었을 동안에 음전압으로 구동하고, 그 밖의 동작시에는 접지전압으로 구동하는 수단을 구비한다.
그리고, 상기 구동트랜지스터의 소오스측을 구동하는 수단은 상기 구동트랜지스터의 소오스 측에 접속된 출력단; 제어신호들을 입력받아 상기 에스램 셀이 읽기 동작 및 워드라인이 인에이블 되었는지를 판별하여 읽기 동작 및 워드라인이 인에이블 되었을 때 소정 노드를 하이에서 로우로 천이시키는 논리회로수단; 상기 논리회로부의 출력에 응답하여 읽기 동작 및 워드라인이 인에이블 되지 않았을 때 상기 출력단을 접지전압으로 방전시키는 수단; 상기 출력단과 상기 논리회로수단의 소정 노드간에 접속된 캐패시터 수단; 및 에스램 셀에 전원이 인가된 초기 상태에 상기 출력단의 전압 레벨을 자신의 문턱 전압이 되도록 하는 제1모스트랜지스터를 더 구비하는 것을 특징으로 한다.
바람직하게, 상기 논리회로수단은 제어신호들을 입력받는 제1 낸드게이트; 상기 제1 낸드게이트 출력의 반전 신호와 출력을 지연시켜 반전한 신호를 입력으로하는 제2 낸드게이트; 제2 낸드게이트의 출력을 버퍼링하여 상기 소정노드로 출력하는 버퍼링부를 구비하는 것을 특징으로 하고, 상기 방전수단은 상기 출력단과 접지전원단 사이에 접속되어 턴온시 출력단 노드를 접지전압으로 방전시키는 제2모스트랜지스터; 상기 제1 낸드게이트의 출력을 지연시켜 반전한 신호에 제어받아 상기 제2모스―랜지스터의 온/오프를 제어하는 제3모스트랜지스터 및 제4모스트랜지스터를 구비하는 것을 특징으로 하며, 상기 캐패시터 수단은 상기 소정 노드에 소오스 및 드레인이 접속되고 상기 출력단에 게이트가 접속된 제5모스트랜지스터로 이루어지는 것을 특징으로 한다.
이하, 첨부한 도면 도 3 이하를 참조하여 본 발명을 보다 상세히 설명한다.
도 3은 본 발명에 따른 에스램 셀 회로도로서, 기존의 SRAM 회로와 모두 동일하되 구동트랜지스터(301, 302)의 소오스가 접지전압에 접속되지 않고, 음전압 또는 접지전압을 발생하는 음전압 구동부(300)에 접속되어 있음을 알수 있다. 음전압 구동부(300)는 읽기(Read) 사이클(Cycle)이며 워드라인이 인에이블 되었을 때만 구동트랜지스터(301, 302)의 소오스측을 음전압으로 구동하고 그 밖의 동작에서는 구동트랜지스터(301, 302)의 소오스측에 접지전압을 공급한다.
도 4는 음전압 구동부의 일예를 나타내는 회로도이다. 음전압 구동부는 읽기(Read) 사이클(Cycle)이며 워드라인이 인에이블 되었을 때만 구동트랜지스터의 소오스측을 음전압으로 구동하고 그 밖의 동작에서는 구동트랜지스터의 소오스측에 접지전압을 공급하기 위하여, 즉 그 타이밍을 맞추기 위하여 기존에 사용하고 있던 제어신호들(PWL, PEQB, DEQB)을 조합하여 음전압 또는 접지전압을 발생하고 있다.
도 4에 도시된 음전압 구동부에 대한 구체적인 설명을 하기에 앞서, 도 5를 통해 각 제어신호(PWL, PEQB, DEQB)에 대해서 살펴본다.
먼저, PEQB는 어드레스입력 신호가 어드레스버퍼 및 어드레스트랜지션디텍터를 차례로 통과하여 생성된 신호이고, DEQB는 데이타입력 신호가 데이타버퍼 및 데이타트랜지션디텍터를 차례로 통과하여 생성된 신호이며, PWL(Pulsed Word Line)은 PEQB와 DEQB가 PWL발생기를 통과하여 생성된 신호이다.
이와같은 각 제어신호(PWL, PEQB, DEQB)을 입력받아 음전압 구동부는 구동하는데, 도 4를 참조하여 그 세부적인 구성을 살펴보면, PWL, PEQB, DEQB를 각각 입력되는 제1 낸드게이트(468)와, 상기 제1 낸드게이트 출력의 반전 신호와 출력을 지연시켜 반전한 신호를 입력으로하는 제2 낸드게이트(470)와, 제2 낸드게이트의 출력을 버퍼링하는 버퍼링부(372)와, 상기 버퍼링부의 출력에 소오스, 드레인 및 서브가 연결되고 게이트에 출력단 노드가 접속되어 캐패시터 역할을 하는 PMOS트랜지스터(421)와, 출력단 노드와 접지전원단 사이에 접속되어 턴온시 출력단 노드를 접지전압으로 하는 NMOS트랜지스터(412)와, 에스램 셀에 전원이 인가된 초기 상태에 출력단 노드의 전압 레벨을 자신의 문턱 전압이 되도록 출력단 노드와 접지전원단에 다이오드 접속된 PMOS트랜지스터(423)와, 제1 낸드게이트의 출력을 지연시켜 반전한 신호를 입력으로하여 NMOS트랜지스터(412)의 온/오프를 제어하는 PMOS트랜지스터(422) 및 NMOS트랜지스터(411)로 구성된다. 도면에서 출력단 노드에 접속된 저항(345)과 커패시터(346)는 테스트를 위한 로드(load)이다.
상기와 같은 구성을 갖는 음전압 구동부의 동작은 다음과 같다.
PEQB와 DEQB 및 PWL가 입력되는 제1 낸드게이트(468)는 상기 세 가지 신호중 하나라도 로우일 경우 출력이 하이가 되어 NMOS트랜지스터(411)를 턴-오프, PMOS트랜지스터(422)를 턴-온, NMOS트랜지스터(412)를 턴-온 시켜 출력단 노드에는 접지전압이 출력된다. 반면에 PEQB와 DEQB 및 PWL가 모두 하이이면 NMOS트랜지스터(412)를 턴-오프시키고, 출력단 노드는 출력단 b노드가 하이에서 로우로 바뀜에 따라 접지전압에서 음전압으로 바뀌게 된다.
결국, PEQB와 DEQB 및 PWL가 모두 하이일 때, 즉 읽기 동작시 워드라인이 인에이블되었을 때만 음전압 구동부는 음전압을 출력하여 SRAM 셀의 구동트랜지스터 소오스측을 구동하며, 그 밖의 상태에서는 구동트랜지스터의 소오측을 접지전압으로 구동하게 된다.
도 6은 음전압 구동부에 관한 타이밍도이다. 도면을 참조하면, 어드레스만 변하고, 데이타가 고정될 경우(630), DEQB 신호는 하이를 유지하고(635), 도 5 및 도4와 같은 경로를 거쳐 음전압이 생성된다(637). 어드레스와 데이타가 함께 변할 경우(640)도 마찬가지로 음전압이 생성된다(637).
도 7은 음전압 구동부의 동작에 관한 전체 타이밍도이고, 도 8은 부분 타이밍도이다. 도면을 참조하면, 음전압이 생성되었을 때의 전압 레벨(645, 745)을 알 수 있다.
도 9는 도 3의 래치-업 문제를 나타내는 개념도로서, 도면을 참조하면, 도 3에서 셀 노드의 전위를 낮추기 위해 구동트랜지스터의 소오스만을 음전압으로 구동하게 되면 소오스-서브 접합에 순방향 바이어스가 가해지게 되므로 기생PNP(933), NPN(944) 바이폴라 정션 트랜지스터(Bipolar Junction Transistor)에 의해 래치-업이 발생할 수 있다.
따라서, 이를 방지하기 위해 본 발명의 다른 실시예에서는 SRAM 셀의 구동트랜지스터와 전송트랜지스터의 기판을 구동트랜지스터의 소오스와 같이 음전압 또는 접지전압으로 구동하였다. 이것이, 도 10에 잘 나타나 있다. 도면을 참조하면, 구동트랜지스터(1120)의 소오스측과 더불어 구동트랜지스터(1120)와 전송트랜지스터(1130)의 기판이 음전압 구동부(도 4)에 접속되어 있어, SRAM이 읽기 동작을 하고 워드라인이 인에이블 되었을때만 구동트랜지스터(1120)의 소오스측과 더불어 구동트랜지스터(1120)와 전송트랜지스터(1130)의 기판이 음전압으로 구동되고 그밖의 경우에는 접지전압으로 구동되게 된다.
도 11은 도 9에 관한 타이밍도이다. 도면을 참조하면, 리드 시에 두 셀 노드간의 차이는 Vcc 2.5V에서는 1.49V이고 Vcc 2V에서는 0.6V이다. 도 11을 도 2의 결과와 비교해 보면, 리드시 하이 셀 노드와 로우 셀 노드의 전압 간격은 전원전압 2.5V에서 1.49V로 0.18V 증가하였고, 전원전압 2V에서는 0.45V에서 0.87V로 0.42V 증가하였다. 또한 비트라인의 변화 차이는 전원전압 2.5V에서는 0.6V에서 0.97V로 0.37V 증가하였고, 전원전압 2V에서는 0.06V에서 0.6V로 0.54V 증가하였다.
본 발명은 상기 실시 예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야의 통상적 지식을 가진 자에 의하여 가능함은 명백하다.
상술한 바와 같이 본 발명에 따르면, 에스램 셀의 구동 트랜지스터 소오스 측 및 구동트랜지스터와 전송트랜지스터의 기판을 음전압으로 구동하여 저전압 에스램에서 안정한 데이타 래치 동작을 할 수 있다.

Claims (14)

  1. 로드, 구동트랜지스터 및 전동트랜지스터로 이루어진 셀을 구비한 에스램에 있어서,
    상기 구동트랜지스터의 소오스측을 읽기 사이클시 워드라인이 인에이블 되었을 동안에 음전압으로 구동하고, 그 밖의 동작시에는 접지전압으로 구동하는 수단을 구비하는 에스램.
  2. 제1항에 있어서, 상기 구동트랜지스터의 소오스측을 구동하는 수단은
    상기 구동트랜지스터의 소오스 측에 접속된 출력단;
    제어신호들을 입력받아 상기 에스램 셀이 읽기 동작 및 워드라인이 인에이블 되었는지를 판별하여 읽기 동작 및 워드라인이 인에이블 되었을 때 소정 노드를 하이에서 로우로 천이시키는 논리회로수단;
    상기 논리회로부의 출력에 응답하여 읽기 동작 및 워드라인이 인에이블 되지 않았을 때 상기 출력단을 접지전압으로 방전시키는 수단;
    상기 출력단과 상기 논리회로수단의 소정 노드간에 접속된 캐패시터 수단을 구비하는 것을 특징으로 하는 에스램.
  3. 제2항에 있어서, 상기 구동트랜지스터의 소오스측을 구동하는 수단은
    에스램 셀에 전원이 인가된 초기 상태에 상기 출력단의 전압 레벨을 자신의 문턱 전압이 되도록 하는 제1모스트랜지스터를 더 구비하는 것을 특징으로 하는 에스램.
  4. 제3항에 있어서, 상기 논리회로수단은
    제어신호들을 입력받는 제1 낸드게이트;
    상기 제1 낸드게이트 출력의 반전 신호와 출력을 지연시켜 반전한 신호를 입력으로하는 제2 낸드게이트;
    제2 낸드게이트의 출력을 버퍼링하여 상기 소정노드로 출력하는 버퍼링부를 구비하는 것을 특징으로 하는 에스램.
  5. 제4항에 있어서, 상기 방전수단은
    상기 출력단과 접지전원단 사이에 접속되어 턴온시 출력단 노드를 접지전압으로 방전시키는 제2모스트랜지스터;
    상기 제1 낸드게이트의 출력을 지연시켜 반전한 신호에 제어받아 상기 제2모스―랜지스터의 온/오프를 제어하는 제3모스트랜지스터 및 제4모스트랜지스터를 구비하는 것을 특징으로 하는 에스램.
  6. 제5항에 있어서, 상기 캐패시터 수단은 상기 소정 노드에 소오스 및 드레인이 접속되고 상기 출력단에 게이트가 접속된 제5모스트랜지스터로 이루어지는 것을 특징으로 하는 에스램.
  7. 로드, 구동트랜지스터 및 전동트랜지스터로 이루어진 셀을 구비한 에스램에 있어서,
    상기 구동트랜지스터의 소오스측 및 기판과 상기 전송트랜지스터의 기판을 읽기 사이클시 워드라인이 인에이블 되었을 동안에 음전압으로 구동하고, 그 밖의 동작시에는 접지전압으로 구동하는 수단을 구비하는 에스램.
  8. 제7항에 있어서, 상기 구동트랜지스터의 소오스측을 구동하는 수단은
    상기 구동트랜지스터의 소오스 측에 접속된 출력단;
    제어신호들을 입력받아 상기 에스램 셀이 읽기 동작 및 워드라인이 인에이블 되었는지를 판별하여 읽기 동작 및 워드라인이 인에이블 되었을 때 소정 노드를 하이에서 로우로 천이시키는 논리회로수단;
    상기 논리회로부의 출력에 응답하여 읽기 동작 및 워드라인이 인에이블 되지 않았을 때 상기 출력단을 접지전압으로 방전시키는 수단;
    상기 출력단과 상기 논리회로수단의 소정 노드간에 접속된 캐패시터 수단을 구비하는 것을 특징으로 하는 에스램.
  9. 제8항에 있어서, 상기 구동트랜지스터의 소오스측을 구동하는 수단은
    에스램 셀에 전원이 인가된 초기 상태에 상기 출력단의 전압 레벨을 자신의 문턱 전압이 되도록 하는 제1모스트랜지스터를 더 구비하는 것을 특징으로 하는 에스램.
  10. 제9항에 있어서, 상기 논리회로수단은
    제어신호들을 입력받는 제1 낸드게이트;
    상기 제1 낸드게이트 출력의 반전 신호와 출력을 지연시켜 반전한 신호를 입력으로하는 제2 낸드게이트;
    제2 낸드게이트의 출력을 버퍼링하여 상기 소정노드로 출력하는 버퍼링부를 구비하는 것을 특징으로 하는 에스램.
  11. 제10항에 있어서, 상기 방전수단은
    상기 출력단과 접지전원단 사이에 접속되어 턴온시 출력단 노드를 접지전압으로 방전시키는 제2모스트랜지스터;
    상기 제1 낸드게이트의 출력을 지연시켜 반전한 신호에 제어받아 상기 제2모스―랜지스터의 온/오프를 제어하는 제3모스트랜지스터 및 제4모스트랜지스터를 구비하는 것을 특징으로 하는 에스램.
  12. 제11항에 있어서, 상기 캐패시터 수단은 상기 소정 노드에 소오스 및 드레인이 접속되고 상기 출력단에 게이트가 접속된 제5모스트랜지스터로 이루어지는 것을 특징으로 하는 에스램.
  13. 로드, 구동트랜지스터 및 전동트랜지스터로 이루어진 셀을 구비한 에스램에 있어서,
    저전압에서 안정된 데이터를 래치하기 위하여 상기 구동트랜지스터의 소오스측을 읽기 사이클시 워드라인이 인에이블 되었을 동안에 음전압으로 구동하고, 그 밖의 동작시에는 접지전압으로 구동하는 것을 특징으로 하는 에스램 구동 방법.
  14. 로드, 구동트랜지스터 및 전동트랜지스터로 이루어진 셀을 구비한 에스램에 있어서,
    저전압에서 안정된 데이터를 래치하기 위하여, 상기 구동트랜지스터의 소오스측 및 기판과 상기 전송트랜지스터의 기판을 읽기 사이클시 워드라인이 인에이블 되었을 동안에 음전압으로 구동하고, 그 밖의 동작시에는 접지전압으로 구동하는 것을 특징으로는 에스램 구동 방법.
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