KR100451992B1 - 반도체 메모리 소자의 전압 발생 회로 - Google Patents

Abstract

본 발명은 반도체 메모리 소자의 전압 발생 회로에 관한 것으로, 딥 파워 다운 모드시 또는 번-인 테스트시에 페리 회로부에 각각 상이한 전압을 제공하도록 하는 반도체 메모리 소자의 전압 발생 회로에 관한 것이다. 이를 위해, 본 발명은 낮은 전력 소모를 필요로 하는 딥 파워 다운 모드시에는 번인 전압 구동부의 전류 패스를 차단하고, 페리 회로부에 전원 전압을 그라운드 전위로 공급함으로써 극히 낮은 전력을 소모하는 칩을 제작할 수 있도록 한다. 또한, 번인 테스트 모드시 페리 전원을 공급하는 전류 구동부와 정상 동작모드시 사용하는 전류 구동부를 동일하게 사용함으로써, 번인 테스트 모드시 별도의 대용량 전류 구동부가 불필요하고, 칩 레이아웃 면적을 작게할 수 있도록 한다.

Description

반도체 메모리 소자의 전압 발생 회로{Voltage generating circuit of semiconductor memory device}

본 발명은 반도체 메모리 소자의 전압 발생 회로에 관한 것으로, CMOS 공정으로 제작된 반도체 메모리 칩에서 딥 파워 다운 모드시 또는 번인 테스트시 내부 페리 회로에 공급되는 전원전압을 제어하도록 하는 반도체 메모리 소자의 전압 발생 회로에 관한 것이다.

일반적으로 반도체 메모리에서 칩 내부의 페리 회로부를 극도로 낮은 전력 소모의 전원전압 상태로 유지시키기 위해 최대한 낮은 전원전압을 제공하게 되는데, 국제 규격 회로 JEDEC에서는 이 동작 상태를 DPD(Deep Power Down) 모드라고 부른다.

그런데, 종래의 전압 발생 회로는 딥 파워 다운 모드시에 낮은 전력 소모가 필요한 동작 상태에서 전원전압 발생 회로의 구성들간의 전류 패스로 인해 전류 소모가 증가되어 낮은 전원전압 상태를 유지하지 못하게 되는 문제점이 있다.

한편, 정상 동작시 필요한 정상 동작용 모스 커런트 구동부가 구비되고, 번인 테스트시에 정상 동작과 별도의 모스 커런트 구동부를 구비하게 되어 반도체 칩의 레이아웃 면적이 증가하게 되는 문제점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위하여 창출된 것으로, 다음과 같은 목적을 가진다.

첫째, 낮은 전력 소모를 필요로 하는 딥 파워 다운(Deep Power Down) 모드 상태에서 최소한의 전력만을 소모하도록 하기 위해 페리 회로부에 인가되는 전원전압을 그라운드 전압 상태로 제어하여 전력 소모를 줄일 수 있도록 한다.

둘째, 칩의 신뢰성 검증을 위한 번인 테스트(Burn-In Test) 모드 상태에서 번인시 가해지는 전원전압 구동부를 정상 동작시 사용하는 전원전압 구동부와 동일하게 사용함으로써 칩 레이아웃 면적을 줄일 수 있도록 한다.

도 1은 본 발명에 따른 반도체 메모리 소자의 전압 발생 회로의 회로도.도 2는 본 발명의 동작 구간에 따른 신호의 상태를 나타낸 도면.

도 3은 본 발명에 따른 반도체 메모리 소자의 전압 발생 회로의 다른 실시예.

상기한 목적을 달성하기 위한 본 발명의 반도체 메모리 소자의 전압 발생 회로는, 번인 인에이블 신호에 따라 저항 분배에 의해 생성되는 번인 전압을 번인 전압 노드에 출력하는 번인전압 구동부와, 정상 동작 모드시 페리 전원 공급 노드에 전원전압을 인가시키고, 번인 테스트 모드시 페리 전원 공급 노드에 번인 전압을인가시키는 제 1전압 구동부와, 번인 전압 노드와 페리 전원 공급 노드의 전류를 비교하여 제 1전압 구동부의 구동을 제어하는 전류 미러와, 딥 파워 다운바 신호와 번인 인에이블 신호를 논리조합하여 전류 미러를 선택적으로 동작시키기 위한 제어신호를 출력하는 논리부 및 딥 파워 다운 모드시 동작되어 페리 전원 공급 노드에 접지전압을 인가시키는 제 2전압 구동부를 구비함을 특징으로 한다.

이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.

도 1은 본 발명에 따른 반도체 메모리 소자의 전압 발생 회로의 일 실시예이다.

본 발명은 번인 인에이블 신호 BIEN에 따라 번인 전압 VREFBI을 출력하는 번인전압 구동부(10)와, 정상 동작 모드시 전류 미러(40)를 전원전압 VDD로 프리차지 시키는 전압 구동부(20)와, 딥 파워 다운바 신호 DPDB와 번인 인에이블 신호 BIEN를 논리조합하는 논리부(30)와, 정상 동작 모드시 전압 구동부(50)를 디스차지 시키고, 번인 테스트 모드시 번인 전압 VREFBI을 전압 구동부(50)에 출력하는 전류 미러(Current-mirror;40)를 구비한다. 여기서, 딥 파워 다운 바 신호 DPDB는 딥 파워 다운 모드시 인에이블 되는 딥 파워 다운 신호 DPD의 반전 신호이다.

또한, 본 발명은 정상 동작 모드시 페리 회로부(70)에 전원전압 VDD를 공급하고, 번인 테스트 모드시 번인 전압 VREFBI을 페리 회로부(70)에 공급하는 전압 구동부(50)와, 딥 파워 다운 모드시 동작되어 페리 회로부(70)에 접지전압을 공급하는 전압 구동부(60)를 구비한다.

그 상세 구성을 살펴보면, 번인전압 구동부(10)는 번인 인에이블 신호 BIEN를 반전하는 인버터 IV1과, 전원전압 VDD 인가단과 A노드 사이에 직렬 연결되어 게이트를 통해 인버터 IV1의 출력신호가 인가되는 PMOS트랜지스터 P0 및 저항들 R1,R2를 구비한다. 또한, A노드와 접지전압 VSS 인가단 사이에 연결되어 게이트를 통해 번인 인에이블 신호 BIEN가 인가되는 NMOS트랜지스터 N0 및 저항들 R3,R4을 구비한다.

그리고, 전압 구동부(20)는 전원전압 VDD 인가단과 A노드 사이에 연결되어 게이트를 통해 번인 인에이블 신호 BIEN가 인가되는 PMOS트랜지스터 P5를 구비한다.

또한, 논리부(30)는 딥 파워 다운바 신호 DPDB와 번인 인에이블 신호 BIEN를 노아연산 하는 노아게이트 NOR와, 노아게이트의 출력을 반전하는 인버터 IV2를 구비한다.

전류 미러(40)는 소스 단자를 통해 전원전압 VDD이 인가되고 게이트가 공통 연결된 PMOS트랜지스터 P3,P4와, 전원전압 VDD 인가단과 PMOS트랜지스터 P3, P4의 드레인 단자 사이에 각각 연결되어 게이트를 통해 딥 파워 다운바 신호 DPDB가 인가되는 PMOS트랜지스터 P1,P2를 구비한다.

그리고, 전류 미러(40)는 PMOS트랜지스터 P3,4와 각각 연결되어 게이트를 통해 번인 전압 VREFBI와 B노드의 출력이 인가되는 NMOS트랜지스터 N3,N4를 구비한다. 또한, NMOS트랜지스터 N3,N4의 소스 단자와 접지전압 VSS 인가단 사이에 연결되어 게이트를 통해 논리부(30)의 출력신호가 인가되는 NMOS트랜지스터 N1을 구비한다.

전압 구동부(50)는 전원전압 VDD 인가단과 B노드 사이에 연결되어 게이트를 통해 전류 미러(40)의 출력신호가 인가되는 PMOS트랜지스터 P6을 구비한다.

또한, 전압 구동부(60)는 B노드와 접지전압 VSS인가단 사이에 연결되어 게이트를 통해 딥 파워 다운 신호 DPD가 인가되는 NMOS트랜지스터 N2를 구비한다.

따라서, 본 발명은 딥 파워 다운 모드시에는 낮은 전력 소모 상태를 구현하고, 번인 테스트 모드시에는 번인 전압에 따라 효율적으로 번인 테스트를 수행하도록 한다.

이러한 구성을 갖는 본 발명의 동작 과정을 도 2를 참조하여 설명하고자 한다.

본 발명의 동작 과정을 도 2에 도시된 바와 같이 크게 3가지 구간으로 구분하여 설명한다.

먼저, 구간 A는 딥 파워 다운 신호 DPD가 로우이고, 번인 인에이블 신호 BIEN가 로우인 구간으로써 정상 동작 모드 구간을 나타낸다. 그리고, 구간 B는 딥 파워 다운 신호 DPD가 하이이고, 번인 인에이블 신호 BIEN가 로우인 구간으로써 딥 파워 다운 모드 구간을 나타낸다. 또한, 구간 C는 딥 파워 다운 신호 DPD가 로우이고, 번인 인에이블 신호 BIEN가 하이인 구간으로써 번인 테스트 모드 구간을 나타낸다

먼저, 구간 A에서 정상 동작 모드의 동작 과정을 살펴보면 다음과 같다.

번인 인에이블 신호 BIEN가 로우일 경우 PMOS트랜지스터 P5는 턴온되어 드레인 단자인 A노드가 전원전압 VDD로 프리차지된다. 그리고, 딥 파워 다운 모드바 신호 DPDB가 하이이고, 번인 인에이블 신호 BIEN가 로우이므로 논리부(30)는 하이의 신호를 출력하고, NMOS트랜지스터 N1는 턴온되어 드레인 단자가 접지전압 VSS로 디스차지된다.

그리고, 딥 파워 다운 모드바 신호 DPDB가 하이일 경우 전류 미러(40)의 PMOS트랜지스터 P1,P2가 턴오프되어 한쪽 기준 전압이 전원전압 VDD로 되어 동작한다.

이때, NMOS트랜지스터 N3의 게이트와 소스 사이의 전압차가 전원전압 VDD가 되므로 NMOS트랜지스터 N3의 드레인도 급속히 접지전압 VSS로 디스차지 된다. 그리고, PMOS트랜지스터 P6의 게이트도 접지전압 VSS으로 디스차지 됨에 따라 턴온되어 PMOS트랜지스터 P6의 드레인 노드인 B노드가 전원전압 VDD로 차지된다. 따라서, 페리 회로부(70)에 전원전압 VDD가 전원전압으로 제공된다.

이때, PMOS트랜지스터 P6는 전원 공급용 PMOS이므로 채널 넓이가(Channel width) 매우 큰 것을 사용한다. 따라서, 페리 전원 공급 노드인 B노드를 급속히 충전하게 된다.

한편, 구간 B에서 딥 파워 다운 모드의 동작 과정을 살펴보면 다음과 같다.

먼저, 낮은 전력 소모의 동작 상태인 딥 파워 다운 모드시에는 딥 파워 다운 모드바 신호 DPDB가 로우가 되어 PMOS트랜지스터 P1이 턴온된다. 그리고, PMOS트랜지스터 P1의 드레인 전압이 전원전압 VDD가 되어 PMOS트랜지스터 P6이 턴오프된다.

또한, NMOS트랜지스터 N2는 게이트에 딥 파워 다운 신호 DPD가 하이로 인가됨에 따라 턴온되어 드레인에 접지전압 VSS가 인가된다. 따라서, 페리 전압 공급 노드인 B노드가 접지전압 VSS로 방전되고, 페리 회로부(70)에 접지전압 VSS가 공급되어 칩에서는 극도로 낮은 전력을 소모하게 된다.

이때, 전력 소모의 주성분은 서브 쓰레숄드 전력 소모(Sub-threshold current power dissipation)이며 일반적으로 수 nW 단위이다.

또한, 딥 파워 다운 모드시 번인 인에이블 신호 BIEN가 로우이므로 논리부(30)의 출력이 로우가 되어 NMOS트랜지스터 N1이 턴오프된다. 따라서, 전류 미러(Current mirror)는 동작하지 않기 때문에 전류 소모를 줄일 수 있게 된다.

여기서, 번인 인에이블 신호 BIEN가 로우일 경우 NMOS트랜지스터 N0 및 PMOS트랜지스터 P0가 턴오프되므로 저항 R1~R4를 통한 전류소모를 줄일 수 있게 된다.

따라서, 딥 파워 다운 모드시에는 PMOS트랜지스터 P6를 턴오프시키고, NMOS트랜지스터 N2를 턴온시켜 접지전압 VSS레벨로 유지시킨다. 따라서, PMOS트랜지스터 P6와 NMOS트랜지스터 N2를 통하는 전류 패스가 형성되지 않는다.

한편, 구간 C에서 번인 테스트 모드의 동작 과정을 살펴보면 다음과 같다.

먼저, 반도체 칩에서 번인 테스트 동작 상태라 함은 칩의 신뢰성 테스트를 하기 위해서 반도체 단위 소자들에 높은 전압들을 가함으로써 스트레스를 인가하는 동작을 말한다. 따라서, 본 발명은 메모리 칩 회로에서 전원전압 VDD 보다는 낮은 별도의 번인 전압 VREFBI을 인가시킨다.

이러한 번인 전압 VREFBI을 생성하기 위한 번인 인에이블 신호 BIEN가 하이가 되면 PMOS트랜지스터 P0의 게이트가 로우로 되어 PMOS트랜지스터 P0가 턴온되고, NMOS트랜지스터 N0의 게이트가 하이가 되어 NMOS트랜지스터 N0가 턴온된다. 따라서, PMOS트랜지스터 P0와 저항 R1~R4 및 NMOS트랜지스터 N0를 통하여 전류가 흐르게 된다.

이때, 저항 R1~R4에 의한 저항 분배를 통하여 번인 전압 VREFBI 노드인 A노드에 전원전압 VDD보다 낮은 번인 전압 VREFBI가 흐르게 된다. 전류 미러(40)는 번인 전압 VREFBI을 한쪽 기준전압으로 하여 동작하게 되고, PMOS트랜지스터 P6의 드레인 단자인 B노드가 번인 전압 VREFBI이 되도록 전류를 공급한다.

즉, 번인 테스트 모드시 페리 회로부(70)에는 번인 전압 VREFBI이 전원전압으로 인가된다. 이때, 번인 인에이블 신호 BIEN가 하이가 되어 PMOS트랜지스터 P5가 턴오프 상태이므로 전원전압 VDD는 전류 미러(40)의 동작에는 영향을 주지 않는다.

따라서, 번인 테스트 모드시 페리 공급 전원을 생성하기 위한 별도의 전류 구동부가 필요하지 않고, 정상 동작시 사용되는 PMOS트랜지스터 P6를 사용함으로써 레이아웃 면적을 줄이는 효과를 제공한다.

도 3은 본 발명에 따른 반도체 메모리 소자의 전압 발생 회로의 다른 실시예이다.

도 3의 실시예는, 전원전압 VDD인가단과 C노드 사이에 연결되어 게이트를 통해 딥 파워 다운 신호 DPD가 인가되는 PMOS트랜지스터 P7과, C노드와 접지전압 VSS 인가단 사이에 연결되어 게이트를 통해 딥 파워 다운 신호 DPD가 인가되는 NMOS트랜지스터 N5를 구비한다. 따라서, C노드를 통해 페리 공급 전원을 페리 회로부(80)에 인가한다.

여기서, 딥 파워 다운 모드시에는 NMOS트랜지스터 N5가 턴온되고 PMOS트랜지스터 P7는 턴오프되어 C노드는 접지전압 VSS로 디스차지되므로 극히 낮은 전력을 소모하는 상태가 된다.

또한, 정상 동작 모드시에는 딥 파워 다운 신호 DPD가 로우가 되어 PMOS트랜지스터 P7이 턴온되고 NMOS트랜지스터 N5가 턴오프되어 C노드에 전원전압 VDD가 인가됨으로써 페리 회로부(80)에 전원전압 VDD가 공급된다.

도 3의 실시예는 번인 테스트 모드시에는 PMOS트랜지스터 P7과 별도의 전류 구동부가 설계되어야 한다.

이상에서 설명한 바와 같이, 본 발명은 다음과 같은 효과를 제공한다.

첫째, 낮은 전력 소모를 필요로 하는 딥 파워 다운 모드시에는 번인 전압 구동부의 전류 패스를 차단하고, 페리 회로부에 전원 전압을 그라운드 전위로 공급함으로써 극히 낮은 전력을 소모하는 칩을 제작할 수 있도록 한다.

둘째, 번인 테스트 모드시 페리 전원을 공급하는 전류 구동부와 정상 동작모드시 사용하는 전류 구동부를 동일하게 사용함으로써, 번인 테스트 모드시 별도의 대용량 전류 구동부가 불필요하고, 칩 레이아웃 면적을 작게할 수 있도록 하는 효과를 제공한다.

Claims (11)

1. 번인 인에이블 신호의 활성화시 저항 분배에 의해 생성되는 번인 전압을 번인 전압 노드에 출력하는 번인전압 구동부;

   정상 동작 모드시 페리 전원 공급 노드에 전원전압을 인가시키고, 번인 테스트 모드시 상기 페리 전원 공급 노드에 상기 번인 전압을 인가시키며, 딥 파워 다운 모드시 그 동작이 차단되는 제 1전압 구동부;

   상기 번인 전압 노드와 상기 페리 전원 공급 노드의 전류를 비교하여 상기 제 1전압 구동부의 구동을 제어하는 전류 미러;

   딥 파워 다운바 신호와 상기 번인 인에이블 신호를 논리조합하여 상기 전류 미러를 선택적으로 동작시키기 위한 제어신호를 출력하는 논리부; 및

   상기 딥 파워 다운 모드시 동작되어 상기 페리 전원 공급 노드에 접지전압을 인가시키는 제 2전압 구동부를 구비함을 특징으로 하는 반도체 메모리 소자의 전압 발생 회로.
2. 제 1 항에 있어서,

   상기 정상 동작 모드시 상기 번인 인에이블 상태에 따라 상기 번인 전압 노드를 전원전압으로 프리차지 시키는 제 3전압 구동부를 더 구비함을 특징으로 하는 반도체 메모리 소자의 전압 발생 회로.
3. 제 2 항에 있어서, 상기 제 3전압 구동부는

   상기 전원전압 인가단과 상기 번인 전압 노드 사이에 연결되어 게이트를 통해 상기 번인 인에이블 신호가 인가되는 제 1PMOS트랜지스터를 구비함을 특징으로 하는 반도체 메모리 소자의 전압 발생 회로.
4. 제 1 항에 있어서, 상기 번인전압 구동부는

   상기 번인 인에이블 신호를 반전하는 제 1인버터;

   상기 전원전압 인가단과 상기 번인 전압 노드 사이에 직렬 연결된 저항부;

   상기 전원전압 인가단과 상기 저항부 사이에 연결되어 게이트를 통해 상기 제 1인버터의 출력신호가 인가되는 제 1PMOS트랜지스터; 및

   상기 저항부와 접지전압 인가단 사이에 연결되어 게이트를 통해 상기 번인 인에이블 신호가 인가되는 제 1NMOS트랜지스터를 구비함을 특징으로 하는 반도체 메모리 소자의 전압 발생 회로.
5. 제 1 항에 있어서, 상기 제 1전압 구동부는

   상기 전원전압 인가단과 상기 페리 전원 공급 노드 사이에 연결되어 게이트를 통해 상기 전류 미러의 출력신호가 인가되는 제 2PMOS트랜지스터를 구비함을 특징으로 하는 반도체 메모리 소자의 전압 발생 회로.
6. 제 1 항에 있어서, 상기 전류 미러는

   소스 단자를 통해 상기 전원전압이 인가되고 게이트가 공통 연결된 제 3PMOS트랜지스터 및 제 4PMOS트랜지스터;

   상기 전원전압 인가단과 상기 제 3PMOS트랜지스터 및 제 4PMOS트랜지스터의 드레인 단자 사이에 각각 연결되어 게이트를 통해 상기 딥 파워 다운바 신호가 인가되는 제 5PMOS트랜지스터 및 제 6PMOS트랜지스터;

   상기 제 3PMOS트랜지스터 및 제 4PMOS트랜지스터의 드레인 단자와 각각 연결되어 게이트가 상기 번인 전압 노드의 출력 및 상기 페리 전원 공급 노드와 연결된 제 2NMOS트랜지스터 및 제 3NMOS트랜지스터; 및

   상기 제 2NMOS트랜지스터 및 제 3NMOS트랜지스터의 공통 소스 단자와 상기 접지전압 인가단 사이에 연결되어 게이트를 통해 상기 논리부의 출력신호가 인가되는 제 4NMOS트랜지스터를 구비함을 특징으로 하는 반도체 메모리 소자의 전압 발생 회로.
7. 제 1 항에 있어서, 상기 논리부는

   상기 딥 파워 다운바 신호와 상기 번인 인에이블 신호를 노아연산 하는 노아게이트; 및

   상기 노아게이트의 출력을 반전하는 제 2인버터를 구비함을 특징으로 하는 반도체 메모리 소자의 전압 발생 회로.
8. 제 1 항에 있어서, 상기 제 2전압 구동부는

   상기 페리 전원 공급 노드와 상기 접지전압 인가단 사이에 연결되어 게이트를 통해 딥 파워 다운 신호의 인가시 턴온되는 제 5NMOS트랜지스터를 구비함을 특징으로 하는 반도체 메모리 소자의 전압 발생 회로.
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