JP2003196979A - 半導体メモリ素子の電圧発生装置 - Google Patents
半導体メモリ素子の電圧発生装置Info
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Abstract
(57)【要約】
【課題】 駆動能力が高く、安定的なセルプレート電圧
を供給可能な半導体メモリ素子の電圧発生装置を提供す
ること。 【解決手段】 セルプレート電圧がセルプレート基準電
圧よりも高い場合に内部電源電圧の値を有し、前記セル
プレート電圧が前記セルプレート基準電圧よりも低い場
合に前記セルプレート電圧以下の値を有するプルアップ
信号、及びプルダウン動作を制御するためのプルダウン
信号を発生させる出力電圧制御手段と、前記プルアップ
信号及び前記プルダウン信号に応じて安定したセルプレ
ート電圧を発生させる出力駆動手段とを備える。
を供給可能な半導体メモリ素子の電圧発生装置を提供す
ること。 【解決手段】 セルプレート電圧がセルプレート基準電
圧よりも高い場合に内部電源電圧の値を有し、前記セル
プレート電圧が前記セルプレート基準電圧よりも低い場
合に前記セルプレート電圧以下の値を有するプルアップ
信号、及びプルダウン動作を制御するためのプルダウン
信号を発生させる出力電圧制御手段と、前記プルアップ
信号及び前記プルダウン信号に応じて安定したセルプレ
ート電圧を発生させる出力駆動手段とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体メモリ素子
の電圧発生装置に関し、特に、セルプレート電圧発生装
置の出力駆動器の駆動能力を向上させて安定したセルプ
レート電圧を発生させる半導体メモリ素子の電圧発生装
置に関する。
の電圧発生装置に関し、特に、セルプレート電圧発生装
置の出力駆動器の駆動能力を向上させて安定したセルプ
レート電圧を発生させる半導体メモリ素子の電圧発生装
置に関する。
【０００２】
【従来の技術】一般に、ＤＲＡＭにおいてビットライン
をプリチャージするためのビットラインプリチャージ電
圧Ｖｂｌｐには、セルに供給される高電圧データ信号と
低電圧データ信号との中間の電圧値を用いる。該ビット
ラインプリチャージ電圧ＶｂｌｐはＤＲＡＭセルに供給
される電圧の１／２に設定される。かかる理由はイコラ
イザー動作で電力消費を最小化するためである。
をプリチャージするためのビットラインプリチャージ電
圧Ｖｂｌｐには、セルに供給される高電圧データ信号と
低電圧データ信号との中間の電圧値を用いる。該ビット
ラインプリチャージ電圧ＶｂｌｐはＤＲＡＭセルに供給
される電圧の１／２に設定される。かかる理由はイコラ
イザー動作で電力消費を最小化するためである。
【０００３】セルプレート電圧ＶｃｐはＤＲＡＭセルの
キャパシターの基準端子に印加される電圧である。該セ
ルプレート電圧Ｖｃｐはビットラインプリチャージ電圧
Ｖｂｌｐと同様にＶｃｃ×１／２に設定される。該セル
プレート電圧Ｖｃｐは、ＤＲＡＭセルに供給されるデー
タ信号の電圧に関係することなく、ＤＲＡＭセルのキャ
パシターの両端にＶｃｃ×１／２の大きさの電圧として
加えられ、ＤＲＡＭセルのキャパシターの信頼性を確保
するために用いられる。
キャパシターの基準端子に印加される電圧である。該セ
ルプレート電圧Ｖｃｐはビットラインプリチャージ電圧
Ｖｂｌｐと同様にＶｃｃ×１／２に設定される。該セル
プレート電圧Ｖｃｐは、ＤＲＡＭセルに供給されるデー
タ信号の電圧に関係することなく、ＤＲＡＭセルのキャ
パシターの両端にＶｃｃ×１／２の大きさの電圧として
加えられ、ＤＲＡＭセルのキャパシターの信頼性を確保
するために用いられる。
【０００４】図１はセルプレート電圧発生装置の一例を
示す回路図である。かかる回路はビットラインプリチャ
ージ電圧発生装置にも同様に適用される。図１に示すよ
うに、従来のセルプレート電圧発生装置は、電圧分圧器
１０、バイアス電圧発生器２０、ゲート電圧発生器３
０、出力電圧制御器４０及び出力駆動器５０を備えてい
る。電圧分圧器１０は、電源電圧Ｖｃｃと接地電圧Ｖｓ
ｓとの間に直列接続された抵抗Ｒ１及び抵抗Ｒ２によっ
て構成されて、電源電圧Ｖｃｃが外部から印加される場
合に該電源電圧Ｖｃｃを分圧してセルプレート基準電圧
Ｖｃｐ＿ｒｅｆを発生させる。バイアス電圧発生器２０
は、ゲートにセルプレート基準電圧Ｖｃｐ＿ｒｅｆが入
力されるＰＭＯＳトランジスタＰ１と、カレントミラー
構造を有するＰＭＯＳトランジスタＰ２及びＮＭＯＳト
ランジスタＮ１、Ｎ２とからなり、接地電圧Ｖｓｓに一
定の電流を流すためのｎ−バイアス電圧Ｎｂｉａｓと内
部電源電圧Ｖｃｃから一定の電流を流すためのｐ−バイ
アス電圧Ｐｂｉａｓとを発生させる。
示す回路図である。かかる回路はビットラインプリチャ
ージ電圧発生装置にも同様に適用される。図１に示すよ
うに、従来のセルプレート電圧発生装置は、電圧分圧器
１０、バイアス電圧発生器２０、ゲート電圧発生器３
０、出力電圧制御器４０及び出力駆動器５０を備えてい
る。電圧分圧器１０は、電源電圧Ｖｃｃと接地電圧Ｖｓ
ｓとの間に直列接続された抵抗Ｒ１及び抵抗Ｒ２によっ
て構成されて、電源電圧Ｖｃｃが外部から印加される場
合に該電源電圧Ｖｃｃを分圧してセルプレート基準電圧
Ｖｃｐ＿ｒｅｆを発生させる。バイアス電圧発生器２０
は、ゲートにセルプレート基準電圧Ｖｃｐ＿ｒｅｆが入
力されるＰＭＯＳトランジスタＰ１と、カレントミラー
構造を有するＰＭＯＳトランジスタＰ２及びＮＭＯＳト
ランジスタＮ１、Ｎ２とからなり、接地電圧Ｖｓｓに一
定の電流を流すためのｎ−バイアス電圧Ｎｂｉａｓと内
部電源電圧Ｖｃｃから一定の電流を流すためのｐ−バイ
アス電圧Ｐｂｉａｓとを発生させる。
【０００５】ゲート電圧発生器３０は、カレントミラー
構造を有するＰＭＯＳトランジスタＰ３、Ｐ４及びＮＭ
ＯＳトランジスタＮ３、Ｐ４からなり、セルプレート基
準電圧Ｖｃｐ＿ｒｅｆよりもＮＭＯＳトランジスタＮ３
のしきい値電圧Ｖｔだけ高いｎ−ゲート電圧Ｎgateとセ
ルプレート基準電圧Ｖｃｐ＿ｒｅｆよりもＰＭＯＳトラ
ンジスタＰ４のしきい値電圧Ｖｔだけ低いｐ−ゲート電
圧Ｐｇａｔｅを発生させる。出力電圧制御器４０は、内
部電源電圧Ｖｃｃと接地電圧Ｖｓｓとの間に直列に接続
され、各々のゲートにｐ−バイアス電圧Ｐbias、ｎ−ゲ
ート電圧Ｎgate、ｐ−ゲート電圧Ｐgate及びｎ−バイア
ス電圧Ｎbiasが印加されるＰＭＯＳトランジスタＰ５、
Ｐ６及びＮＭＯＳトランジスタＮ５、Ｎ６から構成さ
れ、プルアップ信号ＰＵとプルダウン信号ＰＤとを発生
させる。出力駆動器５０は、内部電源電圧Ｖｃｃと接地
電圧Ｖｓｓとの間に接続され、各々のゲートにプルアッ
プ信号ＰＵとプルダウン信号ＰＤとが印加されるＰＭＯ
ＳトランジスタＰ７及びＮＭＯＳトランジスタＮ７から
なり、セルプレート電圧Ｖｃｐを発生させる。
構造を有するＰＭＯＳトランジスタＰ３、Ｐ４及びＮＭ
ＯＳトランジスタＮ３、Ｐ４からなり、セルプレート基
準電圧Ｖｃｐ＿ｒｅｆよりもＮＭＯＳトランジスタＮ３
のしきい値電圧Ｖｔだけ高いｎ−ゲート電圧Ｎgateとセ
ルプレート基準電圧Ｖｃｐ＿ｒｅｆよりもＰＭＯＳトラ
ンジスタＰ４のしきい値電圧Ｖｔだけ低いｐ−ゲート電
圧Ｐｇａｔｅを発生させる。出力電圧制御器４０は、内
部電源電圧Ｖｃｃと接地電圧Ｖｓｓとの間に直列に接続
され、各々のゲートにｐ−バイアス電圧Ｐbias、ｎ−ゲ
ート電圧Ｎgate、ｐ−ゲート電圧Ｐgate及びｎ−バイア
ス電圧Ｎbiasが印加されるＰＭＯＳトランジスタＰ５、
Ｐ６及びＮＭＯＳトランジスタＮ５、Ｎ６から構成さ
れ、プルアップ信号ＰＵとプルダウン信号ＰＤとを発生
させる。出力駆動器５０は、内部電源電圧Ｖｃｃと接地
電圧Ｖｓｓとの間に接続され、各々のゲートにプルアッ
プ信号ＰＵとプルダウン信号ＰＤとが印加されるＰＭＯ
ＳトランジスタＰ７及びＮＭＯＳトランジスタＮ７から
なり、セルプレート電圧Ｖｃｐを発生させる。
【０００６】ここで、ＮＭＯＳトランジスタＮ１、Ｎ
２、Ｎ４、Ｎ６は、ｎ−バイアス電圧Ｎbiasが印加され
て接地電圧Ｖｓｓに些かの誤差範囲で同じ大きさの電流
が流れるようにし、ＰＭＯＳトランジスタＰ２、Ｐ３、
Ｐ５は、ｐ−バイアス電圧Ｐbiasが印加されて内部電源
電圧Ｖｃｃに些かの誤差範囲で同じ大きさの電流が流れ
るようにする。
２、Ｎ４、Ｎ６は、ｎ−バイアス電圧Ｎbiasが印加され
て接地電圧Ｖｓｓに些かの誤差範囲で同じ大きさの電流
が流れるようにし、ＰＭＯＳトランジスタＰ２、Ｐ３、
Ｐ５は、ｐ−バイアス電圧Ｐbiasが印加されて内部電源
電圧Ｖｃｃに些かの誤差範囲で同じ大きさの電流が流れ
るようにする。
【０００７】また、平衡状態では、ゲート電圧発生器３
０のＰＭＯＳトランジスタＰ３、ＮＭＯＳトランジスタ
Ｎ３に同じ大きさの電流が流れるようにｎ−ゲート電圧
Ｎgateが決められる。もし、セルプレート電圧Ｖｃｐが
セルプレート基準電圧Ｖｃｐ＿ｒｅｆよりも高い場合、
ＮＭＯＳトランジスタＮ５に流れる電流が減少してプル
アップ信号ＰＵの電圧は高くなる。従って、ＰＭＯＳト
ランジスタＰ７がターンオフする。反対にセルプレート
電圧Ｖｃｐがセルプレート基準電圧Ｖｃｐ＿ｒｅｆより
も低い場合には、ＮＭＯＳトランジスタＮ５に流れる電
流が増加してプルアップ信号ＰＵの電圧が低くなり、Ｐ
ＭＯＳトランジスタＰ７がターンオンする。
０のＰＭＯＳトランジスタＰ３、ＮＭＯＳトランジスタ
Ｎ３に同じ大きさの電流が流れるようにｎ−ゲート電圧
Ｎgateが決められる。もし、セルプレート電圧Ｖｃｐが
セルプレート基準電圧Ｖｃｐ＿ｒｅｆよりも高い場合、
ＮＭＯＳトランジスタＮ５に流れる電流が減少してプル
アップ信号ＰＵの電圧は高くなる。従って、ＰＭＯＳト
ランジスタＰ７がターンオフする。反対にセルプレート
電圧Ｖｃｐがセルプレート基準電圧Ｖｃｐ＿ｒｅｆより
も低い場合には、ＮＭＯＳトランジスタＮ５に流れる電
流が増加してプルアップ信号ＰＵの電圧が低くなり、Ｐ
ＭＯＳトランジスタＰ７がターンオンする。
【０００８】かかる従来のセルプレート電圧発生装置に
おいて、出力端のセルプレート電圧ＶｃｐがＶｃｃ／２
付近の領域に設定されると、プルアップ信号ＰＵの電圧
が内部電源電圧ＶｃｃとＶｃｃ／２の電圧との間を変動
し、プルダウン信号ＰＤの電圧がＶｃｃ／２と接地電圧
との間を変動する。
おいて、出力端のセルプレート電圧ＶｃｐがＶｃｃ／２
付近の領域に設定されると、プルアップ信号ＰＵの電圧
が内部電源電圧ＶｃｃとＶｃｃ／２の電圧との間を変動
し、プルダウン信号ＰＤの電圧がＶｃｃ／２と接地電圧
との間を変動する。
【０００９】かかる状況で、内部電源電圧Ｖｃｃが低く
なると、セルプレート電圧Ｖｃｐがしきい値電圧Ｖｔに
比べて低くなる。従って、ＰＭＯＳトランジスタＰ７が
十分にターンオンできない問題が発生する。かかる問題
は、ＮＭＯＳトランジスタＮ７においても同様に生じ
る。但し、通常ＰＭＯＳトランジスタのしきい値電圧が
ＮＭＯＳトランジスタのしきい値電圧に比べて相対的に
高く、同一サイズにおける電流駆動能力はＰＭＯＳトラ
ンジスタの方が低いので、通常はプルアップ装置（devi
ce；デバイス）であるＰＭＯＳトランジスタＰ７におい
て、この問題が先ず発生する。
なると、セルプレート電圧Ｖｃｐがしきい値電圧Ｖｔに
比べて低くなる。従って、ＰＭＯＳトランジスタＰ７が
十分にターンオンできない問題が発生する。かかる問題
は、ＮＭＯＳトランジスタＮ７においても同様に生じ
る。但し、通常ＰＭＯＳトランジスタのしきい値電圧が
ＮＭＯＳトランジスタのしきい値電圧に比べて相対的に
高く、同一サイズにおける電流駆動能力はＰＭＯＳトラ
ンジスタの方が低いので、通常はプルアップ装置（devi
ce；デバイス）であるＰＭＯＳトランジスタＰ７におい
て、この問題が先ず発生する。
【００１０】図２は図１に示した各電圧に関する計算結
果のグラフを示した図であり、図３は図１に示した出力
ノードにおけるセルプレート電圧Ｖｃｐの出力端子にお
ける電流波形を示した図であり、０．１３μｍデザイン
ルールで温度０℃における電源電圧が１．５Ｖの場合に
おけるセルプレート電圧Ｖｃｐの電流駆動能力に関する
シミュレーション結果を示した図である。図２、３にお
いて横軸は、セルプレート電圧Ｖｃｐである。
果のグラフを示した図であり、図３は図１に示した出力
ノードにおけるセルプレート電圧Ｖｃｐの出力端子にお
ける電流波形を示した図であり、０．１３μｍデザイン
ルールで温度０℃における電源電圧が１．５Ｖの場合に
おけるセルプレート電圧Ｖｃｐの電流駆動能力に関する
シミュレーション結果を示した図である。図２、３にお
いて横軸は、セルプレート電圧Ｖｃｐである。
【００１１】一般的にセルプレート電圧Ｖｃｐは、待機
状態で出力端の電圧変化がない場合、１．５Ｖの１／２
である０．７５Ｖを保持するものと予想される。しかし
ながら、セルプレート電圧Ｖｃｐで消費する電流が＋４
ｍＡ程度となる場合には、図３に示すように、セルプレ
ート電圧Ｖｃｐは約０．３Ｖまで減少するということが
わかる。結果的にプルアップ信号ＰＵの電圧が内部電源
電圧ＶｃｃとＶｃｃ／２の電位との間を変動し、プルダ
ウン信号ＰＤの電圧がＶｃｃ／２と接地電圧との間を変
動する状況で内部電源電圧が低くなるとセルプレート電
圧Ｖｃｐも低くなる。しかしながら、トランジスタのし
きい値電圧Ｖｔはセルプレート電圧Ｖｃｐに比例して低
くできず、セルプレート電圧Ｖｃｐがトランジスタのし
きい値電圧Ｖｔよりも低い場合にはセルプレート電圧発
生器の出力駆動機を十分に駆動できなくなる。
状態で出力端の電圧変化がない場合、１．５Ｖの１／２
である０．７５Ｖを保持するものと予想される。しかし
ながら、セルプレート電圧Ｖｃｐで消費する電流が＋４
ｍＡ程度となる場合には、図３に示すように、セルプレ
ート電圧Ｖｃｐは約０．３Ｖまで減少するということが
わかる。結果的にプルアップ信号ＰＵの電圧が内部電源
電圧ＶｃｃとＶｃｃ／２の電位との間を変動し、プルダ
ウン信号ＰＤの電圧がＶｃｃ／２と接地電圧との間を変
動する状況で内部電源電圧が低くなるとセルプレート電
圧Ｖｃｐも低くなる。しかしながら、トランジスタのし
きい値電圧Ｖｔはセルプレート電圧Ｖｃｐに比例して低
くできず、セルプレート電圧Ｖｃｐがトランジスタのし
きい値電圧Ｖｔよりも低い場合にはセルプレート電圧発
生器の出力駆動機を十分に駆動できなくなる。
【００１２】
【発明が解決しようとする課題】本発明は、上記した従
来技術の問題点を解決するためのものであり、セルプレ
ート電圧発生装置の出力駆動器のゲート信号を電源電圧
と接地電圧との間で変動するように調整し、前記出力駆
動器の駆動能力を向上させることによって、安定的なセ
ルプレート電圧を確保することができる半導体メモリ素
子の電圧発生装置を提供することを目的とする。
来技術の問題点を解決するためのものであり、セルプレ
ート電圧発生装置の出力駆動器のゲート信号を電源電圧
と接地電圧との間で変動するように調整し、前記出力駆
動器の駆動能力を向上させることによって、安定的なセ
ルプレート電圧を確保することができる半導体メモリ素
子の電圧発生装置を提供することを目的とする。
【００１３】
【課題を解決するための手段】上記目的を達成するため
に、本発明に係る半導体メモリ素子の電圧発生装置は、
セルプレート電圧がセルプレート基準電圧よりも高い場
合に内部電源電圧の値を有し、前記セルプレート電圧が
前記セルプレート基準電圧よりも低い場合に前記セルプ
レート電圧以下の値を有するプルアップ信号、及びプル
ダウン動作を制御するためのプルダウン信号を発生させ
る出力電圧制御手段と、前記プルアップ信号及び前記プ
ルダウン信号に応じて安定した前記セルプレート電圧を
発生させる出力駆動手段とを備えていることを特徴とす
る。
に、本発明に係る半導体メモリ素子の電圧発生装置は、
セルプレート電圧がセルプレート基準電圧よりも高い場
合に内部電源電圧の値を有し、前記セルプレート電圧が
前記セルプレート基準電圧よりも低い場合に前記セルプ
レート電圧以下の値を有するプルアップ信号、及びプル
ダウン動作を制御するためのプルダウン信号を発生させ
る出力電圧制御手段と、前記プルアップ信号及び前記プ
ルダウン信号に応じて安定した前記セルプレート電圧を
発生させる出力駆動手段とを備えていることを特徴とす
る。
【００１４】また、本発明に係る別の態様の半導体メモ
リ素子の電圧発生装置は、セルプレート電圧がセルプレ
ート基準電圧よりも高い場合に内部電源電圧の値を有
し、前記セルプレート電圧が前記セルプレート基準電圧
よりも低い場合に前記セルプレート電圧以下の値を有す
るプルアップ制御信号、及び前記セルプレート電圧が前
記セルプレート基準電圧よりも高い場合に前記セルプレ
ート電圧以上の値を有し、前記セルプレート電圧が前記
セルプレート基準電圧よりも低いと接地電圧の値を有す
るプルダウン制御信号を発生させる出力電圧制御手段
と、前記プルアップ制御信号及び前記プルダウン制御信
号に応じて安定した前記セルプレート電圧を発生させる
出力駆動手段とを備えていることを特徴とする。
リ素子の電圧発生装置は、セルプレート電圧がセルプレ
ート基準電圧よりも高い場合に内部電源電圧の値を有
し、前記セルプレート電圧が前記セルプレート基準電圧
よりも低い場合に前記セルプレート電圧以下の値を有す
るプルアップ制御信号、及び前記セルプレート電圧が前
記セルプレート基準電圧よりも高い場合に前記セルプレ
ート電圧以上の値を有し、前記セルプレート電圧が前記
セルプレート基準電圧よりも低いと接地電圧の値を有す
るプルダウン制御信号を発生させる出力電圧制御手段
と、前記プルアップ制御信号及び前記プルダウン制御信
号に応じて安定した前記セルプレート電圧を発生させる
出力駆動手段とを備えていることを特徴とする。
【００１５】
【発明の実施の形態】以下、添付の図面を参照して本発
明を更に詳細に説明する。
明を更に詳細に説明する。
【００１６】先ず、図４は本発明の好ましい第１の実施
の形態に係るセルプレート電圧発生装置を示す回路図で
あって、本実施の形態に係るセルプレート電圧発生装置
は、電圧分圧器１１０、バイアス電圧発生器１２０、ゲ
ート電圧発生器１３０、プルアップ制御器１４０、プル
ダウン制御器１５０及び出力駆動器１６０を備えてい
る。ここで、電圧分圧器１１０は、内部電源電圧Ｖｃｃ
と接地電圧Ｖｓｓとの間に直列に接続された抵抗Ｒ３、
Ｒ４を備え、セルプレート基準電圧Ｖｃｐ＿ｒｅｆを発
生させる。
の形態に係るセルプレート電圧発生装置を示す回路図で
あって、本実施の形態に係るセルプレート電圧発生装置
は、電圧分圧器１１０、バイアス電圧発生器１２０、ゲ
ート電圧発生器１３０、プルアップ制御器１４０、プル
ダウン制御器１５０及び出力駆動器１６０を備えてい
る。ここで、電圧分圧器１１０は、内部電源電圧Ｖｃｃ
と接地電圧Ｖｓｓとの間に直列に接続された抵抗Ｒ３、
Ｒ４を備え、セルプレート基準電圧Ｖｃｐ＿ｒｅｆを発
生させる。
【００１７】この時、内部電源電圧Ｖｃｃが外部から印
加される場合には外部から印加された内部電源電圧Ｖｃ
ｃを分圧してセルプレート基準電圧Ｖｃｐ＿ｒｅｆを発
生させるが、内部電源電圧Ｖｃｃを内部で生成する場合
には他の基準電圧発生装置を介してかかるセルプレート
基準電圧Ｖｃｐ＿ｒｅｆを発生させることもできる。バ
イアス電圧発生器１２０は、内部電源電圧Ｖｃｃと接地
電圧Ｖｓｓとの間に直列に接続されたＰＭＯＳトランジ
スタＰ１１及びＮＭＯＳトランジスタＮ１１と、内部電
源電圧Ｖｃｃと接地電圧Ｖｓｓとの間に直列に接続され
たＰＭＯＳトランジスタＰ１２及びＮＭＯＳトランジス
タＮ１２とを備えている。
加される場合には外部から印加された内部電源電圧Ｖｃ
ｃを分圧してセルプレート基準電圧Ｖｃｐ＿ｒｅｆを発
生させるが、内部電源電圧Ｖｃｃを内部で生成する場合
には他の基準電圧発生装置を介してかかるセルプレート
基準電圧Ｖｃｐ＿ｒｅｆを発生させることもできる。バ
イアス電圧発生器１２０は、内部電源電圧Ｖｃｃと接地
電圧Ｖｓｓとの間に直列に接続されたＰＭＯＳトランジ
スタＰ１１及びＮＭＯＳトランジスタＮ１１と、内部電
源電圧Ｖｃｃと接地電圧Ｖｓｓとの間に直列に接続され
たＰＭＯＳトランジスタＰ１２及びＮＭＯＳトランジス
タＮ１２とを備えている。
【００１８】ここで、ＰＭＯＳトランジスタＰ１１は、
ゲートにセルプレート基準電圧Ｖｃｐ＿ｒｅｆが印加さ
れ、ソースが内部電源電圧Ｖｃｃに接続されている。Ｎ
ＭＯＳトランジスタＮ１１は、ゲートが自身のドレイン
に接続され、ソースが接地電圧Ｖｓｓに接続され、ドレ
インがＰＭＯＳトランジスタＰ１１のドレインに接続さ
れている。ＰＭＯＳトランジスタＰ１２は、ゲートが自
身のドレインに接続され、ソースが内部電源電圧Ｖｃｃ
に接続されている。ＮＭＯＳトランジスタＮ１２は、Ｎ
ＭＯＳトランジスタＮ１１とカレントミラー構成で接続
されてゲートにｎ−バイアス電圧Ｎbiasが印加され、ド
レインがＰＭＯＳトランジスタＰ１２のドレインに接続
され、ソースが接地電圧Ｖｓｓに接続されている。
ゲートにセルプレート基準電圧Ｖｃｐ＿ｒｅｆが印加さ
れ、ソースが内部電源電圧Ｖｃｃに接続されている。Ｎ
ＭＯＳトランジスタＮ１１は、ゲートが自身のドレイン
に接続され、ソースが接地電圧Ｖｓｓに接続され、ドレ
インがＰＭＯＳトランジスタＰ１１のドレインに接続さ
れている。ＰＭＯＳトランジスタＰ１２は、ゲートが自
身のドレインに接続され、ソースが内部電源電圧Ｖｃｃ
に接続されている。ＮＭＯＳトランジスタＮ１２は、Ｎ
ＭＯＳトランジスタＮ１１とカレントミラー構成で接続
されてゲートにｎ−バイアス電圧Ｎbiasが印加され、ド
レインがＰＭＯＳトランジスタＰ１２のドレインに接続
され、ソースが接地電圧Ｖｓｓに接続されている。
【００１９】かかるバイアス電圧発生器１２０は、接地
電圧Ｖｓｓに一定の電流を流すためのｎ−バイアス電圧
Ｎbiasと、内部電源電圧Ｖｃｃから一定の電流を流すた
めのｐ−バイアス電圧Ｐbiasとを発生させる。
電圧Ｖｓｓに一定の電流を流すためのｎ−バイアス電圧
Ｎbiasと、内部電源電圧Ｖｃｃから一定の電流を流すた
めのｐ−バイアス電圧Ｐbiasとを発生させる。
【００２０】ゲート電圧発生器１３０は、内部電源電圧
Ｖｃｃと接地電圧Ｖｓｓとの間に直列に順次接続された
ＰＭＯＳトランジスタＰ１３、ＮＭＯＳトランジスタＮ
１３、ＰＭＯＳトランジスタＰ１４及びＮＭＯＳトラン
ジスタＮ１４を備えている。ここでＰＭＯＳトランジス
タＰ１３は、ＰＭＯＳトランジスタＰ１２とカレントミ
ラー構成で接続されてゲートにｐ−バイアス電圧Ｐbias
が印加され、ソースが内部電源電圧Ｖｃｃに接続されて
いる。ＮＭＯＳトランジスタＮ１３は、ゲートが自身の
ドレインに接続され、ドレインがＰＭＯＳトランジスタ
Ｐ１３のドレインに接続され、ソースがノードＳＮ１１
に接続されている。ＰＭＯＳトランジスタＰ１４は、ゲ
ートが自身のドレインに接続され、ソースがノードＳＮ
１１に接続されている。ＮＭＯＳトランジスタＮ１４
は、ＮＭＯＳトランジスタＮ１１及びＮ１２とカレント
ミラー構成で接続されてゲートにｎ−バイアス電圧Ｎbi
asが印加され、ソースが接地電圧Ｖｓｓに接続され、ド
レインがＰＭＯＳトランジスタＰ１４のドレインに接続
されている。
Ｖｃｃと接地電圧Ｖｓｓとの間に直列に順次接続された
ＰＭＯＳトランジスタＰ１３、ＮＭＯＳトランジスタＮ
１３、ＰＭＯＳトランジスタＰ１４及びＮＭＯＳトラン
ジスタＮ１４を備えている。ここでＰＭＯＳトランジス
タＰ１３は、ＰＭＯＳトランジスタＰ１２とカレントミ
ラー構成で接続されてゲートにｐ−バイアス電圧Ｐbias
が印加され、ソースが内部電源電圧Ｖｃｃに接続されて
いる。ＮＭＯＳトランジスタＮ１３は、ゲートが自身の
ドレインに接続され、ドレインがＰＭＯＳトランジスタ
Ｐ１３のドレインに接続され、ソースがノードＳＮ１１
に接続されている。ＰＭＯＳトランジスタＰ１４は、ゲ
ートが自身のドレインに接続され、ソースがノードＳＮ
１１に接続されている。ＮＭＯＳトランジスタＮ１４
は、ＮＭＯＳトランジスタＮ１１及びＮ１２とカレント
ミラー構成で接続されてゲートにｎ−バイアス電圧Ｎbi
asが印加され、ソースが接地電圧Ｖｓｓに接続され、ド
レインがＰＭＯＳトランジスタＰ１４のドレインに接続
されている。
【００２１】かかるゲート電圧発生器１３０は、セルプ
レート基準電圧Ｖｃｐ＿ｒｅｆよりＮＭＯＳトランジス
タＮ１３のしきい値電圧Ｖｔだけ高いｎ−ゲート電圧Ｎ
gateと、セルプレート基準電圧Ｖｃｐ＿ｒｅｆよりもＰ
ＭＯＳトランジスタＮ１４のしきい値電圧Ｖｔだけ低い
ｐ−ゲート電圧Ｐgateとを発生させる。プルアップ制御
器１４０は、内部電源電圧Ｖｃｃと接地電圧Ｖｓｓとの
間に直列に接続されたＰＭＯＳトランジスタＰ１５及び
ＮＭＯＳトランジスタＮ１５、Ｎ１６と、内部電源電圧
Ｖｃｃと接地電圧Ｖｓｓとの間に接続されたＰＭＯＳト
ランジスタＰ１６及びＮＭＯＳトランジスタＮ１７、Ｎ
１８とを備えている。ここでＰＭＯＳトランジスタＰ１
５は、ＰＭＯＳトランジスタＰ１２、Ｐ１３とカレント
ミラー構成で接続されて、ゲートにｐ−バイアス電圧Ｐ
biasが印加され、ソースが内部電源電圧Ｖｃｃに接続さ
れ、ドレインがノードＳＮ１２に接続されている。
レート基準電圧Ｖｃｐ＿ｒｅｆよりＮＭＯＳトランジス
タＮ１３のしきい値電圧Ｖｔだけ高いｎ−ゲート電圧Ｎ
gateと、セルプレート基準電圧Ｖｃｐ＿ｒｅｆよりもＰ
ＭＯＳトランジスタＮ１４のしきい値電圧Ｖｔだけ低い
ｐ−ゲート電圧Ｐgateとを発生させる。プルアップ制御
器１４０は、内部電源電圧Ｖｃｃと接地電圧Ｖｓｓとの
間に直列に接続されたＰＭＯＳトランジスタＰ１５及び
ＮＭＯＳトランジスタＮ１５、Ｎ１６と、内部電源電圧
Ｖｃｃと接地電圧Ｖｓｓとの間に接続されたＰＭＯＳト
ランジスタＰ１６及びＮＭＯＳトランジスタＮ１７、Ｎ
１８とを備えている。ここでＰＭＯＳトランジスタＰ１
５は、ＰＭＯＳトランジスタＰ１２、Ｐ１３とカレント
ミラー構成で接続されて、ゲートにｐ−バイアス電圧Ｐ
biasが印加され、ソースが内部電源電圧Ｖｃｃに接続さ
れ、ドレインがノードＳＮ１２に接続されている。
【００２２】ＮＭＯＳトランジスタＮ１５は、ゲートに
セルプレート基準電圧Ｖｃｐ＿ｒｅｆが印加され、ドレ
インがノードＳＮ１２に接続され、ソースがノードＳＮ
１３に接続されている。ＮＭＯＳトランジスタＮ１６
は、ＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ１４とカ
レントミラー構成で接続されて、ゲートにｎ−バイアス
電圧Ｎbiasが印加され、ドレインがノードＳＮ１３に接
続され、ソースが接地電圧Ｖｓｓに接続されている。Ｐ
ＭＯＳトランジスタＰ１６は、ＰＭＯＳトランジスタＰ
１２、Ｐ１３、Ｐ１５とカレントミラー構成で接続さ
れ、ゲートにｐ−バイアス電圧Ｐbiasが印加され、ソー
スが内部電源電圧Ｖｃｃに接続されている。ＮＭＯＳト
ランジスタＮ１７は、ゲートにノードＳＮ１５の電圧が
印加され、ドレインがＰＭＯＳトランジスタＰ１６のド
レインに接続され、ソースがノードＳＮ１４に接続され
ている。ＮＭＯＳトランジスタＮ１８は、ＮＭＯＳトラ
ンジスタＮ１１、Ｎ１２、Ｎ１４、Ｎ１６とカレントミ
ラー構成で接続されて、ゲートにｎ−バイアス電圧Ｎbi
asが印加され、ドレインがノードＳＮ１４に接続され、
ソースが接地電圧Ｖｓｓに接続されている。また、ＮＭ
ＯＳトランジスタＮ１５及びＮ１７のソースは接続され
ている。
セルプレート基準電圧Ｖｃｐ＿ｒｅｆが印加され、ドレ
インがノードＳＮ１２に接続され、ソースがノードＳＮ
１３に接続されている。ＮＭＯＳトランジスタＮ１６
は、ＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ１４とカ
レントミラー構成で接続されて、ゲートにｎ−バイアス
電圧Ｎbiasが印加され、ドレインがノードＳＮ１３に接
続され、ソースが接地電圧Ｖｓｓに接続されている。Ｐ
ＭＯＳトランジスタＰ１６は、ＰＭＯＳトランジスタＰ
１２、Ｐ１３、Ｐ１５とカレントミラー構成で接続さ
れ、ゲートにｐ−バイアス電圧Ｐbiasが印加され、ソー
スが内部電源電圧Ｖｃｃに接続されている。ＮＭＯＳト
ランジスタＮ１７は、ゲートにノードＳＮ１５の電圧が
印加され、ドレインがＰＭＯＳトランジスタＰ１６のド
レインに接続され、ソースがノードＳＮ１４に接続され
ている。ＮＭＯＳトランジスタＮ１８は、ＮＭＯＳトラ
ンジスタＮ１１、Ｎ１２、Ｎ１４、Ｎ１６とカレントミ
ラー構成で接続されて、ゲートにｎ−バイアス電圧Ｎbi
asが印加され、ドレインがノードＳＮ１４に接続され、
ソースが接地電圧Ｖｓｓに接続されている。また、ＮＭ
ＯＳトランジスタＮ１５及びＮ１７のソースは接続され
ている。
【００２３】かかるプルアップ制御器１４０は、セルプ
レート電圧Ｖｃｐがセルプレート基準電圧Ｖｃｐ＿ｒｅ
ｆよりも高い場合、内部電源電圧Ｖｃｃの値を有するプ
ルアップ信号ＰＵを出力し、セルプレート電圧Ｖｃｐが
セルプレート基準電圧Ｖｃｐ＿ｒｅｆよりも低い場合、
セルプレート電圧Ｖｃｐ以下の値（殆ど接地電圧Ｖｓｓ
に近い電圧値）を有するプルアップ信号ＰＵを出力す
る。上記のようにプルアップ信号ＰＵを、内部電源電圧
Ｖｃｃと接地電圧Ｖｓｓとの間で変動させることによっ
て、セルプレート電圧発生装置の出力駆動器１６０の駆
動能力を大きく向上させることができる。
レート電圧Ｖｃｐがセルプレート基準電圧Ｖｃｐ＿ｒｅ
ｆよりも高い場合、内部電源電圧Ｖｃｃの値を有するプ
ルアップ信号ＰＵを出力し、セルプレート電圧Ｖｃｐが
セルプレート基準電圧Ｖｃｐ＿ｒｅｆよりも低い場合、
セルプレート電圧Ｖｃｐ以下の値（殆ど接地電圧Ｖｓｓ
に近い電圧値）を有するプルアップ信号ＰＵを出力す
る。上記のようにプルアップ信号ＰＵを、内部電源電圧
Ｖｃｃと接地電圧Ｖｓｓとの間で変動させることによっ
て、セルプレート電圧発生装置の出力駆動器１６０の駆
動能力を大きく向上させることができる。
【００２４】プルダウン制御器１５０は、内部電源電圧
Ｖｃｃと出力ノードＳＮ１５との間に直列に接続された
ＰＭＯＳトランジスタＰ１７及びＮＭＯＳトランジスタ
Ｎ１９と、ノードＳＮ１５と接地電圧Ｖｓｓとの間に直
列に接続されたＰＭＯＳトランジスタＰ１８及びＮＭＯ
ＳトランジスタＮ２０とを備えている。ここでＰＭＯＳ
トランジスタＰ１７は、ＰＭＯＳトランジスタＰ１２、
Ｐ１３、Ｐ１５、Ｐ１６とカレントミラー構成で接続さ
れて、ゲートにｐ−バイアス電圧Ｐbiasが印加され、ソ
ースが内部電源電圧Ｖｃｃに接続されている。
Ｖｃｃと出力ノードＳＮ１５との間に直列に接続された
ＰＭＯＳトランジスタＰ１７及びＮＭＯＳトランジスタ
Ｎ１９と、ノードＳＮ１５と接地電圧Ｖｓｓとの間に直
列に接続されたＰＭＯＳトランジスタＰ１８及びＮＭＯ
ＳトランジスタＮ２０とを備えている。ここでＰＭＯＳ
トランジスタＰ１７は、ＰＭＯＳトランジスタＰ１２、
Ｐ１３、Ｐ１５、Ｐ１６とカレントミラー構成で接続さ
れて、ゲートにｐ−バイアス電圧Ｐbiasが印加され、ソ
ースが内部電源電圧Ｖｃｃに接続されている。
【００２５】ＮＭＯＳトランジスタＮ１９は、ＮＭＯＳ
トランジスタＮ１３とカレントミラー構成で接続され
て、ゲートにｎ−ゲート電圧Ｎgateが印加され、ドレイ
ンがＰＭＯＳトランジスタＰ１７のドレインに接続さ
れ、ソースがノードＳＮ１５に接続されている。ＰＭＯ
ＳトランジスタＰ１８は、ＰＭＯＳトランジスタＰ１４
とカレントミラー構成で接続されて、ゲートにｐ−ゲー
ト電圧Ｐgateが印加され、ソースがノードＳＮ１５に接
続され、ドレインがプルダウン制御器１５０の出力ノー
ドＳＮ１６に接続されている。ＮＭＯＳトランジスタＮ
２０は、ＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ１
４、Ｎ１６、Ｎ１８とカレントミラー構成で接続され
て、ゲートにｎ−バイアス電圧Ｎbiasが印加され、ドレ
インがノードＳＮ１６に接続され、ソースが接地電圧Ｖ
ｓｓに接続されている。
トランジスタＮ１３とカレントミラー構成で接続され
て、ゲートにｎ−ゲート電圧Ｎgateが印加され、ドレイ
ンがＰＭＯＳトランジスタＰ１７のドレインに接続さ
れ、ソースがノードＳＮ１５に接続されている。ＰＭＯ
ＳトランジスタＰ１８は、ＰＭＯＳトランジスタＰ１４
とカレントミラー構成で接続されて、ゲートにｐ−ゲー
ト電圧Ｐgateが印加され、ソースがノードＳＮ１５に接
続され、ドレインがプルダウン制御器１５０の出力ノー
ドＳＮ１６に接続されている。ＮＭＯＳトランジスタＮ
２０は、ＮＭＯＳトランジスタＮ１１、Ｎ１２、Ｎ１
４、Ｎ１６、Ｎ１８とカレントミラー構成で接続され
て、ゲートにｎ−バイアス電圧Ｎbiasが印加され、ドレ
インがノードＳＮ１６に接続され、ソースが接地電圧Ｖ
ｓｓに接続されている。
【００２６】かかるプルダウン制御器１５０は、出力駆
動器１６０のプルダウン動作を制御するためにプルダウ
ン信号ＰＤを発生させる。出力駆動器１６０は、内部電
源電圧Ｖｃｃと接地電圧Ｖｓｓとの間に直列に接続され
たＰＭＯＳトランジスタＰ１９及びＮＭＯＳトランジス
タＮ２１を備えている。ここでＰＭＯＳトランジスタＰ
１９は、ゲートにプルアップＰＵが印加され、ソースが
内部電源電圧Ｖｃｃに接続され、ドレインが出力ノード
ＳＮ１７に接続されている。ＮＭＯＳトランジスタＮ２
１は、ゲートにプルダウン信号ＰＤが印加され、ドレイ
ンが出力ノードＳＮ１７に接続され、ソースが接地電圧
Ｖｓｓに接続されている。前記出力駆動器１６０は、Ｐ
ＭＯＳトランジスタＰ１９及びＮＭＯＳトランジスタＮ
２１のゲートに、それぞれプルアップ信号ＰＵ及びプル
ダウン信号ＰＤが印加されて安定したセルプレート電圧
Ｖｃｐを発生させる。
動器１６０のプルダウン動作を制御するためにプルダウ
ン信号ＰＤを発生させる。出力駆動器１６０は、内部電
源電圧Ｖｃｃと接地電圧Ｖｓｓとの間に直列に接続され
たＰＭＯＳトランジスタＰ１９及びＮＭＯＳトランジス
タＮ２１を備えている。ここでＰＭＯＳトランジスタＰ
１９は、ゲートにプルアップＰＵが印加され、ソースが
内部電源電圧Ｖｃｃに接続され、ドレインが出力ノード
ＳＮ１７に接続されている。ＮＭＯＳトランジスタＮ２
１は、ゲートにプルダウン信号ＰＤが印加され、ドレイ
ンが出力ノードＳＮ１７に接続され、ソースが接地電圧
Ｖｓｓに接続されている。前記出力駆動器１６０は、Ｐ
ＭＯＳトランジスタＰ１９及びＮＭＯＳトランジスタＮ
２１のゲートに、それぞれプルアップ信号ＰＵ及びプル
ダウン信号ＰＤが印加されて安定したセルプレート電圧
Ｖｃｐを発生させる。
【００２７】以下、本発明の好ましい第１の実施の形態
に係るセルプレート電圧発生装置の動作をより詳しく説
明する。
に係るセルプレート電圧発生装置の動作をより詳しく説
明する。
【００２８】まず、セルプレート電圧Ｖｃｐがセルプレ
ート基準電圧Ｖｃｐ＿ｒｅｆよりも高い場合には、ノー
ドＳＮ１４の電圧はノードＳＮ１３の電圧よりも高く
（ＮＭＯＳトランジスタＮ１７を介して多くの電流が流
れ込む）、セルプレート電圧Ｖｃｐがセルプレート基準
電圧Ｖｃｐ＿ｒｅｆよりも低い場合には、ノードＳＮ１
４の電圧はノードＳＮ１３の電圧よりも低い（ＮＭＯＳ
トランジスタＮ１７を介して少ない電流が流れ込む）。
ート基準電圧Ｖｃｐ＿ｒｅｆよりも高い場合には、ノー
ドＳＮ１４の電圧はノードＳＮ１３の電圧よりも高く
（ＮＭＯＳトランジスタＮ１７を介して多くの電流が流
れ込む）、セルプレート電圧Ｖｃｐがセルプレート基準
電圧Ｖｃｐ＿ｒｅｆよりも低い場合には、ノードＳＮ１
４の電圧はノードＳＮ１３の電圧よりも低い（ＮＭＯＳ
トランジスタＮ１７を介して少ない電流が流れ込む）。
【００２９】かかるＮＭＯＳトランジスタＮ１５、Ｎ１
７を介して流れる電流は、これらのゲート電圧とノード
ＳＮ１３及びノードＳＮ１４の電圧との間で近似的にＩ
ｄｓ＝ｇｍ・（Ｖｇｓ−Ｖｔ）の関係を有する。ここで
Ｉｄｓはトランジスタに流れる電流、ｇｍは比例定数、
Ｖｇｓはゲートとソース間の電位差（即ち、ＮＭＯＳト
ランジスタＮ１５の場合にはセルプレート基準電圧Ｖｃ
ｐ＿ｒｅｆラインとノードＳＮ１３との間の電位差、又
はＮＭＯＳトランジスタＮ１７の場合にはセルプレート
電圧ＶｃｐラインとノードＳＮ１４との間の電位差）、
Ｖｔはトランジスタのしきい値電圧を意味する。
７を介して流れる電流は、これらのゲート電圧とノード
ＳＮ１３及びノードＳＮ１４の電圧との間で近似的にＩ
ｄｓ＝ｇｍ・（Ｖｇｓ−Ｖｔ）の関係を有する。ここで
Ｉｄｓはトランジスタに流れる電流、ｇｍは比例定数、
Ｖｇｓはゲートとソース間の電位差（即ち、ＮＭＯＳト
ランジスタＮ１５の場合にはセルプレート基準電圧Ｖｃ
ｐ＿ｒｅｆラインとノードＳＮ１３との間の電位差、又
はＮＭＯＳトランジスタＮ１７の場合にはセルプレート
電圧ＶｃｐラインとノードＳＮ１４との間の電位差）、
Ｖｔはトランジスタのしきい値電圧を意味する。
【００３０】上記したＩｄｓ＝ｇｍ・（Ｖｇｓ−Ｖｔ）
によって、セルプレート電圧Ｖｃｐがセルプレート基準
電圧Ｖｃｐ＿ｒｅｆよりも高い場合には、ノードＳＮ１
４の電圧がノードＳＮ１３の電圧よりも高くなり、ＮＭ
ＯＳトランジスタＮ１５がターンオフして、プルアップ
信号ＰＵが内部電源電圧Ｖｃｃになり、ＰＭＯＳトラン
ジスタＰ１９はターンオフする。セルプレート電圧Ｖｃ
ｐがセルプレート基準電圧Ｖｃｐ＿ｒｅｆよりも低い場
合には、ノードＳＮ１４の電圧がノードＳＮ１３の電圧
よりも低くなる。従って、ＮＭＯＳトランジスタＮ１５
には、セルプレート電圧Ｖｃｐがセルプレート基準電圧
Ｖｃｐ＿ｒｅｆと同じ場合に比べて更に多くの電流が流
れることになる。ここで、セルプレート基準電圧Ｖｃｐ
＿ｒｅｆは近似的にセルプレート電圧Ｖｃｐよりも低い
電圧を保持する。この場合、プルアップ信号ＰＵはセル
プレート電圧Ｖｃｐ以下の電圧（接地電圧Ｖｓｓに近い
電圧）を保持するのでＰＭＯＳトランジスタＮ１９はタ
ーンオンする。
によって、セルプレート電圧Ｖｃｐがセルプレート基準
電圧Ｖｃｐ＿ｒｅｆよりも高い場合には、ノードＳＮ１
４の電圧がノードＳＮ１３の電圧よりも高くなり、ＮＭ
ＯＳトランジスタＮ１５がターンオフして、プルアップ
信号ＰＵが内部電源電圧Ｖｃｃになり、ＰＭＯＳトラン
ジスタＰ１９はターンオフする。セルプレート電圧Ｖｃ
ｐがセルプレート基準電圧Ｖｃｐ＿ｒｅｆよりも低い場
合には、ノードＳＮ１４の電圧がノードＳＮ１３の電圧
よりも低くなる。従って、ＮＭＯＳトランジスタＮ１５
には、セルプレート電圧Ｖｃｐがセルプレート基準電圧
Ｖｃｐ＿ｒｅｆと同じ場合に比べて更に多くの電流が流
れることになる。ここで、セルプレート基準電圧Ｖｃｐ
＿ｒｅｆは近似的にセルプレート電圧Ｖｃｐよりも低い
電圧を保持する。この場合、プルアップ信号ＰＵはセル
プレート電圧Ｖｃｐ以下の電圧（接地電圧Ｖｓｓに近い
電圧）を保持するのでＰＭＯＳトランジスタＮ１９はタ
ーンオンする。
【００３１】従って、本発明の第１の実施の形態によれ
ば、プルアップ信号ＰＵがセルプレート電圧Ｖｃｐによ
ってＰＭＯＳトランジスタＰ１９をターンオンさせる従
来のものに比べて、セルプレート電圧Ｖｃｐ以下の電圧
（殆どＶｓｓで電圧に近い電圧）によってＰＭＯＳトラ
ンジスタＰ１９を十分にターンオンさせることができ、
従来のものに比べて更に高い駆動能力が得られる。図５
は図４に示した各電圧に関する計算結果のグラフを示し
た図であり、図６は図４に示したセルプレート電圧Ｖｃ
ｐの出力ノードＳＮ１７における電流波形のグラフを示
した図である。図５、６において横軸は、セルプレート
電圧Ｖｃｐである。図６を見れば、セルプレート電圧Ｖ
ｃｐが消費する電流が４ｍＡ程度に大きくなった場合に
もセルプレート電圧Ｖｃｐが０．７Ｖ以下に減少してい
ないことが分かる。
ば、プルアップ信号ＰＵがセルプレート電圧Ｖｃｐによ
ってＰＭＯＳトランジスタＰ１９をターンオンさせる従
来のものに比べて、セルプレート電圧Ｖｃｐ以下の電圧
（殆どＶｓｓで電圧に近い電圧）によってＰＭＯＳトラ
ンジスタＰ１９を十分にターンオンさせることができ、
従来のものに比べて更に高い駆動能力が得られる。図５
は図４に示した各電圧に関する計算結果のグラフを示し
た図であり、図６は図４に示したセルプレート電圧Ｖｃ
ｐの出力ノードＳＮ１７における電流波形のグラフを示
した図である。図５、６において横軸は、セルプレート
電圧Ｖｃｐである。図６を見れば、セルプレート電圧Ｖ
ｃｐが消費する電流が４ｍＡ程度に大きくなった場合に
もセルプレート電圧Ｖｃｐが０．７Ｖ以下に減少してい
ないことが分かる。
【００３２】図７は本発明の好ましい第２の実施の形態
に係るセルプレート電圧発生装置を示す回路図であり、
本実施の形態に係るセルプレート電圧発生装置は電圧分
圧器２１０、バイアス電圧発生器２２０、ゲート電圧発
生器２３０、第１出力電圧制御器２４０、第２出力電圧
制御器２５０及び出力駆動器２６０を備えている。ここ
で、電圧分圧器２１０、バイアス電圧発生器２２０及び
ゲート電圧発生器２３０の構成及び動作は、図４に基づ
いて説明した第１の実施の形態に係るセルプレート電圧
発生装置の電圧分圧器１１０、バイアス電圧発生器１２
０及びゲート電圧発生器１３０と同様であるのでここで
の詳細な説明は省略する。
に係るセルプレート電圧発生装置を示す回路図であり、
本実施の形態に係るセルプレート電圧発生装置は電圧分
圧器２１０、バイアス電圧発生器２２０、ゲート電圧発
生器２３０、第１出力電圧制御器２４０、第２出力電圧
制御器２５０及び出力駆動器２６０を備えている。ここ
で、電圧分圧器２１０、バイアス電圧発生器２２０及び
ゲート電圧発生器２３０の構成及び動作は、図４に基づ
いて説明した第１の実施の形態に係るセルプレート電圧
発生装置の電圧分圧器１１０、バイアス電圧発生器１２
０及びゲート電圧発生器１３０と同様であるのでここで
の詳細な説明は省略する。
【００３３】第１出力電圧制御器２４０は、内部電源電
圧Ｖｃｃ、ｐ−バイアス電圧Ｐbias及びｎ−ゲート電圧
Ｎgateが入力されてプルアップ制御信号ＡＡ１を発生さ
せる制御器２４１と、接地電圧Ｖss、ｎ−バイアス電圧
Ｎbias及びｐ−ゲート電圧Ｐgateが入力されてプルダウ
ン制御信号ＢＢ１を発生させる制御器２４２とを備えて
いる。制御器２４１において、ＰＭＯＳトランジスタＰ
２５はＰＭＯＳトランジスタＰ２２、Ｐ２３とカレント
ミラー構成で接続されて、ゲートにｐ−バイアス電圧Ｐ
biasが印加されて、ソースが内部電源電圧Ｖｃｃに接続
され、ドレインが出力ノードＳＮ２３に接続されてい
る。
圧Ｖｃｃ、ｐ−バイアス電圧Ｐbias及びｎ−ゲート電圧
Ｎgateが入力されてプルアップ制御信号ＡＡ１を発生さ
せる制御器２４１と、接地電圧Ｖss、ｎ−バイアス電圧
Ｎbias及びｐ−ゲート電圧Ｐgateが入力されてプルダウ
ン制御信号ＢＢ１を発生させる制御器２４２とを備えて
いる。制御器２４１において、ＰＭＯＳトランジスタＰ
２５はＰＭＯＳトランジスタＰ２２、Ｐ２３とカレント
ミラー構成で接続されて、ゲートにｐ−バイアス電圧Ｐ
biasが印加されて、ソースが内部電源電圧Ｖｃｃに接続
され、ドレインが出力ノードＳＮ２３に接続されてい
る。
【００３４】かかる制御器２４１は、セルプレート電圧
Ｖｃｐがセルプレート基準電圧Ｖｃｐ＿ｒｅｆよりも高
い場合には内部電源電圧Ｖｃｃの値を有するプルアップ
制御信号ＡＡ１を出力し、セルプレート電圧Ｖｃｐがセ
ルプレート基準電圧Ｖｃｐ＿ｒｅｆよりも低い場合には
セルプレート電圧Ｖｃｐ以下の値を有するプルアップ制
御信号ＡＡ１を出力する。制御器２４２は、セルプレー
ト電圧Ｖｃｐがセルプレート基準電圧Ｖｃｐ＿ｒｅｆよ
りも高い場合にはセルプレート電圧Ｖｃｐ以上（即ち、
内部電源電圧Ｖｃｃ）の値を有するプルダウン制御信号
ＢＢ１を出力し、セルプレート電圧Ｖｃｐがセルプレー
ト基準電圧Ｖｃｐ＿ｒｅｆよりも低い場合にはセルプレ
ート電圧Ｖｃｐ以下の電圧（即ち、接地電圧Ｖｓｓ）の
プルダウン制御信号ＢＢ１を出力する。
Ｖｃｐがセルプレート基準電圧Ｖｃｐ＿ｒｅｆよりも高
い場合には内部電源電圧Ｖｃｃの値を有するプルアップ
制御信号ＡＡ１を出力し、セルプレート電圧Ｖｃｐがセ
ルプレート基準電圧Ｖｃｐ＿ｒｅｆよりも低い場合には
セルプレート電圧Ｖｃｐ以下の値を有するプルアップ制
御信号ＡＡ１を出力する。制御器２４２は、セルプレー
ト電圧Ｖｃｐがセルプレート基準電圧Ｖｃｐ＿ｒｅｆよ
りも高い場合にはセルプレート電圧Ｖｃｐ以上（即ち、
内部電源電圧Ｖｃｃ）の値を有するプルダウン制御信号
ＢＢ１を出力し、セルプレート電圧Ｖｃｐがセルプレー
ト基準電圧Ｖｃｐ＿ｒｅｆよりも低い場合にはセルプレ
ート電圧Ｖｃｐ以下の電圧（即ち、接地電圧Ｖｓｓ）の
プルダウン制御信号ＢＢ１を出力する。
【００３５】出力電圧制御器２５０は、内部電源電圧Ｖ
ｃｃ、接地電圧Ｖｓｓ、プルアップ制御信号ＡＡ１及び
ｎ−バイアス電圧Ｎbiasが入力されてプルアップ信号Ｐ
Ｕを発生する制御器２５１と、内部電源電圧Ｖｃｃ、接
地電圧Ｖｓｓ、プルダウン制御信号ＢＢ１及びｐ−バイ
アス電圧Ｐbiasが入力されてプルダウン信号ＰＤを発生
する制御器２５２とを備えている。
ｃｃ、接地電圧Ｖｓｓ、プルアップ制御信号ＡＡ１及び
ｎ−バイアス電圧Ｎbiasが入力されてプルアップ信号Ｐ
Ｕを発生する制御器２５１と、内部電源電圧Ｖｃｃ、接
地電圧Ｖｓｓ、プルダウン制御信号ＢＢ１及びｐ−バイ
アス電圧Ｐbiasが入力されてプルダウン信号ＰＤを発生
する制御器２５２とを備えている。
【００３６】制御器２５１において、ＰＭＯＳトランジ
スタＰ２７はゲートにプルアップ制御信号ＡＡ１が印加
され、ソースが内部電源電圧Ｖｃｃに接続され、ドレイ
ンが出力ノードＳＮ２４に接続されている。ＮＭＯＳト
ランジスタＮ２８は、ＮＭＯＳトランジスタＮ２２、Ｎ
２３、Ｎ２５、Ｎ２７とカレントミラー構成で接続され
て、ゲートにｎ−バイアス電圧Ｎbiasが印加され、ソー
スが接地電圧Ｖｓｓに接続され、ドレインが出力ノーＳ
Ｎ２４に接続されている。インバータＩＶ１は、制御器
２５１の出力信号ＡＡを反転させてプルアップ信号ＰＵ
を出力する。制御器２５２において、ＰＭＯＳトランジ
スタＰ２８は、ＰＭＯＳトランジスタＰ２２、Ｐ２３と
カレントミラー構成で接続されて、ゲートにｐ−バイア
ス電圧Ｐbiasが印加され、ソースが内部電源電圧Ｖｃｃ
に接続され、ドレインが出力ノードＳＮ２５に接続され
ている。ＮＭＯＳトランジスタＮ２９は、ゲートに出力
ノードＳＮ２３のプルダウン制御信号ＢＢ１が印加さ
れ、ソースが接地電圧Ｖｓｓに接続され、ドレインが出
力ノードＳＮ２５に接続されている。インバータＩＶ２
は、制御器２５２の出力信号ＢＢを反転させてプルダウ
ン信号ＰＤを出力する。
スタＰ２７はゲートにプルアップ制御信号ＡＡ１が印加
され、ソースが内部電源電圧Ｖｃｃに接続され、ドレイ
ンが出力ノードＳＮ２４に接続されている。ＮＭＯＳト
ランジスタＮ２８は、ＮＭＯＳトランジスタＮ２２、Ｎ
２３、Ｎ２５、Ｎ２７とカレントミラー構成で接続され
て、ゲートにｎ−バイアス電圧Ｎbiasが印加され、ソー
スが接地電圧Ｖｓｓに接続され、ドレインが出力ノーＳ
Ｎ２４に接続されている。インバータＩＶ１は、制御器
２５１の出力信号ＡＡを反転させてプルアップ信号ＰＵ
を出力する。制御器２５２において、ＰＭＯＳトランジ
スタＰ２８は、ＰＭＯＳトランジスタＰ２２、Ｐ２３と
カレントミラー構成で接続されて、ゲートにｐ−バイア
ス電圧Ｐbiasが印加され、ソースが内部電源電圧Ｖｃｃ
に接続され、ドレインが出力ノードＳＮ２５に接続され
ている。ＮＭＯＳトランジスタＮ２９は、ゲートに出力
ノードＳＮ２３のプルダウン制御信号ＢＢ１が印加さ
れ、ソースが接地電圧Ｖｓｓに接続され、ドレインが出
力ノードＳＮ２５に接続されている。インバータＩＶ２
は、制御器２５２の出力信号ＢＢを反転させてプルダウ
ン信号ＰＤを出力する。
【００３７】かかる制御器２５１において、制御器２４
１から出力されたプルアップ制御信号ＡＡ１がｐ−バイ
アス電圧Ｐbiasと同じ電圧の場合にはＰＭＯＳトランジ
スタＰ２７、Ｐ２８に同じ大きさの電流が流れ、制御器
２４１から出力されたプルアップ制御信号ＡＡ１がｐ−
バイアス電圧Ｐbiasよりも高い場合にはＰＭＯＳトラン
ジスタＰ２７の電流駆動能力が低下して、出力信号ＡＡ
は接地電圧Ｖｓｓに近い電圧になる。制御器２４１から
出力されたプルアップ制御信号ＡＡ１がｐ−バイアス電
圧Ｐbiasよりも低い場合にはＰＭＯＳトランジスタＰ２
７の電流駆動能力が向上して、出力信号ＡＡは内部電源
電圧Ｖｃｃに近い電圧になる。
１から出力されたプルアップ制御信号ＡＡ１がｐ−バイ
アス電圧Ｐbiasと同じ電圧の場合にはＰＭＯＳトランジ
スタＰ２７、Ｐ２８に同じ大きさの電流が流れ、制御器
２４１から出力されたプルアップ制御信号ＡＡ１がｐ−
バイアス電圧Ｐbiasよりも高い場合にはＰＭＯＳトラン
ジスタＰ２７の電流駆動能力が低下して、出力信号ＡＡ
は接地電圧Ｖｓｓに近い電圧になる。制御器２４１から
出力されたプルアップ制御信号ＡＡ１がｐ−バイアス電
圧Ｐbiasよりも低い場合にはＰＭＯＳトランジスタＰ２
７の電流駆動能力が向上して、出力信号ＡＡは内部電源
電圧Ｖｃｃに近い電圧になる。
【００３８】要約すると、制御器２５１から出力された
出力信号ＡＡは、セルプレート電圧Ｖｃｐがセルプレー
ト基準電圧Ｖｃｐ＿ｒｅｆよりも低い場合には内部電源
電圧Ｖｃｃのレベルになり、インバータＩＶ１を経た後
に接地電圧Ｖｓｓのレベルになる。これによって出力駆
動器２６０のプルアップ装置であるＰＭＯＳトランジス
タＰ２９は十分にターンオンする。
出力信号ＡＡは、セルプレート電圧Ｖｃｐがセルプレー
ト基準電圧Ｖｃｐ＿ｒｅｆよりも低い場合には内部電源
電圧Ｖｃｃのレベルになり、インバータＩＶ１を経た後
に接地電圧Ｖｓｓのレベルになる。これによって出力駆
動器２６０のプルアップ装置であるＰＭＯＳトランジス
タＰ２９は十分にターンオンする。
【００３９】以下、本発明の好ましい第２の実施の形態
に係るセルプレート電圧発生装置の動作を説明する。ま
ず、ＰＭＯＳトランジスタＰ２３、Ｐ２５は、同じｐ−
バイアス電圧Ｐbiasがゲートに印加されるカレントミラ
ー構成で接続されていることによって近似的に同じ大き
さの電流が流れる。ＮＭＯＳトランジスタＮ２４、Ｎ２
６も同じｎ−ゲート電圧Ｎgateがゲートに印加されるカ
レントミラー構成で接続されていることによって近似的
に同じ大きさの電流が流れる。即ち、Ｉｄｓ＝ｇｍ・
（Ｖｇｓ−Ｖｔ）の関係が成立する。ここで、Ｉｄｓは
トランジスタに流れる電流、ｇｍは比例定数、Ｖｇｓは
ゲートとソースとの間の電位差、Ｖｔはトランジスタの
しきい値電圧である。
に係るセルプレート電圧発生装置の動作を説明する。ま
ず、ＰＭＯＳトランジスタＰ２３、Ｐ２５は、同じｐ−
バイアス電圧Ｐbiasがゲートに印加されるカレントミラ
ー構成で接続されていることによって近似的に同じ大き
さの電流が流れる。ＮＭＯＳトランジスタＮ２４、Ｎ２
６も同じｎ−ゲート電圧Ｎgateがゲートに印加されるカ
レントミラー構成で接続されていることによって近似的
に同じ大きさの電流が流れる。即ち、Ｉｄｓ＝ｇｍ・
（Ｖｇｓ−Ｖｔ）の関係が成立する。ここで、Ｉｄｓは
トランジスタに流れる電流、ｇｍは比例定数、Ｖｇｓは
ゲートとソースとの間の電位差、Ｖｔはトランジスタの
しきい値電圧である。
【００４０】上記した式Ｉｄｓ＝ｇｍ・（Ｖｇｓ−Ｖ
ｔ）によって、ＮＭＯＳトランジスタＮ２４に流れる電
流は、ｎ−ゲート電圧Ｎgateとセルプレート基準電圧Ｖ
ｃｐ＿ｒｅｆとの差（Ｎgate−Ｖｃｐ＿ｒｅｆ）に比例
し、ＮＭＯＳトランジスタＮ２６に流れる電流は、ｎ−
ゲート電圧Ｎgateとセルプレート電圧Ｖｃｐとの差（Ｎ
gate−Ｖｃｐ）に比例する。このとき、プルアップ制御
信号ＡＡ１の電圧は、ｎ−ゲート電圧Ｎgateがほぼしき
い値電圧Ｖｔを保持するために、セルプレート電圧Ｖｃ
ｐの電圧変化に対して敏感に動作する。
ｔ）によって、ＮＭＯＳトランジスタＮ２４に流れる電
流は、ｎ−ゲート電圧Ｎgateとセルプレート基準電圧Ｖ
ｃｐ＿ｒｅｆとの差（Ｎgate−Ｖｃｐ＿ｒｅｆ）に比例
し、ＮＭＯＳトランジスタＮ２６に流れる電流は、ｎ−
ゲート電圧Ｎgateとセルプレート電圧Ｖｃｐとの差（Ｎ
gate−Ｖｃｐ）に比例する。このとき、プルアップ制御
信号ＡＡ１の電圧は、ｎ−ゲート電圧Ｎgateがほぼしき
い値電圧Ｖｔを保持するために、セルプレート電圧Ｖｃ
ｐの電圧変化に対して敏感に動作する。
【００４１】例えば、セルプレート電圧Ｖｃｐがセルプ
レート基準電圧Ｖｃｐ＿ｒｅｆよりも高い場合にはＮＭ
ＯＳトランジスタＮ２６はターンオフし、プルアップ制
御信号ＡＡ１の電圧は内部電源電圧Ｖｃｃと等しくな
る。反対にセルプレート電圧Ｖｃｐがセルプレート基準
電圧Ｖｃｐ＿ｒｅｆよりも低い場合にはＮＭＯＳトラン
ジスタＮ２６が十分にターンオンし、プルアップ制御信
号ＡＡ１の電圧はセルプレート電圧Ｖｃｐと等しくな
る。
レート基準電圧Ｖｃｐ＿ｒｅｆよりも高い場合にはＮＭ
ＯＳトランジスタＮ２６はターンオフし、プルアップ制
御信号ＡＡ１の電圧は内部電源電圧Ｖｃｃと等しくな
る。反対にセルプレート電圧Ｖｃｐがセルプレート基準
電圧Ｖｃｐ＿ｒｅｆよりも低い場合にはＮＭＯＳトラン
ジスタＮ２６が十分にターンオンし、プルアップ制御信
号ＡＡ１の電圧はセルプレート電圧Ｖｃｐと等しくな
る。
【００４２】次に、制御器２５１の出力信号ＡＡの電圧
はＰＭＯＳトランジスタＰ２７及びＮＭＯＳトランジス
タＮ２８の駆動能力によって決まり、ＰＭＯＳトランジ
スタＰ２７の駆動能力はプルアップ制御信号ＡＡ１の電
圧によって決まる。即ち、セルプレート電圧Ｖｃｐがセ
ルプレート基準電圧Ｖｃｐ＿ｒｅｆよりも高い場合、Ｎ
ＭＯＳトランジスタＮ２６がターンオフし、プルアップ
制御信号ＡＡ１の電圧は内部電源電圧Ｖｃｃと等しくな
る。又、ＰＭＯＳトランジスタＰ２７がターンオフし、
ＮＭＯＳトランジスタＮ２８がターンオンして、制御器
２５１の出力ＡＡの電圧は低電圧となる。プルアップ信
号ＰＵの電圧は内部電源電圧Ｖｃｃと等しくなり、ＰＭ
ＯＳトランジスタＰ２９はターンオフする。
はＰＭＯＳトランジスタＰ２７及びＮＭＯＳトランジス
タＮ２８の駆動能力によって決まり、ＰＭＯＳトランジ
スタＰ２７の駆動能力はプルアップ制御信号ＡＡ１の電
圧によって決まる。即ち、セルプレート電圧Ｖｃｐがセ
ルプレート基準電圧Ｖｃｐ＿ｒｅｆよりも高い場合、Ｎ
ＭＯＳトランジスタＮ２６がターンオフし、プルアップ
制御信号ＡＡ１の電圧は内部電源電圧Ｖｃｃと等しくな
る。又、ＰＭＯＳトランジスタＰ２７がターンオフし、
ＮＭＯＳトランジスタＮ２８がターンオンして、制御器
２５１の出力ＡＡの電圧は低電圧となる。プルアップ信
号ＰＵの電圧は内部電源電圧Ｖｃｃと等しくなり、ＰＭ
ＯＳトランジスタＰ２９はターンオフする。
【００４３】反対にセルプレート電圧Ｖｃｐがセルプレ
ート基準電圧Ｖｃｐ＿ｒｅｆよりも低い場合には、ＮＭ
ＯＳトランジスタＮ２６が十分にターンオンし、プルア
ップ制御信号ＡＡ１の電圧はセルプレート電圧Ｖｃｐと
等しくなる。また、ＰＭＯＳトランジスタＰ２７がター
ンオンし、ＮＭＯＳトランジスタＮ２８のゲート電圧で
あるｎ−バイアス電圧Ｎbiasは一定に保持される。従っ
て、ＮＭＯＳトランジスタＮ２８がターンオンして、一
定の少量の電流が流れ、制御器２５１の出力信号ＡＡの
電圧は高電圧となる。よって、プルアップ信号ＰＵは接
地電圧Ｖｓｓとなり、ＰＭＯＳトランジスタＰ２９は十
分にターンオンする。
ート基準電圧Ｖｃｐ＿ｒｅｆよりも低い場合には、ＮＭ
ＯＳトランジスタＮ２６が十分にターンオンし、プルア
ップ制御信号ＡＡ１の電圧はセルプレート電圧Ｖｃｐと
等しくなる。また、ＰＭＯＳトランジスタＰ２７がター
ンオンし、ＮＭＯＳトランジスタＮ２８のゲート電圧で
あるｎ−バイアス電圧Ｎbiasは一定に保持される。従っ
て、ＮＭＯＳトランジスタＮ２８がターンオンして、一
定の少量の電流が流れ、制御器２５１の出力信号ＡＡの
電圧は高電圧となる。よって、プルアップ信号ＰＵは接
地電圧Ｖｓｓとなり、ＰＭＯＳトランジスタＰ２９は十
分にターンオンする。
【００４４】次に、ＮＭＯＳトランジスタＮ２５、Ｎ２
７は、同じｎ−バイアス電圧Ｎbiasがゲートに印加され
るカレントミラー構成で接続されていることによって、
近似的に同じ大きさの電流が流れる。ＰＭＯＳトランジ
スタＰ２４、Ｐ２６は同じｐ−バイアス電圧Ｐbiasがゲ
ートに印加されるカレントミラー構成で接続されている
ことによって、近似的に同じ大きさの電流が流れる。即
ち、Ｉｄｓ＝ｇｍ・（Ｖｇｓ−Ｖｔ）の関係が成立す
る。ここで、Ｉｄｓはトランジスタに流れる電流、ｇｍ
は比例定数、Ｖｇｓはゲートとソースとの間の電位差、
Ｖｔはトランジスタのしきい値電圧である。
７は、同じｎ−バイアス電圧Ｎbiasがゲートに印加され
るカレントミラー構成で接続されていることによって、
近似的に同じ大きさの電流が流れる。ＰＭＯＳトランジ
スタＰ２４、Ｐ２６は同じｐ−バイアス電圧Ｐbiasがゲ
ートに印加されるカレントミラー構成で接続されている
ことによって、近似的に同じ大きさの電流が流れる。即
ち、Ｉｄｓ＝ｇｍ・（Ｖｇｓ−Ｖｔ）の関係が成立す
る。ここで、Ｉｄｓはトランジスタに流れる電流、ｇｍ
は比例定数、Ｖｇｓはゲートとソースとの間の電位差、
Ｖｔはトランジスタのしきい値電圧である。
【００４５】更に詳細に説明すると、ＰＭＯＳトランジ
スタＰ２４に流れる電流はセルプレート基準電圧Ｖｃｐ
＿ｒｅｆとｐ−ゲート電圧との差（Ｖｃｐ＿ｒｅｆ−Ｐ
gate）に比例し、ＰＭＯＳトランジスタＰ２６に流れる
電流はセルプレート電圧ＶｃｐｐとＰ−ゲート電圧との
差（Ｖｃｐ−Ｐgate）に比例する。このときプルダウン
制御信号ＢＢ１は、ｐ−ゲート電圧Ｐgateが殆どしきい
値電圧Ｖｔの値を保持することからセルプレート電圧Ｖ
ｃｐの電圧変化に対して敏感に動作する。
スタＰ２４に流れる電流はセルプレート基準電圧Ｖｃｐ
＿ｒｅｆとｐ−ゲート電圧との差（Ｖｃｐ＿ｒｅｆ−Ｐ
gate）に比例し、ＰＭＯＳトランジスタＰ２６に流れる
電流はセルプレート電圧ＶｃｐｐとＰ−ゲート電圧との
差（Ｖｃｐ−Ｐgate）に比例する。このときプルダウン
制御信号ＢＢ１は、ｐ−ゲート電圧Ｐgateが殆どしきい
値電圧Ｖｔの値を保持することからセルプレート電圧Ｖ
ｃｐの電圧変化に対して敏感に動作する。
【００４６】例えば、セルプレート電圧Ｖｃｐがセルプ
レート基準電圧Ｖｃｐ＿ｒｅｆよりも高い場合には、Ｐ
ＭＯＳトランジスタＰ２６は十分にターンオンして、プ
ルダウン制御信号ＢＢ１の電圧はセルプレート電圧Ｖｃ
ｐの値と等しくなる。セルプレート電圧Ｖｃｐがセルプ
レート基準電圧Ｖｃｐ＿ｒｅｆよりも低い場合には、Ｐ
ＭＯＳトランジスタＰ２６はターンオフして、プルダウ
ン制御信号ＢＢ１の電圧は接地電圧Ｖｓｓの値と等しく
なる。
レート基準電圧Ｖｃｐ＿ｒｅｆよりも高い場合には、Ｐ
ＭＯＳトランジスタＰ２６は十分にターンオンして、プ
ルダウン制御信号ＢＢ１の電圧はセルプレート電圧Ｖｃ
ｐの値と等しくなる。セルプレート電圧Ｖｃｐがセルプ
レート基準電圧Ｖｃｐ＿ｒｅｆよりも低い場合には、Ｐ
ＭＯＳトランジスタＰ２６はターンオフして、プルダウ
ン制御信号ＢＢ１の電圧は接地電圧Ｖｓｓの値と等しく
なる。
【００４７】次に制御器２５２の出力信号ＢＢの電圧は
ＰＭＯＳトランジスタＰ２８及びＮＭＯＳトランジスタ
Ｎ２９の駆動能力によって決められる。ＰＭＯＳトラン
ジスタＰ２８のゲート電圧であるｐ−バイアス電圧Ｐbi
asは一定に保持され、ＮＭＯＳトランジスタＮ２９では
一定の少量の電流が流れる。ＮＭＯＳトランジスタＮ２
９の駆動能力はプルダウン制御信号ＢＢ１の電圧によっ
て決められる。
ＰＭＯＳトランジスタＰ２８及びＮＭＯＳトランジスタ
Ｎ２９の駆動能力によって決められる。ＰＭＯＳトラン
ジスタＰ２８のゲート電圧であるｐ−バイアス電圧Ｐbi
asは一定に保持され、ＮＭＯＳトランジスタＮ２９では
一定の少量の電流が流れる。ＮＭＯＳトランジスタＮ２
９の駆動能力はプルダウン制御信号ＢＢ１の電圧によっ
て決められる。
【００４８】即ち、セルプレート電圧Ｖｃｐがセルプレ
ート基準電圧Ｖｃｐ＿ｒｅｆよりも高い場合には、ＰＭ
ＯＳトランジスタＰ２６が十分にターンオンして、プル
ダウン制御信号ＢＢ１の電圧はセルプレート電圧Ｖｃｐ
の値と等しくなる。これによってＰＭＯＳトランジスタ
Ｐ２８はターンオンして微少電流が流れ、ＮＭＯＳトラ
ンジスタＮ２９は十分にターンオンして、制御器２５２
の出力信号ＢＢの電圧は低電圧となる。その結果、プル
ダウンＰＤの電圧は内部電源電圧Ｖｃｃと等しくなり、
ＮＭＯＳトランジスタＮ３０は十分にターンオンする。
ート基準電圧Ｖｃｐ＿ｒｅｆよりも高い場合には、ＰＭ
ＯＳトランジスタＰ２６が十分にターンオンして、プル
ダウン制御信号ＢＢ１の電圧はセルプレート電圧Ｖｃｐ
の値と等しくなる。これによってＰＭＯＳトランジスタ
Ｐ２８はターンオンして微少電流が流れ、ＮＭＯＳトラ
ンジスタＮ２９は十分にターンオンして、制御器２５２
の出力信号ＢＢの電圧は低電圧となる。その結果、プル
ダウンＰＤの電圧は内部電源電圧Ｖｃｃと等しくなり、
ＮＭＯＳトランジスタＮ３０は十分にターンオンする。
【００４９】反対にセルプレート電圧Ｖｃｐがセルプレ
ート基準電圧Ｖｃｐ＿ｒｅｆよりも低い場合には、ＰＭ
ＯＳトランジスタＰ２６は十分にターンオフして、プル
ダウン制御信号ＢＢ１の電圧は接地電圧Ｖｓｓの値と等
しくなる。これによってＰＭＯＳトランジスタＰ２８は
ターンオンして微少電流が流れ、ＮＭＯＳトランジスタ
Ｎ２９は十分にターンオフして、制御器２５２の出力信
号ＢＢの電圧は高電圧となる。プルダウンＰＤの電圧は
接地電圧Ｖｃｃと等しくなり、ＮＭＯＳトランジスタＮ
３０はターンオフする。
ート基準電圧Ｖｃｐ＿ｒｅｆよりも低い場合には、ＰＭ
ＯＳトランジスタＰ２６は十分にターンオフして、プル
ダウン制御信号ＢＢ１の電圧は接地電圧Ｖｓｓの値と等
しくなる。これによってＰＭＯＳトランジスタＰ２８は
ターンオンして微少電流が流れ、ＮＭＯＳトランジスタ
Ｎ２９は十分にターンオフして、制御器２５２の出力信
号ＢＢの電圧は高電圧となる。プルダウンＰＤの電圧は
接地電圧Ｖｃｃと等しくなり、ＮＭＯＳトランジスタＮ
３０はターンオフする。
【００５０】図８は図７に示した各電圧に関する計算結
果を示すグラフであり、図９は図７に示したセルプレー
ト電圧Ｖｃｐの出力ノードＳＮ２６における電流波形を
示すグラフである。図８、９において、横軸はセルプレ
ート電圧Ｖｃｐである。図９を見れば、プルアップ及び
プルダウン装置が十分にターンオンして０．０５Ｖの電
圧差においても±１２ｍＡ以上の電圧駆動能力が確保で
き、即ち、セルプレート電圧Ｖｃｐが殆ど低下せずに＋
１２ｍＡ以上の電流を流すことができ、出力ノードＳＮ
２６から安定的なセルプレート電圧Ｖｃｐを出力可能で
あることが分かる。
果を示すグラフであり、図９は図７に示したセルプレー
ト電圧Ｖｃｐの出力ノードＳＮ２６における電流波形を
示すグラフである。図８、９において、横軸はセルプレ
ート電圧Ｖｃｐである。図９を見れば、プルアップ及び
プルダウン装置が十分にターンオンして０．０５Ｖの電
圧差においても±１２ｍＡ以上の電圧駆動能力が確保で
き、即ち、セルプレート電圧Ｖｃｐが殆ど低下せずに＋
１２ｍＡ以上の電流を流すことができ、出力ノードＳＮ
２６から安定的なセルプレート電圧Ｖｃｐを出力可能で
あることが分かる。
【００５１】図１０は本発明の第３の実施の形態に係る
セルプレート電圧発生装置を示す回路図であって、本実
施の形態に係るセルプレート電圧発生装置は、電圧分圧
器３１０、バイアス電圧発生器３２０、ゲート電圧発生
器３３０、第１出力電圧制御器３４０、第２出力電圧制
御器３５０及び出力駆動器３６０を備えている。ここ
で、第１出力電圧制御器３４０、第２出力電圧制御器３
５０及び出力駆動器３６０の構成及びその機能は、上記
の第２の実施の形態に係るセルプレート電圧発生装置に
おける第１出力電圧制御器２４０、第２出力電圧制御器
２５０及び出力駆動器２６０と同様であるのでここでの
詳細な説明は省略する。
セルプレート電圧発生装置を示す回路図であって、本実
施の形態に係るセルプレート電圧発生装置は、電圧分圧
器３１０、バイアス電圧発生器３２０、ゲート電圧発生
器３３０、第１出力電圧制御器３４０、第２出力電圧制
御器３５０及び出力駆動器３６０を備えている。ここ
で、第１出力電圧制御器３４０、第２出力電圧制御器３
５０及び出力駆動器３６０の構成及びその機能は、上記
の第２の実施の形態に係るセルプレート電圧発生装置に
おける第１出力電圧制御器２４０、第２出力電圧制御器
２５０及び出力駆動器２６０と同様であるのでここでの
詳細な説明は省略する。
【００５２】前記電圧分圧器３１０は内部電源電圧Ｖｃ
ｃと接地電圧Ｖｓｓとの間に直列に接続された抵抗Ｒ
７、Ｒ８、Ｒ９を備えており、第１及び第２セルプレー
ト基準電圧Ｖｃｐ＿ｒｅｆ１、Ｖｃｐ＿ｒｅｆ２を発生
させる。ここで、第１セルプレート基準電圧Ｖｃｐ＿ｒ
ｅｆ１はプルダウン装置であるＮＭＯＳトランジスタＮ
３９を駆動するのに用いられ、第２セルプレート基準電
圧Ｖｃｐ＿ｒｅｆ２はプルアップ装置であるＰＭＯＳト
ランジスタＰ３９の駆動に用いられる。
ｃと接地電圧Ｖｓｓとの間に直列に接続された抵抗Ｒ
７、Ｒ８、Ｒ９を備えており、第１及び第２セルプレー
ト基準電圧Ｖｃｐ＿ｒｅｆ１、Ｖｃｐ＿ｒｅｆ２を発生
させる。ここで、第１セルプレート基準電圧Ｖｃｐ＿ｒ
ｅｆ１はプルダウン装置であるＮＭＯＳトランジスタＮ
３９を駆動するのに用いられ、第２セルプレート基準電
圧Ｖｃｐ＿ｒｅｆ２はプルアップ装置であるＰＭＯＳト
ランジスタＰ３９の駆動に用いられる。
【００５３】バイアス電圧発生器３２０は、内部電源電
圧Ｖｃｃと接地電圧Ｖｓｓとの間に直列に接続されたＰ
ＭＯＳトランジスタＰ３１及びＮＭＯＳトランジスタＮ
３１と、内部電源電圧Ｖｃｃと接地電圧Ｖｓｓとの間に
直列に接続されたＰＭＯＳトランジスタＰ３２及びＮＭ
ＯＳトランジスタＮ３２とを備えている。ここで、ＰＭ
ＯＳトランジスタＰ３１は、ゲートにセルプレート基準
電圧Ｖｃｐ＿ｒｅｆ１が印加され、ソースが内部電源電
圧Ｖｃｃに接続されている。ＮＭＯＳトランジスタＮ３
１は、ゲートが自身のドレインに接続され、ソースが接
地電圧Ｖｓｓに接続され、ドレインがＰＭＯＳトランジ
スタＰ３１のドレインに接続されている。ＰＭＯＳトラ
ンジスタＰ３２は、ソースが内部電源電圧Ｖｃｃに接続
され、ゲートが自身のドレインに接続されている。ＮＭ
ＯＳトランジスタＮ３２は、ＮＭＯＳトランジスタＮ３
１とカレントミラー構成で接続されて、ゲートにｎ−バ
イアス電圧Ｎbiasが印加され、ドレインがＰＭＯＳトラ
ンジスタＰ３２のドレインに接続され、ソースが接地電
圧Ｖｓｓに接続されている。
圧Ｖｃｃと接地電圧Ｖｓｓとの間に直列に接続されたＰ
ＭＯＳトランジスタＰ３１及びＮＭＯＳトランジスタＮ
３１と、内部電源電圧Ｖｃｃと接地電圧Ｖｓｓとの間に
直列に接続されたＰＭＯＳトランジスタＰ３２及びＮＭ
ＯＳトランジスタＮ３２とを備えている。ここで、ＰＭ
ＯＳトランジスタＰ３１は、ゲートにセルプレート基準
電圧Ｖｃｐ＿ｒｅｆ１が印加され、ソースが内部電源電
圧Ｖｃｃに接続されている。ＮＭＯＳトランジスタＮ３
１は、ゲートが自身のドレインに接続され、ソースが接
地電圧Ｖｓｓに接続され、ドレインがＰＭＯＳトランジ
スタＰ３１のドレインに接続されている。ＰＭＯＳトラ
ンジスタＰ３２は、ソースが内部電源電圧Ｖｃｃに接続
され、ゲートが自身のドレインに接続されている。ＮＭ
ＯＳトランジスタＮ３２は、ＮＭＯＳトランジスタＮ３
１とカレントミラー構成で接続されて、ゲートにｎ−バ
イアス電圧Ｎbiasが印加され、ドレインがＰＭＯＳトラ
ンジスタＰ３２のドレインに接続され、ソースが接地電
圧Ｖｓｓに接続されている。
【００５４】かかるバイアス電圧発生器３２０は、接地
電圧Ｖｓｓに一定の電流が流れるように、ｎ−バイアス
電圧Ｎbiasと内部電源電圧Ｖｃｃとから一定の電流を流
すためのｐ−バイアスＰbiasを発生させる。
電圧Ｖｓｓに一定の電流が流れるように、ｎ−バイアス
電圧Ｎbiasと内部電源電圧Ｖｃｃとから一定の電流を流
すためのｐ−バイアスＰbiasを発生させる。
【００５５】次に、ゲート電圧発生器３３０は、内部電
源電圧Ｖｃｃとノード３２との間に直列に接続されたＰ
ＭＯＳトランジスタＰ３３及びＮＭＯＳトランジスタＮ
３３と、ノードＳＮ３１と接地電圧Ｖｓｓとの間に直列
に接続されたＰＭＯＳトランジスタＰ３４及びＮＭＯＳ
トランジスタＮ３４とを備えている。
源電圧Ｖｃｃとノード３２との間に直列に接続されたＰ
ＭＯＳトランジスタＰ３３及びＮＭＯＳトランジスタＮ
３３と、ノードＳＮ３１と接地電圧Ｖｓｓとの間に直列
に接続されたＰＭＯＳトランジスタＰ３４及びＮＭＯＳ
トランジスタＮ３４とを備えている。
【００５６】ここで、ＰＭＯＳトランジスタＰ３３は、
ＰＭＯＳトランジスタＰ３２とカレントミラー構成で接
続されて、ゲートにｐ−バイアス電圧Ｐbiasが印加さ
れ、ソースが内部電源電圧Ｖｃｃに接続されている。Ｎ
ＭＯＳトランジスタＮ３３は、ゲートが自身のドレイン
に接続され、ドレインがＰＭＯＳトランジスタＰ３３の
ドレインに接続され、ソースがノードＳＮ３１に接続さ
れている。ＰＭＯＳトランジスタＰ３４は、ゲートが自
身のドレインに接続され、ソースがノードＳＮ３２に接
続されている。ＮＭＯＳトランジスタＮ３４は、ＮＭＯ
ＳトランジスタＮ３１及びＮ３２とカレントミラー構成
で接続されて、ゲートにｎ−バイアス電圧Ｎbiasが印加
されて、ソースが接地電圧Ｖｓｓに接続され、ドレイン
がＰＭＯＳトランジスタＰ１４のドレインに接続されて
いる。
ＰＭＯＳトランジスタＰ３２とカレントミラー構成で接
続されて、ゲートにｐ−バイアス電圧Ｐbiasが印加さ
れ、ソースが内部電源電圧Ｖｃｃに接続されている。Ｎ
ＭＯＳトランジスタＮ３３は、ゲートが自身のドレイン
に接続され、ドレインがＰＭＯＳトランジスタＰ３３の
ドレインに接続され、ソースがノードＳＮ３１に接続さ
れている。ＰＭＯＳトランジスタＰ３４は、ゲートが自
身のドレインに接続され、ソースがノードＳＮ３２に接
続されている。ＮＭＯＳトランジスタＮ３４は、ＮＭＯ
ＳトランジスタＮ３１及びＮ３２とカレントミラー構成
で接続されて、ゲートにｎ−バイアス電圧Ｎbiasが印加
されて、ソースが接地電圧Ｖｓｓに接続され、ドレイン
がＰＭＯＳトランジスタＰ１４のドレインに接続されて
いる。
【００５７】以下、本発明の好ましい第３の実施の形態
に係るセルプレート電圧発生装置の動作をより詳細に説
明する。図１０に示すようにセルプレート電圧発生装置
は、電流が過剰に消費されることを防止するために、セ
ルプレート電圧発生装置が動作しない領域ではプルダウ
ン装置であるＮＭＯＳトランジスタＮ３９とプルアップ
装置であるＰＭＯＳトランジスタＰ３９とが動作しない
ようにする。
に係るセルプレート電圧発生装置の動作をより詳細に説
明する。図１０に示すようにセルプレート電圧発生装置
は、電流が過剰に消費されることを防止するために、セ
ルプレート電圧発生装置が動作しない領域ではプルダウ
ン装置であるＮＭＯＳトランジスタＮ３９とプルアップ
装置であるＰＭＯＳトランジスタＰ３９とが動作しない
ようにする。
【００５８】従って、セルプレート電圧Ｖｃｐの電圧領
域は、内部電源電圧Ｖｃｃから第１セルプレート基準電
圧Ｖｃｐ＿ｒｅｆ１までの第１領域（即ち、セルプレー
ト電圧Ｖｃｐがセルプレート基準電圧Ｖｃｐ＿ｒｅｆ１
以上の領域）、第１セルプレート基準電圧Ｖｃｐ＿ｒｅ
ｆ１からそれよりも低い第２セルプレート基準電圧Ｖｃ
ｐ＿ｒｅｆ２までの第２領域（即ち、セルプレート電圧
Ｖｃｐが第２セルプレート基準電圧Ｖｃｐ＿ｒｅｆ２以
上第１セルプレート基準電圧Ｖｃｐ＿ｒｅｆ１未満の領
域）及びセルプレート電圧Ｖｃｐがセルプレート基準電
圧Ｖｃｐ＿ｒｅｆ２未満の第３領域に分けられる。
域は、内部電源電圧Ｖｃｃから第１セルプレート基準電
圧Ｖｃｐ＿ｒｅｆ１までの第１領域（即ち、セルプレー
ト電圧Ｖｃｐがセルプレート基準電圧Ｖｃｐ＿ｒｅｆ１
以上の領域）、第１セルプレート基準電圧Ｖｃｐ＿ｒｅ
ｆ１からそれよりも低い第２セルプレート基準電圧Ｖｃ
ｐ＿ｒｅｆ２までの第２領域（即ち、セルプレート電圧
Ｖｃｐが第２セルプレート基準電圧Ｖｃｐ＿ｒｅｆ２以
上第１セルプレート基準電圧Ｖｃｐ＿ｒｅｆ１未満の領
域）及びセルプレート電圧Ｖｃｐがセルプレート基準電
圧Ｖｃｐ＿ｒｅｆ２未満の第３領域に分けられる。
【００５９】第１領域ではプルアップ装置のＰＭＯＳト
ランジスタＰ３９がターンオフし、プルダウン装置のＮ
ＭＯＳトランジスタＮ３９がターンオンする。第２領域
ではプルアップ装置のＰＭＯＳトランジスタＮ３９がタ
ーンオフし、プルダウン装置のＮＭＯＳトランジスタＮ
３９がターンオフする。第３領域ではプルアップ装置の
ＰＭＯＳトランジスタＰ３９がターンオンし、プルダウ
ン装置のＮＭＯＳトランジスタＮ３９がターンオフす
る。
ランジスタＰ３９がターンオフし、プルダウン装置のＮ
ＭＯＳトランジスタＮ３９がターンオンする。第２領域
ではプルアップ装置のＰＭＯＳトランジスタＮ３９がタ
ーンオフし、プルダウン装置のＮＭＯＳトランジスタＮ
３９がターンオフする。第３領域ではプルアップ装置の
ＰＭＯＳトランジスタＰ３９がターンオンし、プルダウ
ン装置のＮＭＯＳトランジスタＮ３９がターンオフす
る。
【００６０】即ち、セルプレート電圧Ｖｃｐが第２セル
プレート基準電圧Ｖｃｐ＿ｒｅｆ２よりも高い場合には
プルアップ装置のＰＭＯＳトランジスタＰ３９がターン
オフし、セルプレート電圧Ｖｃｐが第２セルプレート基
準電圧Ｖｃｐ＿ｒｅｆ２よりも低い場合にはプルアップ
装置のＰＭＯＳトランジスタＰ３９がターンオンする。
プレート基準電圧Ｖｃｐ＿ｒｅｆ２よりも高い場合には
プルアップ装置のＰＭＯＳトランジスタＰ３９がターン
オフし、セルプレート電圧Ｖｃｐが第２セルプレート基
準電圧Ｖｃｐ＿ｒｅｆ２よりも低い場合にはプルアップ
装置のＰＭＯＳトランジスタＰ３９がターンオンする。
【００６１】なお、セルプレート電圧Ｖｃｐが第１セル
プレート基準電圧Ｖｃｐ＿ｒｅｆ１よりも高い場合には
プルダウン装置のＮＭＯＳトランジスタＮ３９がターン
オンし、セルプレート電圧Ｖｃｐが第１セルプレート基
準電圧Ｖｃｐ＿ｒｅｆ１よりも低い場合にはプルダウン
装置のＮＭＯＳトランジスタＮ３９がターンオフする。
プレート基準電圧Ｖｃｐ＿ｒｅｆ１よりも高い場合には
プルダウン装置のＮＭＯＳトランジスタＮ３９がターン
オンし、セルプレート電圧Ｖｃｐが第１セルプレート基
準電圧Ｖｃｐ＿ｒｅｆ１よりも低い場合にはプルダウン
装置のＮＭＯＳトランジスタＮ３９がターンオフする。
【００６２】従って、セルプレート電圧発生装置が動作
しない領域ではプルダウン装置のＮＭＯＳトランジスタ
Ｎ３９とプルアップ装置のＰＭＯＳトランジスタＰ３９
とが動作しないため、電流の過剰消費を防止できる。
しない領域ではプルダウン装置のＮＭＯＳトランジスタ
Ｎ３９とプルアップ装置のＰＭＯＳトランジスタＰ３９
とが動作しないため、電流の過剰消費を防止できる。
【００６３】図１１は図１０に示した各電圧に関する計
算結果を示すグラフであり、図１２は図１０に示したセ
ルプレート電圧Ｖｃｐ（又はビットラインプリチャージ
電圧Ｖｂｌｐ）の出力ノードＳＮ４０における電流波形
を示すグラフである。図１１、１２において、横軸はセ
ルプレート電圧Ｖｃｐである。図１２を見れば、プルア
ップ及びプルダウン装置が十分にターンオンして０．０
５Ｖの電圧差においても±１２ｍＡ以上の電流駆動能力
を確保でき、即ち、セルプレート電圧Ｖｃｐが殆ど低下
せずに＋１２ｍＡ以上の電流を流すことができると同時
に、動作しない領域における電流消費を減らすことがで
きることが分かる。
算結果を示すグラフであり、図１２は図１０に示したセ
ルプレート電圧Ｖｃｐ（又はビットラインプリチャージ
電圧Ｖｂｌｐ）の出力ノードＳＮ４０における電流波形
を示すグラフである。図１１、１２において、横軸はセ
ルプレート電圧Ｖｃｐである。図１２を見れば、プルア
ップ及びプルダウン装置が十分にターンオンして０．０
５Ｖの電圧差においても±１２ｍＡ以上の電流駆動能力
を確保でき、即ち、セルプレート電圧Ｖｃｐが殆ど低下
せずに＋１２ｍＡ以上の電流を流すことができると同時
に、動作しない領域における電流消費を減らすことがで
きることが分かる。
【００６４】以上、本発明の好ましい各実施の形態につ
いて説明したが、本発明は上記した実施の形態に限定さ
れるものではなく、本発明の技術思想の範囲内において
種々の変形又は変更が可能である。
いて説明したが、本発明は上記した実施の形態に限定さ
れるものではなく、本発明の技術思想の範囲内において
種々の変形又は変更が可能である。
【００６５】
【発明の効果】以上において説明したように、本発明に
よれば、出力駆動器のゲート信号を内部電源電圧と接地
電圧との間で変動するように調整できることから、電流
駆動能力を向上させることができる。これによって安定
したセルプレート電圧又はビットラインプリチャージ電
圧を提供できる。
よれば、出力駆動器のゲート信号を内部電源電圧と接地
電圧との間で変動するように調整できることから、電流
駆動能力を向上させることができる。これによって安定
したセルプレート電圧又はビットラインプリチャージ電
圧を提供できる。
【００６６】また、従来と同じ回路面積で電流駆動能力
を向上させることができる利点をも有する。また、内部
電源電圧が低い場合にも安定的な動作確保が可能であ
り、セルプレート電圧Ｖｃｐ、ビットラインプリチャー
ジ電圧ＶｂｌｐなどのＶｃｃ／２の電圧を生成する装置
において電圧変化を最小化することが可能であり、ノイ
ズが少ない回路を製作する場合にも適用可能である。
を向上させることができる利点をも有する。また、内部
電源電圧が低い場合にも安定的な動作確保が可能であ
り、セルプレート電圧Ｖｃｐ、ビットラインプリチャー
ジ電圧ＶｂｌｐなどのＶｃｃ／２の電圧を生成する装置
において電圧変化を最小化することが可能であり、ノイ
ズが少ない回路を製作する場合にも適用可能である。
【図１】 従来のセルプレート電圧Ｖｃｐ発生装置の回
路図である。
路図である。
【図２】 図１に示した各電圧に関する計算結果を示す
グラフである。
グラフである。
【図３】 図１に示したセルプレート電圧Ｖｃｐの出力
ノードにおける電流波形を示すグラフである。
ノードにおける電流波形を示すグラフである。
【図４】 本発明の好ましい第１の実施の形態に係るセ
ルプレート電圧Ｖｃｐ発生装置の回路図である。
ルプレート電圧Ｖｃｐ発生装置の回路図である。
【図５】 図４に示した各電圧に関する計算結果を示す
グラフである。
グラフである。
【図６】 図４に示したセルプレート電圧Ｖｃｐの出力
ノードにおける電流波形を示すグラフである。
ノードにおける電流波形を示すグラフである。
【図７】 本発明の好ましい第２の実施の形態に係るセ
ルプレート電圧Ｖｃｐ発生装置の回路図である。
ルプレート電圧Ｖｃｐ発生装置の回路図である。
【図８】 図７に示した各電圧に関する計算結果を示す
グラフである。
グラフである。
【図９】 図７に示したセルプレート電圧Ｖｃｐの出力
ノードにおける電流波形を示すグラフである。
ノードにおける電流波形を示すグラフである。
【図１０】 本発明の好ましい第３の実施の形態に係る
セルプレート電圧Ｖｃｐ発生装置の回路図である。
セルプレート電圧Ｖｃｐ発生装置の回路図である。
【図１１】 図１０に示した各電圧に関する計算結果を
示すグラフである。
示すグラフである。
【図１２】 図１０に示したセルプレート電圧Ｖｃｐの
出力ノードにおける電流波形を示すグラフである。
出力ノードにおける電流波形を示すグラフである。
１０、１１０、２１０、３１０ 電圧分圧器
２０、１２０、２２０、３２０ バイアス電圧発生器
３０、１３０、２３０、３３０ ゲート電圧発生器
１４０ プルアップ制御器
１５０ プルダウン制御器
４０、２４０、２５０、３４０、３５０ 出力電圧制御
器 ５０、１６０、２６０、３６０ 出力駆動器
器 ５０、１６０、２６０、３６０ 出力駆動器
─────────────────────────────────────────────────────
フロントページの続き
Ｆターム(参考） 5H420 NA12 NB02 NB13 NB25 NC02
NC23
5M024 AA91 BB29 BB40 CC12 FF04
FF05 FF07 FF30 HH09 PP03
PP09
Claims (20)
- 【請求項１】 セルプレート電圧がセルプレート基準電
圧よりも高い場合に内部電源電圧の値を有し、前記セル
プレート電圧が前記セルプレート基準電圧よりも低い場
合に前記セルプレート電圧以下の値を有するプルアップ
信号、及びプルダウン動作を制御するためのプルダウン
信号を発生させる出力電圧制御手段と、 前記プルアップ信号及び前記プルダウン信号に応じて安
定した前記セルプレート電圧を発生させる出力駆動手段
とを備えていることを特徴とする半導体メモリ素子の電
圧発生装置。 - 【請求項２】 前記出力電圧制御手段は、 前記内部電源電圧を分圧して前記セルプレート基準電圧
を発生させる電圧分圧手段と、 前記セルプレート基準電圧が印加されてｐ−バイアス電
圧及びｎ−バイアス電圧を発生させるバイアス電圧発生
手段と、 前記セルプレート基準電圧、前記ｐ−バイアス電圧及び
前記ｎ−バイアス電圧が与えられてｐ−ゲート電圧及び
ｎ−ゲート電圧を発生させるゲート電圧発生手段と、 前記セルプレート基準電圧、前記ｐ−バイアス電圧、前
記ｎ−バイアス電圧及び前記セルプレート電圧が印加さ
れて前記プルアップ信号を発生させるプルアップ制御手
段と、 前記ｐ−バイアス電圧、前記ｎ−バイアス電圧、前記ｐ
−ゲート電圧、前記ｎ−ゲート電圧及び前記セルプレー
ト電圧が印加されて、前記プルダウン信号を発生させる
プルダウン制御手段とを備えていることを特徴とする請
求項１に記載の導体メモリ素子の電圧発生装置。 - 【請求項３】 前記バイアス電圧発生手段は、 前記内部電源電圧から一定の電流を流すための前記ｐ−
バイアス電圧、及び接地電圧に一定の電流を流すための
前記ｎ−バイアス電圧を発生させることを特徴とする請
求項２に記載の半導体メモリ素子の電圧発生装置。 - 【請求項４】 前記ゲート電圧発生装置は、 前記セルプレート基準電圧よりもＮＭＯＳトランジスタ
のしきい値電圧だけ高い前記ｎ−ゲート電圧と、前記セ
ルプレート基準電圧よりもＰＭＯＳトランジスタのしき
い値電圧だけ低い前記ｐ−ゲート電圧とを発生させるこ
とを特徴とする請求項２に記載の半導体メモリ素子の電
圧発生装置。 - 【請求項５】 前記プルアップ制御手段は、 ソース及びドレインが各々前記内部電源電圧及び出力ノ
ードに接続され、ゲートに前記ｐ−バイアス電圧が印加
される第１トランジスタと、 前記出力ノードと接地電圧との間に直列に接続され各々
のゲートに前記セルプレート基準電圧及び前記ｎ−バイ
アス電圧が印加される第２及び第３トランジスタと、 前記内部電源電圧と前記接地電圧との間に直列に接続さ
れ各々のゲートに前記ｐ−バイアス電圧、前記セルプレ
ート電圧及び前記ｎ−バイアス電圧が印加される第４、
第５及び第６トランジスタとを備え、 前記第２及び第５トランジスタのソースが共に接続され
ていることを特徴とする請求項２に記載の半導体メモリ
素子の電圧発生装置。 - 【請求項６】 前記出力駆動手段は、 前記セルプレート電圧が前記セルプレート基準電圧より
も高い場合には前記内部電源電圧の値を有する前記プル
アップ信号が印加され、前記セルプレート電圧が前記セ
ルプレート基準電圧よりも低い場合には前記セルプレー
ト電圧以下の値を有する前記プルアップ信号が印加され
ることを特徴とする請求項１に記載の半導体メモリ素子
の電圧発生装置。 - 【請求項７】 前記出力駆動手段は、 前記内部電源電圧と出力端との間に接続され、ゲートに
前記プルアップ信号が印加されるプルアップ装置と、前
記出力端と接値電圧との間に接続され、ゲートに前記プ
ルダウン信号が印加されるプルダウン装置とを備えてい
ることを特徴とする請求項１に記載の半導体メモリ素子
の電圧発生装置。 - 【請求項８】 セルプレート電圧がセルプレート基準電
圧よりも高い場合に内部電源電圧の値を有し、前記セル
プレート電圧が前記セルプレート基準電圧よりも低い場
合に前記セルプレート電圧以下の値を有するプルアップ
制御信号、及び前記セルプレート電圧が前記セルプレー
ト基準電圧よりも高い場合に前記セルプレート電圧以上
の値を有し、前記セルプレート電圧が前記セルプレート
基準電圧よりも低い場合に接地電圧の値を有するプルダ
ウン制御信号を発生させる出力電圧制御手段と、 前記プルアップ制御信号及び前記プルダウン制御信号に
応じて安定した前記セルプレート電圧を発生させる出力
駆動手段とを備えていることを特徴とする半導体メモリ
素子の電圧発生装置。 - 【請求項９】 前記出力電圧制御手段は、 前記内部電源電圧を分圧して前記セルプレート基準電圧
を発生させる電圧分圧手段と、 前記セルプレート基準電圧が印加されてｐ−バイアス電
圧及びｎ−バイアス電圧を発生させるバイアス電圧発生
手段と、 前記セルプレート基準電圧、前記ｐ−バイアス電圧及び
前記ｎ−バイアス電圧が印加されてｐ−ゲート電圧及び
ｎ−ゲート電圧を発生させるゲート電圧発生手段と、 前記ｐ−バイアス電圧、前記ｎ−バイアス電圧、前記ｐ
−ゲート電圧、前記ｎ−ゲート電圧及び前記セルプレー
ト電圧が印加されて前記プルアップ制御信号及び前記プ
ルダウン制御信号を発生させる第１出力電圧制御手段
と、 前記ｐ−バイアス電圧、前記ｎ−バイアス電圧、前記プ
ルアップ制御信号及び前記プルダウン制御信号が印加さ
れてプルアップ信号とプルダウン信号を発生させる第２
出力電圧制御手段とを備えていることを特徴とする請求
項８に記載の半導体メモリ素子の電圧発生装置。 - 【請求項１０】 前記電圧分圧手段は、 内部電源電圧を分圧して前記出力駆動手段のプルアップ
動作のために用いられる第１セルプレート基準電圧及び
前記出力駆動手段のプルダウン動作のために用いられる
第２セルプレート基準電圧を発生させることを特徴とす
る請求項９に記載の半導体メモリ素子の電圧発生装置。 - 【請求項１１】 前記バイアス電圧発生手段は、 前記第１セルプレート基準電圧をゲートに印加されソー
スが前記内部電源電圧に接続された第１トランジスタ
と、 ソース及びドレインが前記第１トランジスタのドレイン
及び前記接地電圧に各々接続されカレントミラー構造を
有する第２トランジスタと、 前記内部電源電圧と前記接地電圧との間に直列に接続さ
れカレントミラー構造を有する第３及び第４トランジス
タとを備えていることを特徴とする請求項１０に記載の
半導体メモリ素子の電圧発生装置。 - 【請求項１２】 前記ゲート電圧発生手段は、 前記内部電源電圧、前記第１セルプレート基準電圧及び
前記ｐ−バイアス電圧を用いて前記ｎ−ゲート電圧を発
生させるカレントミラー構造の第１及び第２トランジス
タと、 前記第２セルプレート基準電圧、前記接地電圧及び前記
ｎ−バイアス電圧を用いて前記ｐ−ゲート電圧を発生さ
せるカレントミラー構造の第２及び第４トランジスタと
を備えていることを特徴とする請求項１０に記載の半導
体メモリ素子の電圧発生装置。 - 【請求項１３】 前記出力駆動手段は、 前記セルプレート電圧が前記第２セルプレート基準電圧
よりも高い場合にはターンオフし、前記セルプレート電
圧が前記第２セルプレート基準電圧よりも低い場合には
ターンオンするプルアップ装置と、 前記セルプレート電圧が第１セルプレート基準電圧より
も高い場合にはターンオンし、前記セルプレート電圧が
第１セルプレート基準電圧よりも低い場合にはターンオ
フするプルダウン装置とを備えていることを特徴とする
請求項１０に記載の半導体メモリ素子の電圧発生装置。 - 【請求項１４】 前記バイアス電圧発生手段は、 前記内部電源電圧から一定の電流を流すための前記ｐ−
バイアス電圧と、前記接地電圧に一定の電流を流すため
の前記ｎ−バイアス電圧とを発生させることを特徴とす
る請求項９に記載の半導体メモリ素子の電圧発生装置。 - 【請求項１５】 前記ゲート電圧発生装置は、 前記セルプレート基準電圧よりもＮＭＯＳトランジスタ
のしきい値電圧だけ高い前記ｎ−ゲート電圧と、前記セ
ルプレート基準電圧よりもＰＭＯＳトランジスタのしき
い値電圧だけ低い前記ｐ−ゲート電圧とを発生させるこ
とを特徴とする請求項９に記載の半導体メモリ素子の電
圧発生装置。 - 【請求項１６】 前記第１出力電圧制御手段は、 前記セルプレート電圧が前記セルプレート基準電圧より
も高い場合には前記内部電源電圧の値を有する前記プル
アップ制御信号を出力し、前記セルプレート電圧が前記
セルプレート基準電圧よりも低い場合には前記セルプレ
ート電圧以下の値を有する前記プルアップ制御信号を出
力する第１制御器と、 前記セルプレート電圧が前記セルプレート基準電圧より
も高い場合には前記セルプレート電圧以上の値を有する
前記プルダウン制御信号を出力し、前記セルプレート電
圧が前記セルプレート基準電圧よりも低い場合には前記
接地電圧の値を有する前記プルダウン制御信号を出力す
る第２制御器とを備えていることを特徴とする請求項９
に記載の半導体メモリ素子の電圧発生装置。 - 【請求項１７】 前記第１制御器は、前記内部電源電
圧、前記ｐ−バイアス電圧、前記ｎ−ゲート電圧及び前
記セルプレート電圧を用いて前記プルアップ制御信号を
発生させるＰＭＯＳ及びＮＭＯＳトランジスタを備え、 前記第２制御器は、前記ｐ−ゲート電圧、前記ｎ−バイ
アス電圧、前記セルプレート電圧及び前記接地電圧を用
いて前記プルダウン制御信号を発生させるＰＭＯＳ及び
ＮＭＯＳトランジスタを備えていることを特徴とする請
求項１６に記載の半導体メモリ素子の電圧発生装置。 - 【請求項１８】 第２出力電圧制御手段は、 前記セルプレート電圧が前記セルプレート基準電圧より
も高い場合には前記内部電源電圧の値を有する前記プル
アップ信号を出力し、前記セルプレート電圧が前記セル
プレート基準電圧よりも低い場合には前記接地電圧の値
を有する前記プルアップ信号を出力する第１制御器と、 前記セルプレート電圧が前記セルプレート基準電圧より
も高い場合には前記内部電源電圧の値を有する前記プル
ダウン信号を出力し、前記セルプレート電圧が前記セル
プレート基準電圧よりも低い場合には前記接地電圧の値
を有する前記プルダウン信号を出力する第２制御器とを
備えていることを特徴とする請求項９に記載の半導体メ
モリ素子の電圧発生装置。 - 【請求項１９】 前記第１制御器は、前記プルアップ制
御信号、前記ｎ−バイアス電圧、前記内部電源電圧及び
前記接地電圧が印加されて第２プルアップ制御信号を発
生させるＰＭＯＳ及びＮＭＯＳトランジスタを備え、 前記第２制御器は前記ｐ−バイアス電圧、前記プルダウ
ン制御信号、前記内部電源電圧及び前記接地電圧が印加
されて第２プルダウン制御信号を発生させるＰＭＯＳ及
びＮＭＯＳトランジスタを備えていることを特徴とする
請求項１８に記載の半導体メモリ素子の電圧発生装置。 - 【請求項２０】 前記出力駆動手段は、 前記セルプレート電圧が前記セルプレート基準電圧より
も低い場合には前記接地電圧の値を有する前記プルアッ
プ信号によってターンオンするプルアップ装置と、 前記セルプレート電圧が前記セルプレート基準電圧より
も高い場合には前記内部電源電圧を有する前記プルダウ
ン信号によってターンオンするプルダウン装置とを備え
ていることを特徴とする請求項８に記載の半導体メモリ
素子の電圧発生装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0082256A KR100406558B1 (ko) | 2001-12-21 | 2001-12-21 | 반도체 메모리 소자의 전압 발생장치 |
| KR2001-082256 | 2001-12-21 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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|---|---|---|---|
| JP2002289899A Expired - Fee Related JP4200276B2 (ja) | 2001-12-21 | 2002-10-02 | 半導体メモリ素子の電圧発生装置 |
Country Status (5)
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|---|---|
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| JP (1) | JP4200276B2 (ja) |
| KR (1) | KR100406558B1 (ja) |
| DE (1) | DE10243754A1 (ja) |
| TW (1) | TW583681B (ja) |
Cited By (5)
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