JPH0757463A - 電圧発生回路及び１／２ｖｄｄ発生回路 - Google Patents
電圧発生回路及び１／２ｖｄｄ発生回路Info
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- JPH0757463A JPH0757463A JP5225094A JP22509493A JPH0757463A JP H0757463 A JPH0757463 A JP H0757463A JP 5225094 A JP5225094 A JP 5225094A JP 22509493 A JP22509493 A JP 22509493A JP H0757463 A JPH0757463 A JP H0757463A
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- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
- G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage
- G05F3/247—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage producing a voltage or current as a predetermined function of the supply voltage
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- G05F3/02—Regulating voltage or current
- G05F3/08—Regulating voltage or current wherein the variable is dc
- G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
- G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
- G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
- G05F3/26—Current mirrors
- G05F3/262—Current mirrors using field-effect transistors only
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Abstract
(57)【要約】
【目的】電圧発生回路または１／２ＶDD発生回路の電流
供給または引込み能力および速度を大幅に向上させる。 【構成】出力電圧ＶOUT が基準値１／２ＶDDから急激に
ドロップして下限の許容電圧レベルＶM-より低くなる
と、出力電圧検知回路１４のＮ型ＭＯＳトランジスタＭ
Ｎ５Ａがオンする。このオンしたトランジスタＭＮ５Ａ
を介してディジタル出力回路１６のＰ型ＭＯＳトランジ
スタＭＰ６Ａのゲート端子の電位が出力電圧ＶOUT のレ
ベルまで引っ張られ、このＰ型ＭＯＳトランジスタＭＰ
６Ａがほぼ完全に飽和領域でオンする。この飽和領域で
オンしたＰ型ＭＯＳトランジスタＭＰ６Ａを介して電源
端子１８より大電流が勢い良く出力端子２２側つまり負
荷回路側へ流れ込むことにより、出力電圧ＶOUT はドロ
ップ変動を速やかに止められ、短時間の内に正常レベル
まで回復する。
供給または引込み能力および速度を大幅に向上させる。 【構成】出力電圧ＶOUT が基準値１／２ＶDDから急激に
ドロップして下限の許容電圧レベルＶM-より低くなる
と、出力電圧検知回路１４のＮ型ＭＯＳトランジスタＭ
Ｎ５Ａがオンする。このオンしたトランジスタＭＮ５Ａ
を介してディジタル出力回路１６のＰ型ＭＯＳトランジ
スタＭＰ６Ａのゲート端子の電位が出力電圧ＶOUT のレ
ベルまで引っ張られ、このＰ型ＭＯＳトランジスタＭＰ
６Ａがほぼ完全に飽和領域でオンする。この飽和領域で
オンしたＰ型ＭＯＳトランジスタＭＰ６Ａを介して電源
端子１８より大電流が勢い良く出力端子２２側つまり負
荷回路側へ流れ込むことにより、出力電圧ＶOUT はドロ
ップ変動を速やかに止められ、短時間の内に正常レベル
まで回復する。
Description
【０００１】
【産業上の利用分野】本発明は、キャパシタンスを有す
る負荷回路に対して所定の電圧を供給する電圧発生回路
に係り、特に電源電圧（ＶDD）のほぼ１／２の電圧（１
／２ＶDD）を供給する１／２ＶDD発生回路に関する。
る負荷回路に対して所定の電圧を供給する電圧発生回路
に係り、特に電源電圧（ＶDD）のほぼ１／２の電圧（１
／２ＶDD）を供給する１／２ＶDD発生回路に関する。
【０００２】
【従来の技術】一般に、ダイナミックＲＡＭ（ＤＲＡ
Ｍ）では、ビット線のプリチャージ電位およびメモリセ
ルプレートの電位を電源電圧ＶDDの丁度半分（１／２）
の電圧１／２ＶDDにとる技法が用いられている。
Ｍ）では、ビット線のプリチャージ電位およびメモリセ
ルプレートの電位を電源電圧ＶDDの丁度半分（１／２）
の電圧１／２ＶDDにとる技法が用いられている。
【０００３】１／２ＶDDプリチャージ方式は、ビット線
対（ビット線／ビット補線）の双方を予め１／２ＶDDに
プリチャージしておいて、読出し時に目的のメモリセル
の記憶情報に応じてそのメモリセルに接続されているビ
ット線もしくはビット補線の電位がわずかに変化するの
をセンスアンプにより増幅して、その変化の方向（記憶
情報の内容）に応じてビット線対の一方を“１”（ＶD
D）まで引き上げ他方を“０”（ＶSS）まで引き下げる
ものであり、ＶDDプリチャージ方式およびＶSSプリチャ
ージ方式と比較してビット線対の引上げまたは引下げ時
間が短くて済み、センシングを高速に行えるという利点
がある。さらに、そのような相補的な電圧（ＶDD，ＶS
S）に分かれたビット線対を短絡すると、両者が自動的
に中間レベル（１／２ＶDD）に平衡化されるので、容易
にプリチャージ電圧に戻すことができるという利点もあ
る。また、メモリセルプレートの電位を１／２ＶDDにと
る方式によれば、メモリセルの蓄積電圧が“１”（ＶD
D）状態であっても“０”（ＶSS）状態であっても絶縁
膜に印加される電界を±１／２ＶDDに抑制または緩和す
ることができる。
対（ビット線／ビット補線）の双方を予め１／２ＶDDに
プリチャージしておいて、読出し時に目的のメモリセル
の記憶情報に応じてそのメモリセルに接続されているビ
ット線もしくはビット補線の電位がわずかに変化するの
をセンスアンプにより増幅して、その変化の方向（記憶
情報の内容）に応じてビット線対の一方を“１”（ＶD
D）まで引き上げ他方を“０”（ＶSS）まで引き下げる
ものであり、ＶDDプリチャージ方式およびＶSSプリチャ
ージ方式と比較してビット線対の引上げまたは引下げ時
間が短くて済み、センシングを高速に行えるという利点
がある。さらに、そのような相補的な電圧（ＶDD，ＶS
S）に分かれたビット線対を短絡すると、両者が自動的
に中間レベル（１／２ＶDD）に平衡化されるので、容易
にプリチャージ電圧に戻すことができるという利点もあ
る。また、メモリセルプレートの電位を１／２ＶDDにと
る方式によれば、メモリセルの蓄積電圧が“１”（ＶD
D）状態であっても“０”（ＶSS）状態であっても絶縁
膜に印加される電界を±１／２ＶDDに抑制または緩和す
ることができる。
【０００４】しかしながら、メモリセルへのデータ書込
み動作またはメモリセルからのデータの読出し動作が不
十分であるときは、ビット線またはビット補線の電位が
ＶDDよりも低くなることがある。そうすると、１／２Ｖ
DDプリチャージ方式においてビット線対を短絡して両者
の電位を中間レベルに平衡化しても、正確にプリチャー
ジ電圧（１／２ＶDD）まで戻らなくなる。また、メモリ
回路内のノイズ等に起因してメモリセルプレート電圧が
変動することがあり、このメモリセルプレート電圧の変
動によって記憶保持が不安定になり、データが壊れるお
それがある。
み動作またはメモリセルからのデータの読出し動作が不
十分であるときは、ビット線またはビット補線の電位が
ＶDDよりも低くなることがある。そうすると、１／２Ｖ
DDプリチャージ方式においてビット線対を短絡して両者
の電位を中間レベルに平衡化しても、正確にプリチャー
ジ電圧（１／２ＶDD）まで戻らなくなる。また、メモリ
回路内のノイズ等に起因してメモリセルプレート電圧が
変動することがあり、このメモリセルプレート電圧の変
動によって記憶保持が不安定になり、データが壊れるお
それがある。
【０００５】そこで、従来より、この種のメモリでは、
１／２ＶDDを常時出力する１／２ＶDD発生回路を設け、
その安定した出力電圧１／２ＶDDを直接または間接（ゲ
ートを介して）にビット線対やメモリセルプレートに供
給して、メモリセルへのデータ書込み動作またはメモリ
セルからのデータ読出し動作の不良やメモリセルプレー
ト電圧の変動等に対処するようにしている。
１／２ＶDDを常時出力する１／２ＶDD発生回路を設け、
その安定した出力電圧１／２ＶDDを直接または間接（ゲ
ートを介して）にビット線対やメモリセルプレートに供
給して、メモリセルへのデータ書込み動作またはメモリ
セルからのデータ読出し動作の不良やメモリセルプレー
ト電圧の変動等に対処するようにしている。
【０００６】図５に、従来の１／２ＶDD発生回路の回路
構成を示す。この１／２ＶDD発生回路は、４つのＭＯＳ
トランジスタＭ1 〜Ｍ4 からなる基準電圧発生回路１０
０と一対のＭＯＳトランジスタＭ5 〜Ｍ6 からなる出力
回路１０２とから構成されている。
構成を示す。この１／２ＶDD発生回路は、４つのＭＯＳ
トランジスタＭ1 〜Ｍ4 からなる基準電圧発生回路１０
０と一対のＭＯＳトランジスタＭ5 〜Ｍ6 からなる出力
回路１０２とから構成されている。
【０００７】基準電圧発生回路１００において、電源電
圧ＶDDを与える電源電圧端子１０４にＰ型ＭＯＳトラン
ジスタＭ1 のソース端子が接続され、アース電位ＶSSを
与えるアース端子１０６にＮ型ＭＯＳトランジスタＭ4
のソース端子が接続される。Ｐ型ＭＯＳトランジスタＭ
1 のドレイン端子にはＮ型ＭＯＳトランジスタＭ2 のド
レイン端子およびゲート端子が接続され、Ｎ型ＭＯＳト
ランジスタＭ4 のドレイン端子にＰ型ＭＯＳトランジス
タＭ3 のドレイン端子およびゲート端子が接続される。
Ｐ型ＭＯＳトランジスタＭ1 のゲート端子、Ｎ型ＭＯＳ
トランジスタＭ4 のゲート端子、Ｎ型ＭＯＳトランジス
タＭ2 のソース端子およびＰ型ＭＯＳトランジスタＭ3
のソース端子は相互に接続される。
圧ＶDDを与える電源電圧端子１０４にＰ型ＭＯＳトラン
ジスタＭ1 のソース端子が接続され、アース電位ＶSSを
与えるアース端子１０６にＮ型ＭＯＳトランジスタＭ4
のソース端子が接続される。Ｐ型ＭＯＳトランジスタＭ
1 のドレイン端子にはＮ型ＭＯＳトランジスタＭ2 のド
レイン端子およびゲート端子が接続され、Ｎ型ＭＯＳト
ランジスタＭ4 のドレイン端子にＰ型ＭＯＳトランジス
タＭ3 のドレイン端子およびゲート端子が接続される。
Ｐ型ＭＯＳトランジスタＭ1 のゲート端子、Ｎ型ＭＯＳ
トランジスタＭ4 のゲート端子、Ｎ型ＭＯＳトランジス
タＭ2 のソース端子およびＰ型ＭＯＳトランジスタＭ3
のソース端子は相互に接続される。
【０００８】出力回路１０２において、電源電圧端子１
０４にＮ型ＭＯＳトランジスタＭ5のドレイン端子が接
続され、アース端子１０６にＰ型ＭＯＳトランジスタＭ
6 のドレイン端子が接続される。Ｎ型ＭＯＳトランジス
タＭ5 のソース端子およびＰ型ＭＯＳトランジスタＭ6
のソース端子は相互接続され、かつ出力端子１０８に接
続される。Ｎ型ＭＯＳトランジスタＭ5 のゲート端子
は、Ｐ型ＭＯＳトランジスタＭ1 のソース端子およびＮ
型ＭＯＳトランジスタＭ2 のゲート端子に接続される。
Ｐ型ＭＯＳトランジスタＭ6 のゲート端子はＮ型ＭＯＳ
トランジスタＭ4のドレイン端子およびＰ型ＭＯＳトラ
ンジスタＭ3 のゲート端子に接続される。Ｎ型ＭＯＳト
ランジスタＭ5 は、基準電圧発生回路１００のＮ型ＭＯ
ＳトランジスタＭ2 と同じ構成を有しており、ほぼ等し
いしきい値電圧ＶTNを有している。Ｐ型ＭＯＳトランジ
スタＭ6 は、基準電圧発生回路１００のＰ型ＭＯＳトラ
ンジスタＭ3 と同じ構成を有しており、ほぼ等しいしき
い値電圧ＶTPを有している。出力端子１０８は、キャパ
シタンスを有する負荷回路たとえばメモリアレイ回路の
各ビット線対および各メモリセルプレートに電気的に接
続される。
０４にＮ型ＭＯＳトランジスタＭ5のドレイン端子が接
続され、アース端子１０６にＰ型ＭＯＳトランジスタＭ
6 のドレイン端子が接続される。Ｎ型ＭＯＳトランジス
タＭ5 のソース端子およびＰ型ＭＯＳトランジスタＭ6
のソース端子は相互接続され、かつ出力端子１０８に接
続される。Ｎ型ＭＯＳトランジスタＭ5 のゲート端子
は、Ｐ型ＭＯＳトランジスタＭ1 のソース端子およびＮ
型ＭＯＳトランジスタＭ2 のゲート端子に接続される。
Ｐ型ＭＯＳトランジスタＭ6 のゲート端子はＮ型ＭＯＳ
トランジスタＭ4のドレイン端子およびＰ型ＭＯＳトラ
ンジスタＭ3 のゲート端子に接続される。Ｎ型ＭＯＳト
ランジスタＭ5 は、基準電圧発生回路１００のＮ型ＭＯ
ＳトランジスタＭ2 と同じ構成を有しており、ほぼ等し
いしきい値電圧ＶTNを有している。Ｐ型ＭＯＳトランジ
スタＭ6 は、基準電圧発生回路１００のＰ型ＭＯＳトラ
ンジスタＭ3 と同じ構成を有しており、ほぼ等しいしき
い値電圧ＶTPを有している。出力端子１０８は、キャパ
シタンスを有する負荷回路たとえばメモリアレイ回路の
各ビット線対および各メモリセルプレートに電気的に接
続される。
【０００９】かかる構成の１／２ＶDD発生回路では、基
準電圧発生回路１００のＮ型ＭＯＳトランジスタＭ2 と
Ｐ型ＭＯＳトランジスタＭ3 との間のノードｎP に第１
の基準電圧１／２ＶDDが得られるように回路設計がなさ
れる。これにより、Ｎ型ＭＯＳトランジスタＭ2 のゲー
ト端子には第２の基準電圧（１／２ＶDD＋ＶTN）が得ら
れ、Ｐ型ＭＯＳトランジスタＭ3 のゲート端子には第３
の基準電圧（１／２ＶDD−ＶTP）が得られる。Ｎ型ＭＯ
ＳトランジスタＭ2 とＮ型ＭＯＳトランジスタＭ5 、Ｐ
型ＭＯＳトランジスタＭ3 とＰ型ＭＯＳトランジスタＭ
6 とはそれぞれカレントミラー回路を構成しているた
め、Ｎ型ＭＯＳトランジスタＭ5 とＰ型ＭＯＳトランジ
スタＭ6 との間のノードつまり出力端子１０８には第１
の基準電圧１／２ＶDDに等しい出力電圧１／２ＶDDが得
られる。
準電圧発生回路１００のＮ型ＭＯＳトランジスタＭ2 と
Ｐ型ＭＯＳトランジスタＭ3 との間のノードｎP に第１
の基準電圧１／２ＶDDが得られるように回路設計がなさ
れる。これにより、Ｎ型ＭＯＳトランジスタＭ2 のゲー
ト端子には第２の基準電圧（１／２ＶDD＋ＶTN）が得ら
れ、Ｐ型ＭＯＳトランジスタＭ3 のゲート端子には第３
の基準電圧（１／２ＶDD−ＶTP）が得られる。Ｎ型ＭＯ
ＳトランジスタＭ2 とＮ型ＭＯＳトランジスタＭ5 、Ｐ
型ＭＯＳトランジスタＭ3 とＰ型ＭＯＳトランジスタＭ
6 とはそれぞれカレントミラー回路を構成しているた
め、Ｎ型ＭＯＳトランジスタＭ5 とＰ型ＭＯＳトランジ
スタＭ6 との間のノードつまり出力端子１０８には第１
の基準電圧１／２ＶDDに等しい出力電圧１／２ＶDDが得
られる。
【００１０】負荷回路等の外部回路の変動によって出力
端子１０８上の電圧レベルが１／２ＶDDからわずかでも
低下すると、出力回路１０２のＮ型ＭＯＳトランジスタ
Ｍ5でゲート・ソース間電圧ＶGSがしきい値電圧ＶTNを
越え、このトランジスタＭ5がオンする。これにより、
電源電圧端子１０４より電流が出力端子１０８を通って
負荷回路へ流れ込む。負荷回路は容量性の負荷であるか
ら、電流が流れ込むことによって、負荷回路の電位が上
昇する。こうして出力電圧レベルが１／２ＶDDまで上昇
（回復）すると、トランジスタＭ5 はオフになる。ま
た、出力電圧レベルが１／２ＶDDからわずかでも上昇す
ると、出力回路１０２のＰ型ＭＯＳトランジスタＭ6 で
ゲート・ソース間電圧ＶGSがしきい値電圧ＶTPを越え
て、このトランジスタＭ6 がオンする。これによって、
出力端子１０８を介して負荷回路からアース端子１０６
に電流が引き込まれ、負荷回路の電位は下がる。こうし
て出力電圧レベルが１／２ＶDDまで降下（回復）する
と、トランジスタＭ6 はオフ状態になる。
端子１０８上の電圧レベルが１／２ＶDDからわずかでも
低下すると、出力回路１０２のＮ型ＭＯＳトランジスタ
Ｍ5でゲート・ソース間電圧ＶGSがしきい値電圧ＶTNを
越え、このトランジスタＭ5がオンする。これにより、
電源電圧端子１０４より電流が出力端子１０８を通って
負荷回路へ流れ込む。負荷回路は容量性の負荷であるか
ら、電流が流れ込むことによって、負荷回路の電位が上
昇する。こうして出力電圧レベルが１／２ＶDDまで上昇
（回復）すると、トランジスタＭ5 はオフになる。ま
た、出力電圧レベルが１／２ＶDDからわずかでも上昇す
ると、出力回路１０２のＰ型ＭＯＳトランジスタＭ6 で
ゲート・ソース間電圧ＶGSがしきい値電圧ＶTPを越え
て、このトランジスタＭ6 がオンする。これによって、
出力端子１０８を介して負荷回路からアース端子１０６
に電流が引き込まれ、負荷回路の電位は下がる。こうし
て出力電圧レベルが１／２ＶDDまで降下（回復）する
と、トランジスタＭ6 はオフ状態になる。
【００１１】
【発明が解決しようとする課題】上記のように、従来の
１／２ＶDD発生回路では、出力電圧の変動に対して出力
トランジスタＭ5 ，Ｍ6 のゲート・ソース間電圧ＶGSが
変化するのを利用して、それらのトランジスタＭ5 ，Ｍ
6 の片方を線形領域で導通させ、出力電圧の変動を是正
するように電源電圧から出力端子１０８側に電流を流し
込みもしくは出力端子１０８側からアース端子１０６に
電流を引き込むようにしている。しかし、ＭＯＳトラン
ジスタＭ5 ，Ｍ6 を線形領域で導通させて流せる電流は
小さく、出力電圧レベルを正常値（１／２ＶDD付近）ま
で回復させるには相当長い時間を必要とする。
１／２ＶDD発生回路では、出力電圧の変動に対して出力
トランジスタＭ5 ，Ｍ6 のゲート・ソース間電圧ＶGSが
変化するのを利用して、それらのトランジスタＭ5 ，Ｍ
6 の片方を線形領域で導通させ、出力電圧の変動を是正
するように電源電圧から出力端子１０８側に電流を流し
込みもしくは出力端子１０８側からアース端子１０６に
電流を引き込むようにしている。しかし、ＭＯＳトラン
ジスタＭ5 ，Ｍ6 を線形領域で導通させて流せる電流は
小さく、出力電圧レベルを正常値（１／２ＶDD付近）ま
で回復させるには相当長い時間を必要とする。
【００１２】一方、ＤＲＡＭの集積度は１Ｍ，４Ｍ，１
６Ｍ，６４Ｍ，…と日進月歩で指数関数的に向上し、リ
フレッシュサイクルで一度に活性化されるビット線対の
本数も数Ｋ、数十Ｋ，…と増加しており、１／２ＶDD発
生回路に接続される負荷回路のキャパシタンスはますま
す増大する傾向にある。負荷回路のキャパシタンスが大
きくなるほど、出力電圧の変動に対して、より多くの電
流を供給しまたは引き込まなければならなくなる。ま
た、ＤＲＡＭの集積度が上がるにつれてメモリサイクル
ないしプリチャージ時間はますます短縮されるため、電
圧回復動作にもより一層の高速性が要求されてくる。し
かるに、従来の１／２ＶDD発生回路は、上記のように電
流供給または引込みの能力ないし速度に限界があり、超
メガビットクラスの大容量ＤＲＡＭの要求に適うもので
はなかった。
６Ｍ，６４Ｍ，…と日進月歩で指数関数的に向上し、リ
フレッシュサイクルで一度に活性化されるビット線対の
本数も数Ｋ、数十Ｋ，…と増加しており、１／２ＶDD発
生回路に接続される負荷回路のキャパシタンスはますま
す増大する傾向にある。負荷回路のキャパシタンスが大
きくなるほど、出力電圧の変動に対して、より多くの電
流を供給しまたは引き込まなければならなくなる。ま
た、ＤＲＡＭの集積度が上がるにつれてメモリサイクル
ないしプリチャージ時間はますます短縮されるため、電
圧回復動作にもより一層の高速性が要求されてくる。し
かるに、従来の１／２ＶDD発生回路は、上記のように電
流供給または引込みの能力ないし速度に限界があり、超
メガビットクラスの大容量ＤＲＡＭの要求に適うもので
はなかった。
【００１３】本発明は、かかる問題点に鑑みてなされた
もので、電流供給または引込み能力および速度を大幅に
向上させ、超メガビットクラスの大容量ＤＲＡＭにも十
分余裕をもって対応できる１／２ＶDD発生回路を提供す
ることを目的とする。
もので、電流供給または引込み能力および速度を大幅に
向上させ、超メガビットクラスの大容量ＤＲＡＭにも十
分余裕をもって対応できる１／２ＶDD発生回路を提供す
ることを目的とする。
【００１４】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の電圧発生回路は、キャパシタンスを有する
負荷回路に対して所定の電圧を供給する電圧発生回路に
おいて、所定の電源電圧を与える電源電圧端子と、前記
電源電圧端子とアース端子とに接続され、前記電源電圧
に対応した所定の基準電圧を発生する基準電圧発生回路
と、前記負荷回路に電気的に接続された出力端子と、前
記基準電圧発生回路と前記出力端子とに接続され、前記
基準電圧と前記出力端子上の出力電圧との差が所定の値
を越えているか否かに応じて第１の状態もしくは第２の
状態をとる出力電圧検知回路と、前記出力電圧検知回路
と前記出力端子と前記電源電圧端子もしくはアース端子
とに接続され、前記出力電圧検知回路の状態に応じて条
件的にほぼ飽和領域で導通して前記電源電圧端子より前
記出力端子に電流を流し込みもしくは前記出力端子より
アース端子に電流を引き込む出力トランジスタとを有す
る構成とした。
め、本発明の電圧発生回路は、キャパシタンスを有する
負荷回路に対して所定の電圧を供給する電圧発生回路に
おいて、所定の電源電圧を与える電源電圧端子と、前記
電源電圧端子とアース端子とに接続され、前記電源電圧
に対応した所定の基準電圧を発生する基準電圧発生回路
と、前記負荷回路に電気的に接続された出力端子と、前
記基準電圧発生回路と前記出力端子とに接続され、前記
基準電圧と前記出力端子上の出力電圧との差が所定の値
を越えているか否かに応じて第１の状態もしくは第２の
状態をとる出力電圧検知回路と、前記出力電圧検知回路
と前記出力端子と前記電源電圧端子もしくはアース端子
とに接続され、前記出力電圧検知回路の状態に応じて条
件的にほぼ飽和領域で導通して前記電源電圧端子より前
記出力端子に電流を流し込みもしくは前記出力端子より
アース端子に電流を引き込む出力トランジスタとを有す
る構成とした。
【００１５】また、本発明の第１の１／２ＶDD発生回路
は、キャパシタンスを有する負荷回路に対して電源電圧
（ＶDD）のほぼ１／２の電圧（１／２ＶDD）を供給する
１／２ＶDD発生回路において、前記電源電圧を与える電
源電圧端子と、前記電源電圧端子とアース端子とに接続
され、前記電源電圧に対応した所定の基準電圧を発生す
る基準電圧発生回路と、前記負荷回路に電気的に接続さ
れた出力端子と、前記基準電圧発生回路と前記出力端子
とに接続され、前記基準電圧と前記出力端子上の出力電
圧との差が所定の値を越えているか否かに応じて第１の
状態もしくは第２の状態をとる出力電圧検知回路と、前
記出力電圧検知回路と前記出力端子と前記電源電圧端子
もしくはアース端子とに接続され、前記出力電圧検知回
路の状態に応じて条件的にほぼ飽和領域で導通して前記
電源電圧端子より前記出力端子に電流を流し込みもしく
は前記出力端子よりアース端子に電流を引き込む出力ト
ランジスタとを有する構成とした。
は、キャパシタンスを有する負荷回路に対して電源電圧
（ＶDD）のほぼ１／２の電圧（１／２ＶDD）を供給する
１／２ＶDD発生回路において、前記電源電圧を与える電
源電圧端子と、前記電源電圧端子とアース端子とに接続
され、前記電源電圧に対応した所定の基準電圧を発生す
る基準電圧発生回路と、前記負荷回路に電気的に接続さ
れた出力端子と、前記基準電圧発生回路と前記出力端子
とに接続され、前記基準電圧と前記出力端子上の出力電
圧との差が所定の値を越えているか否かに応じて第１の
状態もしくは第２の状態をとる出力電圧検知回路と、前
記出力電圧検知回路と前記出力端子と前記電源電圧端子
もしくはアース端子とに接続され、前記出力電圧検知回
路の状態に応じて条件的にほぼ飽和領域で導通して前記
電源電圧端子より前記出力端子に電流を流し込みもしく
は前記出力端子よりアース端子に電流を引き込む出力ト
ランジスタとを有する構成とした。
【００１６】また、本発明の第２の１／２ＶDD発生回路
は、キャパシタンスを有する負荷回路に対して電源電圧
（ＶDD）のほぼ１／２の電圧（１／２ＶDD）を供給する
１／２ＶDD発生回路において、前記電源電圧を与える電
源電圧端子と、前記電源電圧端子とアース端子とに接続
され、前記電源電圧に対応した所定の基準電圧を発生す
る基準電圧発生回路と、前記負荷回路に電気的に接続さ
れた出力端子と、前記基準電圧発生回路と前記出力端子
とに接続され、前記基準電圧と前記出力端子上の出力電
圧との差が所定の値を越えているか否かに応じて第１の
状態もしくは第２の状態をとる出力電圧検知回路と、前
記出力電圧検知回路と前記出力端子と前記電源電圧端子
もしくはアース端子とに接続され、前記出力電圧検知回
路の状態に応じて条件的にほぼ飽和領域で導通して前記
電源電圧端子より前記出力端子に電流を流し込みもしく
は前記出力端子よりアース端子に電流を引き込む第１の
出力トランジスタと、前記基準電圧発生回路と前記出力
端子と前記電源電圧端子もしくはアース端子とに接続さ
れ、前記基準電圧と前記出力端子上の出力電圧との差に
応じてほぼ線形領域で導通して前記電源電圧端子より前
記出力端子に電流を流し込みもしくは前記出力端子より
アース端子に電流を引き込む第２の出力トランジスタと
を有する構成とした。
は、キャパシタンスを有する負荷回路に対して電源電圧
（ＶDD）のほぼ１／２の電圧（１／２ＶDD）を供給する
１／２ＶDD発生回路において、前記電源電圧を与える電
源電圧端子と、前記電源電圧端子とアース端子とに接続
され、前記電源電圧に対応した所定の基準電圧を発生す
る基準電圧発生回路と、前記負荷回路に電気的に接続さ
れた出力端子と、前記基準電圧発生回路と前記出力端子
とに接続され、前記基準電圧と前記出力端子上の出力電
圧との差が所定の値を越えているか否かに応じて第１の
状態もしくは第２の状態をとる出力電圧検知回路と、前
記出力電圧検知回路と前記出力端子と前記電源電圧端子
もしくはアース端子とに接続され、前記出力電圧検知回
路の状態に応じて条件的にほぼ飽和領域で導通して前記
電源電圧端子より前記出力端子に電流を流し込みもしく
は前記出力端子よりアース端子に電流を引き込む第１の
出力トランジスタと、前記基準電圧発生回路と前記出力
端子と前記電源電圧端子もしくはアース端子とに接続さ
れ、前記基準電圧と前記出力端子上の出力電圧との差に
応じてほぼ線形領域で導通して前記電源電圧端子より前
記出力端子に電流を流し込みもしくは前記出力端子より
アース端子に電流を引き込む第２の出力トランジスタと
を有する構成とした。
【００１７】
【作用】本発明の電圧発生回路または１／２ＶDD発生回
路では、負荷回路に電気的に接続された出力端子上の出
力電圧が所定のレベル範囲から変動すると、出力電圧検
知回路の状態がたとえば第１の状態から第２の状態に変
化する。そうすると、この出力電圧検知回路の状態変化
に応動して出力トランジスタがほぼ飽和領域で導通す
る。これにより、このほぼ飽和領域で導通した出力トラ
ンジスタを介して電源電圧端子より大電流が出力端子側
に勢い良く流れ込み、もしくは出力端子側よりアース端
子に大電流が勢い良く引き込まれる。負荷回路はキャパ
シタンスを有しているので、出力トランジスタによる大
電流の供給または引き抜きによって電圧変動が速やかに
補償され、出力電圧は短時間の内に正常レベルまで回復
する。
路では、負荷回路に電気的に接続された出力端子上の出
力電圧が所定のレベル範囲から変動すると、出力電圧検
知回路の状態がたとえば第１の状態から第２の状態に変
化する。そうすると、この出力電圧検知回路の状態変化
に応動して出力トランジスタがほぼ飽和領域で導通す
る。これにより、このほぼ飽和領域で導通した出力トラ
ンジスタを介して電源電圧端子より大電流が出力端子側
に勢い良く流れ込み、もしくは出力端子側よりアース端
子に大電流が勢い良く引き込まれる。負荷回路はキャパ
シタンスを有しているので、出力トランジスタによる大
電流の供給または引き抜きによって電圧変動が速やかに
補償され、出力電圧は短時間の内に正常レベルまで回復
する。
【００１８】
【実施例】以下、図１〜図４を参照して本発明の一実施
例を説明する。
例を説明する。
【００１９】図１は、この実施例による１／２ＶDD発生
回路の構成を示す。この１／２ＶDD発生回路は、４つの
ＭＯＳトランジスタＭＰ１Ａ，ＭＮ１Ｂ，ＭＮ２Ａ，Ｍ
Ｐ２Ｂからなる基準電圧発生回路１０と、一対のＭＯＳ
トランジスタＭＮ３Ａ，ＭＰ３Ｂ（第２の出力トランジ
スタ）からなるアナログ出力回路１２と、４つのＭＯＳ
トランジスタＭＰ４Ａ，ＭＮ５Ａ，ＭＰ５Ｂ，ＭＮ４Ｂ
からなる出力電圧検知回路１４と、一対のＭＯＳトラン
ジスタＭＰ６Ａ，ＭＮ６Ｂ（第１の出力トランジスタ）
からなるディジタル出力回路１６とから構成される。
回路の構成を示す。この１／２ＶDD発生回路は、４つの
ＭＯＳトランジスタＭＰ１Ａ，ＭＮ１Ｂ，ＭＮ２Ａ，Ｍ
Ｐ２Ｂからなる基準電圧発生回路１０と、一対のＭＯＳ
トランジスタＭＮ３Ａ，ＭＰ３Ｂ（第２の出力トランジ
スタ）からなるアナログ出力回路１２と、４つのＭＯＳ
トランジスタＭＰ４Ａ，ＭＮ５Ａ，ＭＰ５Ｂ，ＭＮ４Ｂ
からなる出力電圧検知回路１４と、一対のＭＯＳトラン
ジスタＭＰ６Ａ，ＭＮ６Ｂ（第１の出力トランジスタ）
からなるディジタル出力回路１６とから構成される。
【００２０】基準電圧発生回路１０およびアナログ出力
回路１２は従来のもの（図５の基準電圧発生回路１００
および出力回路１０２）と共通する回路である。
回路１２は従来のもの（図５の基準電圧発生回路１００
および出力回路１０２）と共通する回路である。
【００２１】すなわち、基準電圧発生回路１０におい
て、電源電圧ＶDDを与える電源電圧端子１８にＰ型ＭＯ
ＳトランジスタＭＰ１Ａのソース端子が接続され、アー
ス電位ＶSSを与えるアース端子２０にＮ型ＭＯＳトラン
ジスタＭＮ１Ｂのソース端子が接続される。Ｐ型ＭＯＳ
トランジスタＭＰ１Ａのドレイン端子にはＮ型ＭＯＳト
ランジスタＭＮ２Ａのドレイン端子およびゲート端子が
接続され、Ｎ型ＭＯＳトランジスタＭＮ１Ｂのドレイン
端子にはＰ型ＭＯＳトランジスタＭＰ２Ｂのドレイン端
子およびゲート端子が接続される。Ｐ型ＭＯＳトランジ
スタＭＰ１Ａのゲート端子、Ｎ型ＭＯＳトランジスタＭ
Ｎ１Ｂのゲート端子、Ｎ型ＭＯＳトランジスタＭＮ２Ａ
のソース端子およびＰ型ＭＯＳトランジスタＭＰ２Ｂの
ソース端子は相互に接続される。
て、電源電圧ＶDDを与える電源電圧端子１８にＰ型ＭＯ
ＳトランジスタＭＰ１Ａのソース端子が接続され、アー
ス電位ＶSSを与えるアース端子２０にＮ型ＭＯＳトラン
ジスタＭＮ１Ｂのソース端子が接続される。Ｐ型ＭＯＳ
トランジスタＭＰ１Ａのドレイン端子にはＮ型ＭＯＳト
ランジスタＭＮ２Ａのドレイン端子およびゲート端子が
接続され、Ｎ型ＭＯＳトランジスタＭＮ１Ｂのドレイン
端子にはＰ型ＭＯＳトランジスタＭＰ２Ｂのドレイン端
子およびゲート端子が接続される。Ｐ型ＭＯＳトランジ
スタＭＰ１Ａのゲート端子、Ｎ型ＭＯＳトランジスタＭ
Ｎ１Ｂのゲート端子、Ｎ型ＭＯＳトランジスタＭＮ２Ａ
のソース端子およびＰ型ＭＯＳトランジスタＭＰ２Ｂの
ソース端子は相互に接続される。
【００２２】また、アナログ出力回路１２において、電
源電圧端子１８にＮ型ＭＯＳトランジスタＭＮ３Ａのド
レイン端子が接続され、アース端子２０にＰ型ＭＯＳト
ランジスタＭＰ３Ｂのドレイン端子が接続される。Ｎ型
ＭＯＳトランジスタＭＮ３Ａのソース端子およびＰ型Ｍ
ＯＳトランジスタＭＰ３Ｂのソース端子は相互接続さ
れ、かつ出力端子２２に接続される。Ｎ型ＭＯＳトラン
ジスタＭＮ３Ａのゲート端子は、Ｐ型ＭＯＳトランジス
タＭＰ１Ａのソース端子およびＮ型ＭＯＳトランジスタ
ＭＮ２Ａのゲート端子に接続される。Ｐ型ＭＯＳトラン
ジスタＭＰ３Ｂのゲート端子は、Ｎ型ＭＯＳトランジス
タＭＮ１Ｂのドレイン端子およびＰ型ＭＯＳトランジス
タＭＰ２Ｂのゲート端子に接続される。Ｎ型ＭＯＳトラ
ンジスタＭＮ３ＡおよびＰ型ＭＯＳトランジスタＭＰ３
Ｂは、基準電圧発生回路１０のＮ型ＭＯＳトランジスタ
ＭＮ２ＡおよびＰ型ＭＯＳトランジスタＭＰ２Ｂとほぼ
同一の構成を有しており、それらのトランジスタＭＮ２
Ａ，ＭＰ２Ｂのしきい値電圧ＶTN，ＶTPとほぼ等しいし
きい値電圧ＶTN3 ，ＶTP3 を有している。
源電圧端子１８にＮ型ＭＯＳトランジスタＭＮ３Ａのド
レイン端子が接続され、アース端子２０にＰ型ＭＯＳト
ランジスタＭＰ３Ｂのドレイン端子が接続される。Ｎ型
ＭＯＳトランジスタＭＮ３Ａのソース端子およびＰ型Ｍ
ＯＳトランジスタＭＰ３Ｂのソース端子は相互接続さ
れ、かつ出力端子２２に接続される。Ｎ型ＭＯＳトラン
ジスタＭＮ３Ａのゲート端子は、Ｐ型ＭＯＳトランジス
タＭＰ１Ａのソース端子およびＮ型ＭＯＳトランジスタ
ＭＮ２Ａのゲート端子に接続される。Ｐ型ＭＯＳトラン
ジスタＭＰ３Ｂのゲート端子は、Ｎ型ＭＯＳトランジス
タＭＮ１Ｂのドレイン端子およびＰ型ＭＯＳトランジス
タＭＰ２Ｂのゲート端子に接続される。Ｎ型ＭＯＳトラ
ンジスタＭＮ３ＡおよびＰ型ＭＯＳトランジスタＭＰ３
Ｂは、基準電圧発生回路１０のＮ型ＭＯＳトランジスタ
ＭＮ２ＡおよびＰ型ＭＯＳトランジスタＭＰ２Ｂとほぼ
同一の構成を有しており、それらのトランジスタＭＮ２
Ａ，ＭＰ２Ｂのしきい値電圧ＶTN，ＶTPとほぼ等しいし
きい値電圧ＶTN3 ，ＶTP3 を有している。
【００２３】したがって、従来と同様に、基準電圧発生
回路１０では、Ｎ型ＭＯＳトランジスタＭＮ２ＡとＰ型
ＭＯＳトランジスタＭＰ２Ｂとの間のノードＮP に第１
の基準電圧１／２ＶDDが得られるように回路設計がなさ
れる。これにより、Ｎ型ＭＯＳトランジスタＭＮ２Ａの
ゲート端子およびドレイン端子（ノードＮA ）には第２
の基準電圧（１／２ＶDD＋ＶTN）が得られ、Ｐ型ＭＯＳ
トランジスタＭＰ２Ｂのゲート端子およびドレイン端子
（ノードＮB ）には第３の基準電圧（１／２ＶDD−ＶT
P）が得られる。また、Ｎ型ＭＯＳトランジスタＭＮ２
ＡとＮ型ＭＯＳトランジスタＭＮ３Ａ、Ｐ型ＭＯＳトラ
ンジスタＭＰ２ＢとＰ型ＭＯＳトランジスタＭＰ３Ｂと
はそれぞれカレントミラー回路を構成しているため、Ｎ
型ＭＯＳトランジスタＭＮ３ＡとＰ型ＭＯＳトランジス
タＭＰ３Ｂとの間のノードつまり出力端子２２には第１
の基準電圧１／２ＶDDにほぼ等しい出力電圧ＶOUT が得
られる。
回路１０では、Ｎ型ＭＯＳトランジスタＭＮ２ＡとＰ型
ＭＯＳトランジスタＭＰ２Ｂとの間のノードＮP に第１
の基準電圧１／２ＶDDが得られるように回路設計がなさ
れる。これにより、Ｎ型ＭＯＳトランジスタＭＮ２Ａの
ゲート端子およびドレイン端子（ノードＮA ）には第２
の基準電圧（１／２ＶDD＋ＶTN）が得られ、Ｐ型ＭＯＳ
トランジスタＭＰ２Ｂのゲート端子およびドレイン端子
（ノードＮB ）には第３の基準電圧（１／２ＶDD−ＶT
P）が得られる。また、Ｎ型ＭＯＳトランジスタＭＮ２
ＡとＮ型ＭＯＳトランジスタＭＮ３Ａ、Ｐ型ＭＯＳトラ
ンジスタＭＰ２ＢとＰ型ＭＯＳトランジスタＭＰ３Ｂと
はそれぞれカレントミラー回路を構成しているため、Ｎ
型ＭＯＳトランジスタＭＮ３ＡとＰ型ＭＯＳトランジス
タＭＰ３Ｂとの間のノードつまり出力端子２２には第１
の基準電圧１／２ＶDDにほぼ等しい出力電圧ＶOUT が得
られる。
【００２４】出力電圧検知回路１４およびディジタル出
力回路１６は、本実施例で新たに設けられた回路であ
る。
力回路１６は、本実施例で新たに設けられた回路であ
る。
【００２５】出力電圧検知回路１４において、電源電圧
端子１８にＰ型ＭＯＳトランジスタＭＰ４Ａのソース端
子が接続され、アース端子２０にＮ型ＭＯＳトランジス
タＭＮ４Ｂのソース端子が接続される。Ｐ型ＭＯＳトラ
ンジスタＭＰ４Ａのドレイン端子にＮ型ＭＯＳトランジ
スタＭＮ５Ａのドレイン端子が接続され、Ｎ型ＭＯＳト
ランジスタＭＮ４Ｂのドレイン端子にＰ型ＭＯＳトラン
ジスタＭＰ５Ｂのドレイン端子が接続される。Ｎ型ＭＯ
ＳトランジスタＭＮ５Ａのソース端子とＰ型ＭＯＳトラ
ンジスタＭＰ５Ｂのソース端子は相互接続され、かつ出
力端子２２に接続される。
端子１８にＰ型ＭＯＳトランジスタＭＰ４Ａのソース端
子が接続され、アース端子２０にＮ型ＭＯＳトランジス
タＭＮ４Ｂのソース端子が接続される。Ｐ型ＭＯＳトラ
ンジスタＭＰ４Ａのドレイン端子にＮ型ＭＯＳトランジ
スタＭＮ５Ａのドレイン端子が接続され、Ｎ型ＭＯＳト
ランジスタＭＮ４Ｂのドレイン端子にＰ型ＭＯＳトラン
ジスタＭＰ５Ｂのドレイン端子が接続される。Ｎ型ＭＯ
ＳトランジスタＭＮ５Ａのソース端子とＰ型ＭＯＳトラ
ンジスタＭＰ５Ｂのソース端子は相互接続され、かつ出
力端子２２に接続される。
【００２６】Ｐ型ＭＯＳトランジスタＭＰ４ＡおよびＮ
型ＭＯＳトランジスタＭＮ４Ｂのそれぞれのゲート端子
は、基準電圧発生回路１０のノードＮP に接続される。
Ｎ型ＭＯＳトランジスタＭＮ５Ａのゲート端子は基準電
圧発生回路１０のＮ型ＭＯＳトランジスタＭＮ２Ａのド
レイン端子およびゲート端子（ノードＮA ）に接続さ
れ、Ｐ型ＭＯＳトランジスタＭＰ５Ｂのゲート端子は基
準電圧発生回路１０のＰ型ＭＯＳトランジスタＭＰ２Ｂ
のドレイン端子およびゲート端子（ノードＮB ）に接続
される。
型ＭＯＳトランジスタＭＮ４Ｂのそれぞれのゲート端子
は、基準電圧発生回路１０のノードＮP に接続される。
Ｎ型ＭＯＳトランジスタＭＮ５Ａのゲート端子は基準電
圧発生回路１０のＮ型ＭＯＳトランジスタＭＮ２Ａのド
レイン端子およびゲート端子（ノードＮA ）に接続さ
れ、Ｐ型ＭＯＳトランジスタＭＰ５Ｂのゲート端子は基
準電圧発生回路１０のＰ型ＭＯＳトランジスタＭＰ２Ｂ
のドレイン端子およびゲート端子（ノードＮB ）に接続
される。
【００２７】Ｎ型ＭＯＳトランジスタＭＮ５ＡおよびＰ
型ＭＯＳトランジスタＭＰ５Ｂのしきい値電圧ＶTN5 ，
ＶTP5 は、アナログ出力回路１２のＮ型ＭＯＳトランジ
スタＭＮ３ＡおよびＰ型ＭＯＳトランジスタＭＰ３Ｂの
しきい値電圧ＶTN3 ，ＶTP3よりも幾らか大きな値に選
ばれる。たとえば、ＶTN3 ，ＶTP3 が０．８ボルトの場
合、ＶTN5 ，ＶTP5 は０．９ボルトに選ばれる。
型ＭＯＳトランジスタＭＰ５Ｂのしきい値電圧ＶTN5 ，
ＶTP5 は、アナログ出力回路１２のＮ型ＭＯＳトランジ
スタＭＮ３ＡおよびＰ型ＭＯＳトランジスタＭＰ３Ｂの
しきい値電圧ＶTN3 ，ＶTP3よりも幾らか大きな値に選
ばれる。たとえば、ＶTN3 ，ＶTP3 が０．８ボルトの場
合、ＶTN5 ，ＶTP5 は０．９ボルトに選ばれる。
【００２８】ディジタル出力回路１６において、電源電
圧端子１８にＰ型ＭＯＳトランジスタＭＰ６Ａのソース
端子が接続され、アース端子２０にＮ型ＭＯＳトランジ
スタＭＮ６Ｂのソース端子が接続される。Ｐ型ＭＯＳト
ランジスタＭＰ６Ａのドレイン端子およびＮ型ＭＯＳト
ランジスタＭＮ６Ｂのドレイン端子は相互接続され、か
つ出力端子２２に接続される。Ｐ型ＭＯＳトランジスタ
ＭＰ６Ａのゲート端子は出力電圧検知回路１４のＰ型Ｍ
ＯＳトランジスタＭＰ４Ａのドレイン端子およびＮ型Ｍ
ＯＳトランジスタＭＮ５Ａのドレイン端子（ノードＮC
）に接続され、Ｎ型ＭＯＳトランジスタＭＮ６Ｂのゲ
ート端子は出力電圧検知回路１４のＮ型ＭＯＳトランジ
スタＭＮ４Ｂのドレイン端子およびＰ型ＭＯＳトランジ
スタＭＰ５Ｂのドレイン端子（ノードＮD ）に接続され
る。
圧端子１８にＰ型ＭＯＳトランジスタＭＰ６Ａのソース
端子が接続され、アース端子２０にＮ型ＭＯＳトランジ
スタＭＮ６Ｂのソース端子が接続される。Ｐ型ＭＯＳト
ランジスタＭＰ６Ａのドレイン端子およびＮ型ＭＯＳト
ランジスタＭＮ６Ｂのドレイン端子は相互接続され、か
つ出力端子２２に接続される。Ｐ型ＭＯＳトランジスタ
ＭＰ６Ａのゲート端子は出力電圧検知回路１４のＰ型Ｍ
ＯＳトランジスタＭＰ４Ａのドレイン端子およびＮ型Ｍ
ＯＳトランジスタＭＮ５Ａのドレイン端子（ノードＮC
）に接続され、Ｎ型ＭＯＳトランジスタＭＮ６Ｂのゲ
ート端子は出力電圧検知回路１４のＮ型ＭＯＳトランジ
スタＭＮ４Ｂのドレイン端子およびＰ型ＭＯＳトランジ
スタＭＰ５Ｂのドレイン端子（ノードＮD ）に接続され
る。
【００２９】出力端子２２は、キャパシタンスを有する
負荷回路たとえばＤＲＡＭのメモリアレイ回路の各ビッ
ト線対および各メモリセルプレートに電気的に接続され
る。
負荷回路たとえばＤＲＡＭのメモリアレイ回路の各ビッ
ト線対および各メモリセルプレートに電気的に接続され
る。
【００３０】次に、本実施例における１／２ＶDD発生回
路の動作を説明する。一例として、電源電圧ＶDDが３．
３ボルトで、出力電圧（１／２ＶDD）の基準値が１．６
５ボルトに定められ、出力電圧（１／２ＶDD）の正常ま
たは許容範囲が（１．６５±０．１）ボルトに設定され
ている場合について説明する。
路の動作を説明する。一例として、電源電圧ＶDDが３．
３ボルトで、出力電圧（１／２ＶDD）の基準値が１．６
５ボルトに定められ、出力電圧（１／２ＶDD）の正常ま
たは許容範囲が（１．６５±０．１）ボルトに設定され
ている場合について説明する。
【００３１】この場合、出力電圧（１／２ＶDD）のマー
ジンが±０．１ボルトなので、アナログ出力回路１２の
Ｎ型ＭＯＳトランジスタＭＮ３ＡおよびＰ型ＭＯＳトラ
ンジスタＭＰ３Ｂのしきい値電圧ＶTN3 ，ＶTP3 に対し
て出力電圧検知回路１４のＮ型ＭＯＳトランジスタＭＮ
５ＡおよびＰ型ＭＯＳトランジスタＭＰ５Ｂのしきい値
電圧ＶTN5 ，ＶTP5 がマージン幅（０．１ボルト）だけ
大きな値に選ばれる。したがって、たとえばＶTN3 ，Ｖ
TP3 が０．９ボルトに選ばれ、ＶTN5 ，ＶTP5は１．０
ボルトに選ばれる。
ジンが±０．１ボルトなので、アナログ出力回路１２の
Ｎ型ＭＯＳトランジスタＭＮ３ＡおよびＰ型ＭＯＳトラ
ンジスタＭＰ３Ｂのしきい値電圧ＶTN3 ，ＶTP3 に対し
て出力電圧検知回路１４のＮ型ＭＯＳトランジスタＭＮ
５ＡおよびＰ型ＭＯＳトランジスタＭＰ５Ｂのしきい値
電圧ＶTN5 ，ＶTP5 がマージン幅（０．１ボルト）だけ
大きな値に選ばれる。したがって、たとえばＶTN3 ，Ｖ
TP3 が０．９ボルトに選ばれ、ＶTN5 ，ＶTP5は１．０
ボルトに選ばれる。
【００３２】基準電圧発生回路１０において、ノードＮ
P には第１の基準電圧として１．６５ボルトが常時安定
に得られ、ノードＮA には第２の基準電圧として２．５
５（１．６５＋０．９）ボルトが常時安定に得られ、ノ
ードＮB には第３の基準電圧として０．７５（１．６５
−０．９）ボルトが常時安定に得られる。ノードＮAに
得られる第２の基準電圧（２．５５ボルト）は、アナロ
グ出力回路１２のＮ型ＭＯＳトランジスタＭＮ３Ａのゲ
ート端子に与えられるとともに、出力電圧検知回路１４
のＮ型ＭＯＳトランジスタＭＮ５Ａのゲート端子に与え
られる。ノードＮB に得られる第３の基準電圧（０．７
５ボルト）は、アナログ出力回路１２のＰ型ＭＯＳトラ
ンジスタＭＰ３Ｂのゲート端子に与えられるとともに、
出力電圧検知回路１４のＰ型ＭＯＳトランジスタＭＰ５
Ｂのゲート端子に与えられる。
P には第１の基準電圧として１．６５ボルトが常時安定
に得られ、ノードＮA には第２の基準電圧として２．５
５（１．６５＋０．９）ボルトが常時安定に得られ、ノ
ードＮB には第３の基準電圧として０．７５（１．６５
−０．９）ボルトが常時安定に得られる。ノードＮAに
得られる第２の基準電圧（２．５５ボルト）は、アナロ
グ出力回路１２のＮ型ＭＯＳトランジスタＭＮ３Ａのゲ
ート端子に与えられるとともに、出力電圧検知回路１４
のＮ型ＭＯＳトランジスタＭＮ５Ａのゲート端子に与え
られる。ノードＮB に得られる第３の基準電圧（０．７
５ボルト）は、アナログ出力回路１２のＰ型ＭＯＳトラ
ンジスタＭＰ３Ｂのゲート端子に与えられるとともに、
出力電圧検知回路１４のＰ型ＭＯＳトランジスタＭＰ５
Ｂのゲート端子に与えられる。
【００３３】アナログ出力回路１２においては、出力端
子２２上の出力電圧ＶOUT が１／２ＶDD（１．６５ボル
ト）よりわずかでもずれると、Ｎ型ＭＯＳトランジスタ
ＭＮ３ＡまたはＰ型ＭＯＳトランジスタＭＰ３Ｂの片方
が線形領域でオンする。すなわち、出力電圧ＶOUT が１
／２ＶDD（１．６５ボルト）よりわずかでも低くなった
ときは、Ｎ型ＭＯＳトランジスタＭＮ３Ａのゲート・ソ
ース間電圧ＶGSがしきい値電圧ＶTN3 を越えるため、そ
の限度で、つまり線形領域でこのトランジスタＭＮ３Ａ
がオンして、電源端子１８より出力端子２２側へ電流を
流し込み、負荷回路の電位つまり出力電圧ＶOUT のレベ
ルを上げる。また、出力電圧ＶOUT が１／２ＶDD（１．
６５ボルト）よりわずかでも高くなったときは、Ｐ型Ｍ
ＯＳトランジスタＭＰ３Ｂのゲート・ソース間電圧ＶGS
がしきい値電圧ＶTP3 を越えるため、その限度で、つま
り線形領域でこのトランジスタＭＰ３Ｂがオンして、出
力端子２２側からアース端子２０へ電流を引き込み、負
荷回路の電位つまり出力電圧ＶOUT のレベルを下げる。
子２２上の出力電圧ＶOUT が１／２ＶDD（１．６５ボル
ト）よりわずかでもずれると、Ｎ型ＭＯＳトランジスタ
ＭＮ３ＡまたはＰ型ＭＯＳトランジスタＭＰ３Ｂの片方
が線形領域でオンする。すなわち、出力電圧ＶOUT が１
／２ＶDD（１．６５ボルト）よりわずかでも低くなった
ときは、Ｎ型ＭＯＳトランジスタＭＮ３Ａのゲート・ソ
ース間電圧ＶGSがしきい値電圧ＶTN3 を越えるため、そ
の限度で、つまり線形領域でこのトランジスタＭＮ３Ａ
がオンして、電源端子１８より出力端子２２側へ電流を
流し込み、負荷回路の電位つまり出力電圧ＶOUT のレベ
ルを上げる。また、出力電圧ＶOUT が１／２ＶDD（１．
６５ボルト）よりわずかでも高くなったときは、Ｐ型Ｍ
ＯＳトランジスタＭＰ３Ｂのゲート・ソース間電圧ＶGS
がしきい値電圧ＶTP3 を越えるため、その限度で、つま
り線形領域でこのトランジスタＭＰ３Ｂがオンして、出
力端子２２側からアース端子２０へ電流を引き込み、負
荷回路の電位つまり出力電圧ＶOUT のレベルを下げる。
【００３４】このようなアナログ出力回路１２の電流供
給または電流引込み能力は小さく、出力電圧ＶOUT の変
動幅が大きい場合、特に負荷回路の容量が大きい場合に
は単独で出力電圧を短時間の内に回復することはできな
い。しかし、本実施例の１／２ＶDD発生回路では、後述
するように、出力電圧検知回路１４およびディジタル出
力回路１６によってアナログ出力回路１２の能力不足を
補っている。
給または電流引込み能力は小さく、出力電圧ＶOUT の変
動幅が大きい場合、特に負荷回路の容量が大きい場合に
は単独で出力電圧を短時間の内に回復することはできな
い。しかし、本実施例の１／２ＶDD発生回路では、後述
するように、出力電圧検知回路１４およびディジタル出
力回路１６によってアナログ出力回路１２の能力不足を
補っている。
【００３５】出力電圧ＶOUT が正常レベルにあるとき、
つまり基準値１／２ＶDD（１．６５ボルト）からマージ
ン幅△ｖ（±０．１ボルト）以内にあるとき、出力電圧
検知回路１４において、Ｎ型ＭＯＳトランジスタＭＮ５
ＡおよびＰ型ＭＯＳトランジスタＭＰ５Ｂのゲート・ソ
ース間電圧ＶGSはしきい値電圧ＶTN5 ，ＶTP5 （１．０
ボルト）よりも小さいため、両トランジスタＭＮ５Ａ，
ＭＰ５Ｂはオフしている。一方、Ｐ型ＭＯＳトランジス
タＭＰ４ＡおよびＮ型ＭＯＳトランジスタＭＮ４Ｂは、
それぞれのゲート端子に基準電圧発生回路１０からの第
１の基準電圧１／２ＶDD（１．６５ボルト）を受けて、
それぞれオンしている。したがって、ノードＮC ないし
ディジタル出力回路１６のＰ型ＭＯＳトランジスタＭＰ
６Ａのゲート端子はＰ型ＭＯＳトランジスタＭＰ４Ａを
介して電源電圧ＶDD付近の電位にプリチャージされ、Ｐ
型ＭＯＳトランジスタＭＰ６Ａはオフしている。また、
ノードＮD ないしディジタル出力回路１６のＮ型ＭＯＳ
トランジスタＭＮ６Ｂのゲート端子はＮ型ＭＯＳトラン
ジスタＭＮ４Ｂを介してアース電位ＶSS付近の電位にプ
リチャージされ、Ｎ型ＭＯＳトランジスタＭＮ６Ｂはオ
フしている。
つまり基準値１／２ＶDD（１．６５ボルト）からマージ
ン幅△ｖ（±０．１ボルト）以内にあるとき、出力電圧
検知回路１４において、Ｎ型ＭＯＳトランジスタＭＮ５
ＡおよびＰ型ＭＯＳトランジスタＭＰ５Ｂのゲート・ソ
ース間電圧ＶGSはしきい値電圧ＶTN5 ，ＶTP5 （１．０
ボルト）よりも小さいため、両トランジスタＭＮ５Ａ，
ＭＰ５Ｂはオフしている。一方、Ｐ型ＭＯＳトランジス
タＭＰ４ＡおよびＮ型ＭＯＳトランジスタＭＮ４Ｂは、
それぞれのゲート端子に基準電圧発生回路１０からの第
１の基準電圧１／２ＶDD（１．６５ボルト）を受けて、
それぞれオンしている。したがって、ノードＮC ないし
ディジタル出力回路１６のＰ型ＭＯＳトランジスタＭＰ
６Ａのゲート端子はＰ型ＭＯＳトランジスタＭＰ４Ａを
介して電源電圧ＶDD付近の電位にプリチャージされ、Ｐ
型ＭＯＳトランジスタＭＰ６Ａはオフしている。また、
ノードＮD ないしディジタル出力回路１６のＮ型ＭＯＳ
トランジスタＭＮ６Ｂのゲート端子はＮ型ＭＯＳトラン
ジスタＭＮ４Ｂを介してアース電位ＶSS付近の電位にプ
リチャージされ、Ｎ型ＭＯＳトランジスタＭＮ６Ｂはオ
フしている。
【００３６】ここで、図２に示すように、出力電圧ＶOU
T が時刻ｔ1 で変動し、基準値１／２ＶDD（１．６５ボ
ルト）から急激にドロップしたとする。この場合、出力
電圧ＶOUT が下限の許容電圧レベルＶM-（１．５５ボル
ト）より低くなった時点ｔ2で、出力電圧検知回路１４
のＮ型ＭＯＳトランジスタＭＮ５Ａのゲート・ソース間
電圧ＶGSがしきい値ＶTN5 （１．０ボルト）を越えて、
トランジスタＭＮ５Ａがオンする。
T が時刻ｔ1 で変動し、基準値１／２ＶDD（１．６５ボ
ルト）から急激にドロップしたとする。この場合、出力
電圧ＶOUT が下限の許容電圧レベルＶM-（１．５５ボル
ト）より低くなった時点ｔ2で、出力電圧検知回路１４
のＮ型ＭＯＳトランジスタＭＮ５Ａのゲート・ソース間
電圧ＶGSがしきい値ＶTN5 （１．０ボルト）を越えて、
トランジスタＭＮ５Ａがオンする。
【００３７】そうすると、このオンしたトランジスタＭ
Ｎ５Ａを介してノードＮC の電位つまりＰ型ＭＯＳトラ
ンジスタＭＰ６Ａのゲート端子の電位が出力電圧ＶOUT
のレベルまで引っ張られる。これにより、Ｐ型ＭＯＳト
ランジスタＭＰ６Ａのゲート・ソース間電圧ＶGSが（１
／２ＶDD＋△ｖ）以上（この例の場合は１．７５ボルト
以上）になり、時刻ｔ3 でＰ型ＭＯＳトランジスタＭＰ
６Ａはスイッチ的またはディジタル的にほぼ完全に飽和
領域でオンする。この飽和領域でオンしたＰ型ＭＯＳト
ランジスタＭＰ６Ａを介して電源端子１８より大電流が
勢い良く出力端子２２側つまり負荷回路側へ流れ込むこ
とにより、出力電圧ＶOUT のドロップは短時間で止めら
れ、それから出力電圧ＶOUT は上昇（回復）に転じる。
この出力電圧ＶOUT の上昇（回復）も急速度で行われ、
時刻ｔ4 で下限の許容電圧レベルＶM-（１．５５ボル
ト）を越えると出力電圧検知回路１４のＮ型ＭＯＳトラ
ンジスタＭＮ５Ａはオフになる。
Ｎ５Ａを介してノードＮC の電位つまりＰ型ＭＯＳトラ
ンジスタＭＰ６Ａのゲート端子の電位が出力電圧ＶOUT
のレベルまで引っ張られる。これにより、Ｐ型ＭＯＳト
ランジスタＭＰ６Ａのゲート・ソース間電圧ＶGSが（１
／２ＶDD＋△ｖ）以上（この例の場合は１．７５ボルト
以上）になり、時刻ｔ3 でＰ型ＭＯＳトランジスタＭＰ
６Ａはスイッチ的またはディジタル的にほぼ完全に飽和
領域でオンする。この飽和領域でオンしたＰ型ＭＯＳト
ランジスタＭＰ６Ａを介して電源端子１８より大電流が
勢い良く出力端子２２側つまり負荷回路側へ流れ込むこ
とにより、出力電圧ＶOUT のドロップは短時間で止めら
れ、それから出力電圧ＶOUT は上昇（回復）に転じる。
この出力電圧ＶOUT の上昇（回復）も急速度で行われ、
時刻ｔ4 で下限の許容電圧レベルＶM-（１．５５ボル
ト）を越えると出力電圧検知回路１４のＮ型ＭＯＳトラ
ンジスタＭＮ５Ａはオフになる。
【００３８】Ｎ型ＭＯＳトランジスタＭＮ５Ａがオフに
なると、Ｐ型ＭＯＳトランジスタＭＰ４Ａを介してノー
ドＮC が再び充電され、ノードＮC の電位つまりＰ型Ｍ
ＯＳトランジスタＭＰ６Ａのゲート端子の電位が次第に
上昇し、時刻ｔ5 でＰ型ＭＯＳトランジスタＭＰ６Ａが
オフになり、ディジタル出力回路１６の動作が終了す
る。
なると、Ｐ型ＭＯＳトランジスタＭＰ４Ａを介してノー
ドＮC が再び充電され、ノードＮC の電位つまりＰ型Ｍ
ＯＳトランジスタＭＰ６Ａのゲート端子の電位が次第に
上昇し、時刻ｔ5 でＰ型ＭＯＳトランジスタＭＰ６Ａが
オフになり、ディジタル出力回路１６の動作が終了す
る。
【００３９】ディジタル出力回路１６の動作が終了した
後（時刻ｔ5 以後）は、アナログ回路１２からの小電流
の供給によってゆっくりと出力端子２２上の出力電圧Ｖ
OUTが基準値１／２ＶDDに向かって上昇する。出力電圧
ＶOUT はディジタル出力回路１６の作用によって既に許
容範囲内（正常レベル）に回復しているので、この期間
中に負荷回路で所要の動作が行われても何ら支障を来す
おそれはない。
後（時刻ｔ5 以後）は、アナログ回路１２からの小電流
の供給によってゆっくりと出力端子２２上の出力電圧Ｖ
OUTが基準値１／２ＶDDに向かって上昇する。出力電圧
ＶOUT はディジタル出力回路１６の作用によって既に許
容範囲内（正常レベル）に回復しているので、この期間
中に負荷回路で所要の動作が行われても何ら支障を来す
おそれはない。
【００４０】このように、本実施例の１／２ＶDD発生回
路では、出力電圧ＶOUT が変動して下限の許容電圧レベ
ルＶM-（１．５５ボルト）よりも低くなった時は、出力
電圧検知回路１４のＮ型ＭＯＳトランジスタＭＮ５Ａが
オンし、これに応動してディジタル出力回路１６のＰ型
ＭＯＳトランジスタＭＰ６Ａがスイッチ的またはディジ
タル的にほぼ完全に飽和領域でオンすることにより、こ
のＰ型ＭＯＳトランジスタＭＰ６Ａを介して電源電圧端
子１８より大電流が出力端子２２側の負荷回路へ勢い良
く流れ込む。したがって、出力電圧ＶOUT のドロップ変
動が急激かつ大きなものであっても、さらには負荷回路
のキャパシタンスが大きくても、出力電圧ＶOUT は速や
かに変動を止められ、短時間の内に正常レベルまで回復
する。
路では、出力電圧ＶOUT が変動して下限の許容電圧レベ
ルＶM-（１．５５ボルト）よりも低くなった時は、出力
電圧検知回路１４のＮ型ＭＯＳトランジスタＭＮ５Ａが
オンし、これに応動してディジタル出力回路１６のＰ型
ＭＯＳトランジスタＭＰ６Ａがスイッチ的またはディジ
タル的にほぼ完全に飽和領域でオンすることにより、こ
のＰ型ＭＯＳトランジスタＭＰ６Ａを介して電源電圧端
子１８より大電流が出力端子２２側の負荷回路へ勢い良
く流れ込む。したがって、出力電圧ＶOUT のドロップ変
動が急激かつ大きなものであっても、さらには負荷回路
のキャパシタンスが大きくても、出力電圧ＶOUT は速や
かに変動を止められ、短時間の内に正常レベルまで回復
する。
【００４１】また、図３に示すように、出力電圧ＶOUT
が急激に変動して上限の許容電圧レベルＶM+（１．７５
ボルト）よりも高くなった時は、出力電圧検知回路１４
のＰ型ＭＯＳトランジスタＭＰ５Ｂがオンし、これに応
動してディジタル出力回路１６のＮ型ＭＯＳトランジス
タＭＮ６Ｂがスイッチ的またはディジタル的にほぼ完全
に飽和領域でオンすることによって、このＮ型ＭＯＳト
ランジスタＭＮ６Ｂを介して出力端子２２側の負荷回路
からアース端子２０へ大電流が勢い良く引き込まれる。
したがって、出力電圧ＶOUT の上昇変動が急激かつ大き
なものであっても、さらには負荷回路のキャパシタンス
が大きくても、出力電圧ＶOUT は速やかに変動を止めら
れ、短時間の内に正常レベルまで回復する。
が急激に変動して上限の許容電圧レベルＶM+（１．７５
ボルト）よりも高くなった時は、出力電圧検知回路１４
のＰ型ＭＯＳトランジスタＭＰ５Ｂがオンし、これに応
動してディジタル出力回路１６のＮ型ＭＯＳトランジス
タＭＮ６Ｂがスイッチ的またはディジタル的にほぼ完全
に飽和領域でオンすることによって、このＮ型ＭＯＳト
ランジスタＭＮ６Ｂを介して出力端子２２側の負荷回路
からアース端子２０へ大電流が勢い良く引き込まれる。
したがって、出力電圧ＶOUT の上昇変動が急激かつ大き
なものであっても、さらには負荷回路のキャパシタンス
が大きくても、出力電圧ＶOUT は速やかに変動を止めら
れ、短時間の内に正常レベルまで回復する。
【００４２】図４は、ディジタル出力回路１６における
両ＭＯＳトランジスタＭＰ６Ａ、ＭＮ６Ｂの電流供給ま
たは引込み能力とアナログ出力回路１２における両ＭＯ
ＳトランジスタＭＮ３Ａ、ＭＰ３Ｂの電流供給または引
込み能力とを比較して示す。
両ＭＯＳトランジスタＭＰ６Ａ、ＭＮ６Ｂの電流供給ま
たは引込み能力とアナログ出力回路１２における両ＭＯ
ＳトランジスタＭＮ３Ａ、ＭＰ３Ｂの電流供給または引
込み能力とを比較して示す。
【００４３】この図４において、横軸は出力端子２２の
電圧ＶOUT を示し、縦軸は各トランジスタのドレイン電
流を示す。この特性図からも、ディジタル出力回路１６
におけるＭＯＳトランジスタＭＰ６Ａ、ＭＮ６Ｂの電流
供給能力はアナログ出力回路１２におけるＭＯＳトラン
ジスタＭＮ３Ａ、ＭＰ３Ｂの電流供給能力よりも格段に
大きなものであることがわかる。なお、このデータを採
った実施例の１／２ＶDD発生回路では、一般に出力電圧
ＶOUT がドロップ変動する場合のほうが上昇変動する場
合よりも多いことに鑑みて、電流供給用のトランジスタ
ＭＰ６Ａ，ＭＮ３Ａの能力のほうを、電流引込み用のト
ランジスタＭＰ６Ａ，ＭＮ３Ａの能力よりも相対的に大
きく設計している。
電圧ＶOUT を示し、縦軸は各トランジスタのドレイン電
流を示す。この特性図からも、ディジタル出力回路１６
におけるＭＯＳトランジスタＭＰ６Ａ、ＭＮ６Ｂの電流
供給能力はアナログ出力回路１２におけるＭＯＳトラン
ジスタＭＮ３Ａ、ＭＰ３Ｂの電流供給能力よりも格段に
大きなものであることがわかる。なお、このデータを採
った実施例の１／２ＶDD発生回路では、一般に出力電圧
ＶOUT がドロップ変動する場合のほうが上昇変動する場
合よりも多いことに鑑みて、電流供給用のトランジスタ
ＭＰ６Ａ，ＭＮ３Ａの能力のほうを、電流引込み用のト
ランジスタＭＰ６Ａ，ＭＮ３Ａの能力よりも相対的に大
きく設計している。
【００４４】上記した実施例では、ディジタル出力回路
１６のＰ型ＭＯＳトランジスタＭＰ６ＡおよびＮ型ＭＯ
ＳトランジスタＭＮ６Ｂのゲート端子をそれぞれプリチ
ャージするために、出力電圧検知回路１４にＰ型ＭＯＳ
トランジスタＭＰ４ＡおよびＮ型ＭＯＳトランジスタＭ
Ｎ４Ｂを設けたが、これらのトランジスタＭＰ４Ａ，Ｍ
Ｎ４Ｂを抵抗回路、時定数回路またはダイオード回路等
で置き換えることも可能である。また、出力電圧検知回
路１４におけるＮ型ＭＯＳトランジスタＭＮ５Ａおよび
Ｐ型ＭＯＳトランジスタＭＰ５Ｂのしきい値電圧ＶTN5
，ＶTP5 を適当な値に選ぶことで、ディジタル出力回
路１６の動作範囲を任意に設定または調整することが可
能である。また、アナログ出力回路１２の回路構成も上
記実施例のものに限らず、種々の変形・変更が可能であ
り、さらには必要に応じてアナログ出力回路１２を省く
ことも可能である。
１６のＰ型ＭＯＳトランジスタＭＰ６ＡおよびＮ型ＭＯ
ＳトランジスタＭＮ６Ｂのゲート端子をそれぞれプリチ
ャージするために、出力電圧検知回路１４にＰ型ＭＯＳ
トランジスタＭＰ４ＡおよびＮ型ＭＯＳトランジスタＭ
Ｎ４Ｂを設けたが、これらのトランジスタＭＰ４Ａ，Ｍ
Ｎ４Ｂを抵抗回路、時定数回路またはダイオード回路等
で置き換えることも可能である。また、出力電圧検知回
路１４におけるＮ型ＭＯＳトランジスタＭＮ５Ａおよび
Ｐ型ＭＯＳトランジスタＭＰ５Ｂのしきい値電圧ＶTN5
，ＶTP5 を適当な値に選ぶことで、ディジタル出力回
路１６の動作範囲を任意に設定または調整することが可
能である。また、アナログ出力回路１２の回路構成も上
記実施例のものに限らず、種々の変形・変更が可能であ
り、さらには必要に応じてアナログ出力回路１２を省く
ことも可能である。
【００４５】また、上記した実施例は、キャパシタンス
を有する負荷回路に対して電源電圧（ＶDD）のほぼ１／
２の電圧（１／２ＶDD）を供給する１／２ＶDD発生回路
に係るものであった。しかし、本発明は１／２ＶDD発生
回路に限定されるものではなく、キャパシタンスを有す
る負荷回路に対して任意の出力電圧を供給する電圧発生
回路に適用可能である。
を有する負荷回路に対して電源電圧（ＶDD）のほぼ１／
２の電圧（１／２ＶDD）を供給する１／２ＶDD発生回路
に係るものであった。しかし、本発明は１／２ＶDD発生
回路に限定されるものではなく、キャパシタンスを有す
る負荷回路に対して任意の出力電圧を供給する電圧発生
回路に適用可能である。
【００４６】
【発明の効果】以上説明したように、本発明の電圧発生
回路または１／２ＶDD発生回路によれば、キャパシタン
スを有する負荷回路に電気的に接続された出力端子上の
出力電圧が所定のレベル範囲から変動した時は出力電圧
検知回路の状態が変化し、その出力電圧検知回路の状態
変化に応動して出力トランジスタがほぼ飽和領域で導通
することによって、電源電圧端子より出力端子に電流を
流し込みもしくは出力端子よりアース端子に電流を引き
込むようにしたので、出力電圧の変動が大きくても、あ
るいは負荷回路のキャパシタンスが大きくても、出力電
圧の変動を速やかに止めて短時間の内に正常レベルに回
復させることができる。したがって、たとえば大容量Ｄ
ＲＡＭにも十分余裕をもって対応することができる。
回路または１／２ＶDD発生回路によれば、キャパシタン
スを有する負荷回路に電気的に接続された出力端子上の
出力電圧が所定のレベル範囲から変動した時は出力電圧
検知回路の状態が変化し、その出力電圧検知回路の状態
変化に応動して出力トランジスタがほぼ飽和領域で導通
することによって、電源電圧端子より出力端子に電流を
流し込みもしくは出力端子よりアース端子に電流を引き
込むようにしたので、出力電圧の変動が大きくても、あ
るいは負荷回路のキャパシタンスが大きくても、出力電
圧の変動を速やかに止めて短時間の内に正常レベルに回
復させることができる。したがって、たとえば大容量Ｄ
ＲＡＭにも十分余裕をもって対応することができる。
【図１】本発明の一実施例による１／２ＶDD発生回路の
構成を示す回路図である。
構成を示す回路図である。
【図２】実施例の１／２ＶDD発生回路において出力電圧
がドロップ変動した場合の動作を説明するための各部の
波形図である。
がドロップ変動した場合の動作を説明するための各部の
波形図である。
【図３】実施例の１／２ＶDD発生回路において出力電圧
が上昇変動した場合の動作を説明するための各部の波形
図である。
が上昇変動した場合の動作を説明するための各部の波形
図である。
【図４】実施例の１／２ＶDD発生回路においてディジタ
ル出力回路のトランジスタの電流供給または引込み能力
とアナログ出力回路のトランジスタの電流供給または引
込み能力とを比較して示す図である。
ル出力回路のトランジスタの電流供給または引込み能力
とアナログ出力回路のトランジスタの電流供給または引
込み能力とを比較して示す図である。
【図５】従来の１／２ＶDD発生回路の構成を示す回路図
である。
である。
１０ 基準電圧発生回路 １２ アナログ出力回路 １４ 出力電圧検出回路 １６ ディジタル出力回路 １８ 電源電圧端子 ２０ アース端子 ＭＰ６Ａ Ｐ型ＭＯＳトランジスタ（第１の出力トラ
ンジスタ） ＭＮ６Ｂ Ｎ型ＭＯＳトランジスタ（第１の出力トラ
ンジスタ） ＭＮ３Ａ Ｎ型ＭＯＳトランジスタ（第２の出力トラ
ンジスタ） ＭＰ３Ｂ Ｐ型ＭＯＳトランジスタ（第２の出力トラ
ンジスタ）
ンジスタ） ＭＮ６Ｂ Ｎ型ＭＯＳトランジスタ（第１の出力トラ
ンジスタ） ＭＮ３Ａ Ｎ型ＭＯＳトランジスタ（第２の出力トラ
ンジスタ） ＭＰ３Ｂ Ｐ型ＭＯＳトランジスタ（第２の出力トラ
ンジスタ）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｇ 3/02 Ｚ 7350−5Ｊ Ｈ０３Ｋ 19/00 Ａ 8321−5Ｊ
Claims (3)
- 【請求項１】 キャパシタンスを有する負荷回路に対し
て所定の電圧を供給する電圧発生回路において、 所定の電源電圧を与える電源電圧端子と、 前記電源電圧端子とアース端子とに接続され、前記電源
電圧に対応した所定の基準電圧を発生する基準電圧発生
回路と、 前記負荷回路に電気的に接続された出力端子と、 前記基準電圧発生回路と前記出力端子とに接続され、前
記基準電圧と前記出力端子上の出力電圧との差が所定の
値を越えているか否かに応じて第１の状態もしくは第２
の状態をとる出力電圧検知回路と、 前記出力電圧検知回路と前記出力端子と前記電源電圧端
子もしくはアース端子とに接続され、前記出力電圧検知
回路の状態に応じて条件的にほぼ飽和領域で導通して前
記電源電圧端子より前記出力端子に電流を流し込みもし
くは前記出力端子よりアース端子に電流を引き込む出力
トランジスタと、を有する電圧発生回路。 - 【請求項２】 キャパシタンスを有する負荷回路に対し
て電源電圧（ＶDD）のほぼ１／２の電圧（１／２ＶDD）
を供給する１／２ＶDD発生回路において、 前記電源電圧を与える電源電圧端子と、 前記電源電圧端子とアース端子とに接続され、前記電源
電圧に対応した所定の基準電圧を発生する基準電圧発生
回路と、 前記負荷回路に電気的に接続された出力端子と、 前記基準電圧発生回路と前記出力端子とに接続され、前
記基準電圧と前記出力端子上の出力電圧との差が所定の
値を越えているか否かに応じて第１の状態もしくは第２
の状態をとる出力電圧検知回路と、 前記出力電圧検知回路と前記出力端子と前記電源電圧端
子もしくはアース端子とに接続され、前記出力電圧検知
回路の状態に応じて条件的にほぼ飽和領域で導通して前
記電源電圧端子より前記出力端子に電流を流し込みもし
くは前記出力端子よりアース端子に電流を引き込む出力
トランジスタと、を有する１／２ＶDD発生回路。 - 【請求項３】 キャパシタンスを有する負荷回路に対し
て電源電圧（ＶDD）のほぼ１／２の電圧（１／２ＶDD）
を供給する１／２ＶDD発生回路において、 前記電源電圧を与える電源電圧端子と、 前記電源電圧端子とアース端子とに接続され、前記電源
電圧に対応した所定の基準電圧を発生する基準電圧発生
回路と、 前記負荷回路に電気的に接続された出力端子と、 前記基準電圧発生回路と前記出力端子とに接続され、前
記基準電圧と前記出力端子上の出力電圧との差が所定の
値を越えているか否かに応じて第１の状態もしくは第２
の状態をとる出力電圧検知回路と、 前記出力電圧検知回路と前記出力端子と前記電源電圧端
子もしくはアース端子とに接続され、前記出力電圧検知
回路の状態に応じて条件的にほぼ飽和領域で導通して前
記電源電圧端子より前記出力端子に電流を流し込みもし
くは前記出力端子よりアース端子に電流を引き込む第１
の出力トランジスタと、 前記基準電圧発生回路と前記出力端子と前記電源電圧端
子もしくはアース端子とに接続され、前記基準電圧と前
記出力端子上の出力電圧との差に応じてほぼ線形領域で
導通して前記電源電圧端子より前記出力端子に電流を流
し込みもしくは前記出力端子よりアース端子に電流を引
き込む第２の出力トランジスタと、を有する１／２ＶDD
発生回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5225094A JPH0757463A (ja) | 1993-08-18 | 1993-08-18 | 電圧発生回路及び１／２ｖｄｄ発生回路 |
| US08/292,538 US5534817A (en) | 1993-08-18 | 1994-08-18 | Voltage generating circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5225094A JPH0757463A (ja) | 1993-08-18 | 1993-08-18 | 電圧発生回路及び１／２ｖｄｄ発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0757463A true JPH0757463A (ja) | 1995-03-03 |
Family
ID=16823903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5225094A Pending JPH0757463A (ja) | 1993-08-18 | 1993-08-18 | 電圧発生回路及び１／２ｖｄｄ発生回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5534817A (ja) |
| JP (1) | JPH0757463A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007095282A (ja) * | 2005-09-29 | 2007-04-12 | Hynix Semiconductor Inc | 電圧発生装置 |
| JP2014017992A (ja) * | 2012-07-10 | 2014-01-30 | Mitsubishi Electric Engineering Co Ltd | Ｄｃ−ｄｃコンバ−タ |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE40552E1 (en) | 1990-04-06 | 2008-10-28 | Mosaid Technologies, Inc. | Dynamic random access memory using imperfect isolating transistors |
| JP3626521B2 (ja) * | 1994-02-28 | 2005-03-09 | 三菱電機株式会社 | 基準電位発生回路、電位検出回路および半導体集積回路装置 |
| US5955889A (en) | 1994-05-20 | 1999-09-21 | Fujitsu Limited | Electronic circuit apparatus for transmitting signals through a bus and semiconductor device for generating a predetermined stable voltage |
| JP3207680B2 (ja) * | 1994-08-30 | 2001-09-10 | 株式会社東芝 | 半導体集積回路 |
| JP3556328B2 (ja) * | 1995-07-11 | 2004-08-18 | 株式会社ルネサステクノロジ | 内部電源回路 |
| JP3592423B2 (ja) * | 1996-01-26 | 2004-11-24 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| US5889392A (en) * | 1997-03-06 | 1999-03-30 | Maxim Integrated Products, Inc. | Switch-mode regulators and methods providing transient response speed-up |
| JP2000347755A (ja) * | 1999-06-09 | 2000-12-15 | Mitsubishi Electric Corp | 半導体装置 |
| US6468849B1 (en) * | 1999-06-11 | 2002-10-22 | Texas Instruments Incorporated | Methods and devices for optimized digital and analog CMOS transistor performance in deep submicron technology |
| IT1315805B1 (it) * | 2000-01-20 | 2003-03-26 | St Microelectronics Srl | Generatore di tensioni in un circuito integrato di tipo mos. |
| JP3960848B2 (ja) * | 2002-04-17 | 2007-08-15 | 株式会社ルネサステクノロジ | 電位発生回路 |
| US8704591B1 (en) * | 2012-11-08 | 2014-04-22 | Lsi Corporation | High-voltage tolerant biasing arrangement using low-voltage devices |
| US10483976B1 (en) * | 2018-05-24 | 2019-11-19 | Texas Instruments Incorporated | Circuits to interpret pin inputs |
| US20230050798A1 (en) * | 2021-08-10 | 2023-02-16 | Morse Micro Pty. Ltd. | Current mirror circuit |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4788455A (en) * | 1985-08-09 | 1988-11-29 | Mitsubishi Denki Kabushiki Kaisha | CMOS reference voltage generator employing separate reference circuits for each output transistor |
| JP2509596B2 (ja) * | 1987-01-14 | 1996-06-19 | 株式会社東芝 | 中間電位生成回路 |
| US4893091A (en) * | 1988-10-11 | 1990-01-09 | Burr-Brown Corporation | Complementary current mirror for correcting input offset voltage of diamond follower, especially as input stage for wide-band amplifier |
| US5264743A (en) * | 1989-12-08 | 1993-11-23 | Hitachi, Ltd. | Semiconductor memory operating with low supply voltage |
| US5362988A (en) * | 1992-05-01 | 1994-11-08 | Texas Instruments Incorporated | Local mid-rail generator circuit |
-
1993
- 1993-08-18 JP JP5225094A patent/JPH0757463A/ja active Pending
-
1994
- 1994-08-18 US US08/292,538 patent/US5534817A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007095282A (ja) * | 2005-09-29 | 2007-04-12 | Hynix Semiconductor Inc | 電圧発生装置 |
| JP2014017992A (ja) * | 2012-07-10 | 2014-01-30 | Mitsubishi Electric Engineering Co Ltd | Ｄｃ−ｄｃコンバ−タ |
Also Published As
| Publication number | Publication date |
|---|---|
| US5534817A (en) | 1996-07-09 |
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