JP2010232848A - 半導体メモリの内部電源のスタートアップ回路 - Google Patents

Abstract

【課題】電源の遮断時に残留電位を速やかに放電することができる半導体メモリの内部電源のスタートアップ回路を提供する。
【解決手段】放電回路４０が、放電用のＮＭＯＳトランジスタＮ４〜Ｎ６、電位補償用のＮＭＯＳトランジスタＮ７、及びカップリング容量により配線Ｇの電位を引き下げるＤＭＯＳトランジスタＤ２を含んで構成されている。電源電圧ＶＣＣの遮断時に、ＤＭＯＳトランジスタＤ２及びＮＭＯＳトランジスタＮ７により配線Ｇの電位がマイナス電位に引き下げられ、ＮＭＯＳトランジスタＮ４〜Ｎ６が動作して、配線Ｄ、Ｅ、Ｆの残留電荷を引き下げ、放電する。
【選択図】図５

Description

本発明は、半導体メモリの内部電源のスタートアップ回路に関するものである。

従来、半導体集積回路やプラズマディスプレイパネル等において、電源の遮断後に、電源系等に残留する残留電荷を消去させることにより誤動作を防止する技術が種々提案されている（例えば、特許文献１、２、３参照）。

特開平９−１２１４４７号公報 特開平１０−１６３８４０号公報 特開２００３−２６３１２６号公報

しかしながら、上述した従来の技術では、電源の遮断直後から残留電位が放電されるまでに時間がかかるため、誤動作を起こす場合がある。例えば、半導体メモリの内部電源のスタートアップ回路は、電源が投入されてから徐々に供給電源を増加し、回路の動作電圧を超えた所定の時間後に制御信号を出力するが、電源を瞬断した後の再電源投入の際に、残留電位の影響で制御信号を出力しないという誤動作を起こす場合がある。

本発明は、上述した課題を解決するために提案されたものであり、電源の遮断時に残留電位を速やかに放電することができる半導体メモリの内部電源のスタートアップ回路を提供することを目的とする。

上記目的を達成するために、請求項１に記載の半導体メモリの内部電源のスタートアップ回路は、半導体メモリの内部電源回路から内部回路への電源供給を開始するか否かを示す信号を出力する、直列接続された奇数個のインバータと、奇数段目の前記インバータの出力に接続され、前記インバータを動作させるための電源から供給される供給電源の遮断後に当該奇数段目の前記インバータと次段の前記インバータとの接続点に残留した電荷を放電するための放電手段と、を備えた半導体メモリの内部電源のスタートアップ回路。

請求項２に記載の半導体メモリの内部電源のスタートアップ回路は、請求項１に記載の半導体メモリの内部電源のスタートアップ回路において、前記放電手段は、奇数段目の前記インバータの出力にドレインが接続されると共にゲートがグランドに接続された放電用のＮＭＯＳトランジスタと、ソース及びドレインが前記ＮＯＭＯＳトランジスタのソースに接続されると共にゲートが前記電源に接続されたＭＯＳトランジスタと、を備える。

請求項３に記載の半導体メモリの内部電源のスタートアップ回路は、請求項２に記載の半導体メモリの内部電源のスタートアップ回路において、前記放電用のＮＭＯＳトランジスタと前記ＭＯＳトランジスタとの接続点にドレイン及びゲートが接続されると共にソースがグランドに接続されたＮＭＯＳトランジスタを備える。

請求項４に記載の半導体メモリの内部電源のスタートアップ回路は、請求項２または請求項３に記載の半導体メモリの内部電源のスタートアップ回路において、複数の前記奇数段目の前記インバータの出力毎に前記放電用のＮＭＯＳトランジスタが接続されている。

本発明によれば、電源の遮断時に残留電位を速やかに放電することができる、という効果を奏する。

ＲＯＭの概略構成図である。 内部電源制御回路の概略構成図である。 内部電源制御回路及び内部電源回路の各部の信号の波形図である。 内部電源回路の概略構成図である。 スタートアップ回路の回路図である。 スタートアップ回路の電源ＶＣＣの供給パターンを示す図である。 スタートアップ回路の電源投入時の電源電圧と信号ＥＶＣＩＮＴ及び各部の電圧との関係を示す図である。 スタートアップ回路の電源遮断〜電源瞬断〜電源再投入時の電源電圧と信号ＥＶＣＩＮＴ及び各部の電圧との関係を示す図である。

以下、図面を参照して本発明の実施の形態について詳細に説明する。

図１には、本発明に係る半導体メモリとしてのＲＯＭ１０の概略構成図を示した。同図に示すように、ＲＯＭ１０は、メモリセルアレイ１２、アドレスバッファ１４、ロウデコーダセレクタ１６、カラムデコーダ１８、ＢＬセレクタ２０、センスアンプ２２、出力バッファ２４、内部電源制御回路２６、及び内部電源回路２８等を含んで構成されている。

メモリセルアレイ１２は、複数のサブアレイから構成されており、各サブアレイは、多数のメモリセルを含んで構成される。

アドレスバッファ１４には、ＲＯＭ１０を制御する図示しない制御回路によって指定されたアドレスが格納される。

ロウデコーダセレクタ１６は、アドレスバッファ１４に格納されたアドレスに含まれるロウアドレスに応じたワードラインＷＬ及びサブアレイ選択ラインＤＳを選択し、選択したワードラインＷＬに内部電源回路２８から供給された電圧ＶＣＷを印加すると共に、サブアレイ選択ラインＤＳに内部電源回路２８から供給された電圧ＶＣＷＰを印加する。

カラムデコーダ１８は、アドレスバッファ１４に格納されたアドレスに含まれるカラムアドレスをＢＬ（ビットライン）セレクタ２０に出力する。

ＢＬセレクタ２０は、カラムデコーダ１８から出力されたカラムアドレスに応じたビットラインＢＬを選択し、選択したビットラインＢＬに内部電源回路２８からセンスアンプ２２を介して供給された電圧ＣＤＶを印加する。

センスアンプ２２は、メモリセルアレイ１２を構成する各セルのうち、ロウデコーダセレクタ１６により選択されたワードラインＷＬと、ＢＬセレクタ２０により選択されたビットラインＢＬと、により選択されたメモリセルを流れる電流を検出して‘０’か‘１’かを判定した結果であるデータを出力バッファ２４に出力する。

出力バッファ２４は、入力されたメモリセルのデータを記憶し、ＲＯＭ１０を制御する図示しない制御回路から入力されたアウトプットイネーブル信号ＯＥＢが例えばローレベルになると、記憶されたデータを出力する。

内部電源制御回路２６は、ＲＯＭ１０を制御する図示しない制御回路から入力されたチップイネーブル信号ＣＥＢが例えばローレベルになると、内部電源回路２８からロウデコーダセレクタ１６やカラムデコーダ１８、センスアンプ２２等の内部回路への電源供給を許可するために、内部電源回路イネーブル信号ＣＥＢ＿ＧＥＮをローレベルにする。これにより、内部電源回路２８から電圧ＣＤＶがセンスアンプ２２に供給され、電圧ＶＣＷがロウデコーダセレクタ１６に供給され、電圧ＶＣＷＰがロウデコーダセレクタ１６及びカラムデコーダ１８に供給される。

なお、チップイネーブル信号ＣＥＢがローレベルのときは、ＲＯＭ１０は通常動作モードとなり、チップイネーブル信号ＣＥＢがハイレベルのときは、ＲＯＭ１０はスタンバイモードとなる。

内部電源制御回路２６は、図２に示すように、スタートアップ回路３０、タイマーコントロール回路３２、周期信号発生回路３４、及び内部電源イネーブル信号発生回路３６を含んで構成されている。

スタートアップ回路３０は、電源投入時に一定期間ローレベルを出力した後にハイレベルとなる図３（Ａ）に示すような信号ＥＶＣＩＮＴをタイマーコントロール回路３２に出力する。なお、信号ＥＶＣＩＮＴがローレベルの期間は、内部電源回路２８は常時動作状態となるため、電源投入後所定期間は、内部電源回路２８は常時動作状態となる。これは、電圧ＶＣＷＰ等の各種電圧を短時間で必要な電圧レベルまで上昇させるためである。

タイマーコントロール回路３２は、チップイネーブル信号ＣＥＢがローレベルの場合、すなわち通常動作モードの場合は常にハイレベルを出力し、チップイネーブル信号ＣＥＢがハイレベルになってスタンバイモードに移行した後、スタートアップ回路３０から入力された信号ＥＶＣＩＮＴがハイレベルである場合に限り、ローレベルに切り替わる図３（Ｂ）に示すような信号ＴＩＭＥＢを周期信号発生回路３４に出力する。

なお、信号ＥＶＣＩＮＴがローレベルの場合は信号ＴＩＭＥＢがハイレベルとなり、周期信号発生回路３４は動作しない。

周期信号発生回路３４は、タイマーコントロール回路３２から入力された信号ＴＩＭＥＢがローレベルになると、図３（Ｃ）に示すように予め定めた周期Ｔ１でハイレベルとローレベルとを繰り返す周期信号ＴＩＭ２を内部電源イネーブル信号発生回路３６へ出力する。

内部電源イネーブル信号発生回路３６は、周期信号発生回路３４から入力された周期信号ＴＩＭ２の立ち上がりに同期して予め定めたデューティ比Ｎで所定期間Ｔ２の間ローレベルとなる内部電源イネーブル信号ＣＥＢ＿ＧＥＮを内部電源回路２８へ出力する。

なお、内部電源イネーブル信号発生回路３６は、チップイネーブル信号ＣＥＢがローレベルの場合は、内部電源イネーブル信号ＣＥＢ＿ＧＥＮを常にローレベルとする。

図４に示すように、内部電源回路２８は、基準電位発生回路５０、電圧ＶＣＷＰを発生させる第１の電圧発生回路５２Ａ、電圧ＶＣＷを発生させる第２の電圧発生回路５２Ｂ、電圧ＣＤＶを発生させる第３の電圧発生回路５２Ｃを含んで構成されている。

基準電位発生回路５０は、内部電源イネーブル信号発生回路３６から出力された内部電源イネーブル信号ＣＥＢ＿ＧＥＮがローレベルになると、基準電圧ＶＣＷＲＥＦを発生させて、第１の電圧発生回路５２Ａ〜第３の電圧発生回路５２Ｃへ出力する。

第１の電圧発生回路５２Ａは、入力された基準電圧ＶＣＷＲＥＦに基づいて、電圧ＶＣＷＰを発生させてロウデコーダセレクタ１６及びカラムデコーダ１８に出力する。

第２の電圧発生回路５２Ｂは、入力された基準電圧ＶＣＷＲＥＦに基づいて、電圧ＶＣＷを発生させてロウデコーダセレクタ１６に出力する。

第３の電圧発生回路５２Ｃは、入力された基準電圧ＶＣＷＲＥＦに基づいて、電圧ＣＤＶを発生させてセンスアンプ２２に出力する。

内部電源回路２８は、内部電源イネーブル信号発生回路３６から出力された内部電源イネーブル信号ＣＥＢ＿ＧＥＮがローレベルになると、ＲＯＭ１０内の各部へ電源を供給する。図３（Ｅ）には、スタンバイモードにおける内部電源回路２８の消費電流を示した。

このように、スタンバイモードにおいて、内部電源イネーブル信号ＣＥＢ＿ＧＥＮは、間欠的に内部電源回路２８からの電源供給を許可する信号である。また、ＣＥＢ＿ＧＥＮがハイレベルの場合は、内部電源回路２８の消費電流はほぼゼロとなる。これにより、スタンバイモードでは、ＲＯＭ１０は間欠的に動作することになるため、内部電源回路２８から出力される電圧ＶＣＷＰ、ＶＣＷ、ＣＤＶは、図３（Ａ）に示すように、信号ＴＩＭＥＢがローレベルの期間において、内部電源イネーブル信号ＣＥＢ＿ＧＥＮがローレベルとなるＴ２の期間は通常動作時と同様に設定した値を出力し、その他の期間は徐々に低下することを繰り返す。

従って、スタンバイモード中においても、ある程度の電圧レベルを維持しつつ、消費電流を抑えることができる。従って、スタンバイモードにおけるＲＯＭ１０の消費電流を抑制することができると共に、通常動作モードへ移行した場合には、ＲＯＭ１０の各部に印加する電圧を速やかに必要なレベルまで上昇させることができるため、アクセス速度の低下を抑制することができる。

次に、本実施の形態のスタートアップ回路３０について詳細に説明する。図５には、本実施の形態に係るスタートアップ回路３０の概略構成図を示した。なお、本実施の形態のスタートアップ回路３０は、電源電圧ＶＣＣが供給されると動作するものである。

図５に示すように、スタートアップ回路３０は、直列に接続された奇数個のインバータＩ１〜Ｉ７、放電回路４０、及び初段回路４２等を含んで構成されている。放電回路４０は、電源ＶＣＣから供給される電源電圧（電圧ＶＣＣという）の遮断時に、インバータＩ１とＩ２との接続点、インバータＩ３とＩ４との接続点、及びインバータＩ５とＩ６との接続点に残留する残留電位を放電する。

初段回路４２は、ＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ１、Ｎ２、抵抗Ｒ１、Ｒ２、Ｒ３、及びトリミング抵抗ＴＲを含んで構成されている。

抵抗Ｒ１、Ｒ２、Ｒ３、及びトリミング抵抗ＴＲは直列に接続されている。トレイミング抵抗ＴＲは、抵抗値を調整することにより電圧ＶＣＣを調整するトリミング回路である。本実施の形態では、具体的一例として、抵抗値＝１．５〜４０ｋΩの範囲で調整可能である。また、本実施の形態では、具体的一例として、抵抗Ｒ１〜Ｒ３の抵抗値を、Ｒ１＝５ｋΩ、Ｒ２＝２０ｋΩ、及びＲ３＝３５ｋΩとしている。

ＰＭＯＳトランジスタＰ１は、ソースが抵抗Ｒ１、Ｒ２の接続点に、ゲートが抵抗Ｒ３とＮＭＯＳトランジスタＮ１との接続点に、ドレインがグランドに、それぞれ接続されている。

ＮＭＯＳトランジスタＮ１、Ｎ２は直列に接続されており、ＮＭＯＳトランジスタＮ１のドレインが抵抗Ｒ３に、ＮＭＯＳトランジスタＮ２のソースがグランドに、それぞれ接続されている。また、ＮＭＯＳトランジスタＮ１、Ｎ２のゲートは、抵抗Ｒ１、Ｒ２の接続点に接続されている。

また、ＰＭＯＳトランジスタＰ２は、ソースが電源ＶＣＣに、ゲートがインバータＩ３の出力に、ドレインが初段回路４２の抵抗Ｒ１に接続されている。

インバータＩ１の入力側は、初段回路４２のトリミング抵抗ＴＲに接続されており、トリミング抵抗ＴＲにより調整された電圧信号が入力される。また、インバータＩ１の出力側は、次段のインバータＩ２の入力側に接続されている。インバータＩ２〜インバータＩ６は、入力側が前段のインバータＩ１〜Ｉ５に接続されると共に、出力側が後段のインバータＩ３〜Ｉ７の入力に接続されている。さらに、インバータＩ７は、入力側が前段のインバータＩ６の出力に接続されている。また、インバータＩ７は出力側が、タイマーコントロール回路３２及び内部電源イネーブル信号発生回路３６に接続されており、信号ＥＶＣＩＮＴを出力する。

また、ＤＭＯＳトランジスタＤ１はドレイン及びソースが接続されており、ドレイン及びソースが初段回路４２のトリミング抵抗ＴＲに接続されると共に、ゲートが電源ＶＣＣに接続されている。

放電回路４０は、ＮＭＯＳトランジスタＮ４〜Ｎ７及びＤＭＯＳトランジスタＤ２を含んで構成されている。

ＮＭＯＳトランジスタＮ４〜Ｎ６は、ドレインがそれぞれ、インバータＩ１、Ｉ３、Ｉ５の出力に接続されると共に、ゲートがグランドに接続されている。ＮＭＯＳトランジスタＮ４〜Ｎ６は、それぞれインバータＩ１、Ｉ２の接続配線（配線Ｄ）、インバータＩ３、Ｉ４の接続配線、インバータＩ５、Ｉ６の接続配線に電源ＶＣＣの遮断時に残留する残留電荷を配線Ｇに放電する（引き抜く）機能を有するものである。

ＤＭＯＳトランジスタＤ２は、ドレイン及びソースが接続されており、ドレイン及びソースがＮＭＯＳトランジスタＮ４〜Ｎ６のソースに接続されると共に、ゲートが電源ＶＣＣに接続されている。ＤＭＯＳトランジスタＤ２は、カップリング容量により配線Ｇの電位を引き下げる機能を有するものである。

ＮＭＯＳトランジスタＮ７は、ドレイン及びゲートが、ＮＭＯＳトランジスタＮ４〜Ｎ６とＤＭＯＳトランジスタＤ２とを接続する配線（配線Ｇ）に接続されると共に、ソースがグランドに接続されている。ＮＭＯＳトランジスタＮ７は、配線Ｇの電位を補償する機能を有するものである。

次に、本実施の形態のスタートアップ回路３０の動作について詳細に説明する。図６に示すように電源ＶＣＣを供給した場合における、電源投入時及び電源遮断〜電源瞬断〜電源再投入時について詳細に説明する。

まず、電源投入時の動作について説明する。図７には、電源ＶＣＣ投入時の電圧ＶＣＣ、信号ＥＶＣＩＮＴ、インバータＩ１の入力側とトリミング抵抗ＴＲとを接続する配線Ｃの電圧、インバータＩ１の出力側とインバータＩ２の入力側との接続する配線Ｄの電圧、ＰＭＯＳトランジスタＰ２のゲートとＮＭＯＳトランジスタＮ５のドレインとを接続する配線Ｅの電圧、インバータＩ５の出力側とＮＭＯＳトランジスタＮ６のドレインとを接続する配線Ｆの電圧、及びＮＭＯＳトランジスタＮ４〜Ｎ６とＤＭＯＳトランジスタＤ２のソース及びゲートを接続する配線Ｇの電圧の関係を示している。

電源電圧が投入されると、電圧ＶＣＣが上昇する。初段回路４２の動作電圧を超えると、初段回路４２からは定電圧値が配線Ｃに出力される。従って、配線Ｃの電圧値が一定になる。なお、初段回路４２中のＤＭＯＳトランジスタＤ１は、初段回路４２が動作可能となる電源電圧に達する前において、電源電圧とのカップリングにより配線Ｃのレベルを上昇させる機能を有し、このことにより初段回路４２が動作可能となる電源電圧に達する前に、次段インバータＩ１が配線Ｃのレベルをローレベルと判定し、誤って出力Ｄがハイレベルとなり信号ＥＶＣＩＮＴがハイレベルになることを防いでいる。

電圧ＶＣＣがさらに上昇すると、次段の回路（インバータＩ１）の閾値を越えたタイミング（タイミングＴ１）で、インバータＩ１からの出力される出力信号のレベルがローレベルからハイレベルに変化する。従って、配線Ｄの電圧値がハイレベルの電圧値になる。

インバータＩ１の出力がローレベルからハイレベルに変化したのに伴い、インバータＩ２〜Ｉ７から出力される出力信号のレベルが変化し、インバータＩ７からはハイレベルの信号ＥＶＣＩＮＴが出力される。従って、配線Ｄの電圧値がハイレベルに変化するのに伴い、配線Ｅ、配線Ｆ、及び信号ＥＶＣＩＮＴの電圧値がハイレベルに変化する。なおＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ３は、配線Ｅ及び配線Ｆがハイレベルに変化した後、初段回路４２を非動作とする機能を有しており、ＰＭＯＳトランジスタＰ２は初段回路４２を電源電圧から切り離す機能を、ＮＭＯＳトランジスタＮ３は初段回路４２の出力である配線Ｃのレベルをグランドにクランプさせる機能を有している。これは信号ＥＶＣＩＮＴがハイレベルになった後、初段回路４２の動作電流がスタンバイ電流に加算されることを防ぐためである。

配線Ｇの電圧値は、電圧ＶＣＣの上昇によりカップリングによって上昇するが、ＮＭＯＳトランジスタＮ７により、電圧Ｖｔｎ（ＮＭＯＳトランジスタＮ７の閾値）でクランプされる。すなわち、ＮＭＯＳトランジスタＮ７により、配線Ｇの電圧値が電圧Ｖｔｎに補償される。なお、このときＮＭＯＳトランジスタＮ４〜Ｎ６は、ゲート電圧が０Ｖであるため、動作しない。従って、電源投入時の動作においては、放電回路４０は各配線の電荷に影響を与えない。

次に電源遮断〜電源瞬断〜電源再投入時について説明する。図８には、電源遮断〜電源瞬断〜電源再投入時の電圧ＶＣＣ、信号ＥＶＣＩＮＴ、インバータＩ１の入力側とトリミング抵抗ＴＲとを接続する配線Ｃの電圧、インバータＩ１の出力側とインバータＩ２の入力側との接続する配線Ｄの電圧、ＰＭＯＳトランジスタＰ２のゲートとＮＭＯＳトランジスタＮ５のドレインとを接続する配線Ｅの電圧、インバータＩ５の出力側とＮＭＯＳトランジスタＮ６のドレインとを接続する配線Ｆの電圧、及びＮＭＯＳトランジスタＮ４〜Ｎ６とＤＭＯＳトランジスタＤ２のソース及びゲートを接続する配線Ｇの電圧の関係を示している。

電源電圧が遮断されると、電圧ＶＣＣが低下する。電圧ＶＣＣの低下に伴い、配線Ｇの電位が下がる。なお、配線Ｇの電位は、負領域（−電圧）まで低下した後は、ＮＭＯＳトランジスタＮ４〜Ｎ６及びＮＭＯＳトランジスタＮ７の基板（Ｐ−Ｓｕｂ、電圧ＶＳＳ）から配線Ｇへ電流が流れ込むため、本実施の形態では、−０．４〜−０．５Ｖ程度までしか低下しない。

電圧ＶＣＣがインバータＩ１〜Ｉ７を構成するＰＭＯＳトランジスタの閾値Ｖｔ以下の電圧（図８では、約０．８Ｖ）まで低下すると、インバータＩ１、Ｉ３、Ｉ５を構成するＰＭＯＳトランジスタが動作を停止し、インバータＩ１、Ｉ３、Ｉ５は信号出力を停止する。従って、配線Ｄ、Ｅ、Ｆへの電流供給が停止される。このとき、配線Ｄ、Ｅ、Ｆには、残留電荷が残留する。

配線Ｇの電位がマイナス電位に引き下げられたことによりＮＭＯＳトランジスタＮ４〜Ｎ６が動作するため、配線Ｄ、Ｅ、Ｆの残留電荷が、それぞれＮＭＯＳトランジスタＮ４、Ｎ５、Ｎ６によって引き抜かれることにより放電される。従って、図８に示したように配線Ｄ、Ｅ、Ｆの電位は急激に低下し、電圧ＶＣＣ＝０Ｖ時（タイミングＴ２）には、配線Ｇの電位とほぼ同じ電位になる。

なお、このときのＮＭＯＳトランジスタＮ４〜Ｎ６のゲートソース間電圧Ｖｇｓは閾値Ｖｔ近傍であり、サブスレッショルド領域（数１００ｎＡオーダー）であるが、それぞれおのゲート容量（数１０ｆＦオーダー）を放電するだけであるため、数１００μＳオーダーで放電することが可能である。

すなわち、ＮＭＯＳトランジスタＮ４〜Ｎ６のディメンジョン（ゲート幅）は、放電を完了させる必要がある時間及びゲート容量から決定することができる。従って、適当なディメンジョン及びゲート容量のＮＭＯＳトランジスタＮ４〜Ｎ６を用いることにより、所望の時間内に放電を完了させることができる。

これにより、

電圧ＶＣＣ＝０ＶのタイミングＴ２から１ｍｓ間電源を瞬断した後のタイミングＴ３において電源再投入時に配線Ｄ、Ｅ、Ｆに残留電荷がないため、タイミングＴ４においてインバータＩ７から出力される信号ＥＶＣＩＮＴがローレベルからハイレベルに切り替わる。すなわち、図７に示した電源投入時と同様に動作するため、誤動作を起こさずに正常に動作する。

なお、本実施の形態では、カップリング容量により配線Ｇの電位を引き下げる機能を有するＭＯＳトランジスタとしてＤＭＯＳトランジスタＤ２を用いているがこれに限らず、ＮＭＯＳトランジスタを用いてもよい。なお、閾値Ｖｔがマイナス電位であっても動作するため、ＤＭＯＳトランジスタを用いる方が好ましい。

また、本実施の形態では、配線Ｄ、配線Ｅ、配線Ｆに電源ＶＣＣの遮断時に残留する残留電荷を配線Ｇに放電するために３個のＮＭＯＳトランジスタ（ＮＭＯＳトランジスタＮ４〜Ｎ６）を用いているがＮＭＯＳトランジスタの個数はこれに限らず、その他の個数（１個または２個）であってもよい。個数にかかわらず、出力がハイレベルのインバータＩの出力、すなわち、奇数段目のインバータＩの出力と当該奇数段目のインバータＩの次段目のインバータＩの入力との接続点にＮＭＯＳトランジスタのドレインが接続されていればよい。なお、個数が少なくなる場合は、本実施の形態よりもＮＭＯＳトランジスタのサイズは大きくなる。

また、ＮＭＯＳトランジスタＮ４〜Ｎ６は同じものであってもよいが、接続されるインバータのサイズやゲート容量等に基づいてそれぞれ異なるものを用いてもよい。

また、本実施の形態では、半導体メモリとしてのＲＯＭに本発明を適用した場合について説明したが、これに限らず、例えばＤＲＡＭ等の内部電源を有する半導体メモリであれば、本発明を適用可能である。

以上説明したように、本実施の形態では、放電回路４０が、放電用のＮＭＯＳトランジスタＮ４〜Ｎ６、電位補償用のＮＭＯＳトランジスタＮ７、及びカップリング容量により配線Ｇの電位を引き下げるＤＭＯＳトランジスタＤ２を含んで構成されている。電源電圧ＶＣＣの遮断時に、ＤＭＯＳトランジスタＤ２及びＮＭＯＳトランジスタＮ７により配線Ｇの電位がマイナス電位に引き下げられ、ＮＭＯＳトランジスタＮ４〜Ｎ６が動作して、配線Ｄ、Ｅ、Ｆの残留電荷を引き下げ、放電する。これにより、電源電圧ＶＣＣの遮断時に配線Ｄ、Ｅ、Ｆの残留電位を速やかに放電することができる。従って、電源を瞬断した後に再投入した場合に、誤動作を防止し、正常に信号ＥＶＣＩＮＴをローレベルからハイレベルに変化させることができる。

１０ ＲＯＭ
１２ メモリセルアレイ
１４ アドレスバッファ
１６ ロウデコーダセレクタ
１８ カラムデコーダ
２０ ＢＬセレクタ
２２ センスアンプ
２４ 出力バッファ
２６ 内部電源制御回路
２８ 内部電源回路
３０ スタートアップ回路
３２ タイマーカウント回路
３４ 周期信号発生回路
３６ 内部電源イネーブル信号発生回路
４０ 放電回路

Claims (4)

1. 半導体メモリの内部電源回路から内部回路への電源供給を開始するか否かを示す信号を出力する、直列接続された奇数個のインバータと、
   奇数段目の前記インバータの出力に接続され、前記インバータを動作させるための電源から供給される供給電源の遮断後に当該奇数段目の前記インバータと次段の前記インバータとの接続点に残留した電荷を放電するための放電手段と、
   を備えた半導体メモリの内部電源のスタートアップ回路。
2. 前記放電手段は、奇数段目の前記インバータの出力にドレインが接続されると共にゲートがグランドに接続された放電用のＮＭＯＳトランジスタと、ソース及びドレインが前記ＮＯＭＯＳトランジスタのソースに接続されると共にゲートが前記電源に接続されたＭＯＳトランジスタと、を備えた、請求項１に記載の半導体メモリの内部電源のスタートアップ回路。
3. 前記放電用のＮＭＯＳトランジスタと前記ＭＯＳトランジスタとの接続点にドレイン及びゲートが接続されると共にソースがグランドに接続されたＮＭＯＳトランジスタを備えた、請求項２に記載の半導体メモリの内部電源のスタートアップ回路。
4. 複数の前記奇数段目の前記インバータの出力毎に前記放電用のＮＭＯＳトランジスタが接続されている、請求項２または請求項３に記載の半導体メモリの内部電源のスタートアップ回路。

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