JP2005303664A - 差動増幅回路 - Google Patents

Abstract

【課題】 広い入力電圧範囲で動作し、出力信号の立ち上がりと立ち下がりの時間を高速かつ一定にすることできる差動増幅回路を得る。
【解決手段】 同相入力電圧が低電位側電源電圧Ｖ１に近い場合と高電位側電源電圧Ｖ２に近い場合には２つの差動対の内の１つがオフとなり、トータルの動作電流はＮＭＯＳトランジスタＭ１又はＰＭＯＳトランジスタＭ１０に流れる電流ｉ１になり、同相入力電圧が、低電位側電源電圧Ｖ１と高電位側電源電圧Ｖ２の中間にある場合には２つの差動対が共に動作範囲にあり、ＮＭＯＳトランジスタＭ１とＰＭＯＳトランジスタＭ１０からそれぞれ供給される定電流の和となり、定電流ｉ１の２倍になるようにした。
【選択図】 図１

Description

本発明は、集積回路における差動増幅回路に関し、特に広い入力電圧範囲で動作する差動増幅回路に関する。

従来、一般的に使用される差動増幅回路として図４及び図５のような回路があり、図４ではＮチャネルトランジスタを差動対とし、図５ではＰチャネルトランジスタを差動対としている。これらの差動増幅器では、トランジスタのしきい値の特性上、動作する入力電圧範囲に制限があり、図４の場合は、１Ｖ程度から高電位側電源電圧Ｖ２までの範囲の入力電圧に対して動作し、図５の場合は、低電位側電源電圧Ｖ１、例えば接地電圧から高電位側電源電圧Ｖ２よりも１Ｖ程度低い電圧までの範囲の入力電圧に対して動作する。これに対して、図６で示すような、広い入力電圧範囲で安定して動作する差動増幅器が考案されている（例えば、特許文献１参照。）。

図６の差動増幅回路１００は、ＰＭＯＳトランジスタＭ１１１，Ｍ１１２を差動対とする図５に相当する差動増幅器と、差動対をなすＮＭＯＳトランジスタＭ１０２，Ｍ１０３と、定電流源をなすＮＭＯＳトランジスタＭ１０１と、ＮＭＯＳトランジスタＭ１０２の電流をＰＭＯＳトランジスタＭ１１２のドレインに出力するカレントミラー回路を形成するＰＭＯＳトランジスタＭ１０４，Ｍ１０５とを備えている。

また、差動増幅回路１００は、ＮＭＯＳトランジスタＭ１０３の電流をＰＭＯＳトランジスタＭ１１１のドレインに出力するカレントミラー回路を形成するＰＭＯＳトランジスタＭ１０６，Ｍ１０７と、ソースがＮＭＯＳトランジスタＭ１０２及びＭ１０３の各ソースの接続部に接続されゲートに基準電圧が入力されたＮＭＯＳトランジスタＭ１２１とを備えている。更に、差動増幅回路１００は、ＮＭＯＳトランジスタＭ１２１に流れる電流を、差動対をなすＰＭＯＳトランジスタＭ１１１，Ｍ１１２の各ソースに出力して図５に相当する差動増幅器の定電流源をなすカレントミラー回路を形成するＰＭＯＳトランジスタＭ１２２，Ｍ１１０を備えている。

１対の入力端子ＩＮ１及びＩＮ２に入力される同相入力電圧が接地電圧に近い場合、ＮＭＯＳトランジスタＭ１０２，Ｍ１０３はそれぞれオフしてＮＭＯＳトランジスタＭ１０１に流れる電流はＮＭＯＳトランジスタＭ１２１に流れる。ＮＭＯＳトランジスタＭ１２１に流れる電流は、ＰＭＯＳトランジスタＭ１２２，Ｍ１１０のカレントミラー回路を介して差動対をなすＰＭＯＳトランジスタＭ１１１，Ｍ１１２にそれぞれ流れ、ＰＭＯＳトランジスタＭ１１０は、ＰＭＯＳトランジスタＭ１１１及びＭ１１２の定電流源をなす。ＰＭＯＳトランジスタＭ１１１及びＭ１１２には、ＰＭＯＳトランジスタＭ１１０から出力される電流の半分の電流がそれぞれ流れ、ＰＭＯＳトランジスタＭ１１１及びＭ１１２は、ＮＭＯＳトランジスタＭ１１３及びＭ１１４を負荷とする増幅回路として動作する。

次に、前記同相入力電圧が上昇すると、ＮＭＯＳトランジスタＭ１０２及びＭ１０３にそれぞれ電流が流れ始める。ＮＭＯＳトランジスタＭ１０２及びＭ１０３に電流が流れる分だけＮＭＯＳトランジスタＭ１２１に流れる電流が減少し、これに伴ってＰＭＯＳトランジスタＭ１１０から出力される電流も減少する。ＮＭＯＳトランジスタＭ１０２を流れた電流と同じ電流はＰＭＯＳトランジスタＭ１０４及びＭ１０５を介してＰＭＯＳトランジスタＭ１１２から流れる電流と合成される。該合成された電流は、ＮＭＯＳトランジスタＭ１０１に流れた電流の半分で一定になる。同様に、ＮＭＯＳトランジスタＭ１０３を流れた電流と同じ電流はＰＭＯＳトランジスタＭ１０６及びＭ１０７を介してＰＭＯＳトランジスタＭ１１１から流れる電流と合成される。該合成された電流は、ＮＭＯＳトランジスタＭ１０１に流れた電流の半分で一定になる。

前記同相入力電圧が更に上昇し、ＮＭＯＳトランジスタＭ１２１のゲートに入力される基準電圧よりも大きくなると、ＮＭＯＳトランジスタＭ１２１はオフし、ＮＭＯＳトランジスタＭ１０１によって供給される電流はすべてＮＭＯＳトランジスタＭ１０２及びＭ１０３に流れる。ＮＭＯＳトランジスタＭ１０２及びＭ１０３を流れる各電流はそれぞれカレントミラー回路を介して対応するＰＭＯＳトランジスタＭ１１１，Ｍ１１２から出力された電流と合成され、ＰＭＯＳトランジスタＭ１１１及びＭ１１２を差動対とし、ＮＭＯＳトランジスタＭ１１３及びＭ１１４を負荷とする増幅回路として動作する。同相入力電圧が高電位側電源電圧Ｖ２まではこのような状態で動作する。更に、負荷をなすＮＭＯＳトランジスタＭ１１３及びＭ１１４に流れる各電流の和は、ＮＭＯＳトランジスタＭ１０１に流れる電流と等しく、入力電圧が異なる場合の増幅率の変動も低減される。
特公平６−１８３０９号公報

しかし、図６の差動増幅回路では、ＰＭＯＳトランジスタの差動対とＮＭＯＳトランジスタの差動対を使用しているが、出力を取り出す形態がどちらかの差動対のドレイン、例えば図６ではＰＭＯＳトランジスタＭ１１１のドレインとなる。ＰＭＯＳトランジスタＭ１１１のドレイン電圧における電圧範囲の上限は入力電圧よりもＰＭＯＳトランジスタＭ１１２のしきい値電圧分だけ大きい電圧までになるため、図６のように出力回路、又は増幅回路を設けて出力電圧範囲を広げる必要があった。ＰＭＯＳトランジスタＭ１１１のドレインの出力電圧範囲が入力電圧によって変動すること、及び次段の出力回路や増幅回路の構成上、立ち上がりと立ち下がり時の不均一性により出力信号の立ち上がり及び立ち下がりが入力電圧によって変動して遅延が生じ、出力信号の立ち上がりと立ち下がりの時間に差が生じるという問題があった。

本発明は、上記のような問題を解決するためになされたものであり、広い入力電圧範囲で動作し、出力信号の立ち上がりと立ち下がりの時間を高速かつ一定にすることできる差動増幅回路を得ることを目的とする。

この発明に係る差動増幅回路は、１対の第１及び第２の各入力端子にそれぞれ入力された信号に対して差動増幅を行って出力端子から出力する差動増幅回路において、
前記第１及び第２の各入力端子にそれぞれのゲートが対応して接続された第１の極性のトランジスタ対からなる第１の差動対と、
前記第１及び第２の各入力端子にそれぞれのゲートが対応して接続された第２の極性のトランジスタ対からなる第２の差動対と、
前記第１の差動対に所定の定電流を供給する第１の定電流源と、
前記第２の差動対に所定の定電流を供給する第２の定電流源と、
前記第１の差動対の一方のトランジスタに流れた電流を入力電流とする、第２の電源電圧を基準とした第１のカレントミラー回路と、
前記第１の差動対の他方のトランジスタに流れた電流を入力電流とする、第２の電源電圧を基準とした第２のカレントミラー回路と、
前記第１のカレントミラー回路の出力電流を入力電流とする、第１の電源電圧を基準とした第３のカレントミラー回路と、
前記第２の差動対の一方のトランジスタに流れた電流を入力電流とする、第１の電源電圧を基準とした第４のカレントミラー回路と、
前記第２の差動対の他方のトランジスタに流れた電流を入力電流とする、第１の電源電圧を基準とした第５のカレントミラー回路と、
前記第４のカレントミラー回路の出力電流を入力電流とする、第２の電源電圧を基準とした第６のカレントミラー回路と、
を備え、
前記第２、第３、第５及び第６の各カレントミラー回路の各出力端は、前記出力端子にそれぞれ接続されるものである。

また、前記第２の定電流源は、
所定の基準電圧を生成して出力する基準電圧源と、
ゲートに該基準電圧が入力され、ソースが前記第１の差動対の各トランジスタのソースにそれぞれ接続された第１の極性のトランジスタと、
入力端に該トランジスタのドレインが接続され、出力端に前記第２の差動対における各ソースの接続部が接続された、第２の電源電圧を基準とするカレントミラー回路と、
を備えるようにした。

具体的には、前記基準電圧源は、第１及び第２の各差動対からそれぞれ電流が流れる、第１及び第２の各入力端子の電圧範囲内に前記基準電圧が設定されるようにした。

本発明の差動増幅回路によれば、低電位側電源電圧から高電位側電源電圧までの同相入力電圧の範囲で動作することができ、動作中の内部電圧の変動が小さいため高速に動作することができ、出力電圧の立ち上がり時間と立ち下がり時間が等しく、かつ同相入力電圧が異なっても出力電圧を一定にすることができる。

次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態における差動増幅回路の例を示した回路図である。
図１において、差動増幅回路１は、差動対をなすＮＭＯＳトランジスタＭ２，Ｍ３、差動対をなすＰＭＯＳトランジスタＭ１１，Ｍ１２、第１から第８の各カレントミラー回路２〜９及び定電流源１１で構成されている。

第１のカレントミラー回路２は、ＰＭＯＳトランジスタＭ４及びＭ５で形成され、第２のカレントミラー回路３は、ＰＭＯＳトランジスタＭ６及びＭ７で形成され、第３のカレントミラー回路４は、ＮＭＯＳトランジスタＭ８及びＭ９で形成されている。第４のカレントミラー回路５は、ＮＭＯＳトランジスタＭ１３及びＭ１４で形成され、第５のカレントミラー回路６は、ＮＭＯＳトランジスタＭ１５及びＭ１６で形成され、第６のカレントミラー回路７は、ＰＭＯＳトランジスタＭ１７及びＭ１８で形成されている。また、第７のカレントミラー回路８は、ＮＭＯＳトランジスタＭ１及びＭ１９で形成され、第８のカレントミラー回路９は、ＰＭＯＳトランジスタＭ１０及びＭ２０で形成されている。

ＮＭＯＳトランジスタＭ２のゲートは第１の入力端子ＩＮ１に接続され、ＮＭＯＳトランジスタＭ３のゲートは第２の入力端子ＩＮ２に接続されている。ＮＭＯＳトランジスタＭ２のドレインは第１のカレントミラー回路２の入力端をなすＰＭＯＳトランジスタＭ４のドレインに接続されている。
第１のカレントミラー回路２において、ＰＭＯＳトランジスタＭ４及びＭ５の各ソースは高電位側電源電圧Ｖ２にそれぞれ接続され、ＰＭＯＳトランジスタＭ４及びＭ５の各ゲートは接続され、該接続部はＰＭＯＳトランジスタＭ４のドレインに接続されている。第１のカレントミラー回路２の出力端をなすＰＭＯＳトランジスタＭ５のドレインは、第３のカレントミラー回路４の入力端をなすＮＭＯＳトランジスタＭ８のドレインに接続されている。

第２のカレントミラー回路３において、ＰＭＯＳトランジスタＭ６及びＭ７の各ソースは高電位側電源電圧Ｖ２にそれぞれ接続され、ＰＭＯＳトランジスタＭ６及びＭ７の各ゲートは接続され、該接続部はＰＭＯＳトランジスタＭ６のドレインに接続されている。第２のカレントミラー回路３の出力端をなすＰＭＯＳトランジスタＭ７のドレインは、第３のカレントミラー回路４の出力端をなすＮＭＯＳトランジスタＭ９のドレインに接続されている。
第３のカレントミラー回路４において、ＮＭＯＳトランジスタＭ８及びＭ９の各ソースは低電位側電源電圧Ｖ１にそれぞれ接続され、ＮＭＯＳトランジスタＭ８及びＭ９の各ゲートは接続され、該接続部はＮＭＯＳトランジスタＭ８のドレインに接続されている。

一方、ＰＭＯＳトランジスタＭ１１のゲートは第１の入力端子ＩＮ１に接続され、ＰＭＯＳトランジスタＭ１２のゲートは第２の入力端子ＩＮ２に接続されている。ＰＭＯＳトランジスタＭ１１のドレインは第４のカレントミラー回路５の入力端をなすＮＭＯＳトランジスタＭ１３のドレインに接続されている。
第４のカレントミラー回路５において、ＮＭＯＳトランジスタＭ１３及びＭ１４の各ソースは低電位側電源電圧Ｖ１にそれぞれ接続され、ＮＭＯＳトランジスタＭ１３及びＭ１４の各ゲートは接続され、該接続部はＮＭＯＳトランジスタＭ１３のドレインに接続されている。第４のカレントミラー回路５の出力端をなすＮＭＯＳトランジスタＭ１４のドレインは、第６のカレントミラー回路７の入力端をなすＰＭＯＳトランジスタＭ１７のドレインに接続されている。

第５のカレントミラー回路６において、ＮＭＯＳトランジスタＭ１５及びＭ１６の各ソースは低電位側電源電圧Ｖ１にそれぞれ接続され、ＮＭＯＳトランジスタＭ１５及びＭ１６の各ゲートは接続され、該接続部はＮＭＯＳトランジスタＭ１５のドレインに接続されている。第５のカレントミラー回路６の出力端をなすＮＭＯＳトランジスタＭ１６のドレインは、第２のカレントミラー回路３の出力端をなすＰＭＯＳトランジスタＭ７のドレイン、第３のカレントミラー回路４の出力端をなすＮＭＯＳトランジスタＭ９のドレイン、及び第６のカレントミラー回路７の出力端をなすＰＭＯＳトランジスタＭ１８のドレインにそれぞれ接続されている。該接続部は、差動増幅回路１の出力端子ＯＵＴに接続されている。

次に、第６のカレントミラー回路７において、ＰＭＯＳトランジスタＭ１７及びＭ１８の各ソースは高電位側電源電圧Ｖ２にそれぞれ接続され、ＰＭＯＳトランジスタＭ１７及びＭ１８の各ゲートは接続され、該接続部はＰＭＯＳトランジスタＭ１７のドレインに接続されている。
第７のカレントミラー回路８において、ＮＭＯＳトランジスタＭ１及びＭ１９の各ソースは低電位側電源電圧Ｖ１にそれぞれ接続され、ＮＭＯＳトランジスタＭ１及びＭ１９の各ゲートは接続され、該接続部はＮＭＯＳトランジスタＭ１９のドレインに接続されている。第７のカレントミラー回路８の出力端をなすＮＭＯＳトランジスタＭ１のドレインは、ＮＭＯＳトランジスタＭ２及びＭ３の各ソースに接続されており、第７のカレントミラー回路８及び定電流源１１は、差動対をなすＮＭＯＳトランジスタＭ２及びＭ３に定電流を供給する第１の定電流源をなす。

次に、第８のカレントミラー回路９において、ＰＭＯＳトランジスタＭ１０及びＭ２０の各ソースは高電位側電源電圧Ｖ２にそれぞれ接続され、ＰＭＯＳトランジスタＭ１０及びＭ２０の各ゲートは接続され、該接続部はＰＭＯＳトランジスタＭ２０のドレインに接続されている。第８のカレントミラー回路９の出力端をなすＰＭＯＳトランジスタＭ１０のドレインは、ＰＭＯＳトランジスタＭ１１及びＭ１２の各ソースに接続されており、第８のカレントミラー回路９及び定電流源１１は、差動対をなすＰＭＯＳトランジスタＭ１１及びＭ１２に定電流を供給する第２の定電流源をなす。
第８のカレントミラー回路９の入力端をなすＰＭＯＳトランジスタＭ２０のドレインと、第７のカレントミラー回路８の入力端をなすＮＭＯＳトランジスタＭ１９のドレインとの間には、所定の定電流ｉ１を供給する定電流源１１が接続されている。

このような構成において、第１及び第２の各入力端子ＩＮ１，ＩＮ２に入力される同相入力電圧が低電位側電源電圧Ｖ１に近い場合、ＮＭＯＳトランジスタＭ２及びＭ３の各ゲート‐ソース間電圧がそれぞれしきい値以下になり、ＮＭＯＳトランジスタＭ２及びＭ３はそれぞれオフし、これに伴ってＰＭＯＳトランジスタＭ７及びＮＭＯＳトランジスタＭ９がそれぞれオフする。これに対して、ＰＭＯＳトランジスタＭ１１及びＭ１２は動作範囲にあることから、定電流ｉ１の１／２の電流がそれぞれ流れ、該各電流は、対応するＰＭＯＳトランジスタＭ１８及びＮＭＯＳトランジスタＭ１６からそれぞれ出力され、差動増幅回路１は正常に動作する。

同相入力電圧が大きくなると、ＮＭＯＳトランジスタＭ２及びＭ３にそれぞれ電流が流れ始めるが、同相入力電圧が十分大きくないとＮＭＯＳトランジスタＭ２及びＭ３を流れる各電流は、それぞれ定電流ｉ１の１／２以下である。ＮＭＯＳトランジスタＭ２に流れる電流は、ＮＭＯＳトランジスタＭ９から出力され、ＮＭＯＳトランジスタＭ３に流れる電流は、ＰＭＯＳトランジスタＭ７から出力される。これらの電流は、ＮＭＯＳトランジスタＭ１６から出力される電流とＰＭＯＳトランジスタＭ１８から出力される電流と合算されて出力端子ＯＵＴから出力される。

同相入力電圧が更に大きくなると、ＮＭＯＳトランジスタＭ２及びＭ３を流れる各電流は、それぞれ定電流ｉ１の１／２になる。ＮＭＯＳトランジスタＭ２及びＭ３に流れる各電流は、対応するＮＭＯＳトランジスタＭ９及びＰＭＯＳトランジスタＭ７からそれぞれ出力される。
更に同相入力電圧が大きくなり、ＰＭＯＳトランジスタＭ１１及びＭ１２の各ゲート‐ソース間電圧がそれぞれしきい値に近くなると、ＰＭＯＳトランジスタＭ１１及びＭ１２を流れる各電流は、それぞれ定電流ｉ１の半分以下になる。更に同相入力電圧が大きくなると、ＰＭＯＳトランジスタＭ１１及びＭ１２はそれぞれオフする。このとき、同相入力電圧は、ＮＭＯＳトランジスタＭ２及びＭ３の動作範囲にあり、ＮＭＯＳトランジスタＭ２及びＭ３にそれぞれ定電流ｉ１の１／２の電流が流れ、該各電流に応じた電流がＮＭＯＳトランジスタＭ９及びＰＭＯＳトランジスタＭ７からそれぞれ出力され、差動増幅回路１は正常に動作する。

このようにして、差動増幅回路１は、同相入力電圧が低電位側電源電圧Ｖ１から高電位側電源電圧Ｖ２までの同相入力電圧に対して正常に動作する。また、出力端子ＯＵＴから出力される出力電圧Ｖｏｕｔの電圧範囲は、低電位側電源電圧Ｖ１より０.１Ｖ程度大きい電圧から高電位側電源電圧Ｖ２よりも０.１Ｖ程度小さい電圧までの広い範囲で差動増幅回路１が動作可能になり、出力電圧Ｖｏｕｔの立ち上がりの場合も立ち下がりの場合も、それぞれ定電流ｉ１によって駆動されることから、出力電圧Ｖｏｕｔの立ち上がり時間と立ち下がり時間が等しくなるようにすることができる。また、すべてのトランジスタが定電流動作を行うため、出力端子ＯＵＴを除いて、各部の動作時の電圧変動が小さいことから、寄生容量による遅延時間を小さくすることができ高速に動作することができる。

図２は、本発明の第１の実施の形態における差動増幅回路の他の例を示した回路図である。なお、図２では、図１と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図１との相違点のみ説明する。
図２における図１との相違点は、ＮＭＯＳトランジスタＭ２とＭ３の各ソースの接続部にソースが接続され、ゲートに所定の基準電圧Ｖｒが入力されるＮＭＯＳトランジスタＭ２１を備え、該ＮＭＯＳトランジスタＭ２１に流れる定電流を、ＰＭＯＳトランジスタＭ２２及びＭ１０で形成したカレントミラー回路を介して、差動対をなすＰＭＯＳトランジスタＭ１１及びＭ１２にそれぞれ供給するようにしたことにある。これに伴って、図１の第８のカレントミラー回路９を第８のカレントミラー回路９ａにし、図１の差動増幅回路１を差動増幅回路１ａにした。

図２において、差動増幅回路１ａは、差動対をなすＮＭＯＳトランジスタＭ２，Ｍ３、差動対をなすＰＭＯＳトランジスタＭ１１，Ｍ１２、第１から第９の各カレントミラー回路２〜８，９ａ，１０及び定電流源１１で構成されている。
第８のカレントミラー回路９ａは、ＰＭＯＳトランジスタＭ１０及びＭ２２で形成され、第９のカレントミラー回路１０は、ＮＭＯＳトランジスタＭ２１及びＭ２３で形成されている。なお、図２では、第８及び第９の各カレントミラー回路９ａ，１０及び定電流源１１は第２の定電流源をなし、定電流源１１及びＮＭＯＳトランジスタＭ２３は基準電圧源をなす。

第８のカレントミラー回路９ａにおいて、ＰＭＯＳトランジスタＭ１０及びＭ２２の各ソースは高電位側電源電圧Ｖ２にそれぞれ接続され、ＰＭＯＳトランジスタＭ１０及びＭ２２の各ゲートは接続され、該接続部はＰＭＯＳトランジスタＭ２２のドレインに接続されている。第８のカレントミラー回路９ａの出力端をなすＰＭＯＳトランジスタＭ１０のドレインは、ＰＭＯＳトランジスタＭ１１及びＭ１２の各ソースに接続されており、第８及び第９の各カレントミラー回路９ａ，１０並びに定電流源１１は、差動対をなすＰＭＯＳトランジスタＭ１１及びＭ１２に定電流を供給する定電流源をなす。
第８のカレントミラー回路９ａの入力端をなすＰＭＯＳトランジスタＭ２２のソースは、高電位側電源電圧Ｖ２に接続され、ＰＭＯＳトランジスタＭ２２のドレインは、ＮＭＯＳトランジスタＭ２１のドレインに接続されている。

次に、第９のカレントミラー回路１０において、出力端をなすＮＭＯＳトランジスタＭ２１のドレインは第８のカレントミラー回路９ａの入力端をなすＰＭＯＳトランジスタＭ２２のドレインに接続され、ＮＭＯＳトランジスタＭ２１のソースはＮＭＯＳトランジスタＭ１のドレインに接続されている。ＮＭＯＳトランジスタＭ２１及びＭ２３の各ゲートは接続され、該接続部はＮＭＯＳトランジスタＭ２３のドレインに接続されている。入力端をなすＮＭＯＳトランジスタＭ２３のドレインには、定電流源１１からの定電流ｉ１が入力され、ＮＭＯＳトランジスタＭ２３のソースは、ＮＭＯＳトランジスタＭ１９のドレインに接続されている。

図３は、図１及び図２の各構成の場合における各差動対の動作電流と同相入力電圧との関係例を示した図である。なお、図３（ａ）が図１の差動増幅回路１の場合を示しており、図３（ｂ）が図２の差動増幅回路１ａの場合を示している。また、図３（ａ）及び図３（ｂ）において、実線はＮＭＯＳトランジスタＭ２及びＭ３の差動対の動作電流を示し、点線はＰＭＯＳトランジスタＭ１１及びＭ１２の差動対の動作電流を示し、１点鎖線は該２つの差動対のトータルの動作電流を示している。

図１では、同相入力電圧が低電位側電源電圧Ｖ１に近い場合と高電位側電源電圧Ｖ２に近い場合には２つの差動対の内の１つがオフとなり、トータルの動作電流はＮＭＯＳトランジスタＭ１又はＰＭＯＳトランジスタＭ１０に流れる電流ｉ１になる。同相入力電圧が、低電位側電源電圧Ｖ１と高電位側電源電圧Ｖ２の中間にある場合には２つの差動対が共に動作範囲にあり、ＮＭＯＳトランジスタＭ１とＰＭＯＳトランジスタＭ１０からそれぞれ供給される定電流の和となり、定電流ｉ１の２倍になる。

これに対して、図２では、同相入力電圧が基準電圧Ｖｒよりも小さい場合は、ＮＭＯＳトランジスタＭ２及びＭ３はそれぞれオフするが、ＮＭＯＳトランジスタＭ１を流れる電流ｉ１はＮＭＯＳトランジスタＭ２１に流れ、第８のカレントミラー回路９ａによってＰＭＯＳトランジスタＭ１０から定電流ｉ１が流れる。この結果、トータルの動作電流は定電流ｉ１となる。また、同相入力電圧が基準電圧Ｖｒより大きい場合、ＮＭＯＳトランジスタＭ１から供給される定電流ｉ１はＮＭＯＳトランジスタＭ２とＭ３に半分ずつ流れ、ＮＭＯＳトランジスタＭ２１はオフしＰＭＯＳトランジスタＭ１０もオフする。この結果、トータルの動作電流は、ＮＭＯＳトランジスタＭ２及びＭ３の差動対の動作電流である定電流ｉ１になる。

このように、本第１の実施の形態における差動増幅回路は、低電位側電源電圧Ｖ１から高電位側電源電圧Ｖ２までの同相入力電圧の範囲で動作に関与する電流を一定にすることができるため、出力電圧Ｖｏｕｔの立ち上がり時間と立ち下がり時間を、低電位側電源電圧Ｖ１から高電位側電源電圧Ｖ２までの同相入力電圧の範囲で一定にすることができる。

本発明の第１の実施の形態における差動増幅回路の例を示した回路図である。 本発明の第１の実施の形態における差動増幅回路の他の例を示した回路図である。 図１及び図２における各差動対の動作電流と同相入力電圧との関係例を示した図である。 従来の差動増幅回路の例を示した回路図である。 従来の差動増幅回路の他の例を示した回路図である。 従来の差動増幅回路の他の例を示した回路図である。

符号の説明

１，１ａ 差動増幅回路
２ 第１のカレントミラー回路
３ 第２のカレントミラー回路
４ 第３のカレントミラー回路
５ 第４のカレントミラー回路
６ 第５のカレントミラー回路
７ 第６のカレントミラー回路
８ 第７のカレントミラー回路
９，９ａ 第８のカレントミラー回路
１０ 第９のカレントミラー回路
１１ 定電流源
Ｍ２，Ｍ３ ＮＭＯＳトランジスタ
Ｍ１１，Ｍ１２ ＰＭＯＳトランジスタ

Claims (3)

1. １対の第１及び第２の各入力端子にそれぞれ入力された信号に対して差動増幅を行って出力端子から出力する差動増幅回路において、
   前記第１及び第２の各入力端子にそれぞれのゲートが対応して接続された第１の極性のトランジスタ対からなる第１の差動対と、
   前記第１及び第２の各入力端子にそれぞれのゲートが対応して接続された第２の極性のトランジスタ対からなる第２の差動対と、
   前記第１の差動対に所定の定電流を供給する第１の定電流源と、
   前記第２の差動対に所定の定電流を供給する第２の定電流源と、
   前記第１の差動対の一方のトランジスタに流れた電流を入力電流とする、第２の電源電圧を基準とした第１のカレントミラー回路と、
   前記第１の差動対の他方のトランジスタに流れた電流を入力電流とする、第２の電源電圧を基準とした第２のカレントミラー回路と、
   前記第１のカレントミラー回路の出力電流を入力電流とする、第１の電源電圧を基準とした第３のカレントミラー回路と、
   前記第２の差動対の一方のトランジスタに流れた電流を入力電流とする、第１の電源電圧を基準とした第４のカレントミラー回路と、
   前記第２の差動対の他方のトランジスタに流れた電流を入力電流とする、第１の電源電圧を基準とした第５のカレントミラー回路と、
   前記第４のカレントミラー回路の出力電流を入力電流とする、第２の電源電圧を基準とした第６のカレントミラー回路と、
   を備え、
   前記第２、第３、第５及び第６の各カレントミラー回路の各出力端は、前記出力端子にそれぞれ接続されることを特徴とする差動増幅回路。
2. 前記第２の定電流源は、
   所定の基準電圧を生成して出力する基準電圧源と、
   ゲートに該基準電圧が入力され、ソースが前記第１の差動対の各トランジスタのソースにそれぞれ接続された第１の極性のトランジスタと、
   入力端に該トランジスタのドレインが接続され、出力端に前記第２の差動対における各ソースの接続部が接続された、第２の電源電圧を基準とするカレントミラー回路と、
   を備えることを特徴とする請求項１記載の差動増幅回路。
3. 前記基準電圧源は、第１及び第２の各差動対からそれぞれ電流が流れる、第１及び第２の各入力端子の電圧範囲内に前記基準電圧が設定されることを特徴とする請求項２記載の差動増幅回路。
   

Images