JP2007267016A

JP2007267016A - 演算増幅器

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Publication number: JP2007267016A
Application number: JP2006089414A
Authority: JP
Inventors: Koichiro Adachi; 幸一郎安達
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 2006-03-28
Filing date: 2006-03-28
Publication date: 2007-10-11
Also published as: US7489193B2; US20070285164A1; CN101047362A; CN100553124C

Abstract

【課題】電源電圧の低電圧化においても安定した高利得の演算増幅器を提供することを目的とするものである。
【解決手段】ＡＢ級演算増幅器１００では、出力段５を構成するトランジスタＭ１７、Ｍ１８の閾値電圧を、前記出力段５に接続されたカスコード接続段３、４を構成するトランジスタの飽和ドレイン電圧の和よりも高くすることにより、低電源電圧においてＡＢ級演算増幅器１００を構成する全てのトランジスタを飽和領域内で動作させる。
【選択図】図１

Description

本発明は、低電圧で動作する演算増幅器に関する。

電子機器に用いられる演算増幅器などの電子回路では、常に安定した動作を行う回路が望まれている。例えば特許文献１には、同相入力電圧の変化に対するオフセット電圧の変化を抑制し、出力の歪みを低減する演算増幅器が開示されている。

さらに近年では、小型化された携帯用の電子機器等の普及に伴い、電子機器に使用される電子回路も小型化され、低消費電圧化されつつある。このため、低電源電圧においても安定した動作を行う電子回路が望まれている。

例えば演算増幅器などでは、この演算増幅器を構成するトランジスタに閾値の低いトランジスタを使用したものがある。こうすることにより、電源電圧を低くした場合でも、トランジスタが飽和領域内で動作するため、低い電源電圧においても高利得で安定した動作を行う演算増幅器を実現している。

また、例えば特許文献２には、低電圧レールツーレールＣＭＯＳ入力段を有するＣＭＯＳ入力回路か開示されている。
特開２００１−３３９２５７号公報特開２００１−２７４６４２号公報

しかしながら、上記従来の演算増幅器においてさらに電源電圧を低くすると、その回路構成上、温度、プロセスのばらつきにより飽和領域で動作しないトランジスタが出現するという問題点があった。

本発明は、このような問題点を鑑みてこれらを解決すべくなされたものであり、電源電圧の低電圧化においても安定した高利得の演算増幅器を提供することを目的とするものである。

上記目的を達成するために、本発明の演算増幅器は次の如き構成を採用した。

本発明の演算増幅器は、２対の差動段と、カスコード増幅段と、出力段とを有する演算増幅器において、前記出力段を構成する出力トランジスタの閾値電圧が、前記出力トランジスタ以外のトランジスタの閾値電圧よりも高い構成とすることができる。

このような構成によれば、電源電圧を低くした場合でも、前記演算増幅器を構成する全てのトランジスタが飽和領域で動作するため、高利得な演算増幅器を提供することができる。

また、本発明の演算増幅器は、上記目的を達成するために、さらに、前記出力トランジスタの閾値電圧は、略０．７Ｖ〜０．８Ｖであって、前記出力トランジスタ以外のトランジスタの閾値電圧は、略０．３Ｖ〜０．４Ｖである構成とすることができる。

これにより、電源電圧を低くしても、温度、プロセスのばらつきによる前記演算増幅器の動作効率の低下を防止する。

また、本発明の演算増幅器は、上記目的を達成するために、さらに、前記カスコード増幅段は、ｐチャネルＭＯＳトランジスタにより構成された第一のカスコード接続段と、ｎチャネルＭＯＳトランジスタにより構成された第二のカスコード接続段とから構成され、前記第一のカスコード接続段は、前記２対の差動段の一方の差動段の出力側に接続され、前記第二のカスコード接続段は、前記２対の差動段の他方の差動段の出力側に接続されている構成とすることができる。

このような構成により、当該演算増幅器においてフォールデッドカスコード増幅段を構成する。

また、本発明の演算増幅器は、上記目的を達成するために、さらに、前記出力トランジスタのゲート・ソース間電圧は、前記トランジスタのゲートに接続された、前記カスコード接続段を構成する二つのトランジスタの飽和ドレイン電圧の和より大きい構成とすることができる。

係る構成によれば、前記カスコード接続段を構成するトランジスタを常に飽和領域で動作するため、前記カスコード接続段の飽和動作を保つことができる。

また、本発明の演算増幅器は、上記目的を達成するために、さらに、非反転入力端子に基準電圧が印加され、反転入力端と出力端子とが直接接続された構成とすることができる。

また、本発明の演算増幅器は、上記目的を達成するために、さらに、非反転入力端子に基準電圧が印加され、反転入力端子と出力端子とが、抵抗を介して接続された構成とすることができる。

本発明によれば、電源電圧の低電圧化においても安定した高利得の演算増幅器を提供することができる。

本発明の演算増幅器では、出力段を構成する出力トランジスタの閾値電圧を、前記出力段に接続されたカスコード接続段を構成するトランジスタの飽和ドレイン電圧の和よりも高くすることにより、当該演算増幅器を構成する全てのトランジスタを飽和領域内で動作させる。

以下に、本発明の実施例について図面を参照して説明する。本実施例における演算増幅器は、レール・トゥ・レール入力フォールデッドカスコード型ＡＢ級演算増幅器である。図１は本発明の実施例１のＡＢ級演算増幅器１００を示す回路構成図である。

本実施例のＡＢ級演算増幅器１００は、差動段１、差動段２、カスコード接続段３、カスコード接続段４、出力段５から構成されている。

ＡＢ級演算増幅器１００では、差動段を構成する２つのトランジスタのうち、一方のゲート端子が非反転入力端子となっており、他方のゲート端子が反転入力端子となっている。そして、ＡＢ級演算増幅器１００は、出力段５の出力をＡＢ級演算増幅器１００の出力電圧Ｖｏｕｔとしている。ＡＢ級演算増幅器１００は、この非反転入力端子と反転入力端子に印加された入力電圧の差電圧を増幅して出力端子より出力する。

ＡＢ級演算増幅器１００では、差動段を構成するトランジスタの閾値電圧と入力電圧が交差すると、動作させる差動段を切り替えるレール・トゥ・レール入力方式をとっている。

差動段１は、ｐチャネルＭＯＳトランジスタであるトランジスタＭ１、トランジスタＭ２、トランジスタＭ３により構成されている。トランジスタＭ１は、バイアス電流用ＭＯＳトランジスタであって、そのゲートにはバイアス電圧ｂｉａｓ１が印加されて電流源となっている。トランジスタＭ１のソースには、電源電圧ＶＤＤが印加されており、トランジスタＭ１のドレインには、共通接続されたトランジスタＭ２とトランジスタＭ３のソースが接続されている。トランジスタＭ２のドレインはカスコード接続段４の出力側に接続されており、トランジスタＭ３のドレインはカスコード接続段４の入力側に接続されている。

差動段２は、ｎチャネルＭＯＳトランジスタであるトランジスタ４、トランジスタＭ５、トランジスタＭ６により構成されている。トランジスタＭ４は、バイアス電流用ＭＯＳトランジスタであって、そのゲートにはバイアス電圧ｂｉａｓ２が印加されて電流源となっている。トランジスタＭ２のソースは接地されており、トランジスタＭ４のドレインには、共通接続されたトランジスタＭ５とトランジスタＭ６のソースが接続されている。トランジスタＭ５のドレインはカスコード接続段３の出力側に接続されており、トランジスタＭ６のドレインはカスコード接続段３の入力側に接続されている。

カスコード接続段３は、ｐチャネルＭＯＳトランジスタであるトランジスタＭ７、Ｍ８、Ｍ９、Ｍ１０で構成されている。トランジスタＭ７、Ｍ８は負荷電流源ＭＯＳトランジスタであって、トランジスタＭ７、Ｍ８のゲートにはバイアス電圧ｂｉａｓ３が印加されて電流源となっている。また、トランジスタＭ７、Ｍ８のソースは共通接続されて、その共通接続されたソースには電源電圧ＶＤＤが印加されている。トランジスタＭ７、Ｍ８のドレインは、トランジスタＭ９、Ｍ１０のソースに接続されている。

トランジスタＭ９、Ｍ１０は、ゲート接地ＭＯＳトランジスタであって、トランジスタＭ９、Ｍ１０のゲートには、トランジスタＭ７、Ｍ８が飽和領域で動作するように設定されたバイアス電圧ｂｉａｓ４が印加されている。かかる構成によれば、カスコード接続段３は、カスコード電流源を構成している。

トランジスタＭ７とトランジスタＭ９の接続点には、トランジスタＭ６のドレインが接続されて、差動段２からの出力信号が印加されている。トランジスタＭ８とトランジスタＭ１０の接続点にも同様に、トランジスタＭ５のドレインが接続されて、差動段２からの出力信号が印加されている。

トランジスタＭ９のドレインは、カスコード接続段４を構成するｎチャネルＭＯＳトランジスタであるトランジスタＭ１３のドレインに接続されている。そして、トランジスタＭ１０のドレインは出力段５を構成するｐチャネルＭＯＳトランジスタであるトランジスタＭ１７のゲートに接続されている。

カスコード接続段４は、ｎチャネルＭＯＳトランジスタであるトランジスタＭ１３、Ｍ１４、Ｍ１５、Ｍ１６で構成されている。トランジスタＭ１３、Ｍ１４はゲート接地ＭＯＳトランジスタであって、トランジスタＭ１５、Ｍ１６が飽和領域で動作するように設定されたバイアス電圧ｂｉａｓ７が印加されている。トランジスタＭ１３のドレインは、トランジスタＭ９のドレインと接続されており、トランジスタＭ１４のドレインは、出力段５を構成いるｎチャネルＭＯＳトランジスタであるトランジスタＭ１８のゲートと接続されている。

トランジスタＭ１３、Ｍ１４のソースは、トランジスタＭ１５、Ｍ１６のドレインにそれぞれ接続されている。そして、トランジスタＭ１３とトランジスタＭ１５の接続点には、トランジスタＭ３のドレインが接続されて、差動段１の出力信号が印加されている。トランジスタＭ１４とトランジスタＭ１６の接続点にも同様に、トランジスタＭ２のドレインが接続されて、差動段１の出力信号が印加されている。

トランジスタＭ１５、Ｍ１６のソースは共通接続されて接地されている。また、トランジスタＭ１５、Ｍ１６のゲートは共通接続されて、トランジスタＭ１３のドレインに接続されてカレントミラー回路を構成している。

ここで、カスコード接続段３とカスコード接続段４は、カスコード接続段３を負荷電流源とするカスコード増幅段を構成している。

出力段５は、ｎチャネルＭＯＳトランジスタであるトランジスタＭ１１、Ｍ１８と、ｐチャネルＭＯＳトランジスタであるトランジスタＭ１２、Ｍ１７で構成されている。トランジスタＭ１７とトランジスタＭ１８はプッシュプル回路を構成しており、トランジスタＭ１７のソースには電源電圧ＶＤＤが印加されている。トランジスタＭ１７のドレインはトランジスタＭ１８のドレインと接続されており、トランジスタＭ１８のソースは接地されている。トランジスタＭ１７とトランジスタＭ１８の接続点からの出力電圧が、ＡＢ級演算増幅器１００の出力電圧Ｖｏｕｔとなる。

トランジスタＭ１７のゲートには、トランジスタＭ１０のドレインが接続され、トランジスタＭ１８のゲートにはトランジスタＭ１４のドレインが接続されて、トランジスタＭ１７及びトランジスタＭ１８のゲートには、カスコード接続段３及びカスコード接続段４が構成するカスコード増幅段からの出力電圧が印加されている。

トランジスタＭ１１のドレインと、トランジスタＭ１２のソースは共通接続されて、トランジスタＭ１０とトランジスタＭ１７の接続点に接続されている。トランジスタＭ１１のソースと、トランジスタＭ１２のドレインは共通接続されて、トランジスタＭ１４とトランジスタＭ１８の接続点に接続されている。そして、トランジスタＭ１１のゲートにはバイアス電圧ｂｉａｓ５、トランジスタＭ１２のゲートにはバイアス電圧ｂｉａｓ６が印加されている。

ＡＢ級演算増幅器１００では、バイアス電圧ｂｉａｓ５及びバイアス電圧ｂｉａｓ６によりトランジスタＭ１７とトランジスタＭ１８の定常状態における電流が決定される。

ＡＢ級演算増幅器１００では、入力電圧を低くすると差動段１が動作する。差動段１からの出力信号はカスコード接続段４の入力となり、カスコード接続段３及びカスコード接続段４により増幅されて、出力段５に印加される。この出力信号は、出力段５においてトランジスタＭ１７によりさらに増幅されて出力される。また、ＡＢ級演算増幅器１００の入力電圧を高くすると、動作する差動段が切り替わり差動段２が動作する。差動段２からの出力信号はカスコード接続段４の入力となり、カスコード接続段３及びカスコード接続段４により増幅されて、出力段５に印加される。この出力信号は、出力段５において、トランジスタＭ１８によりさらに増幅されて出力される。

ここで、本実施例におけるＡＢ級演算増幅器１００では、出力段５を構成するトランジスタＭ１７とトランジスタＭ１８の閾値電圧を、差動段１、差動段２、カスコード接続段３、カスコード接続段４を構成するトランジスタの閾値電圧よりも高くした。

本実施例において、具体的には、トランジスタＭ１７とトランジスタＭ１８の閾値電圧は０．７Ｖ〜０．８Ｖとし、それ以外のトランジスタのうち、ｐチャネルＭＯＳトランジスタの閾値電圧を０．３Ｖ程度とした。ここで、本実施例ではトランジスタＭ１７とトランジスタＭ１８以外のｐチャネルＭＯＳトランジスタの閾値電圧を０．３Ｖ程度としたが、トランジスタＭ１７とトランジスタＭ１８以外の全てのトランジスタの閾値電圧を０．３Ｖ程度としても良い。尚、この電圧値は本実施例における数値であって、これに限定されるものではなく、出力段５を構成するトランジスタの閾値電圧が、出力段５以外を構成するトランジスタの閾値電圧より所定電位高ければ本発明の効果を奏することができる。

以下にその数値的意義を説明する。尚ここでの説明は、ＡＢ級演算増幅器１００において差動段１が動作した場合について説明する。

ＡＢ級演算増幅器１００の定常状態において、電源電圧ＶＤＤを低電圧とすると、トランジスタＭ２、Ｍ３のゲート・ソース間電圧が一定であるとき、トランジスタＭ１のソース・ドレイン電圧が飽和ドレイン電圧よりも低くなり、トランジスタＭ１が飽和領域で動作しなくなる。このことにより、ＡＢ級演算増幅器１００の高利得が失われる。

そこで、本実施例のように、差動段１とカスコード接続段３を構成するｐチャネルＭＯＳトランジスタの閾値電圧を低く設定することにより、電源電圧ＶＤＤを低電圧にした場合でも、トランジスタＭ１を飽和領域で動作させることができる。よって、ＡＢ級演算増幅器１００は高利得で安定した動作をすることができる。

また、本実施例のＡＢ級演算増幅器１００では、トランジスタＭ２及びトランジスタＭ５のゲート端子が共通接続されてＡＢ級演算増幅器１００の非反転入力端子となっており、トランジスタＭ３とトランジスタＭ６のゲート端子が共通接続されて反転入力端子となっている。よって、出力段５からの出力を反転入力端子であるトランジスタＭ３及びトランジスタＭ６のゲート端子に印加し、非反転入力端子であるトランジスタＭ２及びトランジスタＭ５のゲート端子に接地電位を印加することにより、ボルテージフォロア接続を実現できる。

また、反転入力端子であるトランジスタＭ３及びトランジスタＭ６のゲート端子と、出力段５の出力端子との間に抵抗素子を接続することにより、反転入力接続を実現できる。尚このとき、非反転入力端子であるトランジスタＭ２及びトランジスタＭ５のゲート端子に印加される接地電位は、入力電圧の許容範囲であるコモンモード電圧範囲とすることが好ましく、これによれば高利得のＡＢ級演算増幅器１００を実現できる。

ここで、ＡＢ級演算増幅器１００の電源電圧ＶＤＤをさらに低電圧化していくと、カスコード接続段３においてトランジスタＭ８が飽和領域で動作していても、トランジスタＭ１０は温度やプロセスのバラツキの影響により飽和領域での安定した動作しなくなる。本実施例ではこの現象を改善すべく、トランジスタＭ１０が常に飽和領域で安定した動作をするように、出力段５のトランジスタＭ１７の閾値を決定した。

図２はカスコード接続段３の回路構成を示す部分拡大図である。図２において、トランジスタＭ８のソース・ドレイン間電圧をＶｄｓ８、トランジスタＭ１０のソース・ドレイン間電圧をＶｄｓ１０、トランジスタＭ１７のゲート・ソース間電圧をＶｇｓ１７とした。

ここで、トランジスタＭ１０の飽和ドレイン電圧をＶｄｓａｔ１０としたとき、トランジスタＭ１０が飽和領域で動作を行うための条件は、Ｖｄｓａｔ１０＜Ｖｄｓ１０である。また、ＡＢ級演算増幅器１００の定常状態において、トランジスタＭ８とトランジスタＭ１０のソース・ドレイン間電圧の関係は、Ｖｄｓ８＋Ｖｄｓ１０＝Ｖｇｓ１７となっている。

例えばここで、ＡＢ級演算増幅器１００を構成する全てのトランジスタに閾値の低いトランジスタを使用した場合、定常状態においてトランジスタＭ１７のゲート・ソース間電圧Ｖｇｓ１７が低くなり、トランジスタＭ８が飽和領域で動作していた場合でも、トランジスタＭ１０は飽和領域で動作しなくなる。すると、ＡＢ級演算増幅器１００の利得は大きく減少することになる。

本実施例では、出力段５を構成するトランジスタＭ１７、Ｍ１８の閾値電圧を他のトランジスタよりも高く設定することにより、このような現象を回避している。すなわち、トランジスタＭ８とトランジスタＭ１０の閾値電圧を低く設定し、トランジスタＭ１７のゲート・ソース間電圧が、トランジスタＭ８とトランジスタＭ１０の飽和ドレイン電圧の和よりも大きくなるように、トランジスタＭ１７の閾値電圧を高く設定した。

このように、トランジスタＭ１７の閾値電圧を高くすると、トランジスタＭ１７のゲート・ソース間電圧Ｖｇｓ１７が大きくなる。よって、トランジスタＭ１０のソース・ドレイン間電圧Ｖｄｓ１０を大きくすることができる。このため、トランジスタＭ１０のソース・ドレイン間電圧Ｖｄｓ１０を、常にトランジスタＭ１０の飽和ドレイン電圧Ｖｄｓａｔ１０よりも大きい状態とすることができる。よって、電源電圧ＶＤＤを低くした場合でも、トランジスタＭ８及びトランジスタＭ１０を飽和領域で安定した動作をさせることが可能となる。

以上、本実施例において差動段１が動作した場合について説明したが、差動段２が動作した場合も同様のことが言える。

図３はカスコード接続段４の回路構成を示す部分拡大図である。図３において、トランジスタＭ１４のソース・ドレイン間電圧をＶｄｓ１４、トランジスタＭ１６のソース・ドレイン間電圧をＶｄｓ１６、トランジスタＭ１８のゲート・ソース間電圧をＶｇｓ１８とした。

ここで、トランジスタＭ１８の閾値電圧は、トランジスタＭ１４とトランジスタＭ１６の飽和ドレイン電圧の和よりも大きくなるように設定されている。よって、トランジスタＭ１８のゲート・ソース間電圧Ｖｇｓ１８は大きくなり、トランジスタＭ１６が飽和領域で動作している場合でも、トランジスタＭ１４のソース・ドレイン間電圧Ｖｄｓ１４を大きくすることができる。このため、トランジスタＭ１４のソース・ドレイン間電圧Ｖｄｓ１４を、常にトランジスタＭ１４の飽和ドレイン電圧Ｖｄｓａｔ１４よりも大きい状態とすることができる。よって、トランジスタＭ１４及びトランジスタＭ１６を、常に飽和領域で安定した動作をさせることが可能となる。

以上に説明したように、本発明によれば、ＡＢ級演算増幅器を構成する全てのトランジスタについて飽和領域で安定した動作をさせることができ、安定した高利得のＡＢ級演算増幅器を提供することができる。また、本発明によれば、温度、プロセスのばらつきによる影響を受けず、安定した動作を行うＡＢ級演算増幅器を提供できる。

さらに、本発明によれば、回路のレイアウト面積を増加させることなく電源電圧の低電圧化に対応した高利得のＡＢ級演算増幅器を提供することができる。

また、本実施例では、レール・トゥ・レール入力方式のフォールデッドカスコード型ＡＢ級演算増幅器について説明したが、本発明は例えばｐチャネルＭＯＳトランジス入力方式及びｎチャネルＭＯＳトランジスタ入力方式についても同様に適用可能である。

図４は、本発明の実施例２のＡＢ級演算増幅器２００を示す回路構成図である。ＡＢ級演算増幅器２００は、ｐチャネルＭＯＳトランジスタ入力方式のＡＢ級演算増幅器である。

ＡＢ級演算増幅器２００は、差動段が１段である以外は実施例１で説明したＡＢ級演算増幅器１００と同様の構成である。よって、図２に示すＡＢ級演算増幅器２００において実施例１と同様の構成であるものには図１と同様の符号を付与し、説明を省略する。

ＡＢ級演算増幅器２００は、差動段２０、カスコード接続段３、カスコード接続段４、出力段５で構成されている。

差動段２０は、ｐチャネルＭＯＳトランジスタであるトランジスタＭ１９、トランジスタＭ２０、トランジスタＭ２１により構成されている。トランジスタＭ１９は、バイアス電流用ＭＯＳトランジスタであって、そのゲートにはバイアス電圧ｂｉａｓ８が印加されて電流源となっている。トランジスタＭ１９のソースには、電源電圧ＶＤＤが印加されており、トランジスタＭ１９のドレインには、共通接続されたトランジスタＭ２０とトランジスタＭ２１のソースが接続されている。

トランジスタＭ２０のドレインは、カスコード接続段４を構成するトランジスタＭ１３とトランジスタＭ１５の接続点に接続されている。そして、トランジスタＭ２１のドレインは、カスコード接続段４を構成するトランジスタＭ１４とトランジスタＭ１６の接続点に接続されている。そして、トランジスタＭ２０とトランジスタＭ２１のゲートに入力電圧が印加される。

ＡＢ級演算増幅器２００では、差動段２０からの出力信号はカスコード接続段４の入力となり、カスコード接続段３及びカスコード接続段４により増幅されて、出力段５に印加される。この出力信号は、出力段５においてトランジスタＭ１７によりさらに増幅されて出力される。

本実施例においても、実施例１と同様にトランジスタＭ１７の閾値電圧を、トランジスタＭ８の飽和ドレイン電圧とトランジスタＭ１０の飽和ドレイン電圧の和よりも大きく設定し、トランジスタＭ１８の閾値電圧をトランジスタＭ１４の飽和ドレイン電圧とトランジスタＭ１６の飽和ドレイン電圧の和よりも大きく設定した。よって、実施例１で説明した効果と同様の効果を奏することができる。

また、本実施例では、差動段２０をｐチャネルＭＯＳトランジスタで構成したが、差動段をｎチャネルＭＯＳトランジスタで構成しても良い。その場合は、バイアス電流用ＭＯＳトランジスタとなるトランジスタを接地側に配設し、このバイアス電流用ＭＯＳトランジスタとカスコード接続段３との間にソースが共通接続された２つのｎチャネルＭＯＳトランジスタを配設すれば良い。

以上、各実施例に基づき本発明の説明を行ってきたが、上記実施例にあげた構成、その他の要素との組み合わせなど、ここで示した要件に本発明が限定されるものではない。これらの点に関しては、本発明の主旨をそこなわない範囲で変更することが可能であり、その応用形態に応じて適切に定めることができる。

本発明は、低電源電圧の演算増幅器に応用することができる。

本発明の実施例１のＡＢ級演算増幅器１００を示す回路構成図である。カスコード接続段３の回路構成を示す部分拡大図である。カスコード接続段４の回路構成を示す部分拡大図である。本発明の実施例２のＡＢ級演算増幅器２００を示す回路構成図である。

符号の説明

１００、２００ＡＢ級演算増幅器
１、２、２０差動段
３、４カスコード接続段
５出力段

Claims

２対の差動段と、カスコード増幅段と、出力段とを有する演算増幅器において、
前記出力段を構成する出力トランジスタの閾値電圧が、前記出力トランジスタ以外のトランジスタの閾値電圧よりも高いことを特徴とする演算増幅器。
前記出力トランジスタの閾値電圧は、略０．７Ｖ〜０．８Ｖであって、
前記出力トランジスタ以外のトランジスタの閾値電圧は、略０．３Ｖ〜０．４Ｖであることを特徴とする請求項１に記載の演算増幅器。
前記カスコード増幅段は、ｐチャネルＭＯＳトランジスタにより構成された第一のカスコード接続段と、ｎチャネルＭＯＳトランジスタにより構成された第二のカスコード接続段とから構成され、
前記第一のカスコード接続段は、前記２対の差動段の一方の差動段の出力側に接続され、
前記第二のカスコード接続段は、前記２対の差動段の他方の差動段の出力側に接続されていることを特徴とする請求項１または２に記載の演算増幅器。
前記出力トランジスタのゲート・ソース間電圧は、
前記出力トランジスタのゲートに接続された、前記カスコード接続段を構成する二つのトランジスタの飽和ドレイン電圧の和より大きいことを特徴とする請求項１または２に記載の演算増幅器。
非反転入力端子に基準電圧が印加され、
反転入力端子との出力端子とが直接接続されたことを特徴とする請求項１ないし４に記載の演算増幅器。
非反転入力端子に基準電圧が印加され、
反転入力端子と出力端子とが、抵抗を介して接続されたことを特徴とする請求項１ないし４に記載の演算増幅器。